JPH0446006B2 - - Google Patents
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- JPH0446006B2 JPH0446006B2 JP57188415A JP18841582A JPH0446006B2 JP H0446006 B2 JPH0446006 B2 JP H0446006B2 JP 57188415 A JP57188415 A JP 57188415A JP 18841582 A JP18841582 A JP 18841582A JP H0446006 B2 JPH0446006 B2 JP H0446006B2
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- JP
- Japan
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- input
- digital signal
- clock pulse
- signal
- value
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- 238000010586 diagram Methods 0.000 description 10
- 239000003990 capacitor Substances 0.000 description 4
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 3
- 230000002441 reversible effect Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000002131 composite material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は２進数の入力デイジタル信号に周波数
特性を付加した２進数の出力デイジタル信号を得
るデイジタルフイルタに関するものである。
特性を付加した２進数の出力デイジタル信号を得
るデイジタルフイルタに関するものである。
従来例の構成とその問題点
第１図はアナログ式積分回路の従来例、第２図
はその動作説明に供する波形図である。
はその動作説明に供する波形図である。
アナログ式積分回路の構成要素は、オペアンプ
１、入力抵抗２、帰還コンデンサ３である。入力
電圧E1，E2に電位差が生じると入力抵抗２に電
流が流れ、コンデンサ３に電荷が充電されて出力
電圧E0が変化する。出力電圧E0は、 E1＞E2のとき電位が下降（〜t1，t4〜t5）し、 E1＝E2のとき電位が停止（t1〜t2，t5〜）し、 E1＜E2のとき電位が上昇（t2〜t3）する特性を
持つている。この回路の伝達関数GSは、 GS＝１／ST1 ……(1) 但し、T1＝C1R1，C1は帰還コンデンサ３の容
量、R1は入力抵抗２の抵抗値である。即ち、積
分要素としての機能を持つている。
１、入力抵抗２、帰還コンデンサ３である。入力
電圧E1，E2に電位差が生じると入力抵抗２に電
流が流れ、コンデンサ３に電荷が充電されて出力
電圧E0が変化する。出力電圧E0は、 E1＞E2のとき電位が下降（〜t1，t4〜t5）し、 E1＝E2のとき電位が停止（t1〜t2，t5〜）し、 E1＜E2のとき電位が上昇（t2〜t3）する特性を
持つている。この回路の伝達関数GSは、 GS＝１／ST1 ……(1) 但し、T1＝C1R1，C1は帰還コンデンサ３の容
量、R1は入力抵抗２の抵抗値である。即ち、積
分要素としての機能を持つている。
第３図は第１図の構成要素に帰還抵抗４を追加
したものであり、伝達関数GSは、 GS＝１＋ST2／ST1 ……(2) 但し、T1＝C1R1，T2＝C1R2，R2は帰還抵抗４
の抵抗値である。(2)式を変形すると、 GS＝１／ST1＋T2／T1 ……(3) となり、比例要素と(1)式の積分要素とを持つてい
る。
したものであり、伝達関数GSは、 GS＝１＋ST2／ST1 ……(2) 但し、T1＝C1R1，T2＝C1R2，R2は帰還抵抗４
の抵抗値である。(2)式を変形すると、 GS＝１／ST1＋T2／T1 ……(3) となり、比例要素と(1)式の積分要素とを持つてい
る。
なお、第１図、第３図の具体回路例において、
入力電圧E1は入力アナログ信号、入力電圧E2は
基準アナログ信号、出力電圧E0は出力アナログ
信号であり、出力アナログ信号は入力アナログ信
号に積分または比例積分の特性が付与された信号
である。
入力電圧E1は入力アナログ信号、入力電圧E2は
基準アナログ信号、出力電圧E0は出力アナログ
信号であり、出力アナログ信号は入力アナログ信
号に積分または比例積分の特性が付与された信号
である。
係る第１図の積分回路、第３図の比例・積分回
路を集積回路（IC）化する場合には、入出力用
のピン．個と外付けのCR部品２〜３個を必要と
し、IC化による外付け部品の削減及びピン数削
減の妨げとなつていた。
路を集積回路（IC）化する場合には、入出力用
のピン．個と外付けのCR部品２〜３個を必要と
し、IC化による外付け部品の削減及びピン数削
減の妨げとなつていた。
発明の目的
本発明は前記従来の問題点を解消するもので、
全ての構成要素をデイジタル化したデイジタルフ
イルタを提供することを目的とするものである。
全ての構成要素をデイジタル化したデイジタルフ
イルタを提供することを目的とするものである。
発明の構成
本発明は、基準値D2（固定値）の基準デイジタ
ル信号を発生する基準信号発生手段と、入力値
D1（可変値）の入力デイジタル信号と前記基準デ
イジタル信号とを入力し、前記入力値D1を前記
基準値D2と比較し、D1＞D2のとき第１の切換信
号を、D1＜D2のとき第２の切換信号を出力する
大小判別手段と、前記第１の切換信号で計数方向
をアツプ（またはダウン）に、前記第２の切換信
号で計数方向をダウン（またはアツプ）に設定
し、かつ、クロツクパルスを初段に入力する構成
とし、前記計数方向がアツプに設定されたとき前
記クロツクパルスでアツプ計数し、前記計数方向
がダウンに設定されたとき前記クロツクパルスで
ダウン計数し、前記計数方向がアツプ／ダウンの
何れにも設定されないとき（D1＝D2のとき）前
記クロツクパルスによる計数を停止するアツプダ
ウンカウンタとを備え、前記アツプダウンカウン
タより出力デイジタル信号を得るデイジタルフイ
ルタであり、比較的簡単な構成でデイジタル式積
分回路を実現できる。
ル信号を発生する基準信号発生手段と、入力値
D1（可変値）の入力デイジタル信号と前記基準デ
イジタル信号とを入力し、前記入力値D1を前記
基準値D2と比較し、D1＞D2のとき第１の切換信
号を、D1＜D2のとき第２の切換信号を出力する
大小判別手段と、前記第１の切換信号で計数方向
をアツプ（またはダウン）に、前記第２の切換信
号で計数方向をダウン（またはアツプ）に設定
し、かつ、クロツクパルスを初段に入力する構成
とし、前記計数方向がアツプに設定されたとき前
記クロツクパルスでアツプ計数し、前記計数方向
がダウンに設定されたとき前記クロツクパルスで
ダウン計数し、前記計数方向がアツプ／ダウンの
何れにも設定されないとき（D1＝D2のとき）前
記クロツクパルスによる計数を停止するアツプダ
ウンカウンタとを備え、前記アツプダウンカウン
タより出力デイジタル信号を得るデイジタルフイ
ルタであり、比較的簡単な構成でデイジタル式積
分回路を実現できる。
また第２の発明として、基準値D2（固定値）の
基準デイジタル信号を発生する基準信号発生手段
と、入力値D1（可変値）の入力デイジタル信号と
前記基準デイジタル信号とを入力し、前記入力値
D1を前記基準値D2と比較し、D1＞D2のとき第１
の切換信号を、D1＜D2のとき第２の切換信号を
出力する大小判別手段と、前記第１の切換信号で
計数方向をアツプ（またはダウン）に、前記第２
の切換信号で計数方向をダウン（またはアツプ）
に設定し、かつ、クロツクパルスを初段に入力す
る構成とし、前記計数方向がアツプに設定された
とき前記クロツクパルスでアツプ計数し、前記計
数方向がダウンに設定されたとき前記クロツクパ
ルスでダウン計数し、前記計数方向がアツプ／ダ
ウンの何れにも設定されないとき（D1＝D2と
き）、前記クロツクパルスによる計数を停止する
アツプダウンカウンタと、前記入力デイジタル信
号に所定の計数Ｋ（Ｋは実数）を乗じる乗算手段
と、前記アツプダウンカウンタの出力と前記乗算
手段の出力とを加算（または減算）する加算手段
（または減算手段）とを備え、前記加算手段（ま
たは減算手段）より出力デイジタル信号を得るデ
イジタルフイルタであり、比較的簡単な構成でデ
イジタル式比例積分回路を実現できる。
基準デイジタル信号を発生する基準信号発生手段
と、入力値D1（可変値）の入力デイジタル信号と
前記基準デイジタル信号とを入力し、前記入力値
D1を前記基準値D2と比較し、D1＞D2のとき第１
の切換信号を、D1＜D2のとき第２の切換信号を
出力する大小判別手段と、前記第１の切換信号で
計数方向をアツプ（またはダウン）に、前記第２
の切換信号で計数方向をダウン（またはアツプ）
に設定し、かつ、クロツクパルスを初段に入力す
る構成とし、前記計数方向がアツプに設定された
とき前記クロツクパルスでアツプ計数し、前記計
数方向がダウンに設定されたとき前記クロツクパ
ルスでダウン計数し、前記計数方向がアツプ／ダ
ウンの何れにも設定されないとき（D1＝D2と
き）、前記クロツクパルスによる計数を停止する
アツプダウンカウンタと、前記入力デイジタル信
号に所定の計数Ｋ（Ｋは実数）を乗じる乗算手段
と、前記アツプダウンカウンタの出力と前記乗算
手段の出力とを加算（または減算）する加算手段
（または減算手段）とを備え、前記加算手段（ま
たは減算手段）より出力デイジタル信号を得るデ
イジタルフイルタであり、比較的簡単な構成でデ
イジタル式比例積分回路を実現できる。
そして、以上のように全面的にデイジタル化す
ることによりコンデンサや抵抗などの外付け部品
を不要にできると共に、ICの内蔵回路とするこ
とにより入出力ピンをも削減できるものである。
ることによりコンデンサや抵抗などの外付け部品
を不要にできると共に、ICの内蔵回路とするこ
とにより入出力ピンをも削減できるものである。
実施例の説明
第４図は本発明の第１実施例であり、第５図は
その動作波形図である。
その動作波形図である。
第４図において、５は基準信号発生手段、６は
大小判別手段、７は可逆計数手段（以下、アツプ
ダウンカウンタという。）であり、D1は２進数の
入力デイジタル信号、D2は基準信号発生手段５
で発生した２進数の基準デイジタル信号、D3は
アツプダウンカウンタ７の出力、S1はクロツクパ
ルス、S2，S3大小判別手段６の大、小を表わす出
力である。２進数の入力デイジタル信号D1と基
準デイジタル信号D2とを大小判別手段６の入力
として大小判別を行う。大小判別手段６出力すな
わち切換信号S2，S3はクロツクパルスS1と共にア
ツプダウンカウンタ７の入力とし、アツプダウン
カウンタ７より出力デイジタル信号D3を得る構
成にしている。
大小判別手段、７は可逆計数手段（以下、アツプ
ダウンカウンタという。）であり、D1は２進数の
入力デイジタル信号、D2は基準信号発生手段５
で発生した２進数の基準デイジタル信号、D3は
アツプダウンカウンタ７の出力、S1はクロツクパ
ルス、S2，S3大小判別手段６の大、小を表わす出
力である。２進数の入力デイジタル信号D1と基
準デイジタル信号D2とを大小判別手段６の入力
として大小判別を行う。大小判別手段６出力すな
わち切換信号S2，S3はクロツクパルスS1と共にア
ツプダウンカウンタ７の入力とし、アツプダウン
カウンタ７より出力デイジタル信号D3を得る構
成にしている。
第５図により第４図の動作を説明すれば、大小
判別手段６において入力デイジタル信号Ｄ１と基
準デイジタル信号D2との大小判別で、D2に比べ
てD1の値が大か小かによりアツプダウンカウン
タ７の動作をアツプかダウン（またはダウンかア
ツプ）に切換えている。D1，D2の関係が D1＞D2（またはD1＜D2）ならアツプカウント（t2
〜t3）， D1＝D2ならカウント停止（t1〜t2，t3〜t4，t5〜）
D1＜D2（またはD1＞D2）ならダウンカウント
（〜t1，t4〜t5）， する構成にしている。これより積分要素の機能を
付加することができる。(1)式の時定数T1は、 T1＝１／fCK ……(4) 但し、fckはクロツクパルスS1の周波数、とし
て求めることができる。
判別手段６において入力デイジタル信号Ｄ１と基
準デイジタル信号D2との大小判別で、D2に比べ
てD1の値が大か小かによりアツプダウンカウン
タ７の動作をアツプかダウン（またはダウンかア
ツプ）に切換えている。D1，D2の関係が D1＞D2（またはD1＜D2）ならアツプカウント（t2
〜t3）， D1＝D2ならカウント停止（t1〜t2，t3〜t4，t5〜）
D1＜D2（またはD1＞D2）ならダウンカウント
（〜t1，t4〜t5）， する構成にしている。これより積分要素の機能を
付加することができる。(1)式の時定数T1は、 T1＝１／fCK ……(4) 但し、fckはクロツクパルスS1の周波数、とし
て求めることができる。
第６図は第４図のアツプダウンカウンタ７の具
体回路例である。８はクロツクパルス入力端子、
９はアツプ信号入力端子、１０はダウン信号入力
端子、１１〜１４はデイジタル信号出力端子であ
る。ANDゲート１５，１６及びORゲート１７で
成る複合ゲートとフリツプフロツプ１８とでアツ
プダウンカウンタの単位ビツトを形成し、これを
必要ビツト数だけ接続してアツプダウンカウンタ
７を構成できる。
体回路例である。８はクロツクパルス入力端子、
９はアツプ信号入力端子、１０はダウン信号入力
端子、１１〜１４はデイジタル信号出力端子であ
る。ANDゲート１５，１６及びORゲート１７で
成る複合ゲートとフリツプフロツプ１８とでアツ
プダウンカウンタの単位ビツトを形成し、これを
必要ビツト数だけ接続してアツプダウンカウンタ
７を構成できる。
第７図は第２実施例であり、第４図の第１実施
例に乗算手段１９及び加算手段２０を付加したも
のである。即ち、乗算手段１９において入力デイ
ジタル信号D1に計数Ｋを乗じた出力D4を加算手
段２０においてアツプダウンカウンタ７の出力
D3と加算し、加算出力Ｄ５を出力デイジタル信
号とするものである。これにより、第１実施例の
積分要素に比例要素を付加した比例＋積分回路を
具現できる。(3)式のT2／T1は、 T2／T1＝Ｋ ……(5) として求めることができる。
例に乗算手段１９及び加算手段２０を付加したも
のである。即ち、乗算手段１９において入力デイ
ジタル信号D1に計数Ｋを乗じた出力D4を加算手
段２０においてアツプダウンカウンタ７の出力
D3と加算し、加算出力Ｄ５を出力デイジタル信
号とするものである。これにより、第１実施例の
積分要素に比例要素を付加した比例＋積分回路を
具現できる。(3)式のT2／T1は、 T2／T1＝Ｋ ……(5) として求めることができる。
なお、乗算手段１９は２のべき乗の乗算であれ
ば、特に乗算手段を必要とせず、単に入力デイジ
タル信号D1のビツトをずらすだけで対処できる。
ば、特に乗算手段を必要とせず、単に入力デイジ
タル信号D1のビツトをずらすだけで対処できる。
またアツプダウンカウンタ７の極生が負の場
合、即ち、D1＜D2でアツプカウントしD1＞D2で
ダウンカウントする構成の場合は、加算手段２０
を乗算手段とし、D3からD4を減算する構成にす
ればよい。また、基準信号発生手段５は特にゲー
ト回路等を必要とせず、単に“Ｈ”か“Ｌ”かの
固定した２進数のデイジタル信号を発生させるだ
けで済ませることができる。
合、即ち、D1＜D2でアツプカウントしD1＞D2で
ダウンカウントする構成の場合は、加算手段２０
を乗算手段とし、D3からD4を減算する構成にす
ればよい。また、基準信号発生手段５は特にゲー
ト回路等を必要とせず、単に“Ｈ”か“Ｌ”かの
固定した２進数のデイジタル信号を発生させるだ
けで済ませることができる。
発明の効果
本発明のデイジタルフイルタは基準信号発生手
段５、大小判別手段６、可逆計数手段（アツプダ
ウンカウンタ）７を用いるだけの簡単な構成で積
分回路を構成できさらに乗算手段１９、加算手段
（または減算手段）２０を用いることにより比例
＋積分回路を実現できるので、アツプダウンカウ
ンタから入力デイジタル信号に積分特性を付与し
た出力デイジタル信号を得られ、アナログ式積分
回路の動作をそのままデイジタル回路で実現で
き、またアツプダウンカウンタによつて連続した
計数出力を得て、この出力に入力デイジタル信号
を比例回路に通して加えることにより、入力デイ
ジタル信号に比例積分特性付与した出力デイジタ
ル信号が得られ、アナログ式比例積分回路の動作
を、そのままデジタル回路で実現でき、周辺部品
を何ら必要とせず、IC内部回路として用いるこ
とできピン数は不要にできる等、その実用的効果
は大である。
段５、大小判別手段６、可逆計数手段（アツプダ
ウンカウンタ）７を用いるだけの簡単な構成で積
分回路を構成できさらに乗算手段１９、加算手段
（または減算手段）２０を用いることにより比例
＋積分回路を実現できるので、アツプダウンカウ
ンタから入力デイジタル信号に積分特性を付与し
た出力デイジタル信号を得られ、アナログ式積分
回路の動作をそのままデイジタル回路で実現で
き、またアツプダウンカウンタによつて連続した
計数出力を得て、この出力に入力デイジタル信号
を比例回路に通して加えることにより、入力デイ
ジタル信号に比例積分特性付与した出力デイジタ
ル信号が得られ、アナログ式比例積分回路の動作
を、そのままデジタル回路で実現でき、周辺部品
を何ら必要とせず、IC内部回路として用いるこ
とできピン数は不要にできる等、その実用的効果
は大である。
第１図は積分回路の従来構成を示すブロツク
図、第２図はその動作波形図、第３図は比例・積
分回路の従来構成を示すブロツク図、第４図は本
発明のデイジタルフイルタの第１実施例のブロツ
ク図、第５図はその動作波形図、第６図はアツプ
ダウンカウンタの実施例のブロツク図、第７図は
本発明のデイジタルフイルタの第２実施例のブロ
ツク図である。 ５……基準信号発生手段、６……大小判別手
段、７……可逆計数手段（アツプダウンカウン
タ）、１９……乗算手段、２０……加算手段（ま
たは減算手段）。
図、第２図はその動作波形図、第３図は比例・積
分回路の従来構成を示すブロツク図、第４図は本
発明のデイジタルフイルタの第１実施例のブロツ
ク図、第５図はその動作波形図、第６図はアツプ
ダウンカウンタの実施例のブロツク図、第７図は
本発明のデイジタルフイルタの第２実施例のブロ
ツク図である。 ５……基準信号発生手段、６……大小判別手
段、７……可逆計数手段（アツプダウンカウン
タ）、１９……乗算手段、２０……加算手段（ま
たは減算手段）。
Claims (1)
- 【特許請求の範囲】 １ 基準値D2（固定値）の基準デイジタル信号を
発生する基準信号発生手段と、 入力値D1（可変値）の入力デイジタル信号と前
記基準デイジタル信号とを入力し、前記入力値
D1を前記基準値D2と比較し、D1＞D2のとき第１
の切換信号を、D1＜D2のとき第２の切換信号を
出力する大小判別手段と、 前記第１の切換信号で計数方向をアツプ（また
はダウン）に、前記第２の切換信号で計数方向を
ダウン（またはアツプ）に設定し、かつ、クロツ
クパルスを初段に入力する構成とし、前記計数方
向がアツプに設定されたとき前記クロツクパルス
でアツプ計数し、前記計数方向がダウンに設定さ
れたとき前記クロツクパルスでダウン計数し、前
記計数方向がアツプ／ダウンの何れにも設定され
ない（D1＝D2）とき、前記クロツクパルスによ
る計数を停止するアツプダウンカウンタとを備
え、 前記アツプダウンカウンタより出力デイジタル
信号を得るように構成してなるデイジタルフイル
タ。 ２ 基準値D2（固定値）の基準デイジタル信号を
発生する基準信号発生手段と、 入力値D1（可変値）の入力デイジタル信号と前
記基準デイジタル信号とを入力し、前記入力値
D1を前記基準値D2と比較し、D1＞D2のとき第１
の切換信号を、D1＜D2のとき第２の切換信号を
出力する大小判別手段と、 前記第１の切換信号で計数方向をアツプ（また
はダウン）に、前記第２の切換信号で計数方向を
ダウン（またはアツプ）に設定し、かつ、クロツ
クパルスを初段に入力する構成とし、前記計数方
向がアツプに設定されたとき前記クロツクパルス
でアツプ計数し、前記計数方向がダウンに設定さ
れたとき前記クロツクパルスでダウン計数し、前
記計数方向がアツプ／ダウンの何れにも設定され
ないとき（D1＝D2のとき）前記クロツクパルス
による計数を停止するアツプダウンカウンタと、 前記入力デイジタル信号に所定の係数Ｋ（Ｋは
実数）を乗じる乗算手段と、 前記アツプダウンカウンタの出力と前記乗算手
段の出力とを加算（または減算）する加算手段
（または減算手段）とを備え、 前記加算手段（または減算手段）より出力デイ
ジタル信号を得るように構成してなるデイジタル
フイルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18841582A JPS5977717A (ja) | 1982-10-27 | 1982-10-27 | デイジタルフイルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18841582A JPS5977717A (ja) | 1982-10-27 | 1982-10-27 | デイジタルフイルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5977717A JPS5977717A (ja) | 1984-05-04 |
| JPH0446006B2 true JPH0446006B2 (ja) | 1992-07-28 |
Family
ID=16223254
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18841582A Granted JPS5977717A (ja) | 1982-10-27 | 1982-10-27 | デイジタルフイルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5977717A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2585372B2 (ja) * | 1988-05-26 | 1997-02-26 | 株式会社日立製作所 | フイルタ回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS524143A (en) * | 1975-06-27 | 1977-01-13 | Mitsubishi Electric Corp | Digital filter |
| JPS55124317A (en) * | 1979-03-20 | 1980-09-25 | Mitsubishi Electric Corp | Digital filter circuit |
-
1982
- 1982-10-27 JP JP18841582A patent/JPS5977717A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS524143A (en) * | 1975-06-27 | 1977-01-13 | Mitsubishi Electric Corp | Digital filter |
| JPS55124317A (en) * | 1979-03-20 | 1980-09-25 | Mitsubishi Electric Corp | Digital filter circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5977717A (ja) | 1984-05-04 |
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