JPS6010914A

JPS6010914A - オ−トゼロ回路

Info

Publication number: JPS6010914A
Application number: JP58119838A
Authority: JP
Inventors: Kiyoshi Ito; 清伊藤
Original assignee: Shimadzu Corp; Shimazu Seisakusho KK
Current assignee: Shimadzu Corp; Shimazu Seisakusho KK
Priority date: 1983-06-30
Filing date: 1983-06-30
Publication date: 1985-01-21
Also published as: JPH0469456B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（イ）産業上の利用分野この発明け、アナログ原信号に自動的に補正信号を加え
て正しくゼロ信号を出力するオートゼロ回路に関する。

←）従来技術従来のオートゼロ回路において、アナログ原信号に加え
る補正信号は、アナログ精分回路やＤ／Ａコンバータ回
路によ勺発生されている。　しかし、アナログ積分回路
では、補正信号が衣きいときにドリフトによる誤差も太
きくなり、精度を得にくい。　一方、Ｄ　／　Ａコンバ
ータ回路では、高分解能のものを用いると高精度を得ら
れるが、高価になる。

（ハ）発明の目的この発明は、安価に措成可能で、かつ高精度を得ること
ができるオートゼロ回路を提供することを目的とする。

に）発明の構成この発明のオートゼロ回路は、外部から入力されるオー
トゼロスタート信号によって所定のステップ値で階段的
に増大する階段信号を出力するＤ／Ａコンバータ回路、
外部から入力されるアナログ原信号から前記階段信号を
減算するための第１減算回路、そのＭ１減算回路の出力
信号がゼロクロスしたとき前記階段信号の増大を停止す
る第１増大停止回路、その第４増大停止回路の出力信号
によって連続的にもしくは前記ステップ値より充分小さ
いステップ値で階段的に増大する増大信号を出力する増
大信号発生回路、前記ｉ１減算回路の出力から前記増大
信号を減算するための第２減算回路およびアナログ出力
信号がゼロクロスしたとき前記増大信号の増大を停止す
る第２増大停正回路を具備して構成される。

上記Ｄ／Ａコンバータ回路は、高分解能であることを要
しないので、安価なり／Ａ変換器を用いてもよい。

上記増大信号発生回路は、アナログ積分器やＤ／Ａ変換
器を用いることができる。　Ｄ　／　Ａ変換器を用いる
場合、高分解能であることを要しない。

ｆｘお上記減算とけ、逆極性の信号を加えることを意味
している。

（ホ）実施例第１図に示す（１）は、この発明のオートゼロ回路の一
実施例である。　外部から入力される信号は、アナログ
原信号（Ｖａ）　、オートゼロスタートパルス（ＳＲＴ
）およびクリアパルス（ＯＬ）で、外部へ出力する信号
は、アナログ出力信号（ｖＯ）である。

アナログ原信号（Ｖａ）は、第１減算器（２）で第１Ｄ
　／　Ａ変換器（４）の出力信号を減算され、かつ第２
減算器（３）で第２　Ｄ　／　Ａ変換器（５）の出力信
号を減算され、アナログ出力信号（ｖＯ）として出力さ
れる。

クリアパルス（ＯＬ）が入力されると、ｇｉｎＺＡ変換
器（４）および第２　Ｄ　／　Ａ変換器（６）の出力信
号がゼロとなるから、オートゼロ機能が解消され、アナ
ログ原信号（Ｖａ）がそのままアナログ出力信号（Ｖｏ
）として出力される。　第２図の時刻ｔ０〜ｔ１は、こ
の状態をあられしている。　ただし、クロック発振器（
６）（７）は停止しているものとする。

オートゼロスタートパルス（ＳＲＴ　）が入力されると
、第１クロック発振器（６）が作動して周期Ｔ１のクロ
ックパルスを第１Ｄ／Ａ変換器（４）に出力する。　第
１Ｄ／Ａ変換器（４）は、クロックパルスが入力される
ごとに、所定のステップ値Ｂｌで階段的に増大する階段
信号を出力する。　そこで第１減算器（２）の出力は階
段的に減少するが、この出力はこの時点ではアナログ出
力信号（Ｖｏ）としてそのまま出力されている。　そこ
でアナログ出力信号（Ｖｏ）は、第２図の時刻ｔ１〜ｔ
４のように階段的に減少しでゆく。

所定のステップ値Ｂｌの具体例としては、たとえばアナ
ログ原信号（Ｖａ）の予測される入力値が最大ＩＶであ
シ、第１　Ｄ　／　Ａ変換器（４）に８ビツトのものを
用いれば、］！ｉｌは約４ｍＶである。

第１　Ｄ　／　Ａ変換器（４）の出力がアナログ原信号
（Ｖａ）よりも大になれば、第１減算器（２）および第
２減算器（３）の出力の極性が反転する。　このとき出
力信号がゼロをクロスするから、ゼロクロスデテクタ（
８）（９）はワンショットパルス発生器０ｔｉＯｎに出
力を発し、ワンシミツトパルス発生器θ６０１１け単発
パルスを出力する。　第２図に示す時刻ｔ４がゼロクロ
スの時刻である。

第１ワンショットパルス発生器θ１のパルスが入力され
ることによル第１クロック発振器（６）が停止する。　
そこで第１Ｄ／Ａ変換器（４）の出力はゼロクロス時点
での値を保持し、ｍ１減算器（２）の出力も極性反転し
た時点での値を保持する。

第１ワンショットパルス発生器００のパルスは、遅延回
路０２を介して第２クロック発振器（７）に入力され、
これによシ第２クロック発振器（７）が作動して周期Ｔ
２のクロックパルスを第２Ｄ／Ａ変換器（５）に出力す
る。　遅延回路ａりを介するのは、ｍ２ワンショットパ
ルス発生器αｌ）のパルスよりモｆｆｌで第１ワンショ
ットパルス発生器００のパルスヲ第２クロック発振器（
７）に入力しないと、作動を継続できないからである。

第２Ｄ／Ａ変換器（５）は、クロックパルスが入力され
るごとに、ステップ値且、で階段的に増大する増大信号
を出力する。　このステップ値Ｂ、は、前記ステップ値
Ｆ！ｌ　よシも充分小さい値とする。

具体例を挙げると、前記ステップ値］ｌＣ１が４ｍＶで
あル、第２Ｄ／ム変換器（５）に８ビツトのものを用い
るとすれば、約１６μＶである。　第２減算器（３）の
出力すなわちアナログ出力信号（ＶＯ）は、第２図の時
刻ｔ４〜ｔ１に示すように、第２Ｄ／Ａ変換器（５）の
出力が増大するにつれて小さくなシ、第２Ｄ／Ａ変換器
（５）の出力が第１減算器（２）の出力よシ大になった
とき、極性を反転する。　このとき出力信号がゼロをク
ロスするから、第２ゼロクロスデテクタ（９）は第２ワ
ンショットパルス発生器α９に出力を発し、第２ワンシ
ョットパルス発生器αＢはパルスを出力する。　そこで
第２クロック発振器（７）が停止し、第２Ｄ／Ａ変換器
（５）の出力はゼロクロス時点での値を保持する。　Ｍ
２図に示す時刻ｔ、がゼロクロスの時刻である。

以後、アナログ出力信号（Ｖｏ　）は一定に保たれるが
、このアナログ出力信号（ｖＯ）の値とゼロレベルの差
は、最大のときでもステップ値Ｅ、よシ小さい。　前述
した具体例によればステップ値Ｅ２の値は約１６μＶで
あったから、アナログ原信号（Ｖａ）の最大１ｖに対し
、テ１．６Ｘ１０　’（７）精度でゼロ補正を行えたこ
とＫなる。

次に第８図に示す１２１１　ｔ；）：、この発明のオー
トゼロ回路の他の実施例である。

クリアパルス（ＯＬ）が入力されると、Ｄ　／　Ａ変換
器（２りの出力信号がゼロになり、かつリレー（５）の
接点（２７ａ）が接地側にオンになって積分器（ハ）の
出力信号がゼロになるから、これら出力信号を減算する
第２減算器のの出力もゼロとなり、アナログ原信号（Ｖ
ａ）から第２減算器＋２３１の出力を減算する第１減算
器のの出力はアナログ原信号（Ｖａ）そのままである。

　すなわちオートゼロ機能が働かず、アナログ原信号（
Ｖａ）がそのままアナログ出力信号（Ｔｏ）となる。　
ただし、クロック発振器（至）は停止しているものとす
る。

オートゼロスタートパルス（８ＲＴ　）が入力されると
、クロック発振器−が作動して周期Ｔのクロックパルス
をＤ　／　Ａ変換器のに出力し、Ｄ／Ａ変換器Ｃ１４１
けクロックパルスが入力されるごとに所定のステップ値
Ｅで階段的に増大する階段信号を出力する。　この階段
信号はそのまま第２減算器のの出力となるから、アナロ
グ原信号（Ｖａ）は第１減算器■で階段信号を減算され
る。

階段信号の大きさがアナログ原信号（Ｖａ）よシも大に
なれば、第１減算器ｃ２２１の出力の極性は逆転する。

　このときゼロクロスデテクタ（ハ）はワンショットパ
ルス発生器■に出力を発し、ワンショットパルス発生器
■はクロック発振器（イ）、リレー（４）および反転リ
レーのに単発パルスを出力する。

クロック発振器ｃｌＧは、ワンショットパルス発生器■
からパルスを入力されると作動を停止する。

そこでＤ　／　Ａ変換器（２４）の出力は、Ｆｌ減算器
■の出力が極性反転した時点の値を保持する。

リレー曽ケ、ワンショットパルス発生器ＣＩ（ト）カラ
パルスを入力されると、その接点（２７ａ）を積分入力
側に切り替える。　また、反転リレー０９は、ワンショ
ットパルス発生器１．）からパルスを入力されると、そ
の接点（２９ａ　）を反転させるが、この時点までは接
点オープンであったから、接点（２９ａ　）をクローズ
とする。　これによって、積分器ＣＢは直流電源ｅｌｌ
ｌの出力の積分を開始し、連続的に増大する増大信号を
出力する。

上記増大信号は第２減算器■にて前記階段信号から減算
されるので、前記アナログ原信号から前記階段信号を減
算すること罠より極性反転していた第１減算器のの出力
は、再ひもとの極性にもどろうとする。　そして上記増
大信号が増大してくるとき、第１減算器Ｑｚの出力がゼ
ロをクロスする。

このときゼロクロスデテクタｃ！８）はワンショットパ
ルス発生器■に出力を発するから、ワンショットパルス
発生器ωは再びクロック発振器因）、リレー■および反
転リレー■に単発パルスを出力する。

クロック発振器■およびリレー□□□はこれによっては
状態を変えない。　しかし、反転リレーｃ！争はその接
点（２９ａ）を反転させるので、接点（２９ａ）？ｌ：
オーブンになり、桔分器四の出力の増大は停止する。

そこでアナログ出力信号（Ｖｏ）はゼロレベルに保たれ
る。

積分基因のアナログ円方はドリフトによシ変動すること
があるが、アナログ出力の大きさは最大でも前記ステッ
プ値Ｅであるから、その１％程度のドリフトによる誤差
があっても、アナログ原信号（Ｖａ）の大きさと比較す
れば充分高精度でゼロ補正を行えたことになる。

（へ）発明の効果この発明のオートゼロ回路は、高精度でゼロ補正を行え
るものであシ、しかも高分解能のＤ／Ａ変換器を必要と
しないから安価に構成できるものである。

【図面の簡単な説明】

第１図はこの発明のオートゼロ回路の一実施例の回路図
、第２図は第１図に示すオートゼロ回路におけるアナロ
グ出力信号の特性図、第８図は他の実施例の回路図であ
る。（１ル１１−：ｔ−トゼロ回路、（２）（３１Ｃ！２１
　Ｃｌ３−・・減算器、（４）（５＞　Ｃ２４１＝・Ｄ
　／　Ａ　ｇ換器、（６）（７）＋２６１−９　ｏ　ツ
ク発振器、（８）（９）（至）・・・ゼロクロスデテク
タ、（ｔｃｉｏｌ）■・・・ワンショットパルス発生器
、（ハ）・・・積分器、罰・・・リレー、（２７ａ）・
・・リレーの接点、■・・・反転リレー、（２９ａ　）
・・・反転リレーの接点、Ｃ’ｌ１１・・・直流電源。＠１図第２図第３図２

Claims

【特許請求の範囲】

１、外部から入力されるオートゼロスタート信号によっ
て所定のステップ値で階段的に増大する階段信号を出力
するＤ／Ａコンバータ回路、外部から入力されるアナロ
グ原信号から前記階段信号を減算するための第１減算回
路、その第１波算回路の出力信号がゼロクロスしたとき
前記階段信号の増大を停止する第１増大停止回路、その
ｉｌ増大停止回路の出力信号によって連続的にもしくは
前記ステップ値より充分小さいステップ値で階段的に増
大する増大信号を出力する増大信号発生回路、前記第１
減算回路の出力から前記増大信号を減算するための第２
減算回路およびアナログ出力信号がゼロクロスしたとき
前記増大信号の増大を停止する第２増大停止回路を具備
してなることを特徴とするオートゼロ回路。