JPS59156019A - インタフエ−ス回路 - Google Patents
インタフエ−ス回路Info
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- JPS59156019A JPS59156019A JP3041983A JP3041983A JPS59156019A JP S59156019 A JPS59156019 A JP S59156019A JP 3041983 A JP3041983 A JP 3041983A JP 3041983 A JP3041983 A JP 3041983A JP S59156019 A JPS59156019 A JP S59156019A
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- JP
- Japan
- Prior art keywords
- switch
- output
- inverting amplifier
- capacitor
- terminal
- Prior art date
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- Granted
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
- H03M1/40—Analogue value compared with reference values sequentially only, e.g. successive approximation type recirculation type
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明はＡ／Ｄ変換回路やブンプル・ホールド回路など
、ディジタル回路の入出力部分に用いられるインタフェ
ース回路の改良に関するものである。
、ディジタル回路の入出力部分に用いられるインタフェ
ース回路の改良に関するものである。
ここでは従来のインタフェース回路の例としてＡ／Ｄ変
換器の場曾について説明する。
換器の場曾について説明する。
第１図は従来の縦続型Ａ／Ｄ変換器に用いられる１ピツ
） Ａ／Ｄ変換器である。入力信号ｖＩＮが入力端子１
に加えられると、プンプル・ホールド回路（以下Ｓ／Ｈ
回路と呼ぶ）２でプンプル・のとき比較回路５の出力Ｖ
ＯＤはローレベル（Ｌ）となりスイッチＳ１を閉、８
２を開とし演算増幅器４からＶ ＝＝２Ｖ −２Ｖ
を出力する。 ＶＨ＞ＤＡ ＨＩＮ ｖＲ／２のとき比較回路３の出力Ｖ。Ｄ はノ・イレペ
ル（ハ）となシ、スイッチＳ１を開、Ｓ２を閉とし演算
増幅器４カラｖｏＡ＝２ｖＨ−ｖＲ＝２ｖ工Ｎ−ｖＲを
出力する。第２図は演算増幅器４からの剰余出力Ｖ。Ａ
と入力信号Ｖ工、との関係を図示したものである。すな
わち入力信号Ｖ工、を基準電圧ｖＲ／２と比較して１ビ
ツトの変換を行なった後比較電圧とのｌ剰余１を出力し
ている。第１図に示す１ピツ） ”Ａ／Ｄ変換器を複数
段縦続接続して前段の剰余出力を後段の入力とすれば、
各段からの１ピツト出力（比較出力）の組合わせは複数
ピットのＡ／Ｄ変換出力を構成する。
） Ａ／Ｄ変換器である。入力信号ｖＩＮが入力端子１
に加えられると、プンプル・ホールド回路（以下Ｓ／Ｈ
回路と呼ぶ）２でプンプル・のとき比較回路５の出力Ｖ
ＯＤはローレベル（Ｌ）となりスイッチＳ１を閉、８
２を開とし演算増幅器４からＶ ＝＝２Ｖ −２Ｖ
を出力する。 ＶＨ＞ＤＡ ＨＩＮ ｖＲ／２のとき比較回路３の出力Ｖ。Ｄ はノ・イレペ
ル（ハ）となシ、スイッチＳ１を開、Ｓ２を閉とし演算
増幅器４カラｖｏＡ＝２ｖＨ−ｖＲ＝２ｖ工Ｎ−ｖＲを
出力する。第２図は演算増幅器４からの剰余出力Ｖ。Ａ
と入力信号Ｖ工、との関係を図示したものである。すな
わち入力信号Ｖ工、を基準電圧ｖＲ／２と比較して１ビ
ツトの変換を行なった後比較電圧とのｌ剰余１を出力し
ている。第１図に示す１ピツ） ”Ａ／Ｄ変換器を複数
段縦続接続して前段の剰余出力を後段の入力とすれば、
各段からの１ピツト出力（比較出力）の組合わせは複数
ピットのＡ／Ｄ変換出力を構成する。
ところが第１図に示すような１ピツ） Ａ／Ｄ変換器の
場合、８／Ｅ１回路２、比較回路６、演算増幅器４のオ
フセットおよびスイッチＳＬ、 ３２のオン抵抗などは
すべてＡ／Ｄ変侠器のＲ度を制限する要因となる。この
ため複雑で高価なコンポーネントを用いなければ良い性
能が得られないという欠点もろり、ＩＣ化も難しい。
場合、８／Ｅ１回路２、比較回路６、演算増幅器４のオ
フセットおよびスイッチＳＬ、 ３２のオン抵抗などは
すべてＡ／Ｄ変侠器のＲ度を制限する要因となる。この
ため複雑で高価なコンポーネントを用いなければ良い性
能が得られないという欠点もろり、ＩＣ化も難しい。
１出力データのビット数を増すにつれて構成素子数が増
えて構成が複雑になるという欠点もめる。
えて構成が複雑になるという欠点もめる。
Ａ／Ｄ変換方式として最も一般的な逐次比較形の場合も
事情は同様で、プンプル・ホールド回路や比較器にはオ
フセットの少ないものが要求され、Ｄ／Ａ変換部として
用いるはしご形抵抗回路や重み付置流源なども出力ビツ
ト数が増えるにつれてこれらの数が増え、また高精度が
要求式れるようになる。
事情は同様で、プンプル・ホールド回路や比較器にはオ
フセットの少ないものが要求され、Ｄ／Ａ変換部として
用いるはしご形抵抗回路や重み付置流源なども出力ビツ
ト数が増えるにつれてこれらの数が増え、また高精度が
要求式れるようになる。
このように高ａ Ａ／Ｄ変換器に代表されるように、イ
ンタフェース回路にはそのキーコンポーネントに高精度
で高価なものが多数要求されることか多く、シたがって
ＩＣ化が離しいという問題点かおった。
ンタフェース回路にはそのキーコンポーネントに高精度
で高価なものが多数要求されることか多く、シたがって
ＩＣ化が離しいという問題点かおった。
本発明は上記の問題点を解決するためになされたもので
、使用する高精度部品が少なく、ＩＣ化の容易なインタ
フェース回路を実現することを目的とする〇 〔概要〕 上記の目的を達成するために本発明の第１の要旨とする
ところは、基準電圧が加わる基準電圧端子と、その一端
がこの基準に圧端子に接続する第１のスイッチと、入力
信号が那わる入力端子と、その一端がこの入力端子に接
続する７Ａ２のスイッチと、その一端かコモン接続する
第６のスイッチと、前記各スイッチの他端がその一端に
関連して接続する第１のキャパシタと、その一端がコモ
ンに接続する第４のスイッチと、この第４のスイッチの
他端にその一端が接続する第２のキャノくシタと、前記
第１および第２のキャパシタの他端がその入力に接続す
る反転増幅器と、この反転増幅器の出力端子に関連して
その一端が接続し前記第１のキャパシタンスの一端に関
連してその他端が接続する第５のスイッチと、前記反転
増幅器の出力端子に関連して七の一端が接続し前記反転
増幅器の入力端子にその他端が接続する第６のスイッチ
と、前記反転増幅器の出力端子に関連してその一端が接
続し前記第２のキャパシタの一端に七の他端が接続する
第７のスイッチと刀・うなる主回路と、少くとも前記各
スイッチの開閉を制御する制御回路とを備えたことを特
徴とするインタフェース回路に存する。
、使用する高精度部品が少なく、ＩＣ化の容易なインタ
フェース回路を実現することを目的とする〇 〔概要〕 上記の目的を達成するために本発明の第１の要旨とする
ところは、基準電圧が加わる基準電圧端子と、その一端
がこの基準に圧端子に接続する第１のスイッチと、入力
信号が那わる入力端子と、その一端がこの入力端子に接
続する７Ａ２のスイッチと、その一端かコモン接続する
第６のスイッチと、前記各スイッチの他端がその一端に
関連して接続する第１のキャパシタと、その一端がコモ
ンに接続する第４のスイッチと、この第４のスイッチの
他端にその一端が接続する第２のキャノくシタと、前記
第１および第２のキャパシタの他端がその入力に接続す
る反転増幅器と、この反転増幅器の出力端子に関連して
その一端が接続し前記第１のキャパシタンスの一端に関
連してその他端が接続する第５のスイッチと、前記反転
増幅器の出力端子に関連して七の一端が接続し前記反転
増幅器の入力端子にその他端が接続する第６のスイッチ
と、前記反転増幅器の出力端子に関連してその一端が接
続し前記第２のキャパシタの一端に七の他端が接続する
第７のスイッチと刀・うなる主回路と、少くとも前記各
スイッチの開閉を制御する制御回路とを備えたことを特
徴とするインタフェース回路に存する。
本発明の第２の要旨とするところは、下記の６〕のよう
に構成した１ピットＡ／Ｄ変換回路と、その剰余出力に
関連する信号および入力信号をその入力とし、その出力
信号が前記Ａ／Ｄ変換回路に印加嘔れるプンプル・ホー
ルド回路とからなり、必要な出力ビツト数に対応した回
数繰返して変換することにより、その比較出力から複数
ビットのＡ／Ｄ変換出力を得るようにしたことを特徴と
するインタフェース回路に存する。
に構成した１ピットＡ／Ｄ変換回路と、その剰余出力に
関連する信号および入力信号をその入力とし、その出力
信号が前記Ａ／Ｄ変換回路に印加嘔れるプンプル・ホー
ルド回路とからなり、必要な出力ビツト数に対応した回
数繰返して変換することにより、その比較出力から複数
ビットのＡ／Ｄ変換出力を得るようにしたことを特徴と
するインタフェース回路に存する。
１（Ｊ 基準電圧が加わる基準電圧端子と、その一端
がこの基準電圧端子に接続する第１のスイッチと、入力
信号が加わる入力端子と、その一端がこの入力端子に接
続する第２のスイッチと、その一端がコモンに接続する
第６のスイッチと、前記各スイッチの他端がその一端に
関連して接続する第１のキャパシタと、その一端がコモ
ンに接続する第４のスイッチと、この第４のスイッチの
他端にその一端が接続する第２のキャパシタと、前記第
１および第２のキャパシタの他端がその入力に接続する
反転増幅器と、この反転増幅器の出力端子に関連してそ
の一端が接続し前記第１のチャパシタンスの一端に関連
してその他端が接続する第５のスイッチと、前記反転増
幅器の出力端子に関連してその一端が接続し前記反転増
幅器の入力端子にその他端が接続する第６のスイッチと
、前記反転増幅器の出力端子に関連してその一端が接続
し前記第２のキャパシタの一端にその他端か接続する第
７のスイッチと〃・らなる主回路と、少くとも前１己谷
スイツチの開閉を制御する制御回路とを備えた１ビ、ッ
トＡ／Ｄ変換回路。
がこの基準電圧端子に接続する第１のスイッチと、入力
信号が加わる入力端子と、その一端がこの入力端子に接
続する第２のスイッチと、その一端がコモンに接続する
第６のスイッチと、前記各スイッチの他端がその一端に
関連して接続する第１のキャパシタと、その一端がコモ
ンに接続する第４のスイッチと、この第４のスイッチの
他端にその一端が接続する第２のキャパシタと、前記第
１および第２のキャパシタの他端がその入力に接続する
反転増幅器と、この反転増幅器の出力端子に関連してそ
の一端が接続し前記第１のチャパシタンスの一端に関連
してその他端が接続する第５のスイッチと、前記反転増
幅器の出力端子に関連してその一端が接続し前記反転増
幅器の入力端子にその他端が接続する第６のスイッチと
、前記反転増幅器の出力端子に関連してその一端が接続
し前記第２のキャパシタの一端にその他端か接続する第
７のスイッチと〃・らなる主回路と、少くとも前１己谷
スイツチの開閉を制御する制御回路とを備えた１ビ、ッ
トＡ／Ｄ変換回路。
本発明の第３の要旨とするところは、下記の（−１）の
ように構成した１ピツ） Ａ／Ｄ ｉ換回路を必要な出
力ビツト数に対応した１囚数用いて各段の剰余出力を次
段の入力として縦続接続し、前記各１ピツ） Ａ／Ｄ変
換回路の比較出力から複数ビットのＡ／Ｄ変換出力を得
るようにしたことを特徴とする特許タフエース回路に存
する。
ように構成した１ピツ） Ａ／Ｄ ｉ換回路を必要な出
力ビツト数に対応した１囚数用いて各段の剰余出力を次
段の入力として縦続接続し、前記各１ピツ） Ａ／Ｄ変
換回路の比較出力から複数ビットのＡ／Ｄ変換出力を得
るようにしたことを特徴とする特許タフエース回路に存
する。
入力信号が加わる入力端子と、その一端がこの入力端子
に接続する第２のスイッチと、その一端がコモンに接続
する第３のスイッチと、前記各スイッチの他端がその一
端に関連して接続する第１のキャパシタと、その一端が
コモンに接続するｖＪ４のスイッチと、この第４のスイ
ッチの他端にその一端が接続する第２のキャパシタと、
前記第１および第２のキャパシタの他端がその入力に接
続する反転増幅器と、この反転増幅器の出力端子に関連
して七の一端が接続し前記第１のキャパシタンスの一端
に関連してその他端が接続する第５〜のスイッチと、前
記反転増幅器の出力端子に関連してその一端が接続し前
記反転増幅器の入力端子にその他端が接続する第６のス
イッチと、前記反転増幅器の出力端子に関連してその一
端が接続し前記第２のキャパシタの一端にその他端が接
続する第７のスイッチとを備えた１ビットＡＩＤ変換回
路。
に接続する第２のスイッチと、その一端がコモンに接続
する第３のスイッチと、前記各スイッチの他端がその一
端に関連して接続する第１のキャパシタと、その一端が
コモンに接続するｖＪ４のスイッチと、この第４のスイ
ッチの他端にその一端が接続する第２のキャパシタと、
前記第１および第２のキャパシタの他端がその入力に接
続する反転増幅器と、この反転増幅器の出力端子に関連
して七の一端が接続し前記第１のキャパシタンスの一端
に関連してその他端が接続する第５〜のスイッチと、前
記反転増幅器の出力端子に関連してその一端が接続し前
記反転増幅器の入力端子にその他端が接続する第６のス
イッチと、前記反転増幅器の出力端子に関連してその一
端が接続し前記第２のキャパシタの一端にその他端が接
続する第７のスイッチとを備えた１ビットＡＩＤ変換回
路。
以下図面を用いて本発明を説明する。
第６図は本発明に係るインタフェース回路の実施例を示
す眠気回路図である。主回路３０において、３１は基準
電圧Ｖが加えられる基準シ圧端子、Ｓ３１はこの基準電
圧端子３１にその一端が接続するスイッチ、３２は入力
信号ＶＩＮが加えられる入力端子、８３２はこの入力端
子３２にその一端か接続するスイッチ、Ｓ３３はその一
端かコモンに接続するスイツモンに接続するスイッチ、
Ｃ２はこのスイッチＳ３４の他端がその一端に接続する
キャノくシタ、３３は前記キャパシタＣ１，Ｃ２の他端
かその入力端子に接続する反転増幅器で例えばイン／く
一夕などケ用いることができる。３３５はこの反転増幅
器３３の出力端子がその一端Ｖこ接続゛し前記キャパシ
タＣ１の一端がその他端に接続するスイッチ、８３６
ｉＩ′ｉ前記反転増幅器３３の出力端子に七の一端が接
続し前記反転増幅器３３の入力端子にその他端が接続す
るスイッチ、８３７は前記反転増幅器３３の出力端子が
その一端に接続し前記キャパシタＣ２の一端がその他端
に接続り・７り及び前記反転増幅器３３；６４比較出力
ＶＣを入力して前記各スイッチ８３１〜８３７の開閉を
制御するための制御信号を発生する制御回路である。
す眠気回路図である。主回路３０において、３１は基準
電圧Ｖが加えられる基準シ圧端子、Ｓ３１はこの基準電
圧端子３１にその一端が接続するスイッチ、３２は入力
信号ＶＩＮが加えられる入力端子、８３２はこの入力端
子３２にその一端か接続するスイッチ、Ｓ３３はその一
端かコモンに接続するスイツモンに接続するスイッチ、
Ｃ２はこのスイッチＳ３４の他端がその一端に接続する
キャノくシタ、３３は前記キャパシタＣ１，Ｃ２の他端
かその入力端子に接続する反転増幅器で例えばイン／く
一夕などケ用いることができる。３３５はこの反転増幅
器３３の出力端子がその一端Ｖこ接続゛し前記キャパシ
タＣ１の一端がその他端に接続するスイッチ、８３６
ｉＩ′ｉ前記反転増幅器３３の出力端子に七の一端が接
続し前記反転増幅器３３の入力端子にその他端が接続す
るスイッチ、８３７は前記反転増幅器３３の出力端子が
その一端に接続し前記キャパシタＣ２の一端がその他端
に接続り・７り及び前記反転増幅器３３；６４比較出力
ＶＣを入力して前記各スイッチ８３１〜８３７の開閉を
制御するための制御信号を発生する制御回路である。
第４図は上記のような構成のインタフェース回路を１ビ
ツトＡ／Ｄ変撲器として動作式せる場合の模様を示す動
作説明図である。以下各動作ステップを示す第４図囚〜
（Ｊ）にもとづいて動作を説明する。
ツトＡ／Ｄ変撲器として動作式せる場合の模様を示す動
作説明図である。以下各動作ステップを示す第４図囚〜
（Ｊ）にもとづいて動作を説明する。
（４）最初にスイッチ８３２．８３４．８３６のみがオ
ンとなる。反転増幅器３３０入力電圧Ｖａは、反転増幅
器３３のオフセット（またはしきい電圧）■と等しくな
るので、キャパシタＣ１，Ｃ２の端子電圧ｖ１゜ｖ２は
そｎぞれ次のように（充電でれて）なる。
ンとなる。反転増幅器３３０入力電圧Ｖａは、反転増幅
器３３のオフセット（またはしきい電圧）■と等しくな
るので、キャパシタＣ１，Ｃ２の端子電圧ｖ１゜ｖ２は
そｎぞれ次のように（充電でれて）なる。
ｖｌ ” ｖＩＮ −ｖＴ
ｖ２°ｖＴ
ｔ３３） 次にスイッチ８３３．８３７のみがオンと
なる。
なる。
■が−■ となるので電荷ｖＩＮ′Ｃ１がキャパシタＣ
２１Ｔ Ｋｇ送されｖ２− ＝ ＶＴ−Ｖ工Ｃ１／Ｃ２ト’ｆｚ
る。
２１Ｔ Ｋｇ送されｖ２− ＝ ＶＴ−Ｖ工Ｃ１／Ｃ２ト’ｆｚ
る。
（Ｃ） スイッチ８３２．８３６のみがオンとなる。
ここで再びキャバ７りＣ１に入ガｖｌＩＮが加えられ、
ｖ１＝ｖ工Ｎ−ｖＴとなる。キャパシタ０２はホールド
状態となり■）における値をそのまま保持する。
ｖ１＝ｖ工Ｎ−ｖＴとなる。キャパシタ０２はホールド
状態となり■）における値をそのまま保持する。
υ） スイッチＳ３４．８３５のみがオンとなる。ｖ２
は再びＶＴとなるので（Ｂ）で移送式れた電荷゛かキャ
パシタＣ１に戻υ、 ｖｌ；２ｖ工Ｎ−ｖＴとｌる◇Ｑ
） スイッチＳ３１のみがオンとなる。このとき反転増
幅器Ａは比較器として動作し、その入力電圧Ｖａは ｖａ−ｖＲ−ｖｌ：・ｖＲ−２ｖ藷十ｖＴとなる。オフ
セット電圧ｖＴよりもＶａが大さいとき、すなわちＶＴ
、 ＜ ＶＲ／２のとき出力Ｖ。（＝Ｖｃ）はＬｌこの
逆のときは出力Ｖ （＝Ｖｃ）はＨとなって、１ピツト
のＡ／Ｄ変換出力が得られる。
は再びＶＴとなるので（Ｂ）で移送式れた電荷゛かキャ
パシタＣ１に戻υ、 ｖｌ；２ｖ工Ｎ−ｖＴとｌる◇Ｑ
） スイッチＳ３１のみがオンとなる。このとき反転増
幅器Ａは比較器として動作し、その入力電圧Ｖａは ｖａ−ｖＲ−ｖｌ：・ｖＲ−２ｖ藷十ｖＴとなる。オフ
セット電圧ｖＴよりもＶａが大さいとき、すなわちＶＴ
、 ＜ ＶＲ／２のとき出力Ｖ。（＝Ｖｃ）はＬｌこの
逆のときは出力Ｖ （＝Ｖｃ）はＨとなって、１ピツト
のＡ／Ｄ変換出力が得られる。
Ｖ工Ｎ ＜ ＶＲ／２のときは下記のりのステップを実
行し、ＶＴ、≧ＶＲ１２のときは（Ｇ）〜（旬の谷ステ
ップを実行する。
行し、ＶＴ、≧ＶＲ１２のときは（Ｇ）〜（旬の谷ステ
ップを実行する。
ＣＦ） Ｖ□、（ＶＲ／２の場合で、スイッチ８３５
のみオンとなる。この結果出力ｖｏＭｖＴ＋ｖ１＝２ｖ
□、の剰余出力が得られる。
のみオンとなる。この結果出力ｖｏＭｖＴ＋ｖ１＝２ｖ
□、の剰余出力が得られる。
（Ｇ） Ｖ□、≧ＶＲ／２の場合にＬＪ）まで続行す
るプロセスで、まずスイッチ８３３．８３７のみオンと
なる。
るプロセスで、まずスイッチ８３３．８３７のみオンと
なる。
ｖ＋＝−Ｖ となるので、キャパシタＣ１の電荷２Ｖ
ＸＮｃ１ Ｔ はキャパシタＣ２に移送され、ｖ２− ＶＴ−２Ｖ、Ｃ
１／Ｃ２となる。
ＸＮｃ１ Ｔ はキャパシタＣ２に移送され、ｖ２− ＶＴ−２Ｖ、Ｃ
１／Ｃ２となる。
（６） 次にスイッチ８３１．８３７のみオンとなる。
ｖ ｅ＝Ｖ −Ｖ となるので電荷Ｃ１ｖＲがキャノ
（シタＲＴ Ｃ２から移送される。この結果＋２＝ｖＴ−（２Ｖ［Ｎ
−ＶＲ）ＣＩ／Ｃ２となる〇 （Ｉ） スイッチ８３３．８３６のみをオンとする。
（シタＲＴ Ｃ２から移送される。この結果＋２＝ｖＴ−（２Ｖ［Ｎ
−ＶＲ）ＣＩ／Ｃ２となる〇 （Ｉ） スイッチ８３３．８３６のみをオンとする。
キャノくシタＣ１がリセットされｖ＝−Ｖ となる。
キャノ（Ｔ
シタＣ２はホールド状態となυ（ロ）における電荷をそ
のまま保持する。
のまま保持する。
（Ｊ） スイッチ１３３４．８３５のみをオンとする
。Ｖ２ ” ＶＴとなるので、キ°ヤパシタＣ２ノ電荷
−（２ｖ工Ｎ−ｖＲ）Ｃ１がキャパシタＣ１に移送てれ
る。この結果、出力Ｖｏハ、 Ｖｏ−ＶＴ＋ｖ１＝ Ｖ
Ｔ＋２Ｖ工Ｎ−ＶＲ−ＶＴ−２Ｖ工Ｎ−ＶＲとなる。す
なわち、ＶＴ、≧ｖＲ１２の場合には２ｖ工Ｎ−ｖＨの
剰余出力が得られる。
。Ｖ２ ” ＶＴとなるので、キ°ヤパシタＣ２ノ電荷
−（２ｖ工Ｎ−ｖＲ）Ｃ１がキャパシタＣ１に移送てれ
る。この結果、出力Ｖｏハ、 Ｖｏ−ＶＴ＋ｖ１＝ Ｖ
Ｔ＋２Ｖ工Ｎ−ＶＲ−ＶＴ−２Ｖ工Ｎ−ＶＲとなる。す
なわち、ＶＴ、≧ｖＲ１２の場合には２ｖ工Ｎ−ｖＨの
剰余出力が得られる。
このような構成の１ピツ） Ａ／Ｄ変換器において。
反転増幅器のオフセット（またはし良い電圧）は原理的
に、出力の精度に影響しないので、インバータのように
簡単なものを用いることができる。
に、出力の精度に影響しないので、インバータのように
簡単なものを用いることができる。
また（高精度）抵抗を全く用いずに剰余出力を得ること
ができる０さらにキャノ（シタＣ１，Ｃ２の値は原理的
に精度に影響せずマツチングは不安でろる。
ができる０さらにキャノ（シタＣ１，Ｃ２の値は原理的
に精度に影響せずマツチングは不安でろる。
キャパシタを用いた方式なので平衡状態では電流が流れ
ないため、スイッチのオン抵抗による誤差も生じない。
ないため、スイッチのオン抵抗による誤差も生じない。
まｆｃｌつの反転増幅器で、ホールド・アンプ、比較器
を兼用でき、回路構成が簡単で高精度部品が不要なので
ＸＣ化に向くという利点もある。
を兼用でき、回路構成が簡単で高精度部品が不要なので
ＸＣ化に向くという利点もある。
なお、キャパシタＣ１の前（点Ｐ）にバッフ丁を挿入す
ることにより入力部分に接続する外部回路からの充電時
間を短かくすることができる（入力インピーダンスの改
善）。
ることにより入力部分に接続する外部回路からの充電時
間を短かくすることができる（入力インピーダンスの改
善）。
第５図は本発明の第２の実施例を示すブロック図で、第
６図の１ピツ） Ａ／Ｄ変換回路を循環的に繰返し動作
嘔せることによシ複数ビットのＡ／Ｄ変換器を構成した
ものである。図において５１は入力信号ｖｒＮが加えら
れる入力端子、Ｓ５１はこの入力端子５１にその一端が
接続するスイッチ、５２はこのスイッチ８５１の他端が
その入力端子に接続するサンプル・ホールド回路、３０
はこのＳ／Ｈ回路５２の出力をその入力とする１ビット
Ａ／Ｄ変換回路の主回路（第３図参照）、８５２はこの
主回路３０からの剰余出力Ｖ。がその一端に加わりその
他端が前記Ｓ／Ｈ回路５２０入力に接続するスイッチ、
５３は前記主回路３０からの比較出力Ｖｃおよび外部か
らのクロックを入力して８５１．８５２を含む各スイッ
チへの制御信号および複数ビットのデータ出力り。−Ｄ
ｎ−□（ｎビットの場合）を発生する制御回路でるる。
６図の１ピツ） Ａ／Ｄ変換回路を循環的に繰返し動作
嘔せることによシ複数ビットのＡ／Ｄ変換器を構成した
ものである。図において５１は入力信号ｖｒＮが加えら
れる入力端子、Ｓ５１はこの入力端子５１にその一端が
接続するスイッチ、５２はこのスイッチ８５１の他端が
その入力端子に接続するサンプル・ホールド回路、３０
はこのＳ／Ｈ回路５２の出力をその入力とする１ビット
Ａ／Ｄ変換回路の主回路（第３図参照）、８５２はこの
主回路３０からの剰余出力Ｖ。がその一端に加わりその
他端が前記Ｓ／Ｈ回路５２０入力に接続するスイッチ、
５３は前記主回路３０からの比較出力Ｖｃおよび外部か
らのクロックを入力して８５１．８５２を含む各スイッ
チへの制御信号および複数ビットのデータ出力り。−Ｄ
ｎ−□（ｎビットの場合）を発生する制御回路でるる。
このような構成のＡ／Ｄ変換器の動作は次のようになる
。スイッチ８５１のオン動作によシまず入力信号ＶＴ、
ＪがＳ／Ｈ回路５２！／（：保持される。次に入力Ｖ□
、は主回路３０に加えられ第１とッ）（ＭＳＢ）のＡ／
Ｄ変換出力および剰余出力を発生する。この剰の手順を
繰ｐ返してデータ出力（Ａ／Ｄ変換出力）Ｄｏ−Ｄｎ−
□を得る。但し第２ビツト目以降では第４図の囚のステ
ップは不要（前回の変換の最終ステップでキャパシタＣ
１に保持された電圧をそのまま用いればよいから）とな
り、 Ｓ／Ｈ回路５２からの値は（Ｃ）のステップに
おいてのみ用いられる。
。スイッチ８５１のオン動作によシまず入力信号ＶＴ、
ＪがＳ／Ｈ回路５２！／（：保持される。次に入力Ｖ□
、は主回路３０に加えられ第１とッ）（ＭＳＢ）のＡ／
Ｄ変換出力および剰余出力を発生する。この剰の手順を
繰ｐ返してデータ出力（Ａ／Ｄ変換出力）Ｄｏ−Ｄｎ−
□を得る。但し第２ビツト目以降では第４図の囚のステ
ップは不要（前回の変換の最終ステップでキャパシタＣ
１に保持された電圧をそのまま用いればよいから）とな
り、 Ｓ／Ｈ回路５２からの値は（Ｃ）のステップに
おいてのみ用いられる。
このような構成のＡ／Ｄ ｆ換器は、前記第１の実施例
の各特徴を備えるとともに、高精度・複数ビットのＡ／
Ｄ変換器を簡単な構成で実現できるという利点を有する
。また手順の繰返しを増やすだけでピット数を容易に拡
張することができる。
の各特徴を備えるとともに、高精度・複数ビットのＡ／
Ｄ変換器を簡単な構成で実現できるという利点を有する
。また手順の繰返しを増やすだけでピット数を容易に拡
張することができる。
第６図は不発明の第６の実施例を示すプロ、りしたもの
でるる。入力端子６１に加えられる入力信号ｖＩＮはＳ
／Ｈ回路６２でホールド芒れた後１ビットＡ／Ｄ変換回
路の主回路３０（第６図面の簡単な説明主回路３０の剰
余出力は次段の主回路３ｏの入力となυ以下同様に必要
なピット数に対応した個数の主回路３０に接続する。各
主回路３０からの比較出力ｖＣｏ−ｖＣｎ−１および外
部からのクロックは制御回路６３に加えられ、各スイッ
チへの制御出力およびデータ出力（Ａ／Ｄ変換出力）Ｄ
０〜Ｄｎ−□を発生する。
でるる。入力端子６１に加えられる入力信号ｖＩＮはＳ
／Ｈ回路６２でホールド芒れた後１ビットＡ／Ｄ変換回
路の主回路３０（第６図面の簡単な説明主回路３０の剰
余出力は次段の主回路３ｏの入力となυ以下同様に必要
なピット数に対応した個数の主回路３０に接続する。各
主回路３０からの比較出力ｖＣｏ−ｖＣｎ−１および外
部からのクロックは制御回路６３に加えられ、各スイッ
チへの制御出力およびデータ出力（Ａ／Ｄ変換出力）Ｄ
０〜Ｄｎ−□を発生する。
この場合に第４図（６）の比較結果によって各段の処理
ステップ長が異ならないように、例えばｖｘＮ＜ＶＲ／
２なら（ト）のステップの状態をＬＪ）のタイミングま
で保持することが必要である。
ステップ長が異ならないように、例えばｖｘＮ＜ＶＲ／
２なら（ト）のステップの状態をＬＪ）のタイミングま
で保持することが必要である。
第６図の縦続型Ａ／Ｄは第５図の循環ｔｉ Ａ／Ｄに比
べて構成は複雑Ｌ／ｃなるが、プ＼プル・レートヲ大き
くとれるという利点がめる。
べて構成は複雑Ｌ／ｃなるが、プ＼プル・レートヲ大き
くとれるという利点がめる。
第７図は第５図のインタフェース回路を差動サンプル・
ホールド回路として動作させる、本発明に係る第４の実
施例の動作を示す動作説明図である。第４図ｔの１ピツ
） Ａ／Ｄ変換器の各動作ステップから０〜（Ｇ）のス
テップを飛はしたものが第７図の囚〜（５）の各ステッ
プに対応する。すなわち最終ステップ（ト））で２つの
入力Ｖ工、とｖＲの差動出力ｖＯ” ｖＩＮ ”−ｖＲ
を得ることができる。
ホールド回路として動作させる、本発明に係る第４の実
施例の動作を示す動作説明図である。第４図ｔの１ピツ
） Ａ／Ｄ変換器の各動作ステップから０〜（Ｇ）のス
テップを飛はしたものが第７図の囚〜（５）の各ステッ
プに対応する。すなわち最終ステップ（ト））で２つの
入力Ｖ工、とｖＲの差動出力ｖＯ” ｖＩＮ ”−ｖＲ
を得ることができる。
上記の手順を適当に組み合わせることにより、■＝±ｍ
Ｖ工、±ｎｖＲ（ｍ、ｎは整数）の演算も実現できる。
Ｖ工、±ｎｖＲ（ｍ、ｎは整数）の演算も実現できる。
またスイッチ８３１．８３２や端子３１．３２と同様に
スイッチおよび端子を増やすことにより上記の式の項数
も任意に増加できる。また出力部分に抵抗分圧回路を用
いて帰還することによシゲインを得ることもできる。
スイッチおよび端子を増やすことにより上記の式の項数
も任意に増加できる。また出力部分に抵抗分圧回路を用
いて帰還することによシゲインを得ることもできる。
なお上記の差動ろるいは演算プンプル・ホールド回路の
出力にＳ／Ｈ回路を設けることによシ中間ステップにお
ける不要な出力信号を外部から遮へいし、必要な最終ス
テップ刀・らの出力のみを外部へ出力することができる
。
出力にＳ／Ｈ回路を設けることによシ中間ステップにお
ける不要な出力信号を外部から遮へいし、必要な最終ス
テップ刀・らの出力のみを外部へ出力することができる
。
以上述べたように本発明によれば、使用する高ｎｇＬ部
品が少なく、ＩＣ化の容易なインタフェース回路を実現
できる。
品が少なく、ＩＣ化の容易なインタフェース回路を実現
できる。
第１図は従来のインタフェース回路の１例を示す電気回
路図、第２図は第１図の回路の入出力関係を説明するた
めの説明図、第６図は本発明の一実力瓜例を示す電気回
路図、第４図は第３図のインタフェース回路を１ビツト
Ａ／Ｄ変換器として動作させたときの動作説明図、第５
図は本発明の第２の実施例を示すブロック図、第６図は
本発明の第３の実施例を示すプロ、り図、第７図は第３
図の１７タフ工−ス回路を差動サンプル−ホール１回路
として動作させた、本発明の第４の実施例の動作説明図
である。 ３０・・・主回路、３１・・・基準電圧端子、３２・・
・入力端子、３３・・・反転増幅器、３４・・・出力端
子、３５・・・制御回路、ＶＲ・・・基準電圧、Ｖ工、
・・・大刀信号、ｖ。・・・剰余出方、ＶＣ，ＶｃＩｒ
−Ｖｃｎイ”比較出力、Ｄ −Ｄｎ −Ａ／Ｄ変換出
カ、−１ ８３１〜Ｓ３７・・・スイッチ、Ｃ１，Ｃ２・・・キャ
パシタ、ｎ・・・出力ビツト数。
路図、第２図は第１図の回路の入出力関係を説明するた
めの説明図、第６図は本発明の一実力瓜例を示す電気回
路図、第４図は第３図のインタフェース回路を１ビツト
Ａ／Ｄ変換器として動作させたときの動作説明図、第５
図は本発明の第２の実施例を示すブロック図、第６図は
本発明の第３の実施例を示すプロ、り図、第７図は第３
図の１７タフ工−ス回路を差動サンプル−ホール１回路
として動作させた、本発明の第４の実施例の動作説明図
である。 ３０・・・主回路、３１・・・基準電圧端子、３２・・
・入力端子、３３・・・反転増幅器、３４・・・出力端
子、３５・・・制御回路、ＶＲ・・・基準電圧、Ｖ工、
・・・大刀信号、ｖ。・・・剰余出方、ＶＣ，ＶｃＩｒ
−Ｖｃｎイ”比較出力、Ｄ −Ｄｎ −Ａ／Ｄ変換出
カ、−１ ８３１〜Ｓ３７・・・スイッチ、Ｃ１，Ｃ２・・・キャ
パシタ、ｎ・・・出力ビツト数。
Claims (1)
- 【特許請求の範囲】 （リ 基準電圧が加わる基準電圧端子と、その一端がこ
の基準シ圧端子に接続する第１のスイッチと、入力信号
が加わる入力端子と、その一端がこの入力端子に接続す
る第２のスイッチと、その一端がコモンに接続する第５
のスイッチと、前記各スイッチの他端がその一端に関連
して接続する第１のキャパシタと、その一端がコモンに
接続する第４のスイッチと、この第４のスイ、チの他端
にその一端が接続する第２のキャパシタと、前記第１お
よび第２のキャパシタの他端がその入力に接続する反転
増幅器と、この反転増幅器の出力端子に関連、してその
一端が接続し前記第１のキャパシタンスの一端に関連し
てと その他端が接続する第５のスイッ扛前記反転増幅器の出
力端子に関連してその一端が接続し前記反転増幅器の入
力端子にその他端が接続する第６のスイッチと、前記反
転増幅器の出力端子に関連してその一端が接続し前記第
２のキャパシタの一端にその他端が接続する第７のスイ
ッチとからなる主回路と、少くとも前記各スイッチの開
閉を制御する制御回路とを備えたことを特徴とするイン
タフェース回路。 （２） 下記のけ）のように構成した１ピツ） Ａ／
Ｄ変換回路と、その剰余出力に一関連する信号および入
力信号をその入力とし、その出力信号が前記Ａ／Ｄ変換
回路に印加式れるプンプルホールド回路とから成シ、必
要な出力ヒツト数に対応した回数繰返して変換すること
により、その比較出力から複数と、トのＡ／Ｄ変換出力
を得るようにしたことを特徴とするインタフェース回路
。 Ｕ） 基準電圧が加わる基準電圧端子と、その一端がこ
の基準電圧端子に接続する第１のスイ、テと、入力信号
が加わる入力端子と、その一端がこの入力端子に接続す
る第２のスイッチと、その一端がコモンに接続する第３
のスイッチと、前記各スイッチの他端がその一端に関連
して接続する第１のキャパシタと、その一端がコモンに
接続する第４のスイッチと、この第４のスイッチの他端
にその一端が接続する第２のキャパシタと、前記第１お
よび第２のキャパシタの他端がその入力に接続する反転
増幅器と、この反転増幅器の出力端子に関連してその一
端が接続し前記第１のキャパシタンスの一端に関連して
その他端が接続する第５のスイッチと、前記反転増幅器
の出力端子に関連してその一端が接続し前記反転増幅器
の入力端子にその他端が接続する第６のスイッチと、前
記反転増幅器の出力端子に関連してその一端が接続し前
記第２のキャパシタの一端にその他端が接続する第７の
スイ。 チとからなる主回路と、少くとも前記各スイッチの開閉
を制御する制御回路とを備えた１ビットＡ／Ｄ変換回路
。 （５） 下記のＨ）のように構成した１ピツ） Ａ／
Ｄ変換回路を必要な出力ビツト数に対応した数州いて各
段の剰余出力を次段の入力として縦続接続し、前記各１
ピットＡ／Ｄ変換回路の比較出力から複数ピットのＡ／
Ｄ ｉ換出力を得るようにしたことを特徴とするインタ
フェース回路。 Ｈ） 基準電圧が加わる基準電圧端子と、その一端が
この基準電圧端子に接続する第１のスイッチと、入力信
号が加わる入力端子と、その一端がこの入力端子に接続
する第２のスイッチと、その一端がコモンに接続する第
３のスイッチと、前記各スイッチの他端がその一端に関
連して接続する第１のキャパシタと、その一端がコモン
に接続する第４のスイッチと、この第４のスイッチの他
端にその一端が接続する第２のキャパシタと、前記第１
および第２のキャパシタの他端がその入力に接続する反
転増幅器と、この反転増幅器の出力端子に関連してその
一端が接続し前記第１のキャパシタンスの一端に関連し
てその他端が接続する第５のスイッチと、前記反転増幅
器の出力端子に関連してその一端が接続し前記反転増幅
器の入力端子にその他端が接続する第６のスイッチと、
前記反転増幅器の出力端子に関連してその一端が接続し
前記第２のキャパシタの一端にその他端が接続する第７
のスイッチとを備えた１ピツ１１４）変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3041983A JPS59156019A (ja) | 1983-02-25 | 1983-02-25 | インタフエ−ス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3041983A JPS59156019A (ja) | 1983-02-25 | 1983-02-25 | インタフエ−ス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59156019A true JPS59156019A (ja) | 1984-09-05 |
| JPH0140530B2 JPH0140530B2 (ja) | 1989-08-29 |
Family
ID=12303426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3041983A Granted JPS59156019A (ja) | 1983-02-25 | 1983-02-25 | インタフエ−ス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59156019A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2662033A1 (fr) * | 1990-05-12 | 1991-11-15 | Gold Star Electronics | Circuit de conversion analogique-numerique de type algorithmique. |
| JPH04371025A (ja) * | 1991-06-19 | 1992-12-24 | Nec Corp | Ａ／ｄ変換回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5446461A (en) * | 1977-08-26 | 1979-04-12 | Intel Corp | Mos ad converter |
-
1983
- 1983-02-25 JP JP3041983A patent/JPS59156019A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5446461A (en) * | 1977-08-26 | 1979-04-12 | Intel Corp | Mos ad converter |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2662033A1 (fr) * | 1990-05-12 | 1991-11-15 | Gold Star Electronics | Circuit de conversion analogique-numerique de type algorithmique. |
| JPH04371025A (ja) * | 1991-06-19 | 1992-12-24 | Nec Corp | Ａ／ｄ変換回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0140530B2 (ja) | 1989-08-29 |
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