KR100492988B1

KR100492988B1 - 아날로그-디지탈변환회로

Info

Publication number: KR100492988B1
Application number: KR1019970055552A
Authority: KR
Inventors: 안병권
Original assignee: 삼성전자주식회사
Priority date: 1997-10-28
Filing date: 1997-10-28
Publication date: 2005-09-16
Also published as: KR19990034071A

Abstract

제어부, 십진 카운터, 셈플링 엔 홀딩부, 플레쉬부, 및 인코더를 구비하는 아날로그-디지탈 변환 회로가 개시되어 있다. 제어부는 오프셋 조정 모드 제어 신호와 클럭 신호에 의해서 제어되고, 아날로그-디지탈 변환기로부터 출력되는 디지탈 신호를 입력하여, 디지탈 신호를 비교하여 이에 따라 해당되는 카운터 클럭 신호와 리셋 신호를 출력한다. 십진 카운터는 제어부로부터 출력되는 카운터 클럭 신호와 리셋 신호에 의해서 제어되어 동작한다. 셈플링 엔 홀딩부는 입력 아날로그 신호, 입력 아날로그 신호를 반전하여 형성되는 반전 입력 아날로그 신호, 및 십진 카운터로부터 출력되는 카운터 신호를 입력하여 소정의 제 1 내지 제 2 기준 전압과 카운터 신호의 코드에 대응되는 전압과의 차이를 증폭하여 유지한다. 플레쉬부는 셈플링 엔 홀딩부에 유지되어 있는 신호를 입력하여 이의 전압 레벨을 인식하여 이에 해당되는 디지탈 신호를 출력한다. 인코더는 플레쉬부로부터 출력되는 디지탈 신호를 인코딩하여 출력한다. 본 발명에 의하면, 셈플링 엔 홀딩부, 십진 카운터, 및 제어부로써 구성되는 오프셋 자동 조정 루프에 의하여 시스템 및 아날로그-디지탈 변환 회로 자체 오프셋 전압을 제거하며, 전원 전압 및 온도 변화가 발생할 때마다 시스템의 신호 성분 중 오프셋 전압을 제거할 수 있는 효과를 가진다.

Description

아날로그-디지탈 변환 회로{Analong-to-digital converting circuit}

본 발명은 아날로그-디지탈 변환기(ADC: Analog-Digital Converter)에 관한 것으로서, 특히 입력 신호에서 발생될 수 있는 오프셋(Offset) 전압과 아날로그-디지탈 변환기 자체의 오프셋 에러(Error)를 검출하여 자동 조절하여 전체 시스템의 신호 경로에서 발생되는 오프셋 전압을 제거하도록 구성되어 있는 아날로그-디지탈 변환기에 관한 것이다.

아날로그-디지탈 변환기(ADC)는 아날로그 신호를 입력하여 이에 해당되는 데이터를 디지탈 신호의 형태로 출력하는 회로이다.

아날로그-디지탈 변환기(ADC)에서는 전원 전압의 변동, 주위 온도 변화 그리고 공정 산포 등에 의하여 신호 전압의 오프셋 전압이 발생된다. 따라서 종래의 아날로그-디지탈 변환기(ADC)에 있어서는 이러한 신호 전압의 오프셋 전압을 제거하기 위하여 수동 소자의 트리밍 등의 기술을 이용하여 왔다. 그러나 이러한 종래의 방법은 제품의 원가 상승 요인이 되고, 또한 아날로그-디지탈 변환기(ADC)가 시스템의 코어(Core)로써 사용되는 경우에는 소정의 신호 처리 블록에서 상기 요인들에 의해서 발생되는 시스템 오프셋 전압에 대해서는 해결할 수가 없는 문제가 생긴다.

따라서 본 발명의 목적은 아날로그-디지탈 변환기(ADC)에 있어서, 입력 신호에서 발생될 수 있는 오프셋(Offset) 전압과 아날로그-디지탈 변환기 자체의 오프셋 에러(Error)를 검출하여 자동 조절하여 전체 시스템의 신호 경로에서 발생되는 오프셋 전압을 제거하도록 구성되어 있는 아날로그-디지탈 변환기를 제공하는 데 있다.

상기 목적을 달성하기 위하여 본 발명의 실시예에 따른 아날로그-디지탈 변환(ADC) 회로는, 오프셋 조정 모드 제어 신호와 클럭 신호에 의해서 제어되고, 상기 아날로그-디지탈 변환기로부터 출력되는 디지탈 신호를 입력하여, 상기 디지탈 신호를 비교하여 이에 따라 해당되는 카운터 클럭 신호와 리셋 신호를 출력하는 제어부; 상기 제어부로부터 출력되는 상기 카운터 클럭 신호와 리셋 신호에 의해서 제어되어 동작하는 십진 카운터; 입력 아날로그 신호, 상기 입력 아날로그 신호를 반전하여 형성되는 반전 입력 아날로그 신호, 및 상기 십진 카운터로부터 출력되는 카운터 신호를 입력하여 소정의 제 1 내지 제 2 기준 전압과 상기 십진 카운터로부터 출력되는 신호의 코드에 대응되는 전압과의 차이를 증폭하여 유지하는 셈플링 엔 홀딩부; 상기 셈플링 엔 홀딩부에 유지되어 있는 신호를 입력하여 이의 전압 레벨에 해당되는 디지탈 신호를 출력하는 플레쉬부; 상기 플레쉬부로부터 출력되는 디지탈 신호를 인코딩하여 출력하는 인코더를 구비하는 것을 특징으로 한다.

이어서 첨부한 도면들을 참조하여 본 발명의 실시예에 대하여 자세히 설명하기로 한다.

도 1은 본 발명의 실시예에 따른 아날로그-디지탈 변환 회로의 블록도를 나타내고 있다.

도 1을 참조하면, 본 발명의 실시예에 따른 아날로그-디지탈 변환 회로는 제어부(100), 십진 카운터(120), 셈플링 엔 홀딩부(140), 플레쉬부(160), 인코더(180), 및 래치부(200)를 구비한다.

제어부(100)는 오프셋 조정 모드 제어 신호(CAL)와 클럭 신호(CLK)에 의해서 제어되고, 아날로그-디지탈 변환기로부터 출력되는 디지탈 신호(DIGOUT)를 입력하여, 디지탈 신호(DIGOUT)를 비교하여 이에 따라 해당되는 카운터 클럭 신호(CCLK)와 리셋 신호(RESET)를 출력한다.

십진 카운터(120)는 제어부(100)로부터 출력되는 카운터 클럭 신호(CCLK)와 리셋 신호(RESET)에 의해서 제어되어 동작한다.

셈플링 엔 홀딩부(140)는 입력 아날로그 신호(INP), 입력 아날로그 신호를 반전하여 형성되는 반전 입력 아날로그 신호(INN), 및 십진 카운터(120)로부터 출력되는 카운터 신호(CNTR)를 입력하여 소정의 기준 전압들(REFH,REFL)과 카운터 신호(CNTR)의 코드에 대응되는 전압과의 차이를 증폭하여 유지한다.

플레쉬부(160)는 셈플링 엔 홀딩부(140)에 유지되어 있는 신호를 입력하여 이의 전압 레벨을 인식하여 이에 해당되는 디지탈 신호를 출력한다.

인코더(180)는 플레쉬부(160)로부터 출력되는 디지탈 신호를 인코딩하여 출력한다.

래치부(200)는 인코더(180)로부터 출력되는 신호를 입력하여 이를 래치 하여 디지탈 신호(DIGOUT)로서 출력한다.

도 2는 도 1에 있어서 제어부(100)의 구체적인 일실시예에 따른 회로의 회로도를 나타내고 있다.

도 2를 참조하면, 도 1에 있어서 제어부(100)의 구체적인 일 실시예에 따른 회로는 리셋 신호 발생부(220), 및 카운터 클럭 발생부(240)를 구비한다.

리셋 신호 발생부(220)는 오프셋 조정 모드 제어 신호(CAL)를 입력하여 이에 따라 해당되는 리셋 신호(RESET)를 출력한다.

리셋 신호 발생부(220)는 지연부(222), NAND 게이트(224)로써 구성되어 있다.

지연부(222)는 오프셋 조정 모드 제어 신호(CAL)를 입력하여 이를 소정 기간 지연하여 출력한다.

NAND 게이트(224)는 오프셋 조정 모드 제어 신호(CAL)와 지연부(222)로부터 출력되는 신호를 입력하여 이들을 논리곱 하여 리셋 신호(RESET)로서 출력한다. 즉, NAND 게이트(224)는 오프셋 조정 모드 제어 신호(CAL)와 지연부(222)로부터 출력되는 신호를 입력하여 이들이 모두 하이('H') 레벨일 경우에만 로우('L') 레벨이 되는 신호를 리셋 신호(RESET)로서 출력한다.

카운터 클럭 발생부(240)는 오프셋 조정 모드 제어 신호(CAL)와 클럭 신호(CLK)에 의해서 제어되며, 아날로그-디지탈 변환 회로로부터 출력되는 디지탈 신호(DIGOUT)를 입력하여 이를 비교하여 이에 따라 해당되는 카운터 클럭(CCLK)을 출력한다.

카운터 클럭 발생부(240)는 디지탈 신호 판별 수단(242), 및 AND 게이트들(252,254)을 구비한다.

디지탈 신호 판별 수단(242)은 아날로그-디지탈 변환 회로로부터 출력되는 디지탈 신호(DIGOUT)를 입력하여 이의 코드들이 소정의 값을 가지는 경우에만 로우('L') 레벨이 되는 신호를 출력한다.

디지탈 신호 판별 수단(242)은 반전 수단(244), 및 NAND 게이트(246)로써 구성되어 있다.

반전 수단(244)은 아날로그-디지탈 변환기로부터 출력되는 디지탈 신호(DIGOUT)를 입력하여 이의 코드들 중에서 최상위 비트를 제외한 나머지 비트들을 인버팅 하여 출력한다.

NAND 게이트(246)는 디지탈 신호(DIGOUT)의 최상위 비트와 반전 수단(244)으로부터 출력되는 신호들을 입력하여 이들을 논리곱하고 인버팅 하여 출력한다. 즉, NAND 게이트(246)는 디지탈 신호(DIGOUT)의 최상위 비트와 반전 수단(244)으로부터 출력되는 신호들을 입력하여 이들이 모두 하이('H') 레벨일 경우에만 로우('L') 레벨이 되는 신호를 출력한다.

AND 게이트(252)는 클럭 신호(CLK)와 오프셋 조정 모드 제어 신호(CAL)를 입력하여 이들을 논리곱 하여 출력한다. 즉, NAND 게이트(252)는 클럭 신호(CLK)와 오프셋 조정 모드 제어 신호(CAL)를 입력하여 이들이 모두 하이('H') 레벨일 경우에만 하이('H') 레벨이 되는 신호를 출력한다.

AND 게이트(254)는 디지탈 신호 판별 수단(242)으로부터 출력되는 신호와 AND 게이트(252)로부터 출력되는 신호를 입력하여 이들을 논리곱 하여 카운터 클럭(CCLK)으로서 출력한다. 즉, AND 게이트(254)는 디지탈 신호 판별 수단(242)으로부터 출력되는 신호와 AND 게이트(252)로부터 출력되는 신호를 입력하여 이들이 모두 하이('H') 레벨일 경우에만 하이('H') 레벨이 되는 신호를 카운터 클럭(CCLK)으로서 출력한다.

도 3은 도 1에 있어서 셈플링 엔 홀딩부(140)의 구체적인 일 실시예에 따른 회로의 회로도를 나타내고 있다.

도 3을 참조하면, 도 1에 있어서 셈플링 엔 홀딩부(140)의 구체적인 일 실시예에 따른 회로는 연산 증폭기(300), 커패시터들(310 내지 328, 330 내지 348, 352,354), 스위칭부들(360,380,400,420), 및 스위칭 수단들(442,444,446,448)을 구비한다.

연산 증폭기(300)는 넌인버팅 입력 단자, 인버팅 입력 단자, 및 출력 단자들(OUTP,OUTN)을 구비하고, 넌인버팅 입력 단자와 인버팅 입력 단자로 입력되는 신호들을 전압 팔로어(Voltage Follower)의 동작을 통하여 출력 단자들(OUTP,OUTN)로 출력한다.

커패시터들(310 내지 328)은 각각, 소정의 커패시턴스 용량을 가지고 있으며, 연산 증폭기(300)의 넌인버팅 입력 단자에 한 단자가 접속되어 있다. 여기서 커패시터(310)가 가지는 커패시턴스 용량을 C0라고 하면, 커패시터들(311 내지 328)이 가지는 커패시턴스 용량들(C1 내지 Cn)은 다음의 식에 나타나 있는 바와 같이 커패시터(310)의 커패시턴스 용량(C0)을 기준으로 2진 배수로 가중되어 있다.

커패시터들(330 내지 348)은 각각, 소정의 커패시턴스 용량을 가지고 있으며, 연산 증폭기(300)의 인버팅 입력 단자에 한 단자가 접속되어 있다. 여기서 커패시터들(330 내지 348)은 커패시터들(310 내지 328)의 경우와 같이 2진 배수로 가중되어 있는 커패시턴스 용량들(C0 내지 Cn)을 가진다.

커패시터들(352,354)은 각각, 소정의 커패시턴스 용량을 가지고 있으며, 연산 증폭기(300)의 넌인버팅 입력 단자와 인버팅 입력 단자 중에서 해당되는 입력 단자에 한 단자가 접속되어 있다. 커패시터들(352,354)은 각각 다음의 식에서 나타내고 있는 바와 같이 커패시터들(310 내지 328, 330 내지 348)이 가지고 있는 커패시턴스 용량들(C0 내지 Cn)을 모두 합한 값에 해당되는 커패시턴스 용량(Cf)을 가지고 있다.

스위칭부(360)는 도 1의 십진 카운터(120)로부터 출력되는 신호들(Q0 내지 Qn, /Q0 내지 /Qn)에 의해서 제어되어 기준 전압(REFH)을 스위칭 하여 소정 수의 출력 단자들로 출력한다. 스위칭부(360)는 각각, 도 1의 십진 카운터(120)로부터 출력되는 신호들(Q0 내지 Qn, /Q0 내지 /Qn) 중에서 해당되는 신호에 의해서 제어되어 기준 전압(REFH)을 스위칭 하여 소정 수의 출력 단자들 중에서 해당되는 출력 단자로 출력하는 스위칭 수단들(361 내지 378)로써 구성되어 있다.

스위칭부(380)는 도 1의 십진 카운터(120)로부터 출력되는 신호들(Q0 내지 Qn, /Q0 내지 /Qn)에 의해서 제어되어 기준 전압(REFL)을 스위칭 하여 소정 수의 출력 단자들로 출력한다. 스위칭부(380)는 각각, 도 1의 십진 카운터(120)로부터 출력되는 신호들(Q0 내지 Qn, /Q0 내지 /Qn) 중에서 해당되는 신호에 의해서 제어되어 기준 전압(REFL)을 스위칭 하여 소정 수의 출력 단자들 중에서 해당되는 출력 단자로 출력하는 스위칭 수단들(381 내지 398)로써 구성되어 있다.

스위칭부(400)는 스위칭 제어 신호들(P,/P)에 의해서 제어되어 입력 아날로그 신호(INP)와 스위칭부(360)로부터 출력되는 신호들을 스위칭 하여 커패시터들(310 내지 328)의 다른 단자들로 출력한다. 스위칭부(400)는 각각, 스위칭 제어 신호들(P,/P)에 의해서 제어되어 입력 아날로그 신호(INP)와 스위칭 수단들(361 내지 378) 중에서 해당되는 스위칭 수단으로부터 출력되는 신호를 커패시터들(310 내지 328) 중에서 해당되는 커패시터의 다른 단자로 출력하는 스위칭 수단들(401 내지 418)로써 구성되어 있다.

스위칭부(420)는 스위칭 제어 신호들(P,/P)에 의해서 제어되어 반전 입력 아날로그 신호(INN)와 스위칭부(380)로부터 출력되는 신호들을 스위칭 하여 커패시터들(330 내지 348)의 다른 단자들로 출력한다. 스위칭부(420)는 각각, 스위칭 제어 신호들(P,/P)에 의해서 제어되어 입력 아날로그 신호(INN)와 스위칭 수단들(381 내지 398) 중에서 해당되는 스위칭 수단으로부터 출력되는 신호를 커패시터들(330 내지 348) 중에서 해당되는 커패시터의 다른 단자로 출력하는 스위칭 수단들(421 내지 438)로써 구성되어 있다.

스위칭 수단(442)은 스위칭 제어 신호(P,/P)에 의해서 제어되어 접지 단자(GND) 전압과 연산 증폭기(300)의 출력 단자(OUTP) 전압 중에서 해당되는 전압을 스위칭 하여 커패시터(352)의 다른 단자로 출력한다.

스위칭 수단(444)은 스위칭 제어 신호(P,/P)에 의해서 제어되어 접지 단자(GND) 전압과 연산 증폭기(300)의 출력 단자(OUTN) 전압 중에서 해당되는 전압을 스위칭 하여 커패시터(354)의 다른 단자로 출력한다.

스위칭 수단(446)은 스위칭 제어 신호(P)에 의해서 제어되어 연산증폭기(300)의 넌인버팅 입력 단자와 출력 단자(OUTP) 사이에 접속되어 있다.

스위칭 수단(448)은 스위칭 제어 신호(P)에 의해서 제어되어 연산증폭기(300)의 인버팅 입력 단자와 출력 단자(OUTN) 사이에 접속되어 있다.

도 4는 도 1의 동작을 설명하기 위한 여러 신호들의 타이밍도를 나타내고 있다. 여기서 참조부호 t0은 오프셋 조정 모드가 끝나는 시점을 나타내고 참조부호 t1은 정상 모드에서의 아날로그-디지탈 변환을 위한 데이터가 입력되기 시작하는 시점을 나타낸다. 그리고 참조부호들, Q0 내지 Qn은 도 1의 십진 카운터(120)로부터 출력되는 신호들을 나타낸다.

도 1 내지 도 4를 참조하여 본 발명의 실시예에 따른 아날로그-디지탈 변환 회로의 동작을 설명하면 아래와 같다.

본 발명의 실시예에 따른 아날로그-디지탈 변환 회로의 구성은 종래의 아날로그-디지탈 변환 회로에 제어부(100), 십진 카운터(120), 및 셈플링 엔 홀딩부(140)를 더 구비하고 있다. 오프셋 조정 모드(Mode)는 오프셋 조정 모드 제어 신호(CAL)에 의해서 시작되며 동시에 제어부(100)로부터 리셋 신호(RESET)가 십진 카운터(120)로 출력되어 십진 카운터(120)는 '0'으로 리셋 된다. 시스템의 신호 처리단(미도시)에서 아날로그-디지탈 변환 회로로 입력되는 입력 아날로그 신호는 오프셋 조정 모드에서 직류 전류(D.C.) 오프셋 전압만 입력된다. 도 4에 나타내고 있는 바와 같이, 카운터 클럭(CCLK)은 클럭 신호(CLK)와 오프셋 조정 모드 제어 신호(CAL)의 논리곱에 의하여 형성되어 십진 카운터(120)로 출력되고, 따라서 십진 카운터(120)는 카운팅을 개시한다. 셈플링 엔 홀딩부(140)는 입력 오프셋 전압과 십진 카운터(120)의 출력(Q0 내지 Qn)을 입력하여 기준 전압들(REFH,REFL)과 십진 카운터(120)의 출력의 코드에 대응되는 전압과의 차이를 증폭하여 홀딩한다. 이는 플레쉬부(160)와 인코더(180)에 의해서 2진수로 변환되어 래치 수단(200)에 의해서 최종 디지탈 출력(DIGOUT)이 래치 되어 출력된다. 여기서 셈플링 엔 홀딩부(140)는 두 개의 출력 단자들(OUTP,OUTN)을 가지는 연산 증폭기(300), 커패시터들(310 내지 350,352,354), 및 스위칭부들(360 내지 420)로써 구성되어 아날로그 입력 신호들(INP,INN)을 셈플링 엔 홀딩(Sampling and Holding)하는 기능을 수행한다.

아날로그 입력 신호들(INP,INN)의 셈플링 시에는 스위칭 제어 신호(P)가 하이('H') 레벨이 되어서 아날로그 입력 신호들(INP,INN)이 커패시터들(310 내지 328)과 커패시터들(330 내지 348)에 각각 연결된다. 이 때 커패시터들(352,354)은 교류(A.C.) 접지 단자(GND)에 접속이 된다. 그리고 연산 증폭기(300)는 볼테지 팔로어(Voltage Follower)로 구성된다. 그러므로 이러한 경우의 커패시터들(310 내지 328,352)의 전체 커패시턴스 용량(Qsp)과 커패시터들(330 내지 349,354)의 커패시턴스 용량(Qsn)은 다음 식들과 같이 나타내어진다.

다음, 홀딩 시에는 스위칭 제어 신호(P)가 로우('L') 레벨이 되어서 아날로그 입력 신호들(INP,INN)과 커패시터들(310 내지 328, 330 내지 348) 사이는 오픈(Open)되고 십진 카운터(120)의 출력에 대응하여 기준 전압들(REFH,REFL) 중에서 해당되는 기준 전압과 커패시터들(310 내지 328, 330 내지 348)의 연결이 이루어진다. 이 때의 커패시터들(310 내지 328)에 의해 차징(Charging)되는 전하량(Qhp)과 커패시터들(330 내지 348)에 의해 차징(Charging)되는 전하량들(Qhn)은 다음 식들과 같다. 여기서 부호들(OUTP,OUTN)은 연산 증폭기(300)의 출력 단자들(OUTP,OUTN)의 전압값들을 나타내고 있다.

셈플링 시의 커패시터들(310 내지 328,352)의 전체 커패시턴스 용량(Qsp)과 홀딩 시의 커패시터들(310 내지 328,352)의 전체 커패시턴스 용량(Qhp)은 동일하고 또한 셈플링 시의 커패시터들(330 내지 348,354)의 전체 커패시턴스 용량(Qsn)과 홀딩 시의 커패시터들(330 내지 348,354)의 전체 커패시턴스 용량(Qhn)은 동일하다. 그러므로 셈플링 엔 홀딩부(140)의 연산 증폭기(300)로부터 출력되는 전압은 다음 식들과 같이 나타내어진다.

여기서 부호(nC)는 십진 카운터(120) 출력에 대응되는 커패시턴스의 총합으로서 아래의 식과 같이 나타내어진다.

그리고 출력 전압들(INP,INN)의 차이(INP-INN)는 아래의 식과 같다.

수학식 10에서 알 수 있는 바와 같이 아날로그 입력 신호들(INP,INN)의 전압들이 같을 경우, 즉 아날로그 입력 신호들(INP,INN)의 오프셋 전압 차이가 없을 경우에는 셈플링 엔 홀딩부(140)로부터 출력되는 신호는 다음 식과 같이 나타내지는 중점 전압이 된다.

여기서 'nC/Cf'의 값은 1/2가 되어 결국 셈플링 엔 홀딩부(140)로부터 출력되는 신호는 기준 전압들(REFH,REFL)의 중점전압이 된다. 그러나 오프셋 전압이 발생하면 'nC/Cf'의 값이 1/2보다 작거나 커지게 됨으로 오프셋 조정 모드 제어 신호(CAL)에 의하여 십진 카운터(120)는 순차적으로 카운팅을 게시하여 셈플링 엔 홀딩부(140)로부터 출력되는 신호의 값이 '0'이 될 때까지 계속한다.

그러므로 십진 카운터(120)의 출력 비트(Bit) 수를 플레쉬부(160)의 해상도(Resolution)보다 크게 할수록 셈플링 엔 홀딩부(140)의 출력 전압을 '0'에 가깝게 제어할 수가 있다. 본 발명의 실시예는 십진 카운터(120)의 출력 비트(Bit) 수가 플레쉬부(160)보다 1 비트 크게 설정되어 있으므로 오프셋 전압이 최하위 비트(LSB)의 +1/2와 -1/2의 범위 내에서 자동 조정되도록 구성되어 있다.

다음 제어부(100)는 디지탈 출력(DIGOUT)을 입력하여 이의 코드가

값인지 비교 판단한다. 오프셋 조정 모드 제어 신호(CAL)가 하이('H') 레벨이 되면 NAND 게이트(224)와 지연부(222)에 의하여 단일 펄스 리셋 신호(RESET)를 십진 카운터(120)로 출력하고 십진 카운터(120)의 출력을 리셋 한다. AND 게이트(252)는 오프셋 조정 모드 제어 신호(CAL)와 클럭 신호(CLK)를 입력하여 이들을 논리곱 하여 출력하고, NAND 게이트(246)의 출력이 하이('H') 레벨이 되면 AND 게이트(254)를 통하여 카운터 클럭(CCLK)을 출력한다. NAND 게이트(246)는 디지탈 출력(DIGOUT) 중에서 최상위 비트(MSB)가 하이('H') 레벨이고 나머지 비트들이 로우('L') 레벨일 경우에만 로우('L') 레벨이 되는 신호를 출력하는 기능을 수행한다. 즉, NAND 게이트(246)는 아날로그 입력 신호들(INP,INN)의 전압차이가 없을 경우에만 로우('L') 레벨이 되는 신호를 출력하여 궁극적으로 카운터 클럭(CCLK)을 로우('L') 레벨로 만들어 오프셋 조정 모드를 벗어나게 한다. 만일 아날로그 입력 신호의 오프셋이 최하위 비트(LSB)의 1/2이면 카운터 클럭(CCLK)을 계속 출력하여 십진 카운터(120)의 출력을 '1' 만큼 증가시키면서 아날로그 입력 신호의 오프셋이 최하위 비트(LSB)의 1/2 이하로 들어 올 때까지 상기 동작을 반복한다. 그리고, 아날로그 입력 신호의 오프셋이 최하위 비트(LSB)의 1/2 이하로 들어오게 되면 십진 카운터(120)는 카운팅을 종료하게 되고 전체 시스템은 정상 모드가 된다.

도 5는 도 1에 있어서 셈플링 엔 홀딩부(140)로부터 출력되는 신호에 대한 동작 시뮬레이션 결과를 나타내는 그래프이다. 여기서 참조부호(

)는 아날로그 입력 신호들(INP,INN)의 오프셋 전압을 나타내고 있다. 그리고 참조부호(510)는 오프셋 조정 모드를 수행하기 전의 셈플링 엔 홀딩부(140)로부터 출력되는 신호(INP)를 나타내고, 참조부호(520)는 오프셋 조정 모드를 수행하기 전의 셈플링 엔 홀딩부(140)로부터 출력되는 신호(INP)를 나타내며, 참조부호(530)는 오프셋 조정 모드를 수행하고 난 후의 정상 모드에서의 셈플링 엔 홀딩부(140)로부터 출력되는 신호를 나타내고 있다.

도 5에서 알 수 있는 바와 같이, 아날로그 입력 신호에 오프셋 전압이 발생하였을 때, 오프셋 조정 모드를 수행하고 난 후의 정상 모드에서의 셈플링 엔 홀딩부(140)로부터 출력되는 신호에서는 오프셋 전압(

)이 제거되었다.

이와 같이 본 발명의 실시예에 따른 아날로그-디지탈 변환 회로에 있어서, 오프셋 조정은 시스템 신호의 오프셋 전압을 직접 조정하는 것이 아니라 플레쉬부(160)로 입력되는 아날로그 신호의 오프셋을 항상 시스템 오프셋 전압과 무관하게 일정하게 공급하여 디지탈 출력(DIGOUT)의 오프셋을 제거하기 때문에 결국 전체 시스템의 신호 성분 중 오프셋 전압 레벨에 무관하게 된다.

본 발명에 의하면, 아날로그-디지탈 변환 회로에 있어서 셈플링 엔 홀딩부, 십진 카운터, 및 제어부로써 구성되는 오프셋 자동 조정 루프에 의하여 시스템 및 아날로그-디지탈 변환 회로 자체 오프셋 전압을 제거하며, 전원 전압 및 온도 변화가 발생할 때마다 오프셋 조정 모드 제어 신호에 의해 오프셋 자동 조정 루프가 구동되어서 시스템의 신호 성분 중 오프셋 전압을 제거할 수 있는 효과를 가진다.

도 1은 본 발명의 실시예에 따른 아날로그-디지탈 변환 회로의 블록도이다.

도 2는 도 1에 있어서 제어부의 구체적인 일 실시예에 따른 회로의 회로도이다.

도 3은 도 1에 있어서 셈플링 엔 홀딩부의 구체적인 일 실시예에 따른 회로의 회로도이다.

도 4는 도 1의 동작을 설명하기 위한 여러 신호들의 타이밍도이다.

도 5는 도 1의 동작 시뮬레이션 결과를 나타내는 그래프이다.

* 도면의 부호에 대한 자세한 설명

INP: 아날로그 입력 신호, INN: 반전 아날로그 입력 신호,

DIGOUT: 디지탈 출력 신호, CLK: 클럭 신호,

CAL: 오프셋 조정 모드 제어 신호, CCLK: 카운터 클럭 신호,

RESET: 리셋 신호, Q0 내지 Qn: 십진 카운터 출력들,

GND: 접지 단자, OUTP,OUTN: 연산 증폭기 출력 단자들,

REFH,REFL: 기준 전압들.

Claims

아날로그-디지탈 변환회로에 있어서,

오프셋 조정 모드 제어 신호와 클럭 신호 의해서 제어되고, 상기 아날로그-디지탈 변환기로부터 출력되는 디지탈 신호를 입력받아, 상기 디지탈 신호에 따른 해당 카운터 클럭 신호와 리셋 신호를 출력하는 제어부;

상기 제어부로부터 출력되는 상기 카운터 클럭 신호와 리셋 신호에 의해서 제어되어 동작하는 십진 카운터;

입력 아날로그 신호, 상기 입력 아날로그 신호를 반전하여 형성되는 반전 입력 아날로그 신호, 및 상기 십진 카운터에서 생성되는 카운터 신호를 입력받아 제 1 및 제 2 기준 전압과 상기 카운터 신호의 코드에 대응되는 전압과의 차이를 증폭하여 유지하는 셈플링 엔 홀딩부;

상기 셈플링 엔 홀딩부에 유지되어 있는 신호를 입력받아 이의 전압 레벨을 인식하여 이에 해당되는 디지탈 신호를 출력하는 플레쉬부; 및

상기 플레쉬부로부터 출력되는 디지탈 신호를 인코딩하여 출력하는 인코더를 구비하는 것을 특징으로 하는 아날로그-디지탈 변환 회로.
제 1 항에 있어서, 상기 아날로그-디지탈 변환 회로는 상기 인코더로부터 출력되는 디지탈 신호를 입력받아 이를 래치 하여 출력하는 래치 수단을 더 구비하는 것을 특징으로 하는 아날로그-디지탈 변환 회로.
제 1 항에 있어서, 상기 제어부는

상기 오프셋 조정 모드 제어 신호를 입력받아 이에 해당되는 상기 리셋 신호를 출력하는 리셋 신호 발생부; 및

상기 오프셋 조정 모드 제어 신호와 상기 클럭 신호에 의해서 제어되며, 상기 아날로그-디지탈 변환기로부터 출력되는 상기 디지탈 신호에 따른 상기 해당 카운터 클럭을 출력하는 카운터 클럭 발생부를 구비하는 것을 특징으로 하는 아날로그-디지탈 변환 회로.
제 3 항에 있어서, 상기 리셋 신호 발생부는

상기 오프셋 조정 모드 제어 신호를 입력받아 이를 소정 기간 지연하여 출력하는 지연부; 및

상기 오프셋 조정 모드 제어 신호와 상기 지연부로부터 출력되는 신호를 입력받아 이를 논리곱하고 인버팅하여 상기 리셋 신호로서 출력하는 NAND 게이트를 구비하는 것을 특징으로 하는 아날로그-디지탈 변환 회로.
제 3 항에 있어서, 상기 카운터 클럭 발생부는

상기 아날로그-디지탈 변환기로부터 출력되는 상기 디지탈 신호를 입력받아 이의 코드들이 소정의 값을 가지는 경우에만 로우 레벨이 되는 신호를 출력하는 디지탈 신호 판별 수단;

상기 클럭과 상기 오프셋 조정 모드 제어 신호를 입력받아 이들을 논리곱 하여 출력하는 제 1 AND 게이트; 및

상기 디지탈 신호 판별 수단으로부터 출력되는 신호와 상기 제 1 AND 게이트로부터 출력되는 신호를 입력받아 이들을 논리곱 하여 상기 카운터 클럭으로서 출력하는 제 2 AND 게이트를 구비하는 것을 특징으로 하는 아날로그-디지탈 변환 회로.
제 5 항에 있어서, 상기 디지탈 신호 판별 수단은

상기 아날로그-디지탈 변환기로부터 출력되는 상기 디지탈 신호를 입력받아 이의 코드들 중에서 최상위 비트를 제외한 나머지 비트들을 인버팅 하여 출력하는 반전 수단; 및

상기 디지탈 신호의 최상위 비트와 상기 반전 수단으로부터 출력되는 신호들을 입력받아 이들을 논리곱하고 인버팅 하여 출력하는 NAND 게이트를 구비하는 것을 특징으로 하는 아날로그-디지탈 변환 회로.
제 1 항에 있어서, 상기 십진 카운터는 상기 플레쉬부의 해상도보다 큰 출력 비트 수를 가지는 것을 특징으로 하는 아날로그-디지탈 변환 회로.
제 1 항에 있어서, 상기 셈플링 엔 홀딩부는

넌인버팅 입력 단자, 인버팅 입력 단자, 및 제 1 내지 제 2 출력 단자를 구비하고, 상기 넌인버팅 입력 단자와 인버팅 입력 단자로 입력되는 신호들을 상기 제 1 내지 제 2 출력 단자로 출력하는 연산 증폭기;

각각, 소정의 커패시턴스 용량을 가지고 있으며, 상기 연산 증폭기의 넌인버팅 입력 단자에 한 단자가 접속되어 있는 복수의 제 1 커패시터들;

각각, 소정의 커패시턴스 용량을 가지고 있으며, 상기 연산 증폭기의 인버팅 입력 단자에 한 단자가 접속되어 있는 복수의 제 2 커패시터들;

소정의 커패시턴스 용량을 가지고 있으며, 상기 연산 증폭기의 넌인버팅 입력 단자에 한 단자가 접속되어 있는 제 3 커패시터;

소정의 커패시턴스 용량을 가지고 있으며, 상기 연산 증폭기의 인버팅 입력 단자에 한 단자가 접속되어 있는 제 4 커패시터;

상기 카운터 신호의 코드에 대응되는 제어신호들에 의해서 상기 제 1 기준 전압을 스위칭 하여 소정 수의 출력 단자들로 출력하는 제 1 스위칭부;

상기 카운터 신호의 코드에 대응되는 제어신호들의 반전 신호들에 의해서 상기 제 2 기준 전압을 스위칭 하여 소정 수의 출력 단자들로 출력하는 제 2 스위칭부;

스위칭 제어 신호에 의해서 제어되어 상기 입력 아날로그 신호와 상기 제 1 스위칭부로부터 출력되는 신호들을 스위칭 하여 상기 복수의 제 1 커패시터들의 다른 단자들로 출력하는 제 3 스위칭부;

상기 스위칭 제어 신호에 의해서 제어되어 상기 반전 입력 아날로그 신호와 상기 제 2 스위칭부로부터 출력되는 신호들을 스위칭 하여 상기 복수의 제 2 커패시터들의 다른 단자들로 출력하는 제 4 스위칭부;

상기 스위칭 제어 신호에 의해서 제어되어 접지 단자 전압과 상기 연산 증폭기의 제 1 출력 단자의 전압 중에서 해당되는 전압을 스위칭 하여 상기 제 3 커패시터의 다른 단자로 출력하는 제 5 스위칭부;

상기 스위칭 제어 신호에 의해서 제어되어 접지 단자 전압과 상기 연산 증폭기의 제 2 출력 단자의 전압 중에서 해당되는 전압을 스위칭 하여 상기 제 4 커패시터의 다른 단자로 출력하는 제 6 스위칭부;

상기 스위칭 제어 신호에 의해서 제어되어 상기 연산증폭기의 넌인버팅 입력 단자와 제 1 출력 단자 사이에 접속되어 있는 제 7 스위칭 수단; 및

상기 스위칭 제어 신호에 의해서 제어되어 상기 연산증폭기의 인버팅 입력 단자와 제 2 출력 단자 사이에 접속되어 있는 제 8 스위칭 수단을 구비하는 것을 특징으로 하는 아날로그-디지탈 변환 회로.
제 8 항에 있어서, 상기 복수의 제 1 커패시터들은 각각, 2진수로 가중되어 있는 크기의 커패시턴스 용량을 가지는 것을 특징으로 하는 아날로그-디지탈 변환 회로.
제 9 항에 있어서, 상기 복수의 제 2 커패시터들은 각각, 2진수로 가중되어 있는 크기의 커패시턴스 용량을 가지는 것을 특징으로 하는 아날로그-디지탈 변환 회로.
제 8 항에 있어서, 상기 제 3 커패시터는 상기 복수의 제 1 커패시터들의 커패시턴스 용량들을 모두 합한 것에 해당되는 크기의 커패시턴스 용량을 가지는 것을 특징으로 하는 아날로그-디지탈 변환 회로.
제 8 항에 있어서, 상기 제 4 커패시터는 상기 복수의 제 2 커패시터들의 커패시턴스 용량들을 모두 합한 것에 해당되는 크기의 커패시턴스 용량을 가지는 것을 특징으로 하는 아날로그-디지탈 변환 회로.
제 8 항에 있어서, 상기 제 1 스위칭부는 각각, 상기 카운터 신호의 코드에 대응되는 제어신호들에 의해서 상기 제 1 기준 전압을 스위칭하여 상기 소정 수의 출력 단자들 중에서 해당되는 출력 단자로 출력하는 복수의 제 1 스위칭 수단들로써 구성되어 있는 것을 특징으로 하는 아날로그-디지탈 변환 회로.
제 13 항에 있어서, 상기 제 3 스위칭부는 각각, 상기 스위칭 제어 신호에 의해서 제어되어 상기 입력 아날로그 신호와 상기 복수의 제 1 스위칭 수단들 중에서 해당되는 스위칭 수단으로부터 출력되는 신호를 상기 복수의 제 1 커패시터들 중에서 해당되는 제 1 커패시터의 다른 단자로 출력하는 복수의 제 3 스위칭 수단들로써 구성되어 있는 것을 특징으로 하는 아날로그-디지탈 변환 회로.
제 8 항에 있어서, 상기 제 2 스위칭부는 각각, 상기 카운터 신호의 코드에 대응되는 제어신호들에 의해서 상기 제 2 기준 전압을 스위칭하여 상기 소정 수의 출력 단자들 중에서 해당되는 출력 단자로 출력하는 복수의 제 2 스위칭 수단들로써 구성되어 있는 것을 특징으로 하는 아날로그-디지탈 변환 회로.
제 15 항에 있어서, 상기 제 4 스위칭부는 각각, 상기 스위칭 제어 신호에 의해서 제어되어 상기 반전 입력 아날로그 신호와 상기 복수의 제 2 스위칭 수단들 중에서 해당되는 스위칭 수단으로부터 출력되는 신호를 상기 복수의 제 2 커패시터들 중에서 해당되는 제 2 커패시터의 다른 단자로 출력하는 복수의 제 4 스위칭 수단들로써 구성되어 있는 것을 특징으로 하는 아날로그-디지탈 변환 회로.