CN114301462A - 逐次逼近型模数转换器及开关控制方法 - Google Patents

Abstract

本发明提供了一种逐次逼近型模数转换器及开关控制方法，比较器用于在比较阶段，根据同相端电容阵列和反相端电容阵列的顶极板电压，输出比较信号；逻辑控制模块用于根据比较信号输出开关控制信号，以对同相端电容阵列中的第一采样开关进行控制，或者，对反相端电容阵列中的第二采样开关进行控制，使对应的电容的底极板接地。该逐次逼近型模数转换器可以根据比较器的比较信号，对同相端电容阵列或反相端电容阵列中对应的电容的底极板进行接地，即只需要对其中一端的对应电容的电荷进行分配，不需要同时对同相端电容阵列和反相端电容阵列中的对应电容的电荷同时重新分配，从而可以减少能量损失，降低开关切换过程中产生的整体功耗。

Description

逐次逼近型模数转换器及开关控制方法

技术领域

本发明涉及集成电路技术领域，尤其是涉及一种逐次逼近型模数转换器及开关控制方法。

背景技术

SAR ADC(successive approximation register Analog to Digital Converter逐次逼近型模数转换器)广泛应用于电子设计产业以及SOC(System-on-a-Chip，片上系统)系统上，SAR ADC中通常包括电容阵列，比如，以5bit SAR ADC架构为例，相关技术中，通常采用底极板采样，采样时，电容底极板接信号，顶极板接共模电压。采样结束后，第一次比较时，正端MSB(Most Significant Bit，最高有效位)的16个并联电容的底极板接Vref，其他电容底极板接Ground；负端MSB的16个并联电容的底极板接Ground，其他电容底极板接Vref，该方式在每次比较结束后，正端和负端的电容两端电荷均需要重新分配，两端都会有能量损失，导致开关切换过程中产生的整体功耗较大。

发明内容

本发明的目的在于提供一种逐次逼近型模数转换器及开关控制方法，以降低开关切换过程中产生的整体功耗。

本发明提供的一种逐次逼近型模数转换器，包括：采样开关、同相端电容阵列、反相端电容阵列、比较器和逻辑控制模块；同相端电容阵列的顶极板与比较器的同相输入端连接；反相端电容阵列的顶极板与比较器的反相输入端连接；比较器的第一输出端与逻辑控制模块连接，逻辑控制模块还分别与同相端电容阵列和反相端电容阵列对应的采样开关连接；在采样阶段，比较器的同相输入端通过采样开关接入同相输入信号；比较器的反相输入端通过采样开关接入反相输入信号；同相端电容阵列中的dummy电容的底极板和反相端电容阵列中的dummy电容的底极板均接地；同相端电容阵列中除dummy电容外的其他电容的底极板通过对应的采样开关接入参考电压，反相端电容阵列中除dummy电容外的其他电容的底极板通过对应的采样开关接入参考电压；比较器用于在比较阶段，根据同相端电容阵列的顶极板电压和反相端电容阵列的顶极板电压，输出比较信号；逻辑控制模块用于根据比较信号输出开关控制信号，以对同相端电容阵列中的第一采样开关进行控制，使第一采样开关对应的电容的底极板接地，或者，对反相端电容阵列中的第二采样开关进行控制，使第二采样开关对应的电容的底极板接地。

进一步的，对于精度为N位的逐次逼近型模数转换器，同相端电容阵列和反相端电容阵列中均包括N-1位权重电容组和dummy电容，对于第i位权重电容组，该第i位权重电容组中包括2^N-1-i个并联的电容；其中，i＝1,2，…，N-1；当i＝1时对应的权重电容组为最高有效位对应的权重电容组。

进一步的，当采样阶段结束后，接入同相输入信号的采样开关以及接入反相输入信号的采样开关均断开，比较器还用于对采样到的同相输入信号和反相输入信号进行比较，输出第一次比较结果；其中，第一次比较结果对应最高有效位的比较结果；逻辑控制模块还用于如果第一次比较结果为1，输出第一控制信号，以控制同相端电容阵列的最高有效位对应的权重电容组中的每个电容的底极板接地；比较器还用于，根据新建立的同相端电容阵列的顶极板电压和反相输入信号，输出第二次比较结果；其中，第二次比较结果对应次高有效位的比较结果；新建立的同相端电容阵列的顶极板电压＝同相输入信号-1/2*参考电压；或者，逻辑控制模块还用于如果第一次比较结果为0，输出第二控制信号，以控制反相端电容阵列的最高有效位对应的权重电容组中的每个电容的底极板接地；比较器还用于，根据同相输入信号和新建立的反相端电容阵列的顶极板电压，输出第二次比较结果；新建立的反相端电容阵列的顶极板电压＝反相输入信号-1/2*参考电压；逻辑控制模块还用于依次根据第M次比较结果，输出相应的控制信号，以控制同相端电容阵列中第M高有效位的权重电容组中的每个电容的底极板接地，或者，控制反相端电容阵列中第M高有效位的权重电容组中的每个电容的底极板接地，通过比较器确定第M+1次比较结果；其中，M＝2,3，…N-1。

进一步的，在进行第M次比较时，新建立的同相端电容阵列的顶极板电压＝同相输入信号-1/2^(M-1)*参考电压；或者，新建立的反相端电容阵列的顶极板电压＝反相输入信号-1/2^(M-1)*参考电压。

进一步的，比较器包括第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第一PMOS管、第二PMOS管、第三PMOS管和第四PMOS管；第一NMOS管的栅极连接同相端电容阵列的顶极板电压，其源极接地，其漏极与第三NMOS管的源极连接；第三NMOS管的漏极与第五NMOS管的源极连接，第三NMOS管的栅极分别与第一PMOS管的栅极、第二PMOS管的漏极、第四PMOS管的漏极、第六NMOS管的漏极和比较器的同相输出端连接；第五NMOS管的栅极连接时钟信号，其漏极分别与第一PMOS管的漏极、第三PMOS管的漏极、第二PMOS管的栅极、第四NMOS管的栅极和比较器的反相输出端连接；第三PMOS管的栅极连接时钟信号，第三PMOS管的源级和第一PMOS管的源级连接电源电压；第二NMOS管的栅极连接反相端电容阵列的顶极板电压，其源极接地，其漏极与第四NMOS管的源极连接；第四NMOS管的漏极与第六NMOS管的源极连接，第六NMOS管的栅极和第四PMOS管的栅极分别连接时钟信号；第二PMOS管的源极和第四PMOS管的源极连接电源电压。

进一步的，比较器还包括第一电容；第一电容的一端与第一NMOS管的栅极连接，另一端接地；第一电容用于对同相端电容阵列的顶极板电压进行滤波处理，以将滤波后的同相端电容阵列的顶极板电压接入第一NMOS管的栅极。

进一步的，比较器还包括第二电容；第二电容的一端与第二NMOS管的栅极连接，另一端接地；第二电容用于对反相端电容阵列的顶极板电压进行滤波处理，以将滤波后的反相端电容阵列的顶极板电压接入第二NMOS管的栅极。

进一步的，比较器中还包括锁存模块；锁存模块的输入端与比较器的同相输出端和反相输出端连接，锁存模块的输出端与比较器的第一输出端连接；锁存模块用于保存比较信号。

进一步的，参考电压的电压值为电源电压的1/2。

本发明提供的一种开关控制方法，方法包括：比较器在比较阶段，根据同相端电容阵列的顶极板电压和反相端电容阵列的顶极板电压，输出比较信号；逻辑控制模块根据比较信号输出开关控制信号，以对同相端电容阵列中的第一采样开关进行控制，使第一采样开关对应的电容的底极板接地，或者，对反相端电容阵列中的第二采样开关进行控制，使第二采样开关对应的电容的底极板接地。

本发明提供的逐次逼近型模数转换器及开关控制方法，比较器用于在比较阶段，根据同相端电容阵列的顶极板电压和反相端电容阵列的顶极板电压，输出比较信号；逻辑控制模块用于根据比较信号输出开关控制信号，以对同相端电容阵列中的第一采样开关进行控制，使第一采样开关对应的电容的底极板接地，或者，对反相端电容阵列中的第二采样开关进行控制，使第二采样开关对应的电容的底极板接地。该逐次逼近型模数转换器可以根据比较器的比较信号，对同相端电容阵列或反相端电容阵列中对应的电容的底极板进行接地，即只需要对其中一端的对应电容的电荷进行分配，不需要同时对同相端电容阵列和反相端电容阵列中的对应电容的电荷同时重新分配，从而可以减少能量损失，降低开关切换过程中产生的整体功耗。

附图说明

为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例提供的一种传统SAR ADC架构示意图；

图2为本发明实施例提供的一种传统开关控制模式示意图；

图3为本发明实施例提供的一种传统结构的动态比较器的电路原理图；

图4为本发明实施例提供的一种逐次逼近型模数转换器的结构示意图；

图5为本发明实施例提供的另一种逐次逼近型模数转换器的结构示意图；

图6为本发明实施例提供的一种低功耗开关控制模式示意图；

图7为本发明实施例提供的另一种比较器的电路原理图；

图8为本发明实施例提供的一种开关控制方法的流程图。

具体实施方式

下面将结合实施例对本发明的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

SAR ADC广泛应用于电子设计产业以及SOC系统上，其功耗主要来源于SAR数字逻辑，比较器以及电容阵列的切换。SAR数字逻辑部分由于采用了较为先进的工艺，其产生的功耗得以改善，并且也提高了整体速度。但是比较器以及电容阵列部分的功耗受限于本身的mismatch，noise等原因并没有随工艺尺寸的缩小而得到改善。为方便说明，以5bit差分SAR ADC架构为例，参见图1所示的一种传统SAR ADC架构示意图，以及图2所示的一种传统开关控制模式示意图，该架构图中包括采样开关S1p～S6p、S1n～S6n，电容阵列，Comp(比较器)比较器以及SAR LOGIC(SAR逻辑寄存器)部分。如图2所示，采样时，通过电容底极板采样接信号Vp和Vn，电容顶极板接共模电压Vcm。采样结束后，正端MSB的16C(即最高有效位的16个并联电容)底极板接Vref，其他电容底极板接Ground；负端MSB的16C(即最高有效位的16个并联电容)底极板接Ground，其他电容底极板接Vref。第一次比较时，正端MSB电容底极板接Vref，其余接地；负端MSB底极板接地，其余接Vref，以实现比较器的同相输入端为(1/2*Vref-Vin)的电压值，其中，Vin＝Vp-Vcm，Vp和Vn相对于Vcm为正负相反的两个值；该方式在每次比较结束后，正端和负端的电容两端电荷均需要重新分配，两端都会有能量损失，且电容阵列所占用的面积较大。

另外，参见图3所示的一种传统结构的动态比较器的电路原理图。此比较器在reset阶段时，CLK信号为低电平，X和Y两点电压被拉高；在比较阶段，CLK信号被置为高电平，两个NMOS管即NM2和NM3根据比较器的两个输入端的电压Vi1和Vi2的差异，放电电流不相等，从而放的快的一端会优先将对应的X或者Y中的电压拉低，完成比较。但是此结构存在的问题是NMOS管NM1、NM2和NM3都存在寄生电容。每次CLK从闭合到导通的过程中，NM1与NM2、NM1与NM3的寄生电容会有充放电荷的动态过程，从而影响比较器的两个输入端的电压的准确度。而且此变化与比较器的同相输入端和反相输入端相关。通常来讲，如果比较器为单端形式，如比较器的一个输入端接入输入信号，另一端输入端为固定的Vref,则Vref端的电容是不变的，理想情况下，Vref驱动的能力也不会变化。但是对于差分形式的比较器来说，如图3所示，同相输入端的电压Vi1和反相输入端的电压Vi2的电压是由DAC电容阵列分配电荷所决定的，而且DAC的等效电容也随比较结果在变化，所以，比较器在比较过程中NM1与NM2，以及NM1与NM3的寄生电容每次是不一样的，这样会影响比较器的比较精度。基于此，本发明实施例提供了一种逐次逼近型模数转换器及开关控制方法，该技术可以应用于需要进行模数转换的场景中。

为便于对本实施例进行理解，首先对本发明实施例所公开的一种逐次逼近型模数转换器进行详细介绍；如图4所示，该逐次逼近型模数转换器包括：采样开关、同相端电容阵列、反相端电容阵列、比较器和逻辑控制模块；同相端电容阵列的顶极板与比较器的同相输入端连接；反相端电容阵列的顶极板与比较器的反相输入端连接；比较器的第一输出端与逻辑控制模块连接，逻辑控制模块还分别与同相端电容阵列和反相端电容阵列对应的采样开关连接；在采样阶段，比较器的同相输入端通过采样开关接入同相输入信号；比较器的反相输入端通过采样开关接入反相输入信号；同相端电容阵列中的dummy电容的底极板和反相端电容阵列中的dummy电容的底极板均接地；同相端电容阵列中除dummy电容外的其他电容的底极板通过对应的采样开关接入参考电压，反相端电容阵列中除dummy电容外的其他电容的底极板通过对应的采样开关接入参考电压。

比较器用于在比较阶段，根据同相端电容阵列的顶极板电压和反相端电容阵列的顶极板电压，输出比较信号；逻辑控制模块用于根据比较信号输出开关控制信号，以对同相端电容阵列中的第一采样开关进行控制，使第一采样开关对应的电容的底极板接地，或者，对反相端电容阵列中的第二采样开关进行控制，使第二采样开关对应的电容的底极板接地。

上述同相端电容阵列和反相端电容阵列中的电容数量可以根据逐次逼近型模数转换器所要求的精度确定，并且，在同相端电容阵列和反相端电容阵列中通常分别包括一个dummy电容，比如，对于要求精度为5位的逐次逼近型模数转换器，同相端电容阵列中总的电容数量可以是2⁴，即16个电容并联，由于反相端电容阵列中的电容通常与反相端电容阵列中的电容对称设置，因此，反相端电容阵列中总的电容数量同样为16个电容并联，通常除dummy电容外的每个电容具有各自对应的采样开关，通过切换该采样开关可以控制电容所连接的电平；同相端电容阵列中相互并联的每个电容的顶极板与比较器的同相输入端连接，在同相端电容阵列中除dummy电容的底极板固定接地外，其他电容的底极板接入参考电压Vref，在采样阶段，比较器的同相输入端会接入同相输入信号Vp；反相端电容阵列中相互并联的每个电容的顶极板与比较器的反相输入端连接，在反相端电容阵列中除dummy电容的底极板固定接地外，其他电容的底极板接入参考电压Vref，在采样阶段，比较器的反相输入端会接入反相输入信号Vn。

在采样结束后，比较器可以根据同相输入端和反相输入端所输入的电压信号，输出比较信号，比如，如果同相输入端的电压高于反相输入端的电压，则该比较信号可以为1，反之为0；逻辑控制模块可以根据该比较信号切换同相端电容阵列或反相端电容阵列中相应的采样开关，以使所切换的采样开关对应的电容的底极板接地，比如，如果比较信号为1，则会切换同相输入端电容阵列中相应的电容，如果比较信号为0，则会切换反相输入端电容阵列中相应的电容。

上述逐次逼近型模数转换器，比较器用于在比较阶段，根据同相端电容阵列的顶极板电压和反相端电容阵列的顶极板电压，输出比较信号；逻辑控制模块用于根据比较信号输出开关控制信号，以对同相端电容阵列中的第一采样开关进行控制，使第一采样开关对应的电容的底极板接地，或者，对反相端电容阵列中的第二采样开关进行控制，使第二采样开关对应的电容的底极板接地。该逐次逼近型模数转换器可以根据比较器的比较信号，对同相端电容阵列或反相端电容阵列中对应的电容的底极板进行接地，即只需要对其中一端的对应电容的电荷进行分配，不需要同时对同相端电容阵列和反相端电容阵列中的对应电容的电荷同时重新分配，从而可以减少能量损失，降低开关切换过程中产生的整体功耗。

进一步的，对于精度为N位的逐次逼近型模数转换器，同相端电容阵列和反相电容阵列中均包括N-1位权重电容组和dummy电容，对于第i位权重电容组，该第i位权重电容组中包括2^N-1-i个并联的电容；其中，i＝1,2，…，N-1；当i＝1时对应的权重电容组为最高有效位对应的权重电容组。

为方便说明，以5bit的差分SAR ADC为例进行说明，参见图5所示的另一种逐次逼近型模数转换器的结构示意图，图5中的Comp即为比较器，SAR LOGIC为逻辑控制模块，因精度为5位，则同相端电容阵列和反相端电容阵列中均包括4位权重电容组以及一个dummy电容，其中，dummy电容为图5中S5p对应的电容，以及S5n对应的电容，其中，第一位权重电容组中包括8个并联的电容，即8C，对应的是最高有效位的权重电容组；第二位权重电容组中包括4个并联的电容，即4C，第三位权重电容组中包括2个并联的电容，即2C，第四位权重电容组中包括1个电容，即S4p对应的电容C，以及S4n对应的电容C，dummy电容对应的是最低有效位(Least Significant Bit，简称LSB)。

进一步的，当采样阶段结束后，接入同相输入信号的采样开关以及接入反相输入信号的采样开关均断开，比较器还用于对采样到的同相输入信号和反相输入信号进行比较，输出第一次比较结果；其中，第一次比较结果对应最高有效位的比较结果；逻辑控制模块还用于如果第一次比较结果为1，输出第一控制信号，以控制同相端电容阵列的最高有效位对应的权重电容组中的每个电容的底极板接地；比较器还用于，根据新建立的同相端电容阵列的顶极板电压和反相输入信号，输出第二次比较结果；其中，第二次比较结果对应次高有效位的比较结果；新建立的同相端电容阵列的顶极板电压＝同相输入信号-1/2*参考电压；或者，逻辑控制模块还用于如果第一次比较结果为0，输出第二控制信号，以控制反相端电容阵列的最高有效位对应的权重电容组中的每个电容的底极板接地；比较器还用于，根据同相输入信号和新建立的反相端电容阵列的顶极板电压，输出第二次比较结果；新建立的反相端电容阵列的顶极板电压＝反相输入信号-1/2*参考电压。

参见图6所示的一种低功耗开关控制模式示意图，以5bit的差分SAR ADC为例进行说明，在采样阶段，除了LSB的dummy电容固定接地外，其余电容均接Vref，同相输入信号为Vp，反相输入信号为Vn，第一次比较开始，电容阵列中的采样开关无需切换，比较器比较电压直接是Vp比上Vn，如果Vp>Vn，则同相端电容阵列中的MSB电容的底极板接地，同相端电容阵列顶极板电压变为Vp-1/2*Vref，第二次比较时，是Vp-1/2*Vref与Vn比较，等价于Vp-Vn与1/2*Vref比较；如果Vp<Vn，则反相端电容阵列中的MSB电容的底极板接地，反相端电容阵列顶极板电压变为Vn-1/2*Vref，第二次比较时，是Vn-1/2*Vref与Vp比较，等价于Vp-Vn与-1/2*Vref比较。

逻辑控制模块还用于依次根据第M次比较结果，输出相应的控制信号，以控制同相端电容阵列中第M高有效位的权重电容组中的每个电容的底极板接地，或者，控制反相端电容阵列中第M高有效位的权重电容组中的每个电容的底极板接地，通过比较器确定第M+1次比较结果；其中，M＝2,3，…N-1。

按照上述比较方式依次类推，比如，根据第二次比较结果，输出相应的控制信号，可以控制同相端电容阵列中次高有效位的权重电容组中的每个电容的底极板接地，或者，控制反相端电容阵列中次高有效位的权重电容组中的每个电容的底极板接地，然后比较器根据新建立的同相端电容阵列的顶极板电压与反相输入信号，或者根据同相输入信号与新建立的反相端电容阵列的顶极板电压，输出第三次比较结果，依次类推，根据每次的比较结果，依次输出相应的控制信号，并控制相应的采样开关进行切换。

进一步的，在进行第M次比较时，新建立的同相端电容阵列的顶极板电压＝同相输入信号-1/2^(M-1)*参考电压；或者，新建立的反相端电容阵列的顶极板电压＝反相输入信号-1/2^(M-1)*参考电压。

比如，5bit SAR ADC会依次比较5次，每次从高位MSB到低位LSB输出0或1的比较结果对应B4～B0。通常情况下为了方便理解和计算，Vref可以取1/2的电源电压；第一次比较时，判断Vp-Vn是否大于0*Vref，等效于判断信号Vp是在电源电压的1/2以上还是以下，具体的，如果vp>vn，等效于vp在1/2电源电压以上，如果vp<vn，等效于vp在1/2电源电压以下，并输出比较结果B4(0或者1)；第二次比较时，如果B4输出为1，判断Vp-Vn是否大于1/2*Vref，如果B4输出为0，判断Vp-Vn是否大于-1/2*Vref，等效于判断信号Vp是在电源电压的1/4、2/4、3/4或4/4的哪一区间，并输出结果B3(0或者1)；第三次比较时，如果B3输出1，判断Vp-Vn是否大于1/4*Vref，如果B3输出0，判断Vp-Vn是否大于-1/4*Vref，等效于判断信号Vp是在电源电压的1/8、2/8、3/8、4/8、5/8、6/8、7/8或8/8的哪一区间，并输出结果B2(0或者1)，依次类推直到输出B0。

而图1所示的传统SAR ADC架构示意图中，每次比较结果输出后(B4～B0)，为了实现下一次的比较比例，所需要切换采样开关的电容数比较大；本方案每次只需要同相端或反相端的一端对应的电容阵列中的电容切换，所需要切换的电容数比较少，可以节省功耗，从而降低整体能量损失，而且第一次采样过后的比较也无需切换可以直接比较。另外，由于本方案省掉了传统方案中的最高位电容，这个最高位电容的数量是其他低位电容数量的总和，所以该方案比传统结构节省了一半的电容面积，对前级的驱动能力以及采样时间都放宽了要求。因此，本方案中的低功耗电容阵列的开关模式，在同分辨率下，不需要采用分段式电容或者增加额外电容的前提下，能够减少电容阵列的总面积以及减少开关电容部分所带来的功耗。

以5bitSAR ADC为例，如图2所示，传统开关控制模式中，如果输出结果B4～B0一直为1的话，是只需要切换MSB(依次为16C,8C,4C,2C)的电压；但是如果B4～B0比较结果为0的时候，需要同时切换(16C和8C,8C和4C，4C和2C)的电压。而本方案无论输出为1还是0，都只需要切换最高位的一个电容(8C,4C,2C)，所以会省功耗，而且第一次比较由于不用切换，还可以省一半的电容面积。

进一步的，比较器包括第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第一PMOS管、第二PMOS管、第三PMOS管和第四PMOS管；第一NMOS管的栅极连接同相输入信号，其源极接地，其漏极与第三NMOS管的源极连接；第三NMOS管的漏极与第五NMOS管的源极连接，第三NMOS管的栅极分别与第一PMOS管的栅极、第二PMOS管的漏极、第四PMOS管的漏极、第六NMOS管的漏极和比较器的同相输出端连接；第五NMOS管的栅极连接时钟信号，其漏极分别与第一PMOS管的漏极、第三PMOS管的漏极、第二PMOS管的栅极、第四NMOS管的栅极和比较器的反相输出端连接；第三PMOS管的栅极连接时钟信号，第三PMOS管的源级和第一PMOS管的源级连接电源电压；第二NMOS管的栅极连接反相输入信号，其源极接地，其漏极与第四NMOS管的源极连接；第四NMOS管的漏极与第六NMOS管的源极连接，第六NMOS管的栅极和第四PMOS管的栅极分别连接时钟信号；第二PMOS管的源极和第四PMOS管的源极连接电源电压。

参见图7所示的另一种比较器的电路原理图，在Reset阶段，CLK＝0为低电平，此时PM3(对应第三PMOS管)和PM4(对应第四PMOS管)导通；NM5(对应第五NMOS管)和NM6(对应第六NMOS管)关闭。X节点和Y节点的电压通过分别通过PM3和PM4拉高到电源电位；图7中NM5和NM6可以防止电源通路通过PM3--NM3--NM1，PM4--NM4--NM2到地的通路漏电。

在比较/放电阶段，CLK＝1为高电平，PM3和PM4关闭，NM5和NM6导通。X、Y点的电压分别通过NM5--NM3(对应第三NMOS管)、NM6--NM4(对应第四NMOS管)的通路将高电平传到M、N两点(X传到M；Y传到N)。此阶段由于Vi1(对应比较器的同相端的输入电压)和Vi2(对应比较器的反相端的输入电压)的差距，NM1(对应第一NMOS管)和NM2(对应第二NMOS管)的工作状态会有差距，从而流过NM1的电流和流过NM2的电流并不相等。假设Vi1>Vi2，那么流过NM1的电流会比较大，那么X的电压会率先被放电到低电平，X被先被拉低后，NM4截止，Y点电压停止降低，Y>X的电压，比如X点先降到0v，PM2(对应第二PMOS管)导通，把Y节点的电位拉到电源电压，通过对X和Y两节点电位的比较，得到比较结果；其中可能存在的一个问题在于，由于NM3、NM5的存在、CLK电压、MOS管尺和Vth阈值电压等因素，M点的电压并不完全等于X点的电压，M<X的电压；同理N点电压小于Y点的电压，所以有可能NM1、NM2会由于headroom不够的问题在放电阶段工作在线性区，在实际实现时，可以通过调整NM3和NM4的尺寸以及仿真的方式，保证比较器能够正常完成比较。

该比较器的结构中，NM1和NM2的源级直接接地，不存在图3中NM2、NM3对于尾电流NM1的时钟馈通和寄生电容的电荷分配问题。Vi1和Vi2的电压在reset和比较阶段几乎无变化，提高了比较器的精度。

动态比较器本身功耗低速度快，但是传统的动态比较器中存在reset模式和放电过程中有charge injection(电荷注入效应)的问题；本方案中的比较器结构采用的LOWKICKBACK NOISE(低反冲噪声)的动态比较器可以解决该问题，通过采用该比较器结构，可以提高比较器的精度。

进一步的，比较器还包括第一电容；第一电容的一端与第一NMOS管的栅极连接，另一端接地。

进一步的，比较器还包括第二电容；第二电容的一端与第二NMOS管的栅极连接，另一端接地。

具体的，参见图7中的CAP1(对应上述第一电容)和CAP2(对应上述第二电容)，CAP1的一端与NM1的栅极连接，同时接入比较器的同相端的输入电压Vi1，另一端接地；CAP2的一端与NM2的栅极连接，同时接入比较器的反相端的输入电压Vi2，另一端接地，通过CAP1和CAP2可以分别对比较器的两个输入端的电压信号进行滤波处理。

进一步的，比较器中还包括锁存模块；锁存模块的输入端与比较器的同相输出端和反相输出端连接，锁存模块的输出端与比较器的第一输出端连接；锁存模块用于保存比较信号。

上述锁存模块可以是RS触发器等，上述同相输出端可以对应图7中的Y节点，上述反相输出端可以对应图7中的X节点，比较器的X节点电位和Y节点电位可以输入到RS触发器，该RS触发器的输出端连接比较器的第一输出端，即RS触发器的输出即为比较器的第一输出端输出的比较结果。

进一步的，参考电压的电压值为电源电压的1/2。如图4、图5和图6中的Vref的值可以是电源电压VDD的一半。

需要说明的是，上述电容开关模式与动态比较器结构不局限于SAR ADC内部，凡是需要用到ADC或者比较器的结构或者模式，都可以参考采用此结构。

本发明提供的一种开关控制方法，如图8所示，该方法包括如下步骤：

步骤S802，比较器在比较阶段，根据同相端电容阵列的顶极板电压和反相端电容阵列的顶极板电压，输出比较信号。

步骤S804，逻辑控制模块根据比较信号输出开关控制信号，以对同相端电容阵列中的第一采样开关进行控制，使第一采样开关对应的电容的底极板接地，或者，对反相端电容阵列中的第二采样开关进行控制，使第二采样开关对应的电容的底极板接地。

上述开关控制方法，比较器在比较阶段，根据同相端电容阵列的顶极板电压和反相端电容阵列的顶极板电压，输出比较信号；逻辑控制模块根据比较信号输出开关控制信号，以对同相端电容阵列中的第一采样开关进行控制，使第一采样开关对应的电容的底极板接地，或者，对反相端电容阵列中的第二采样开关进行控制，使第二采样开关对应的电容的底极板接地。该方式可以根据比较器的比较信号，对同相端电容阵列或反相端电容阵列中对应的电容的底极板进行接地，即只需要对其中一端的对应电容的电荷进行分配，不需要同时对同相端电容阵列和反相端电容阵列中的对应电容的电荷同时重新分配，从而可以减少能量损失，降低开关切换过程中产生的整体功耗。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (10)

1.一种逐次逼近型模数转换器，其特征在于，包括：采样开关、同相端电容阵列、反相端电容阵列、比较器和逻辑控制模块；所述同相端电容阵列的顶极板与所述比较器的同相输入端连接；所述反相端电容阵列的顶极板与所述比较器的反相输入端连接；所述比较器的第一输出端与所述逻辑控制模块连接，所述逻辑控制模块还分别与所述同相端电容阵列和反相端电容阵列对应的所述采样开关连接；在采样阶段，所述比较器的同相输入端通过所述采样开关接入同相输入信号；所述比较器的反相输入端通过所述采样开关接入反相输入信号；所述同相端电容阵列中的dummy电容的底极板和所述反相端电容阵列中的dummy电容的底极板均接地；所述同相端电容阵列中除所述dummy电容外的其他电容的底极板通过对应的所述采样开关接入参考电压，所述反相端电容阵列中除所述dummy电容外的其他电容的底极板通过对应的所述采样开关接入所述参考电压；

所述比较器用于在比较阶段，根据所述同相端电容阵列的顶极板电压和所述反相端电容阵列的顶极板电压，输出比较信号；

所述逻辑控制模块用于根据所述比较信号输出开关控制信号，以对所述同相端电容阵列中的第一采样开关进行控制，使所述第一采样开关对应的电容的底极板接地，或者，对所述反相端电容阵列中的第二采样开关进行控制，使所述第二采样开关对应的电容的底极板接地。

2.根据权利要求1所述的逐次逼近型模数转换器，其特征在于，对于精度为N位的逐次逼近型模数转换器，所述同相端电容阵列和所述反相端电容阵列中均包括N-1位权重电容组和dummy电容，对于第i位权重电容组，该第i位权重电容组中包括2^N-1-i个并联的电容；其中，i＝1,2，…，N-1；当i＝1时对应的权重电容组为最高有效位对应的权重电容组。

3.根据权利要求1所述的逐次逼近型模数转换器，其特征在于，

当采样阶段结束后，接入所述同相输入信号的采样开关以及接入所述反相输入信号的采样开关均断开，所述比较器还用于对采样到的所述同相输入信号和所述反相输入信号进行比较，输出第一次比较结果；其中，所述第一次比较结果对应最高有效位的比较结果；

所述逻辑控制模块还用于如果所述第一次比较结果为1，输出第一控制信号，以控制所述同相端电容阵列的最高有效位对应的权重电容组中的每个电容的底极板接地；所述比较器还用于，根据新建立的同相端电容阵列的顶极板电压和所述反相输入信号，输出第二次比较结果；其中，所述第二次比较结果对应次高有效位的比较结果；所述新建立的同相端电容阵列的顶极板电压＝同相输入信号-1/2*参考电压；

或者，所述逻辑控制模块还用于如果所述第一次比较结果为0，输出第二控制信号，以控制所述反相端电容阵列的最高有效位对应的权重电容组中的每个电容的底极板接地；所述比较器还用于，根据所述同相输入信号和新建立的反相端电容阵列的顶极板电压，输出第二次比较结果；所述新建立的反相端电容阵列的顶极板电压＝反相输入信号-1/2*参考电压；

所述逻辑控制模块还用于依次根据第M次比较结果，输出相应的控制信号，以控制所述同相端电容阵列中第M高有效位的权重电容组中的每个电容的底极板接地，或者，控制所述反相端电容阵列中第M高有效位的权重电容组中的每个电容的底极板接地，通过所述比较器确定第M+1次比较结果；其中，M＝2,3，…N-1。

4.根据权利要求3所述的逐次逼近型模数转换器，其特征在于，在进行第M次比较时，新建立的同相端电容阵列的顶极板电压＝同相输入信号-1/2^(M-1)*参考电压；或者，新建立的反相端电容阵列的顶极板电压＝反相输入信号-1/2^(M-1)*参考电压。

5.根据权利要求1所述的逐次逼近型模数转换器，其特征在于，所述比较器包括第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第一PMOS管、第二PMOS管、第三PMOS管和第四PMOS管；

所述第一NMOS管的栅极连接所述同相端电容阵列的顶极板电压，其源极接地，其漏极与所述第三NMOS管的源极连接；所述第三NMOS管的漏极与所述第五NMOS管的源极连接，所述第三NMOS管的栅极分别与所述第一PMOS管的栅极、所述第二PMOS管的漏极、所述第四PMOS管的漏极、所述第六NMOS管的漏极和所述比较器的同相输出端连接；所述第五NMOS管的栅极连接时钟信号，其漏极分别与所述第一PMOS管的漏极、所述第三PMOS管的漏极、所述第二PMOS管的栅极、所述第四NMOS管的栅极和所述比较器的反相输出端连接；所述第三PMOS管的栅极连接所述时钟信号，所述第三PMOS管的源级和所述第一PMOS管的源级连接电源电压；

所述第二NMOS管的栅极连接所述反相端电容阵列的顶极板电压，其源极接地，其漏极与所述第四NMOS管的源极连接；所述第四NMOS管的漏极与所述第六NMOS管的源极连接，所述第六NMOS管的栅极和所述第四PMOS管的栅极分别连接所述时钟信号；所述第二PMOS管的源极和所述第四PMOS管的源极连接所述电源电压。

6.根据权利要求5所述的逐次逼近型模数转换器，其特征在于，所述比较器还包括第一电容；所述第一电容的一端与所述第一NMOS管的栅极连接，另一端接地；

所述第一电容用于对所述同相端电容阵列的顶极板电压进行滤波处理，以将滤波后的同相端电容阵列的顶极板电压接入所述第一NMOS管的栅极。

7.根据权利要求5所述的逐次逼近型模数转换器，其特征在于，所述比较器还包括第二电容；所述第二电容的一端与所述第二NMOS管的栅极连接，另一端接地；

所述第二电容用于对所述反相端电容阵列的顶极板电压进行滤波处理，以将滤波后的反相端电容阵列的顶极板电压接入所述第二NMOS管的栅极。

8.根据权利要求5所述的逐次逼近型模数转换器，其特征在于，所述比较器中还包括锁存模块；所述锁存模块的输入端与所述比较器的所述同相输出端和所述反相输出端连接，所述锁存模块的输出端与所述比较器的所述第一输出端连接；

所述锁存模块用于保存所述比较信号。

9.根据权利要求5所述的逐次逼近型模数转换器，其特征在于，所述参考电压的电压值为所述电源电压的1/2。

10.一种开关控制方法，其特征在于，所述方法包括：

比较器在比较阶段，根据同相端电容阵列的顶极板电压和反相端电容阵列的顶极板电压，输出比较信号；

逻辑控制模块根据所述比较信号输出开关控制信号，以对所述同相端电容阵列中的第一采样开关进行控制，使所述第一采样开关对应的电容的底极板接地，或者，对所述反相端电容阵列中的第二采样开关进行控制，使所述第二采样开关对应的电容的底极板接地。

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