JP3630796B2 - スイッチトキャパシタ演算回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、スイッチトキャパシタ演算回路に関し、特に、ディジタル入力信号の各桁に対応する三値の内部コードをディジタル・アナログ変換（以下「Ｄ／Ａ変換」）する、循環型Ｄ／Ａ変換器に用いて好適なスイッチトキャパシタ演算回路に関する。
【０００２】
【背景技術】
図９は循環型Ｄ／Ａ変換器の概略ブロック図である。変換制御回路１は、Ｄ０ 〜Ｄｎ までのｎ＋１ビットのディジタル入力信号の各桁に対応した内部コードＣＴ０ 〜ＣＴｍ ………各ビットは「＋１」、「０」又は「−１」のいずれかの値をとる。………を発生するもの、循環型Ｄ／Ａ変換回路２は、内部コードＣＴ０ 〜ＣＴｍ やリファレンス電圧Ｖｒｅｆ 等に従って所定の演算処理を実行するもの、サンプル・ホールド回路３は、同演算処理の結果を所定時間サンプリングするとともに、同演算処理の終了後にそのサンプリング値をホールドしアナログ電圧Ｖｏｕｔ として出力するものである。なお、ＣＫはシステムクロック信号、ＳＴＣは変換動作の開始を指定する外部制御信号、φ０ は、サンリング期間とホールドタイミングを決定する信号である。
【０００３】
図１０は循環型Ｄ／Ａ変換回路２及びサンプル・ホールド回路３を含む概念構成図であり、循環型Ｄ／Ａ変換回路２は、信号ＳＴＣがＨレベルのときに図示の接点状態となるスイッチ要素２ａと、入・出力をたすき掛けに接続した同一構成の二つのブロック部（スイッチトキャパシタ演算回路）２ｂ、２ｃとを有している。ブロック部２ｂ、２ｃのアナログ出力電圧Ｖｏｕｔ Ａ／Ｂ（Ｖｏｕｔ Ａ又はＶｏｕｔ Ｂ）は、次式▲１▼によって表すことができる。
【０００４】
Ｖｏｕｔ Ａ／Ｂ＝１／２（ＶｉｎＡ／Ｂ＋Ａｉ×Ｖｒｅｆ ） ………▲１▼
ここに、Ａｉは＋１，０，−１の三値信号である。
図１１はディジタル入力信号を４ビット（すなわちＤ０ 〜Ｄ３ ）としたときの、信号ＳＴＣ、ＣＫ及びφ０ のタイミングである。図１１において、ＢＬＯＣＫ＿Ａ（Ｓ／Ｈ）及びＢＬＯＣＫ＿Ｂ（Ｓ／Ｈ）は、それぞれ上側のブロック２ｂと下側のブロック２ｃの動作状態を表している。Ｌレベルがサンプリング期間、Ｈレベルがホールド期間である。サンプリング期間のＡ１、Ａ２、Ａ３は、その時点における上式▲１▼のＡｉの値を表している。
【０００５】
今、信号ＳＴＣをＨレベル（１ＣＫ分）にし、データ（Ｄ０ ，Ｄ１ ，Ｄ２ ，Ｄ３ ）＝（０，１，０，０）を入力すると、このデータは、変換制御回路１により、入力信号に対応した三値信号（Ａ１，Ａ２，Ａ３）＝（＋１，−１，０）に変換され、ＣＴ０ 〜ＣＴｍ として二つのブロック部２ｂ、２ｃにシリアルで送られる。
【０００６】
スイッチ要素２ａは、ＳＴＣ＝Ｈレベルで図示の状態、ＳＴＣ＝Ｌレベルで逆の状態になるように動作する。これにより、変換動作開始後の最初のＣＫでＶｉｎＡ＝０Ｖ（グランド電位）となり、以降は、Ｖｏｕｔ Ａ→ＶｉｎＢ、Ｖｏｕｔ Ｂ→ＶｉｎＡというように、二つのブロック部２ｂ、２ｃの間で入出力が循環する。ｎ＝３の場合には、ＣＫの４周期までφ０ はＬレベルであり、この間、サンプル・ホールド回路３はＶｏｕｔ Ａをサンプリングし続け、φ０ がＨレベルとなった時点で、その値をホールドし、次式▲２▼に示すアナログ電圧Ｖｏｕｔ として出力する。
【０００７】
【数１】
【０００８】
ここで、係数Ａ１、Ａ２、Ａ３に、実値（＋１，０，−１）を代入すると、
【０００９】
【数２】
【００１０】
となり、結局、Ｖｏｕｔ は２／８Ｖｒｅｆ になる。
【００１１】
【従来の技術】
図１２はブロック部（スイッチトキャパシタ演算回路）２ｂ、２ｃの構成図である。この図において、１０〜１６はｎチャネルＭＯＳトランジスタを用いた第１〜第７のスイッチ要素、１７〜１９は第１〜第３のコンデンサ、２０はオペアンプ等の演算増幅器である。なお、Ｃ１ 〜Ｃ３ は第１〜第３のコンデンサ１７〜１９の各容量値、φ１ 、φ１ バー、φ２ 及びφ２ バーは、第１〜第７のスイッチ要素１０〜１６のオンオフ制御信号（Ｈレベルでオン）である。
【００１２】
今、φ１ ＝Ｈレベルのときの第１〜第３のコンデンサ１７〜１９の印加電圧を、Ｖ１ （−１／２）、Ｖ２ （−１／２）、Ｖ３ （−１／２）とし、φ１ バー＝Ｈレベルのときの同電圧を、Ｖ１ （１／２）、Ｖ２ （１／２）、Ｖ３ （１／２）とし、図１３に示すタイミングチャートを考えると、φ１ のＨレベル期間からφ１ バーのＨレベル期間への過渡動作において、次の電荷保存則が成立する。
【００１３】
Ｃ１ ×Ｖ１ （−１／２）
＋Ｃ２ ×Ｖ２ （−１／２）
＋Ｃ３ ×Ｖ３ （−１／２）
＝Ｃ１ ×Ｖ１ （１／２）
＋Ｃ２ ×Ｖ２ （１／２）
＋Ｃ３ ×Ｖ３ （１／２）
ここに、図１２では、
Ｖ２ （−１／２）＝０
Ｖ３ （−１／２）＝ＶｉｎＡ／Ｂ
Ｖ２ （１／２）＝Ｖ３ （１／２）＝Ｖｏｕｔ Ａ／Ｂ
であり、
【００１４】
【数３】
【００１５】
Ｃ１ ＝Ｃ２ ＝Ｃ３
とすると、
Ｖｏｕｔ Ａ／Ｂ
＝１／２｛ＶｉｎＡ／Ｂ＋Ｖ１ （−１／２）−Ｖ１ （１／２）｝
となり、
φ２ ＝Ｈレベルのとき、Ｖ１ ＝Ｖｒｅｆ 、
φ２ バー＝Ｈレベルのとき、Ｖ１ ＝０
となるから、
タイミングＴ１ 終了時点でのＶｏｕｔ Ａ／Ｂは、
１／２（ＶｉｎＡ／Ｂ＋Ｖｒｅｆ ）
タイミングＴ２ 終了時点でのＶｏｕｔ Ａ／Ｂは、
１／２（ＶｉｎＡ／Ｂ）
タイミングＴ３ 終了時点でのＶｏｕｔ Ａ／Ｂは、
１／２（ＶｉｎＡ／Ｂ−Ｖｒｅｆ ）
となる。
【００１６】
【発明が解決しようとする課題】
しかしながら、かかる従来のスイッチトキャパシタ演算回路にあっては、３個のコンデンサ１７〜１９が必要で、この３個のコンデンサによる占有面積………１個の容量値を１６ＰＦとするとおよそ３０，０００μｍ２ ×３個となり、しかもこれが２ブロック分必要………が相当に大きくなるという問題点がある。また、意図した回路動作を得るには、すべての容量値を正確に一致（Ｃ１ ＝Ｃ２ ＝Ｃ３ ）させなければならないが、製造誤差を考慮すると完全な一致は困難で、変換精度を充分に高めることができないという問題点があった。
【００１７】
そこで、本発明は、コンデンサの数を減らすことができ、専有面積の問題と変換精度の問題を一挙に解決できる有用な技術の提供を目的とする。
【００１８】
【課題を解決するための手段】
請求項１記載の発明は、第１の入力端子と第１のコンデンサの一端との間をオンオフする第１のスイッチ要素と、第２の入力端子と前記第１のコンデンサの他端との間をオンオフする第２のスイッチ要素と、演算増幅器の負相入力と前記第１のコンデンサの他端との間をオンオフする第３のスイッチ要素と、前記演算増幅器の出力と前記第１のコンデンサの一端との間をオンオフする第４のスイッチ要素と、前記演算増幅器の負相入力に一端を接続した第２のコンデンサの他端と前記演算増幅器の出力との間をオンオフする第５のスイッチ要素と、第３の入力端子と前記第２のコンデンサの他端との間をオンオフする第６のスイッチ要素と、前記演算増幅器の負相入力と出力との間をオンオフする第７のスイッチ要素と、を備えたことを特徴とする。
【００１９】
このような構成において、第１〜７のスイッチ要素のオンオフを適切に制御すると共に、第１のスイッチ要素、第２のスイッチ要素、第６のスイッチ要素及び第７のスイッチ要素がオンのときの、第１のコンデンサと第２のコンデンサに加わる電圧を、Ｖ１ （−１／２）、Ｖ２ （−１／２）とし、残りのスイッチ要素（第３のスイッチ要素、第４のスイッチ要素及び第５のスイッチ要素）がオンのときの、第１のコンデンサと第２のコンデンサに加わる電圧を、Ｖ１ （１／２）、Ｖ２ （１／２）とすると、従来例（図１２参照）よりも１個少ないコンデンサ（第１及び第２のコンデンサ）でも、従来例と同様な動作が得られ、専有面積の問題と変換精度の問題を一挙に解決できる。
【００２０】
又は、請求項２記載の発明は、第１の入力端子と第１のコンデンサの一端との間をオンオフする第１のスイッチ要素と、第２の入力端子と前記第１のコンデンサの他端との間をオンオフする第２のスイッチ要素と、演算増幅器の負相入力と前記第１のコンデンサの他端との間をオンオフする第３のスイッチ要素と、前記演算増幅器の出力と前記第１のコンデンサの一端との間をオンオフする第４のスイッチ要素と、前記演算増幅器の負相入力と出力との間に接続された第２のコンデンサと、前記演算増幅器の負相入力と出力との間をオンオフする第７のスイッチ要素と、を備えたことを特徴とする。
【００２１】
この構成は、請求項１記載の発明における第３の入力端子の電圧を、第４の入力端子の電圧と共通化して用いる場合に適用できる。請求項１記載の発明における第５のスイッチ要素、第６のスイッチ要素及び第３の入力端子が不要となり、構成の簡素化が図られる。
【００２２】
【発明の実施の形態】
以下、本発明の実施例を図面に基づいて説明する。
図１は本発明に係るスイッチトキャパシタ演算回路の第１実施例を示す図である。３０は第１の入力端子３１と第１のコンデンサ３２の一端３２ａとの間に接続された第１のスイッチ要素、３３は第２の入力端子３４と第１のコンデンサ３２の他端３２ｂとの間に接続された第２のスイッチ要素、３５は演算増幅器３６の負相入力（−入力）と第１のコンデンサ３２の他端３２ｂとの間に接続された第３のスイッチ要素、３７は演算増幅器３６の出力と第１のコンデンサ３２の一端３２ａとの間に接続された第４のスイッチ要素、３８は演算増幅器３６の負相入力に一端３９ａを接続した第２のコンデンサ３９の他端３９ｂと演算増幅器３６の出力との間に接続された第５のスイッチ要素、４０は第３の入力端子４１と第２のコンデンサ３９の他端３９ｂとの間に接続された第６のスイッチ要素、４２は演算増幅器３６の負相入力と出力との間に接続された第７のスイッチ要素である。これらすべてのスイッチ要素（第１〜第７のスイッチ要素３０、３３、３５、３７、３８、４０及び４２）は、ｎチャネルＭＯＳトランジスタで構成されており、各ゲートに加えられたタイミング信号φ１ （及びその反転信号φ１ バー）がＨレベルのときにオンするようになっている。なお、４３は演算増幅器３６の正相入力（＋入力）に接続する第４の入力端子、４４は演算増幅器３６の出力に接続する出力端子である。
【００２３】
このような構成において、信号φ１ 、φ１ バーのタイミングを図２のように設定すると共に、φ１ ＝Ｈレベルのときの、第１のコンデンサ３２と第２のコンデンサ３９に加わる電圧を、Ｖ１ （−１／２）、Ｖ２ （−１／２）とし、φ１ バー＝Ｈレベルのときの、第１のコンデンサ３２と第２のコンデンサ３９に加わる電圧を、Ｖ１ （１／２）、Ｖ２ （１／２）とすると、次の電荷保存則が成立する。
【００２４】
Ｃ１ ×Ｖ１ （−１／２）＋Ｃ２ ×Ｖ１ （−１／２）
＝Ｃ１ ×Ｖ１ （１／２）＋Ｃ２ ×Ｖ２ （１／２）
ここに、
Ｖ１ （−１／２）＝ＶＢ −ＶＡ
Ｖ２ （−１／２）＝ＶＤ −ＶＣ
Ｖ１ （１／２）＝Ｖ２ （１／２）＝Ｖｏｕｔ −ＶＣ
であり、出力電圧Ｖｏｕｔ は、次式▲５▼で表すことができる。
【００２５】
【数４】
【００２６】
したがって、Ｃ１ ＝Ｃ２ ＝Ｃとすると、
Ｖｏｕｔ ＝１／２（−ＶＡ ＋ＶＢ ＋ＶＣ ＋ＶＤ ）
但し、ＶＡ ：第２の入力端子３４の電圧
ＶＢ ：第１の入力端子３１の電圧
ＶＣ ：第４の入力端子４３の電圧
ＶＤ ：第３の入力端子４１の電圧
となるから、例えば、
（ＶＡ ，ＶＢ ，ＶＣ ，ＶＤ ）＝（０，Ｖｒｅｆ ，０，Ｖｉｎ）
但し、Ｖｒｅｆ ：リファレンス電圧
Ｖｉｎ：入力電圧
とすると、
Ｖｏｕｔ ＝１／２（Ｖｉｎ＋Ｖｒｅｆ ）
また、
（ＶＡ ，ＶＢ ，ＶＣ ，ＶＤ ）＝（０，０，０，Ｖｉｎ）
とすると、
Ｖｏｕｔ ＝１／２Ｖｉｎ
また、
（ＶＡ ，ＶＢ ，ＶＣ ，ＶＤ ）＝（Ｖｒｅｆ ，０，０，Ｖｉｎ）
とすると、
Ｖｏｕｔ ＝１／２（Ｖｉｎ−Ｖｒｅｆ ）
となる。したがって、本実施例の回路は、次表１に示す入・出力条件に従って動作し、
この動作は従来例と同様であるから、１個少ないコンデンサ（第１及び第２のコンデンサ３２、３９）でも、必要な回路動作を得ることができる。その結果、１個分のコンデンサに相当する面積削減を図ることができ、また、３個よりも２個のコンデンサの容量を揃える方が容易であるから、専有面積の問題と変換精度の問題とを一挙に解決することができる。
【００２７】
なお、多入力の演算回路を構成する場合は、Ａ部とＢ部を所要数ずつ組み合せて使用する。Ａ部は、便宜的に示す端子Ａ１ 、Ａ２ を用いて並列に接続し、Ｂ部は、便宜的に示す端子Ｂ１Ｕ、Ｂ２Ｕ、Ｂ１Ｄ、Ｂ２Ｄを用いて直列に接続する。例えば、Ａ部×ｍ個、Ｂ部×ｎ個の場合には、端子Ａ１ 、Ａ２ を共通にして図面の表裏方向にｍ個のＡ部が並び、そのＡ部の下（図面の下）にｎ個のＢ部が並ぶ。１個目のＢ部の端子Ｂ１Ｕ、Ｂ２ＵをＡ部の端子Ａ１ 、Ａ２ に接続すると共に、その１個目のＢ部の端子Ｂ１Ｄ、Ｂ２Ｄを２個目のＢ部の端子Ｂ１Ｕ、Ｂ２Ｕに接続し、……、ｎ個目のＢ部の端子Ｂ１Ｄ、Ｂ２Ｄを演算増幅器３６の負相入力及び出力に接続する。この例の場合、ＶＡ 及びＶＢ がｍ個（ＶＡ１〜ＶＡｍ、ＶＢ１〜ＶＢｍ）、ＶＤ がｎ個（ＶＤ１〜ＶＤｎ）となり、次式に示すように、多入力対応の出力電圧Ｖｏｕｔ を得ることができる。但し、ｉは１〜ｍ、ｊは１〜ｎである。
【００２８】
図３は本発明に係るスイッチトキャパシタ演算回路の第２実施例を示す図である。
５０は第１の入力端子５１と第１のコンデンサ５２の一端５２ａとの間に接続された第１のスイッチ要素、５３は第２の入力端子５４と第１のコンデンサ５２の他端５２ｂとの間に接続された第２のスイッチ要素、５５は演算増幅器５６の負相入力（−入力）と第１のコンデンサ５２の他端５２ｂとの間に接続された第３のスイッチ要素、５７は演算増幅器５６の出力と第１のコンデンサ５２の一端５２ａとの間に接続された第４のスイッチ要素、５８は演算増幅器５６の負相入力と出力との間に接続された第２のコンデンサ、５９は演算増幅器５６の負相入力と出力との間に接続された第７のスイッチ要素である。これらすべてのスイッチ要素（第１のスイッチ要素５０、第２のスイッチ要素５３、第３のスイッチ要素５５、第４のスイッチ要素５７及び第７のスイッチ要素５９）は、ｎチャネルＭＯＳトランジスタで構成されており、各ゲートに加えられたタイミング信号φ１ （及びその反転信号φ１ バー）がＨレベルのときにオンするようになっている。なお、６０は演算増幅器５６の正相入力（＋入力）に接続する第４の入力端子、６１は演算増幅器５６の出力に接続する出力端子である。
【００２９】
このような構成において、信号φ１ 、φ１ バーのタイミングを図２のように設定すると共に、φ１ ＝Ｈレベルのときの、第１のコンデンサ５２と第２のコンデンサ５８に加わる電圧を、Ｖ１ （−１／２）、Ｖ２ （−１／２）とし、φ１ バー＝Ｈレベルのときの、第１のコンデンサ５２と第２のコンデンサ５８に加わる電圧を、Ｖ１ （１／２）、Ｖ２ （１／２）とすると、次の電荷保存則が成立する。
【００３０】
Ｃ１ ×Ｖ１ （−１／２）＋Ｃ２ ×Ｖ１ （−１／２）
＝Ｃ１ ×Ｖ１ （１／２）＋Ｃ２ ×Ｖ２ （１／２）
ここに、
Ｖ１ （−１／２）＝ＶＢ −ＶＡ
Ｖ２ （−１／２）＝０
Ｖ１ （１／２）＝Ｖ２ （１／２）＝Ｖｏｕｔ −ＶＣ
ゆえに、
Ｃ１ ×（ＶＢ −ＶＡ ）＝（Ｃ１ ＋Ｃ２ ）×（Ｖｏｕｔ −ＶＣ ）
Ｖｏｕｔ ＝｛Ｃ１ ／（Ｃ１ ＋Ｃ２ ）｝×（ＶＢ −ＶＡ ）＋ＶＣ
となり、
Ｃ１ ＝Ｃ２ ＝Ｃ
とすると、
Ｖｒｅｆ をリファレンス電圧、Ｖｉｎを外部からの入力電圧とし、
（ＶＡ ，ＶＢ ，ＶＣ ）＝（Ｖｒｅｆ ，Ｖｉｎ，Ｖｒｅｆ ）
とすると、
Ｖｏｕｔ ＝１／２（Ｖｉｎ＋Ｖｒｅｆ ）
となり、
（ＶＡ ，ＶＢ ，ＶＣ ）＝（０，Ｖｉｎ，０）
とすると、
Ｖｏｕｔ ＝１／２（Ｖｉｎ）
となり、
（ＶＡ ，ＶＢ ，ＶＣ ）＝（Ｖｒｅｆ ，Ｖｉｎ，０）
とすると、
Ｖｏｕｔ ＝１／２（Ｖｉｎ−Ｖｒｅｆ ）
となり、結局、次表２に示すような入・出力条件が得られる。
以下余白
【００３１】
なお、多入力の演算回路を構成する場合は、第１実施例と同様に、Ａ部とＢ部を所要数ずつ組み合せて使用する。Ａ部×ｍ個、Ｂ部×ｎ個とした場合、本実施例の出力電圧Ｖｏｕｔ は、次式で与えられる。但し、ｉは１〜ｍ、ｊは１〜ｎである。
【００３２】
図４は本発明に係るスイッチトキャパシタ演算回路の第３実施例を示す図であり、第２実施例の具体例である。７０は第１の入力端子７１と第１のコンデンサ７２の一端７２ａとの間に接続された第１のスイッチ要素、７３は第２の入力端子７４と第１のコンデンサ７２の他端７２ｂとの間に接続された第２のスイッチ要素、７５は演算増幅器７６の負相入力（−入力）と第１のコンデンサ７２の他端７２ｂとの間に接続された第３のスイッチ要素、７７は演算増幅器７６の出力と第１のコンデンサ７２の一端７２ａとの間に接続された第４のスイッチ要素、７８は演算増幅器７６の負相入力と出力との間に接続された第２のコンデンサ、７９は演算増幅器７６の負相入力と出力との間に接続された第７のスイッチ要素である。なお、８０は演算増幅器７６の出力に接続する出力端子である。
【００３３】
第２実施例との相違は、第１のコンデンサ７２の他端７２ｂとグランド間にスイッチ要素８１を接続した点、演算増幅器７６の正相入力と第２の入力端子７４との間にスイッチ要素８２を接続した点、及び、演算増幅器７６の正相入力とグランド間にスイッチ要素８３を接続した点にある。
このような構成において、各スイッチ要素のオンオフを制御する信号φ１ 、φ１ バー、φ２ 、φ３ 、φ４ 、φ５ のタイミングを図５のように設定すると共に、φ１ ＝Ｈレベルのときの、第１のコンデンサ７２と第２のコンデンサ７８に加わる電圧を、Ｖ１ （−１／２）、Ｖ２ （−１／２）とし、φ１ バー＝Ｈレベルのときの、第１のコンデンサ７２と第２のコンデンサ７８に加わる電圧を、Ｖ１ （１／２）、Ｖ２ （１／２）とすると、次の電荷保存則が成立する。
【００３４】
Ｃ１ ×Ｖ１ （−１／２）＋Ｃ２ ×Ｖ２ （−１／２）
＝Ｃ１ ×Ｖ１ （１／２）＋Ｃ２ ×Ｖ２ （１／２）
ここに、
Ｖ２ （−１／２）＝０
であり、
Ｃ１ ＝Ｃ２ ＝Ｃ
とすると、
Ｖ１ （−１／２）＝Ｖ１ （１／２）＋Ｖ２ （１／２）
となる。
【００３５】
次表３は、φ１ ＝Ｈレベルのときのφ２ 〜φ５ の各状態とそれに対応するＶ１ （−１／２）の相関表である。
次表４は、φ１ バー＝Ｈレベルのときのφ２ 〜φ５ の各状態とそれに対応するＶ１ （１／２）及びＶ２ （１／２）の相関表である。
【００３６】
表３及び表４より、
タイミングＴ１１ 終了時の出力電圧Ｖｏｕｔ は、
Ｖｏｕｔ ＝１／２（Ｖｉｎ−Ｖｒｅｆ ）
タイミングＴ１２ 終了時の出力電圧Ｖｏｕｔ は、
Ｖｏｕｔ ＝１／２（Ｖｉｎ）
タイミングＴ１３ 終了時の出力電圧Ｖｏｕｔ は、
Ｖｏｕｔ ＝１／２（Ｖｉｎ＋Ｖｒｅｆ ）
となり、１個少ないコンデンサ（第１及び第２のコンデンサ７２、７８）で、従来例と同様な回路動作を得ることができる。
【００３７】
図６は本発明に係るスイッチトキャパシタ演算回路の第４実施例を示す図であり、第１実施例の具体例である。９０は第１の入力端子９１と第１のコンデンサ９２の一端９２ａとの間に接続された第１のスイッチ要素、９３は第１の入力端子９１（第２の入力端子を兼ねる）と第１のコンデンサ９２の他端９２ｂとの間に接続された第２のスイッチ要素、９５は演算増幅器９６の負相入力（−入力）と第１のコンデンサ９２の他端９２ｂとの間に接続された第３のスイッチ要素、９７は演算増幅器９６の出力と第１のコンデンサ９２の一端９２ａとの間に接続された第４のスイッチ要素、９８は演算増幅器９６の負相入力に一端９９ａを接続した第２のコンデンサ９９の他端９９ｂと演算増幅器９６の出力との間に接続された第５のスイッチ要素、１００は第３の入力端子１０１と第２のコンデンサ９９の他端９９ｂとの間に接続された第６のスイッチ要素、１０２は演算増幅器９６の負相入力と出力との間に接続された第７のスイッチ要素である。なお、１０３は演算増幅器９６の出力に接続する出力端子である。
【００３８】
第１実施例との相違は、第１のコンデンサ９２の両端９２ａ、９２ｂとグランド間にスイッチ要素１０４、１０５を接続した点、演算増幅器９６の正相入力をグランド間に接続した点にある。
このような構成において、各スイッチ要素のオンオフを制御する信号φ１ 、φ１ バー、φ２ 、φ３ 、φ４ 、φ５ のタイミングを図７のように設定すると共に、φ１ ＝Ｈレベルのときの、第１のコンデンサ７２と第２のコンデンサ７８に加わる電圧を、Ｖ１ （−１／２）、Ｖ２ （−１／２）とし、φ１ バー＝Ｈレベルのときの、第１のコンデンサ７２と第２のコンデンサ７８に加わる電圧を、Ｖ１ （１／２）、Ｖ２ （１／２）とすると、次の電荷保存則が成立する。
【００３９】
Ｃ１ ×Ｖ１ （−１／２）＋Ｃ２ ×Ｖ２ （−１／２）
＝Ｃ１ ×Ｖ１ （１／２）＋Ｃ２ ×Ｖ２ （１／２）
ここに、
Ｖ２ （−１／２）＝Ｖｉｎ
Ｖ１ （１／２）＝Ｖ２ （１／２）＝Ｖｏｕｔ
であり、Ｃ１ ＝Ｃ２ ＝Ｃとすると、
Ｖｏｕｔ ＝１／２｛Ｖｉｎ＋Ｖ１ （−１／２）｝
となる。
【００４０】
次表５は、φ１ ＝Ｈレベルのときのφ２ 〜φ５ の各状態とそれに対応するＶ１ （−１／２）の相関表である。
以下余白
表５より、
タイミングＴ２１ 終了時の出力電圧Ｖｏｕｔ は、
Ｖｏｕｔ ＝１／２（Ｖｉｎ−Ｖｒｅｆ ）
タイミングＴ２２ 終了時の出力電圧Ｖｏｕｔ は、
Ｖｏｕｔ ＝１／２（Ｖｉｎ）
タイミングＴ２３ 終了時の出力電圧Ｖｏｕｔ は、
Ｖｏｕｔ ＝１／２（Ｖｉｎ＋Ｖｒｅｆ ）
となり、１個少ないコンデンサ（第１及び第２のコンデンサ７２、７８）で、従来例と同様な回路動作を得ることができる。
【００４１】
なお、第４実施例の構成を図８のように変形してもよい。すなわち、第１の入力端子２００と第２の入力端子２０１とを設け、第１の入力端子２００にＶｉｎを与えると共に、第２の入力端子２０１ｂにＶｒｅｆ を与え、さらに、第２のコンデンサ９９の他端９９ｂとグランド間にスイッチ要素２０２を接続し、各スイッチ要素のオンオフタイミングを図７に従って制御してもよい。
【００４２】
【発明の効果】
本発明によれば、コンデンサの数を（従来例よりも１個少ない）２個にすることができる。したがって、１個分の面積を削減できると共に、２個の容量値の合わせ込みは３個よりも容易であるから、容量値を正確に一致させることができ、変換精度を向上できる、という従来例にはない有利な効果が得られる。
【図面の簡単な説明】
【図１】第１実施例の構成図である。
【図２】第１実施例のタイミング図である。
【図３】第２実施例の構成図である。
【図４】第３実施例の構成図である。
【図５】第３実施例のタイミング図である。
【図６】第４実施例の構成図である。
【図７】第４実施例のタイミング図である。
【図８】第４実施例の他の構成図である。
【図９】循環型ディジタル・アナログ変換器の概略ブロック図である。
【図１０】循環型Ｄ／Ａ変換回路及びサンプル・ホールド回路を含む概念構成図である。
【図１１】図１０のタイミング図である。
【図１２】従来例の構成図である。
【図１３】従来例のタイミング図である。
【符号の説明】
３０：第１のスイッチ要素
３１：第１の入力端子
３２：第１のコンデンサ
３３：第２のスイッチ要素
３４：第２の入力端子
３５：第３のスイッチ要素
３６：演算増幅器
３７：第４のスイッチ要素
３８：第５のスイッチ要素
３９：第２のコンデンサ
４０：第６のスイッチ要素
４１：第３の入力端子
４２：第７のスイッチ要素
５０：第１のスイッチ要素
５１：第１の入力端子
５２：第１のコンデンサ
５３：第２のスイッチ要素
５４：第２の入力端子
５５：第３のスイッチ要素
５６：演算増幅器
５７：第４のスイッチ要素
５８：第２のコンデンサ
５９：第７のスイッチ要素
７０：第１のスイッチ要素
７１：第１の入力端子
７２：第１のコンデンサ
７３：第２のスイッチ要素
７４：第２の入力端子
７５：第３のスイッチ要素
７６：演算増幅器
７７：第４のスイッチ要素
７８：第２のコンデンサ
７９：第７のスイッチ要素
９０：第１のスイッチ要素
９１：第１の入力端子（兼第２の入力端子）
９２：第１のコンデンサ
９３：第２のスイッチ要素
９５：第３のスイッチ要素
９６：演算増幅器
９７：第４のスイッチ要素
９８：第５のスイッチ要素
９９：第２のコンデンサ
１００：第６のスイッチ要素
１０２：第７のスイッチ要素
２００：第１の入力端子
２０１：第２の入力端子
【発明の属する技術分野】
本発明は、スイッチトキャパシタ演算回路に関し、特に、ディジタル入力信号の各桁に対応する三値の内部コードをディジタル・アナログ変換（以下「Ｄ／Ａ変換」）する、循環型Ｄ／Ａ変換器に用いて好適なスイッチトキャパシタ演算回路に関する。
【０００２】
【背景技術】
図９は循環型Ｄ／Ａ変換器の概略ブロック図である。変換制御回路１は、Ｄ０ 〜Ｄｎ までのｎ＋１ビットのディジタル入力信号の各桁に対応した内部コードＣＴ０ 〜ＣＴｍ ………各ビットは「＋１」、「０」又は「−１」のいずれかの値をとる。………を発生するもの、循環型Ｄ／Ａ変換回路２は、内部コードＣＴ０ 〜ＣＴｍ やリファレンス電圧Ｖｒｅｆ 等に従って所定の演算処理を実行するもの、サンプル・ホールド回路３は、同演算処理の結果を所定時間サンプリングするとともに、同演算処理の終了後にそのサンプリング値をホールドしアナログ電圧Ｖｏｕｔ として出力するものである。なお、ＣＫはシステムクロック信号、ＳＴＣは変換動作の開始を指定する外部制御信号、φ０ は、サンリング期間とホールドタイミングを決定する信号である。
【０００３】
図１０は循環型Ｄ／Ａ変換回路２及びサンプル・ホールド回路３を含む概念構成図であり、循環型Ｄ／Ａ変換回路２は、信号ＳＴＣがＨレベルのときに図示の接点状態となるスイッチ要素２ａと、入・出力をたすき掛けに接続した同一構成の二つのブロック部（スイッチトキャパシタ演算回路）２ｂ、２ｃとを有している。ブロック部２ｂ、２ｃのアナログ出力電圧Ｖｏｕｔ Ａ／Ｂ（Ｖｏｕｔ Ａ又はＶｏｕｔ Ｂ）は、次式▲１▼によって表すことができる。
【０００４】
Ｖｏｕｔ Ａ／Ｂ＝１／２（ＶｉｎＡ／Ｂ＋Ａｉ×Ｖｒｅｆ ） ………▲１▼
ここに、Ａｉは＋１，０，−１の三値信号である。
図１１はディジタル入力信号を４ビット（すなわちＤ０ 〜Ｄ３ ）としたときの、信号ＳＴＣ、ＣＫ及びφ０ のタイミングである。図１１において、ＢＬＯＣＫ＿Ａ（Ｓ／Ｈ）及びＢＬＯＣＫ＿Ｂ（Ｓ／Ｈ）は、それぞれ上側のブロック２ｂと下側のブロック２ｃの動作状態を表している。Ｌレベルがサンプリング期間、Ｈレベルがホールド期間である。サンプリング期間のＡ１、Ａ２、Ａ３は、その時点における上式▲１▼のＡｉの値を表している。
【０００５】
今、信号ＳＴＣをＨレベル（１ＣＫ分）にし、データ（Ｄ０ ，Ｄ１ ，Ｄ２ ，Ｄ３ ）＝（０，１，０，０）を入力すると、このデータは、変換制御回路１により、入力信号に対応した三値信号（Ａ１，Ａ２，Ａ３）＝（＋１，−１，０）に変換され、ＣＴ０ 〜ＣＴｍ として二つのブロック部２ｂ、２ｃにシリアルで送られる。
【０００６】
スイッチ要素２ａは、ＳＴＣ＝Ｈレベルで図示の状態、ＳＴＣ＝Ｌレベルで逆の状態になるように動作する。これにより、変換動作開始後の最初のＣＫでＶｉｎＡ＝０Ｖ（グランド電位）となり、以降は、Ｖｏｕｔ Ａ→ＶｉｎＢ、Ｖｏｕｔ Ｂ→ＶｉｎＡというように、二つのブロック部２ｂ、２ｃの間で入出力が循環する。ｎ＝３の場合には、ＣＫの４周期までφ０ はＬレベルであり、この間、サンプル・ホールド回路３はＶｏｕｔ Ａをサンプリングし続け、φ０ がＨレベルとなった時点で、その値をホールドし、次式▲２▼に示すアナログ電圧Ｖｏｕｔ として出力する。
【０００７】
【数１】
ここで、係数Ａ１、Ａ２、Ａ３に、実値（＋１，０，−１）を代入すると、
【０００９】
【数２】
となり、結局、Ｖｏｕｔ は２／８Ｖｒｅｆ になる。
【００１１】
【従来の技術】
図１２はブロック部（スイッチトキャパシタ演算回路）２ｂ、２ｃの構成図である。この図において、１０〜１６はｎチャネルＭＯＳトランジスタを用いた第１〜第７のスイッチ要素、１７〜１９は第１〜第３のコンデンサ、２０はオペアンプ等の演算増幅器である。なお、Ｃ１ 〜Ｃ３ は第１〜第３のコンデンサ１７〜１９の各容量値、φ１ 、φ１ バー、φ２ 及びφ２ バーは、第１〜第７のスイッチ要素１０〜１６のオンオフ制御信号（Ｈレベルでオン）である。
【００１２】
今、φ１ ＝Ｈレベルのときの第１〜第３のコンデンサ１７〜１９の印加電圧を、Ｖ１ （−１／２）、Ｖ２ （−１／２）、Ｖ３ （−１／２）とし、φ１ バー＝Ｈレベルのときの同電圧を、Ｖ１ （１／２）、Ｖ２ （１／２）、Ｖ３ （１／２）とし、図１３に示すタイミングチャートを考えると、φ１ のＨレベル期間からφ１ バーのＨレベル期間への過渡動作において、次の電荷保存則が成立する。
【００１３】
Ｃ１ ×Ｖ１ （−１／２）
＋Ｃ２ ×Ｖ２ （−１／２）
＋Ｃ３ ×Ｖ３ （−１／２）
＝Ｃ１ ×Ｖ１ （１／２）
＋Ｃ２ ×Ｖ２ （１／２）
＋Ｃ３ ×Ｖ３ （１／２）
ここに、図１２では、
Ｖ２ （−１／２）＝０
Ｖ３ （−１／２）＝ＶｉｎＡ／Ｂ
Ｖ２ （１／２）＝Ｖ３ （１／２）＝Ｖｏｕｔ Ａ／Ｂ
であり、
【００１４】
【数３】
Ｃ１ ＝Ｃ２ ＝Ｃ３
とすると、
Ｖｏｕｔ Ａ／Ｂ
＝１／２｛ＶｉｎＡ／Ｂ＋Ｖ１ （−１／２）−Ｖ１ （１／２）｝
となり、
φ２ ＝Ｈレベルのとき、Ｖ１ ＝Ｖｒｅｆ 、
φ２ バー＝Ｈレベルのとき、Ｖ１ ＝０
となるから、
タイミングＴ１ 終了時点でのＶｏｕｔ Ａ／Ｂは、
１／２（ＶｉｎＡ／Ｂ＋Ｖｒｅｆ ）
タイミングＴ２ 終了時点でのＶｏｕｔ Ａ／Ｂは、
１／２（ＶｉｎＡ／Ｂ）
タイミングＴ３ 終了時点でのＶｏｕｔ Ａ／Ｂは、
１／２（ＶｉｎＡ／Ｂ−Ｖｒｅｆ ）
となる。
【００１６】
【発明が解決しようとする課題】
しかしながら、かかる従来のスイッチトキャパシタ演算回路にあっては、３個のコンデンサ１７〜１９が必要で、この３個のコンデンサによる占有面積………１個の容量値を１６ＰＦとするとおよそ３０，０００μｍ２ ×３個となり、しかもこれが２ブロック分必要………が相当に大きくなるという問題点がある。また、意図した回路動作を得るには、すべての容量値を正確に一致（Ｃ１ ＝Ｃ２ ＝Ｃ３ ）させなければならないが、製造誤差を考慮すると完全な一致は困難で、変換精度を充分に高めることができないという問題点があった。
【００１７】
そこで、本発明は、コンデンサの数を減らすことができ、専有面積の問題と変換精度の問題を一挙に解決できる有用な技術の提供を目的とする。
【００１８】
【課題を解決するための手段】
請求項１記載の発明は、第１の入力端子と第１のコンデンサの一端との間をオンオフする第１のスイッチ要素と、第２の入力端子と前記第１のコンデンサの他端との間をオンオフする第２のスイッチ要素と、演算増幅器の負相入力と前記第１のコンデンサの他端との間をオンオフする第３のスイッチ要素と、前記演算増幅器の出力と前記第１のコンデンサの一端との間をオンオフする第４のスイッチ要素と、前記演算増幅器の負相入力に一端を接続した第２のコンデンサの他端と前記演算増幅器の出力との間をオンオフする第５のスイッチ要素と、第３の入力端子と前記第２のコンデンサの他端との間をオンオフする第６のスイッチ要素と、前記演算増幅器の負相入力と出力との間をオンオフする第７のスイッチ要素と、を備えたことを特徴とする。
【００１９】
このような構成において、第１〜７のスイッチ要素のオンオフを適切に制御すると共に、第１のスイッチ要素、第２のスイッチ要素、第６のスイッチ要素及び第７のスイッチ要素がオンのときの、第１のコンデンサと第２のコンデンサに加わる電圧を、Ｖ１ （−１／２）、Ｖ２ （−１／２）とし、残りのスイッチ要素（第３のスイッチ要素、第４のスイッチ要素及び第５のスイッチ要素）がオンのときの、第１のコンデンサと第２のコンデンサに加わる電圧を、Ｖ１ （１／２）、Ｖ２ （１／２）とすると、従来例（図１２参照）よりも１個少ないコンデンサ（第１及び第２のコンデンサ）でも、従来例と同様な動作が得られ、専有面積の問題と変換精度の問題を一挙に解決できる。
【００２０】
又は、請求項２記載の発明は、第１の入力端子と第１のコンデンサの一端との間をオンオフする第１のスイッチ要素と、第２の入力端子と前記第１のコンデンサの他端との間をオンオフする第２のスイッチ要素と、演算増幅器の負相入力と前記第１のコンデンサの他端との間をオンオフする第３のスイッチ要素と、前記演算増幅器の出力と前記第１のコンデンサの一端との間をオンオフする第４のスイッチ要素と、前記演算増幅器の負相入力と出力との間に接続された第２のコンデンサと、前記演算増幅器の負相入力と出力との間をオンオフする第７のスイッチ要素と、を備えたことを特徴とする。
【００２１】
この構成は、請求項１記載の発明における第３の入力端子の電圧を、第４の入力端子の電圧と共通化して用いる場合に適用できる。請求項１記載の発明における第５のスイッチ要素、第６のスイッチ要素及び第３の入力端子が不要となり、構成の簡素化が図られる。
【００２２】
【発明の実施の形態】
以下、本発明の実施例を図面に基づいて説明する。
図１は本発明に係るスイッチトキャパシタ演算回路の第１実施例を示す図である。３０は第１の入力端子３１と第１のコンデンサ３２の一端３２ａとの間に接続された第１のスイッチ要素、３３は第２の入力端子３４と第１のコンデンサ３２の他端３２ｂとの間に接続された第２のスイッチ要素、３５は演算増幅器３６の負相入力（−入力）と第１のコンデンサ３２の他端３２ｂとの間に接続された第３のスイッチ要素、３７は演算増幅器３６の出力と第１のコンデンサ３２の一端３２ａとの間に接続された第４のスイッチ要素、３８は演算増幅器３６の負相入力に一端３９ａを接続した第２のコンデンサ３９の他端３９ｂと演算増幅器３６の出力との間に接続された第５のスイッチ要素、４０は第３の入力端子４１と第２のコンデンサ３９の他端３９ｂとの間に接続された第６のスイッチ要素、４２は演算増幅器３６の負相入力と出力との間に接続された第７のスイッチ要素である。これらすべてのスイッチ要素（第１〜第７のスイッチ要素３０、３３、３５、３７、３８、４０及び４２）は、ｎチャネルＭＯＳトランジスタで構成されており、各ゲートに加えられたタイミング信号φ１ （及びその反転信号φ１ バー）がＨレベルのときにオンするようになっている。なお、４３は演算増幅器３６の正相入力（＋入力）に接続する第４の入力端子、４４は演算増幅器３６の出力に接続する出力端子である。
【００２３】
このような構成において、信号φ１ 、φ１ バーのタイミングを図２のように設定すると共に、φ１ ＝Ｈレベルのときの、第１のコンデンサ３２と第２のコンデンサ３９に加わる電圧を、Ｖ１ （−１／２）、Ｖ２ （−１／２）とし、φ１ バー＝Ｈレベルのときの、第１のコンデンサ３２と第２のコンデンサ３９に加わる電圧を、Ｖ１ （１／２）、Ｖ２ （１／２）とすると、次の電荷保存則が成立する。
【００２４】
Ｃ１ ×Ｖ１ （−１／２）＋Ｃ２ ×Ｖ１ （−１／２）
＝Ｃ１ ×Ｖ１ （１／２）＋Ｃ２ ×Ｖ２ （１／２）
ここに、
Ｖ１ （−１／２）＝ＶＢ −ＶＡ
Ｖ２ （−１／２）＝ＶＤ −ＶＣ
Ｖ１ （１／２）＝Ｖ２ （１／２）＝Ｖｏｕｔ −ＶＣ
であり、出力電圧Ｖｏｕｔ は、次式▲５▼で表すことができる。
【００２５】
【数４】
したがって、Ｃ１ ＝Ｃ２ ＝Ｃとすると、
Ｖｏｕｔ ＝１／２（−ＶＡ ＋ＶＢ ＋ＶＣ ＋ＶＤ ）
但し、ＶＡ ：第２の入力端子３４の電圧
ＶＢ ：第１の入力端子３１の電圧
ＶＣ ：第４の入力端子４３の電圧
ＶＤ ：第３の入力端子４１の電圧
となるから、例えば、
（ＶＡ ，ＶＢ ，ＶＣ ，ＶＤ ）＝（０，Ｖｒｅｆ ，０，Ｖｉｎ）
但し、Ｖｒｅｆ ：リファレンス電圧
Ｖｉｎ：入力電圧
とすると、
Ｖｏｕｔ ＝１／２（Ｖｉｎ＋Ｖｒｅｆ ）
また、
（ＶＡ ，ＶＢ ，ＶＣ ，ＶＤ ）＝（０，０，０，Ｖｉｎ）
とすると、
Ｖｏｕｔ ＝１／２Ｖｉｎ
また、
（ＶＡ ，ＶＢ ，ＶＣ ，ＶＤ ）＝（Ｖｒｅｆ ，０，０，Ｖｉｎ）
とすると、
Ｖｏｕｔ ＝１／２（Ｖｉｎ−Ｖｒｅｆ ）
となる。したがって、本実施例の回路は、次表１に示す入・出力条件に従って動作し、
【００２７】
なお、多入力の演算回路を構成する場合は、Ａ部とＢ部を所要数ずつ組み合せて使用する。Ａ部は、便宜的に示す端子Ａ１ 、Ａ２ を用いて並列に接続し、Ｂ部は、便宜的に示す端子Ｂ１Ｕ、Ｂ２Ｕ、Ｂ１Ｄ、Ｂ２Ｄを用いて直列に接続する。例えば、Ａ部×ｍ個、Ｂ部×ｎ個の場合には、端子Ａ１ 、Ａ２ を共通にして図面の表裏方向にｍ個のＡ部が並び、そのＡ部の下（図面の下）にｎ個のＢ部が並ぶ。１個目のＢ部の端子Ｂ１Ｕ、Ｂ２ＵをＡ部の端子Ａ１ 、Ａ２ に接続すると共に、その１個目のＢ部の端子Ｂ１Ｄ、Ｂ２Ｄを２個目のＢ部の端子Ｂ１Ｕ、Ｂ２Ｕに接続し、……、ｎ個目のＢ部の端子Ｂ１Ｄ、Ｂ２Ｄを演算増幅器３６の負相入力及び出力に接続する。この例の場合、ＶＡ 及びＶＢ がｍ個（ＶＡ１〜ＶＡｍ、ＶＢ１〜ＶＢｍ）、ＶＤ がｎ個（ＶＤ１〜ＶＤｎ）となり、次式に示すように、多入力対応の出力電圧Ｖｏｕｔ を得ることができる。但し、ｉは１〜ｍ、ｊは１〜ｎである。
【００２８】
５０は第１の入力端子５１と第１のコンデンサ５２の一端５２ａとの間に接続された第１のスイッチ要素、５３は第２の入力端子５４と第１のコンデンサ５２の他端５２ｂとの間に接続された第２のスイッチ要素、５５は演算増幅器５６の負相入力（−入力）と第１のコンデンサ５２の他端５２ｂとの間に接続された第３のスイッチ要素、５７は演算増幅器５６の出力と第１のコンデンサ５２の一端５２ａとの間に接続された第４のスイッチ要素、５８は演算増幅器５６の負相入力と出力との間に接続された第２のコンデンサ、５９は演算増幅器５６の負相入力と出力との間に接続された第７のスイッチ要素である。これらすべてのスイッチ要素（第１のスイッチ要素５０、第２のスイッチ要素５３、第３のスイッチ要素５５、第４のスイッチ要素５７及び第７のスイッチ要素５９）は、ｎチャネルＭＯＳトランジスタで構成されており、各ゲートに加えられたタイミング信号φ１ （及びその反転信号φ１ バー）がＨレベルのときにオンするようになっている。なお、６０は演算増幅器５６の正相入力（＋入力）に接続する第４の入力端子、６１は演算増幅器５６の出力に接続する出力端子である。
【００２９】
このような構成において、信号φ１ 、φ１ バーのタイミングを図２のように設定すると共に、φ１ ＝Ｈレベルのときの、第１のコンデンサ５２と第２のコンデンサ５８に加わる電圧を、Ｖ１ （−１／２）、Ｖ２ （−１／２）とし、φ１ バー＝Ｈレベルのときの、第１のコンデンサ５２と第２のコンデンサ５８に加わる電圧を、Ｖ１ （１／２）、Ｖ２ （１／２）とすると、次の電荷保存則が成立する。
【００３０】
Ｃ１ ×Ｖ１ （−１／２）＋Ｃ２ ×Ｖ１ （−１／２）
＝Ｃ１ ×Ｖ１ （１／２）＋Ｃ２ ×Ｖ２ （１／２）
ここに、
Ｖ１ （−１／２）＝ＶＢ −ＶＡ
Ｖ２ （−１／２）＝０
Ｖ１ （１／２）＝Ｖ２ （１／２）＝Ｖｏｕｔ −ＶＣ
ゆえに、
Ｃ１ ×（ＶＢ −ＶＡ ）＝（Ｃ１ ＋Ｃ２ ）×（Ｖｏｕｔ −ＶＣ ）
Ｖｏｕｔ ＝｛Ｃ１ ／（Ｃ１ ＋Ｃ２ ）｝×（ＶＢ −ＶＡ ）＋ＶＣ
となり、
Ｃ１ ＝Ｃ２ ＝Ｃ
とすると、
（ＶＡ ，ＶＢ ，ＶＣ ）＝（Ｖｒｅｆ ，Ｖｉｎ，Ｖｒｅｆ ）
とすると、
Ｖｏｕｔ ＝１／２（Ｖｉｎ＋Ｖｒｅｆ ）
となり、
（ＶＡ ，ＶＢ ，ＶＣ ）＝（０，Ｖｉｎ，０）
とすると、
Ｖｏｕｔ ＝１／２（Ｖｉｎ）
となり、
（ＶＡ ，ＶＢ ，ＶＣ ）＝（Ｖｒｅｆ ，Ｖｉｎ，０）
とすると、
Ｖｏｕｔ ＝１／２（Ｖｉｎ−Ｖｒｅｆ ）
となり、結局、次表２に示すような入・出力条件が得られる。
以下余白
【００３１】
【００３２】
【００３３】
第２実施例との相違は、第１のコンデンサ７２の他端７２ｂとグランド間にスイッチ要素８１を接続した点、演算増幅器７６の正相入力と第２の入力端子７４との間にスイッチ要素８２を接続した点、及び、演算増幅器７６の正相入力とグランド間にスイッチ要素８３を接続した点にある。
このような構成において、各スイッチ要素のオンオフを制御する信号φ１ 、φ１ バー、φ２ 、φ３ 、φ４ 、φ５ のタイミングを図５のように設定すると共に、φ１ ＝Ｈレベルのときの、第１のコンデンサ７２と第２のコンデンサ７８に加わる電圧を、Ｖ１ （−１／２）、Ｖ２ （−１／２）とし、φ１ バー＝Ｈレベルのときの、第１のコンデンサ７２と第２のコンデンサ７８に加わる電圧を、Ｖ１ （１／２）、Ｖ２ （１／２）とすると、次の電荷保存則が成立する。
【００３４】
Ｃ１ ×Ｖ１ （−１／２）＋Ｃ２ ×Ｖ２ （−１／２）
＝Ｃ１ ×Ｖ１ （１／２）＋Ｃ２ ×Ｖ２ （１／２）
ここに、
Ｖ２ （−１／２）＝０
であり、
Ｃ１ ＝Ｃ２ ＝Ｃ
とすると、
Ｖ１ （−１／２）＝Ｖ１ （１／２）＋Ｖ２ （１／２）
となる。
【００３５】
次表３は、φ１ ＝Ｈレベルのときのφ２ 〜φ５ の各状態とそれに対応するＶ１ （−１／２）の相関表である。
【００３６】
タイミングＴ１１ 終了時の出力電圧Ｖｏｕｔ は、
Ｖｏｕｔ ＝１／２（Ｖｉｎ−Ｖｒｅｆ ）
タイミングＴ１２ 終了時の出力電圧Ｖｏｕｔ は、
Ｖｏｕｔ ＝１／２（Ｖｉｎ）
タイミングＴ１３ 終了時の出力電圧Ｖｏｕｔ は、
Ｖｏｕｔ ＝１／２（Ｖｉｎ＋Ｖｒｅｆ ）
となり、１個少ないコンデンサ（第１及び第２のコンデンサ７２、７８）で、従来例と同様な回路動作を得ることができる。
【００３７】
図６は本発明に係るスイッチトキャパシタ演算回路の第４実施例を示す図であり、第１実施例の具体例である。９０は第１の入力端子９１と第１のコンデンサ９２の一端９２ａとの間に接続された第１のスイッチ要素、９３は第１の入力端子９１（第２の入力端子を兼ねる）と第１のコンデンサ９２の他端９２ｂとの間に接続された第２のスイッチ要素、９５は演算増幅器９６の負相入力（−入力）と第１のコンデンサ９２の他端９２ｂとの間に接続された第３のスイッチ要素、９７は演算増幅器９６の出力と第１のコンデンサ９２の一端９２ａとの間に接続された第４のスイッチ要素、９８は演算増幅器９６の負相入力に一端９９ａを接続した第２のコンデンサ９９の他端９９ｂと演算増幅器９６の出力との間に接続された第５のスイッチ要素、１００は第３の入力端子１０１と第２のコンデンサ９９の他端９９ｂとの間に接続された第６のスイッチ要素、１０２は演算増幅器９６の負相入力と出力との間に接続された第７のスイッチ要素である。なお、１０３は演算増幅器９６の出力に接続する出力端子である。
【００３８】
第１実施例との相違は、第１のコンデンサ９２の両端９２ａ、９２ｂとグランド間にスイッチ要素１０４、１０５を接続した点、演算増幅器９６の正相入力をグランド間に接続した点にある。
このような構成において、各スイッチ要素のオンオフを制御する信号φ１ 、φ１ バー、φ２ 、φ３ 、φ４ 、φ５ のタイミングを図７のように設定すると共に、φ１ ＝Ｈレベルのときの、第１のコンデンサ７２と第２のコンデンサ７８に加わる電圧を、Ｖ１ （−１／２）、Ｖ２ （−１／２）とし、φ１ バー＝Ｈレベルのときの、第１のコンデンサ７２と第２のコンデンサ７８に加わる電圧を、Ｖ１ （１／２）、Ｖ２ （１／２）とすると、次の電荷保存則が成立する。
【００３９】
Ｃ１ ×Ｖ１ （−１／２）＋Ｃ２ ×Ｖ２ （−１／２）
＝Ｃ１ ×Ｖ１ （１／２）＋Ｃ２ ×Ｖ２ （１／２）
ここに、
Ｖ２ （−１／２）＝Ｖｉｎ
Ｖ１ （１／２）＝Ｖ２ （１／２）＝Ｖｏｕｔ
であり、Ｃ１ ＝Ｃ２ ＝Ｃとすると、
Ｖｏｕｔ ＝１／２｛Ｖｉｎ＋Ｖ１ （−１／２）｝
となる。
【００４０】
次表５は、φ１ ＝Ｈレベルのときのφ２ 〜φ５ の各状態とそれに対応するＶ１ （−１／２）の相関表である。
以下余白
タイミングＴ２１ 終了時の出力電圧Ｖｏｕｔ は、
Ｖｏｕｔ ＝１／２（Ｖｉｎ−Ｖｒｅｆ ）
タイミングＴ２２ 終了時の出力電圧Ｖｏｕｔ は、
Ｖｏｕｔ ＝１／２（Ｖｉｎ）
タイミングＴ２３ 終了時の出力電圧Ｖｏｕｔ は、
Ｖｏｕｔ ＝１／２（Ｖｉｎ＋Ｖｒｅｆ ）
となり、１個少ないコンデンサ（第１及び第２のコンデンサ７２、７８）で、従来例と同様な回路動作を得ることができる。
【００４１】
なお、第４実施例の構成を図８のように変形してもよい。すなわち、第１の入力端子２００と第２の入力端子２０１とを設け、第１の入力端子２００にＶｉｎを与えると共に、第２の入力端子２０１ｂにＶｒｅｆ を与え、さらに、第２のコンデンサ９９の他端９９ｂとグランド間にスイッチ要素２０２を接続し、各スイッチ要素のオンオフタイミングを図７に従って制御してもよい。
【００４２】
【発明の効果】
本発明によれば、コンデンサの数を（従来例よりも１個少ない）２個にすることができる。したがって、１個分の面積を削減できると共に、２個の容量値の合わせ込みは３個よりも容易であるから、容量値を正確に一致させることができ、変換精度を向上できる、という従来例にはない有利な効果が得られる。
【図面の簡単な説明】
【図１】第１実施例の構成図である。
【図２】第１実施例のタイミング図である。
【図３】第２実施例の構成図である。
【図４】第３実施例の構成図である。
【図５】第３実施例のタイミング図である。
【図６】第４実施例の構成図である。
【図７】第４実施例のタイミング図である。
【図８】第４実施例の他の構成図である。
【図９】循環型ディジタル・アナログ変換器の概略ブロック図である。
【図１０】循環型Ｄ／Ａ変換回路及びサンプル・ホールド回路を含む概念構成図である。
【図１１】図１０のタイミング図である。
【図１２】従来例の構成図である。
【図１３】従来例のタイミング図である。
【符号の説明】
３０：第１のスイッチ要素
３１：第１の入力端子
３２：第１のコンデンサ
３３：第２のスイッチ要素
３４：第２の入力端子
３５：第３のスイッチ要素
３６：演算増幅器
３７：第４のスイッチ要素
３８：第５のスイッチ要素
３９：第２のコンデンサ
４０：第６のスイッチ要素
４１：第３の入力端子
４２：第７のスイッチ要素
５０：第１のスイッチ要素
５１：第１の入力端子
５２：第１のコンデンサ
５３：第２のスイッチ要素
５４：第２の入力端子
５５：第３のスイッチ要素
５６：演算増幅器
５７：第４のスイッチ要素
５８：第２のコンデンサ
５９：第７のスイッチ要素
７０：第１のスイッチ要素
７１：第１の入力端子
７２：第１のコンデンサ
７３：第２のスイッチ要素
７４：第２の入力端子
７５：第３のスイッチ要素
７６：演算増幅器
７７：第４のスイッチ要素
７８：第２のコンデンサ
７９：第７のスイッチ要素
９０：第１のスイッチ要素
９１：第１の入力端子（兼第２の入力端子）
９２：第１のコンデンサ
９３：第２のスイッチ要素
９５：第３のスイッチ要素
９６：演算増幅器
９７：第４のスイッチ要素
９８：第５のスイッチ要素
９９：第２のコンデンサ
１００：第６のスイッチ要素
１０２：第７のスイッチ要素
２００：第１の入力端子
２０１：第２の入力端子
Claims (2)
- 第１の入力端子と第１のコンデンサの一端との間をオンオフする第１のスイッチ要素と、
第２の入力端子と前記第１のコンデンサの他端との間をオンオフする第２のスイッチ要素と、
演算増幅器の負相入力と前記第１のコンデンサの他端との間をオンオフする第３のスイッチ要素と、
前記演算増幅器の出力と前記第１のコンデンサの一端との間をオンオフする第４のスイッチ要素と、
前記演算増幅器の負相入力に一端を接続した第２のコンデンサの他端と前記演算増幅器の出力との間をオンオフする第５のスイッチ要素と、
第３の入力端子と前記第２のコンデンサの他端との間をオンオフする第６のスイッチ要素と、
前記演算増幅器の負相入力と出力との間をオンオフする第７のスイッチ要素と、
を備えたことを特徴とするスイッチトキャパシタ演算回路。 - 第１の入力端子と第１のコンデンサの一端との間をオンオフする第１のスイッチ要素と、
第２の入力端子と前記第１のコンデンサの他端との間をオンオフする第２のスイッチ要素と、
演算増幅器の負相入力と前記第１のコンデンサの他端との間をオンオフする第３のスイッチ要素と、
前記演算増幅器の出力と前記第１のコンデンサの一端との間をオンオフする第４のスイッチ要素と、
前記演算増幅器の負相入力と出力との間に接続された第２のコンデンサと、
前記演算増幅器の負相入力と出力との間をオンオフする第７のスイッチ要素と、
を備えたことを特徴とするスイッチトキャパシタ演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25730895A JP3630796B2 (ja) | 1995-10-04 | 1995-10-04 | スイッチトキャパシタ演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25730895A JP3630796B2 (ja) | 1995-10-04 | 1995-10-04 | スイッチトキャパシタ演算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09102731A JPH09102731A (ja) | 1997-04-15 |
| JP3630796B2 true JP3630796B2 (ja) | 2005-03-23 |
Family
ID=17304560
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25730895A Expired - Lifetime JP3630796B2 (ja) | 1995-10-04 | 1995-10-04 | スイッチトキャパシタ演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3630796B2 (ja) |
-
1995
- 1995-10-04 JP JP25730895A patent/JP3630796B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09102731A (ja) | 1997-04-15 |
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