JPS6345918A - 基準電圧回路 - Google Patents
基準電圧回路Info
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- JPS6345918A JPS6345918A JP18790286A JP18790286A JPS6345918A JP S6345918 A JPS6345918 A JP S6345918A JP 18790286 A JP18790286 A JP 18790286A JP 18790286 A JP18790286 A JP 18790286A JP S6345918 A JPS6345918 A JP S6345918A
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- reference voltage
- switches
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- switch
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- 239000003990 capacitor Substances 0.000 claims abstract description 16
- 230000001360 synchronised effect Effects 0.000 claims description 2
- 230000010354 integration Effects 0.000 abstract description 7
- 238000005070 sampling Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- OOYGSFOGFJDDHP-KMCOLRRFSA-N kanamycin A sulfate Chemical group OS(O)(=O)=O.O[C@@H]1[C@@H](O)[C@H](O)[C@@H](CN)O[C@@H]1O[C@H]1[C@H](O)[C@@H](O[C@@H]2[C@@H]([C@@H](N)[C@H](O)[C@@H](CO)O2)O)[C@H](N)C[C@@H]1N OOYGSFOGFJDDHP-KMCOLRRFSA-N 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、 A/を変換器やD/A変換器に必要な基準
電圧を発生する基準電圧回路に関し、特に、正負両極性
の基準電圧を発生する基準電圧回路に関する。
電圧を発生する基準電圧回路に関し、特に、正負両極性
の基準電圧を発生する基準電圧回路に関する。
従来、この種の基準電圧回路としては、第3図に示すよ
うな回路がある。本回路は、基準電圧発生源1から基準
電圧vr8fを発生し、これを緩衝増幅器10及び反転
増幅器19に入力し、絶対値は等しいが互いに極性の異
なる2つの基準電圧”ref(+)及び■ref(−)
をそれぞれ出力端子11及び20から取り出し、これら
をめ変換器(又はD/A変換器)21に供給する回路で
ある。
うな回路がある。本回路は、基準電圧発生源1から基準
電圧vr8fを発生し、これを緩衝増幅器10及び反転
増幅器19に入力し、絶対値は等しいが互いに極性の異
なる2つの基準電圧”ref(+)及び■ref(−)
をそれぞれ出力端子11及び20から取り出し、これら
をめ変換器(又はD/A変換器)21に供給する回路で
ある。
演算増幅器は通常オフセット電圧を持っており。
特に本回路を集積化した場合には、このオフセット電圧
は演算増幅器により、異なり、数mVから数10 mV
の範囲にバラツキを持つ。今、第3図の回路において、
それぞれの演算増幅器の入力換算オフセット電圧を、そ
れぞれV。3.及びV。82とすると、2つの基準電圧
■r8f(ト)及び■ref←)はそれぞれ。
は演算増幅器により、異なり、数mVから数10 mV
の範囲にバラツキを持つ。今、第3図の回路において、
それぞれの演算増幅器の入力換算オフセット電圧を、そ
れぞれV。3.及びV。82とすると、2つの基準電圧
■r8f(ト)及び■ref←)はそれぞれ。
と表わされ、2つの基準電圧が所望の電圧値に対して誤
差を持ち、更に正負の基準電圧にも非対称性が生ずるこ
とになる。
差を持ち、更に正負の基準電圧にも非対称性が生ずるこ
とになる。
したがって2本回路の場合、上述の理由により。
め変換器又はD/A変換器の出力の絶対利得が誤差を持
ち、正負の非対称歪を持つという欠点がある。
ち、正負の非対称歪を持つという欠点がある。
本発明の目的は、 Act)変換器又はD/A変換器の
基準電圧回路として使用した場合に、前記A/l)変換
器又はD/A変換器の出力の絶対利得が誤差を持たず、
正負の非対称歪も生じない基準電圧回路を提供すること
にある。
基準電圧回路として使用した場合に、前記A/l)変換
器又はD/A変換器の出力の絶対利得が誤差を持たず、
正負の非対称歪も生じない基準電圧回路を提供すること
にある。
本発明の基準電圧回路は、一端が共通接続された第1の
スイッチ(3)、第2のスイッチ(4,)及び第1のキ
ャパシタ(5)と、一端が共通接続されて該第1のキヤ
・ぐシタの他端及び演算増幅器(,10)の反転入力端
子に接続された第3のスイッチ(7)及び第2のキャパ
シタ(6)と、一端が共通接続されて該第2のキヤ・ぐ
シタの他端に接続された第4及び第5のスイッチ(8及
び9)とを有し、前記第2及び第4のスイッチの他端及
び前記演算増幅器の非反転入力端子は接地され、前記第
1.第3及び第4のスイッチはそれぞれ同相のクロック
でその開閉を制御され、前記第2及び第5のスイッチは
それぞれ前記第1.第3及び第4のスイッチとは逆相の
クロックでその開閉を制御され、前記第1のスイッチの
他端を入力端子とし、前記第3及び第5のスイッチの他
端及び前記演算増幅器の出力端子を共通接続して出力端
子とする第1の積分回路と;該第1の積分回路の第1及
び第2のスイッチに相当するスイッチの制御クロックの
位相が該第1及び第2のスイッチの制御クロックとは逆
相になることを除けば、前記第1の積分回路と同一の回
路構成であり、入力端子を前記第1の積分回路と共有す
る第2の積分回路と;を備え、前記第1及び第2の積分
回路の出力端子から絶対値は等しく、極性が互いに異な
る基準電圧を取り出すことを特徴とする。
スイッチ(3)、第2のスイッチ(4,)及び第1のキ
ャパシタ(5)と、一端が共通接続されて該第1のキヤ
・ぐシタの他端及び演算増幅器(,10)の反転入力端
子に接続された第3のスイッチ(7)及び第2のキャパ
シタ(6)と、一端が共通接続されて該第2のキヤ・ぐ
シタの他端に接続された第4及び第5のスイッチ(8及
び9)とを有し、前記第2及び第4のスイッチの他端及
び前記演算増幅器の非反転入力端子は接地され、前記第
1.第3及び第4のスイッチはそれぞれ同相のクロック
でその開閉を制御され、前記第2及び第5のスイッチは
それぞれ前記第1.第3及び第4のスイッチとは逆相の
クロックでその開閉を制御され、前記第1のスイッチの
他端を入力端子とし、前記第3及び第5のスイッチの他
端及び前記演算増幅器の出力端子を共通接続して出力端
子とする第1の積分回路と;該第1の積分回路の第1及
び第2のスイッチに相当するスイッチの制御クロックの
位相が該第1及び第2のスイッチの制御クロックとは逆
相になることを除けば、前記第1の積分回路と同一の回
路構成であり、入力端子を前記第1の積分回路と共有す
る第2の積分回路と;を備え、前記第1及び第2の積分
回路の出力端子から絶対値は等しく、極性が互いに異な
る基準電圧を取り出すことを特徴とする。
次に2本発明について図面を参照して説明する。
第1図は本発明の一実施例を示す図である。
本回路において、1及び21は第3図の回路と同様に、
それぞれ基準電圧vr8fを発生する基準電圧発生源及
びA/1)変換器又はい変換器である。
それぞれ基準電圧vr8fを発生する基準電圧発生源及
びA/1)変換器又はい変換器である。
また、3,7及び8は同一の位相を持つクロックφ、に
よってその開閉を制御されるスイッチであり、4及び9
はφ、とは逆の位相を持つクロックφ2によりその開閉
を制御されるスイッチである。
よってその開閉を制御されるスイッチであり、4及び9
はφ、とは逆の位相を持つクロックφ2によりその開閉
を制御されるスイッチである。
更に5及び6は同一の容量値Cを持つキャパシタであり
、10は演算増幅器である。以上のスイッチ、キヤ・や
シタ及び演算増幅器により、11を出力端子とする正相
積分器が構成される。
、10は演算増幅器である。以上のスイッチ、キヤ・や
シタ及び演算増幅器により、11を出力端子とする正相
積分器が構成される。
また、同様にスイッチ12,13,16及び18、同一
の容量値Cを持つキャパシタ、及び演算増幅器19によ
り、20を出力端子とする積分器が構成される。但し9
本積分器はスイッチ12及び13の制御クロックの位相
がそれぞれスイッチ3及び40位相とは逆相となってい
るため、逆相積分器として動作する。
の容量値Cを持つキャパシタ、及び演算増幅器19によ
り、20を出力端子とする積分器が構成される。但し9
本積分器はスイッチ12及び13の制御クロックの位相
がそれぞれスイッチ3及び40位相とは逆相となってい
るため、逆相積分器として動作する。
これら、2つの積分器は、Aゆ変換器またはD/A変換
器21に供給される例えば同期クロックより作られる制
御クロックφ、及びφ2を用いて。
器21に供給される例えば同期クロックより作られる制
御クロックφ、及びφ2を用いて。
A/1)変換器またはD/A変換器が基準電圧供給を必
要としない期間(例えばリセット期間)に演算増幅器の
オフセット電圧■。8.及び■。82をキヤ・やシタ5
,6.14及び15にサンプリングすることによりオフ
セットをキャンセルする機能を有することを特徴とする
。
要としない期間(例えばリセット期間)に演算増幅器の
オフセット電圧■。8.及び■。82をキヤ・やシタ5
,6.14及び15にサンプリングすることによりオフ
セットをキャンセルする機能を有することを特徴とする
。
以下1本機能の原理を説明する。
第2図は、制御クロックφ1及びφ29両積分器の出力
電圧■r8fO)及び■ref←)の波形を示す図であ
る。
電圧■r8fO)及び■ref←)の波形を示す図であ
る。
ここでφ、がHighの期間すなわちφ、により制御さ
れる各スイッチが閉じている期間がオフセットサンプリ
ングモードであり、φ、がLowの期間が積分モードで
ある。
れる各スイッチが閉じている期間がオフセットサンプリ
ングモードであり、φ、がLowの期間が積分モードで
ある。
1ず正相積分器において、オフセットサンプリングモー
ド時キャパシタ5及び6に蓄積される電荷を演算増幅器
10の反転入力端子側を基準にしてそれぞれQ、及びQ
2と表わすと。
ド時キャパシタ5及び6に蓄積される電荷を演算増幅器
10の反転入力端子側を基準にしてそれぞれQ、及びQ
2と表わすと。
Q、=C(V、。t V。8.) (2)
Q=C(−V。8.) (3)となる。
Q=C(−V。8.) (3)となる。
同様に積分モード時のキヤ・ぐシタ5及び6に蓄積され
る電荷をそれぞれQ、′及びQ2′とすると。
る電荷をそれぞれQ、′及びQ2′とすると。
Q、’==C(−V。s 、) (4
)(ト) Q′−C(V−V。8.) (5)−ref となる。
)(ト) Q′−C(V−V。8.) (5)−ref となる。
したがって、電荷保存則より。
Q、 +Q2= Q、’ + Q2’ (6)
が成り立つから。
が成り立つから。
■ (ト)= V (7)ref
ref となり、オフセントをキャンセルした正極性基準電圧■
、。、が得られる。
ref となり、オフセントをキャンセルした正極性基準電圧■
、。、が得られる。
同様に逆相積分器においても、キャパシタ14れぞれQ
、′及びQ2′と表わせば1次式が成り立つ。
、′及びQ2′と表わせば1次式が成り立つ。
Q、−C(−V。S2) (8)Q2 ””
C(”082 ) (9)Qj’ =
C(■ref−■082 ) (10Q’=C
(Vr8.←)−V082) αのしたがって、
電荷保存則より。
C(”082 ) (9)Qj’ =
C(■ref−■082 ) (10Q’=C
(Vr8.←)−V082) αのしたがって、
電荷保存則より。
V ←)−−■、ef cl、4ef
となり、オフセットをキャンセルした負極性基準電圧−
■refが得られる。
■refが得られる。
(7)式及びαつ式より明らかなように、正負基準電圧
は所望の電圧値に対し誤差を持たず、また正負の非対称
性も持たない。
は所望の電圧値に対し誤差を持たず、また正負の非対称
性も持たない。
〔発明の効果〕
以上説明したように本発明の基準電圧回路は。
正相及び逆相積分器に同一のオフセットキャンセル機能
を持たせることにより、 A/D変換器またD/A変換
器に使用した場合、 A/I)変換器またはD/A変換
器の出力の絶対利得が誤差を持たず正負の非対称歪も生
じないという効果がある。
を持たせることにより、 A/D変換器またD/A変換
器に使用した場合、 A/I)変換器またはD/A変換
器の出力の絶対利得が誤差を持たず正負の非対称歪も生
じないという効果がある。
第1図は本発明の一実施例を示す図、第2図は第1図の
回路の各部波形を示す図、第3図は従来の基準電圧回路
の一構成例を示す図である。 l・・・基準電圧発生源、2・・・基準電圧回路の入力
端子、3,4,7,8.9.12,13,16゜17.
18・・・スイッチ、5,6,14.15・・・キャノ
やシタ、10.19・・・演算増幅器、11.20・・
・基準電圧回路の出力端子、21・・・A/l)変換器
またはD/A変換器、22.23・・・抵抗。 第1図 第2図 zs2 第3図
回路の各部波形を示す図、第3図は従来の基準電圧回路
の一構成例を示す図である。 l・・・基準電圧発生源、2・・・基準電圧回路の入力
端子、3,4,7,8.9.12,13,16゜17.
18・・・スイッチ、5,6,14.15・・・キャノ
やシタ、10.19・・・演算増幅器、11.20・・
・基準電圧回路の出力端子、21・・・A/l)変換器
またはD/A変換器、22.23・・・抵抗。 第1図 第2図 zs2 第3図
Claims (1)
- 1、一端が共通接続された第1のスイッチ、第2のスイ
ッチ及び第1のキャパシタと、一端が共通接続されて該
第1のキャパシタの他端及び演算増幅器の反転入力端子
に接続された第3のスイッチ及び第2のキャパシタと、
一端が共通接続されて該第2のキャパシタの他端に接続
された第4及び第5のスイッチとを有し、前記第2及び
第4のスイッチの他端及び前記演算増幅器の非反転入力
端子は接地され、前記第1、第3及び第4のスイッチは
それぞれ同期のクロックでその開閉を制御され、前記第
2及び第5のスイッチはそれぞれ前記第1、第3及び第
4のスイッチとは逆相のクロックでその開閉を制御され
、前記第1のスイッチの他端を入力端子とし、前記第3
及び第5のスイッチの他端及び前記演算増幅器の出力端
子を共通接続して出力端子とする第1の積分回路と;該
第1の積分回路の第1及び第2のスイッチに相当するス
イッチの制御クロックの位相が該第1及び第2のスイッ
チの制御クロックとは逆相になることを除けば、前記第
1の積分回路と同一の回路構成であり、入力端子を前記
第1の積分回路と共有する第2の積分回路と;を備え、
前記第1及び第2の積分回路の出力端子から、絶対値は
等しく、極性が互いに異なる基準電圧を取り出すことを
特徴とする基準電圧回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18790286A JPS6345918A (ja) | 1986-08-12 | 1986-08-12 | 基準電圧回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18790286A JPS6345918A (ja) | 1986-08-12 | 1986-08-12 | 基準電圧回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6345918A true JPS6345918A (ja) | 1988-02-26 |
Family
ID=16214197
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18790286A Pending JPS6345918A (ja) | 1986-08-12 | 1986-08-12 | 基準電圧回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6345918A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6982706B1 (en) | 1999-12-16 | 2006-01-03 | Matsushita Electric Industrial Co., Ltd. | Liquid crystal driving circuit, semiconductor integrated circuit device, reference voltage buffering circuit, and method for controlling the same |
-
1986
- 1986-08-12 JP JP18790286A patent/JPS6345918A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6982706B1 (en) | 1999-12-16 | 2006-01-03 | Matsushita Electric Industrial Co., Ltd. | Liquid crystal driving circuit, semiconductor integrated circuit device, reference voltage buffering circuit, and method for controlling the same |
US7474306B2 (en) | 1999-12-16 | 2009-01-06 | Panasonic Corporation | Display panel including a plurality of drivers having common wires each for providing reference voltage |
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