JP3527076B2 - アナログ演算回路の演算誤差補正方法およびフィルタ回路 - Google Patents
アナログ演算回路の演算誤差補正方法およびフィルタ回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は、反転増幅器と入力
キャパシタとフィードバックキャパシタを有するアナロ
グ演算回路における演算誤差の補正方法および該演算誤
差補正方法が適用されたフィルタ回路に関する。
キャパシタとフィードバックキャパシタを有するアナロ
グ演算回路における演算誤差の補正方法および該演算誤
差補正方法が適用されたフィルタ回路に関する。
【０００２】
【従来の技術】本出願人は、低消費電力、高速かつ高精
度の演算が可能なアナログ演算回路（ニューロ演算回
路）を提案している。このアナログ演算回路は、反転増
幅器と、該反転増幅器の入力側に設けられた入力キャパ
シタと、前記反転増幅器の出力と入力との間に接続され
たフィードバックキャパシタとを基本構成とし、これを
用いて、サンプルホールド回路、加算回路、乗算回路あ
るいは積分回路等の各種の高速かつ低消費電力の演算回
路を構成することができるものである。
度の演算が可能なアナログ演算回路（ニューロ演算回
路）を提案している。このアナログ演算回路は、反転増
幅器と、該反転増幅器の入力側に設けられた入力キャパ
シタと、前記反転増幅器の出力と入力との間に接続され
たフィードバックキャパシタとを基本構成とし、これを
用いて、サンプルホールド回路、加算回路、乗算回路あ
るいは積分回路等の各種の高速かつ低消費電力の演算回
路を構成することができるものである。
【０００３】図８の（ａ）に、前記アナログ演算回路の
基本構成の一例を示す。この図において、Ｖ１およびＶ
２は入力端子、Ｖｏは出力端子、ＩＮＶは反転増幅器で
ある。この反転増幅器ＩＮＶは、ＣＭＯＳインバータの
出力がハイレベルからローレベルあるいはローレベルか
らハイレベルに遷移する部分を利用して、ＣＭＯＳイン
バータを増幅器として使用しているものであり、奇数
段、例えば図示するように３段直列に接続されたＣＭＯ
Ｓインバータ２０１、２０２、２０３により構成されて
いる。また、最終段の一つ前の段のＣＭＯＳインバータ
２０２の入出力間には抵抗ＲとキャパシタＣとの直列回
路が接続されている。この抵抗ＲとキャパシタＣとの直
列回路は、ＣＭＯＳインバータ２０２に対するネガティ
ブフィードバック回路として動作し、ＣＭＯＳインバー
タ２０２の負荷となって、反転増幅器ＩＮＶのゲインを
抑制する。また、位相調整のためのキャパシタＣｇが接
続されており、これらにより反転増幅器ＩＮＶの発振を
防止している。
基本構成の一例を示す。この図において、Ｖ１およびＶ
２は入力端子、Ｖｏは出力端子、ＩＮＶは反転増幅器で
ある。この反転増幅器ＩＮＶは、ＣＭＯＳインバータの
出力がハイレベルからローレベルあるいはローレベルか
らハイレベルに遷移する部分を利用して、ＣＭＯＳイン
バータを増幅器として使用しているものであり、奇数
段、例えば図示するように３段直列に接続されたＣＭＯ
Ｓインバータ２０１、２０２、２０３により構成されて
いる。また、最終段の一つ前の段のＣＭＯＳインバータ
２０２の入出力間には抵抗ＲとキャパシタＣとの直列回
路が接続されている。この抵抗ＲとキャパシタＣとの直
列回路は、ＣＭＯＳインバータ２０２に対するネガティ
ブフィードバック回路として動作し、ＣＭＯＳインバー
タ２０２の負荷となって、反転増幅器ＩＮＶのゲインを
抑制する。また、位相調整のためのキャパシタＣｇが接
続されており、これらにより反転増幅器ＩＮＶの発振を
防止している。
【０００４】さらに、前記入力端子Ｖ１と前記反転増幅
器ＩＮＶの入力側の点Ｂとの間には入力キャパシタＣ１
が直列に挿入されており、前記入力端子Ｖ２と前記点Ｂ
との間には入力キャパシタＣ２が直列に挿入されてい
る。さらにまた、前記反転増幅器ＩＮＶの出力端子Ｖｏ
と入力側の点Ｂとの間にはフィードバックキャパシタＣ
ｆが接続されている。
器ＩＮＶの入力側の点Ｂとの間には入力キャパシタＣ１
が直列に挿入されており、前記入力端子Ｖ２と前記点Ｂ
との間には入力キャパシタＣ２が直列に挿入されてい
る。さらにまた、前記反転増幅器ＩＮＶの出力端子Ｖｏ
と入力側の点Ｂとの間にはフィードバックキャパシタＣ
ｆが接続されている。
【０００５】このように構成された回路において、前記
反転増幅器ＩＮＶの電圧増幅率は非常に大きいためこの
反転増幅器ＩＮＶの入力側の点Ｂにおける電圧はほぼ一
定の値となり、このＢ点の電圧をＶｂとする。このと
き、Ｂ点は各キャパシタＣ１、Ｃ２、ＣｆおよびＣＭＯ
Ｓインバータ２０１を構成するトランジスタのゲートに
接続された点であり、いずれの電源からもフローティン
グ状態にある。したがって、初期状態において、各キャ
パシタに蓄積されている電荷が０であるとすると、入力
電圧Ｖ１およびＶ２が印加された後においても、このＢ
点を基準としてみたときの各キャパシタに蓄積される電
荷の総量は０となる。これにより、次の電荷保存式が成
立する。
反転増幅器ＩＮＶの電圧増幅率は非常に大きいためこの
反転増幅器ＩＮＶの入力側の点Ｂにおける電圧はほぼ一
定の値となり、このＢ点の電圧をＶｂとする。このと
き、Ｂ点は各キャパシタＣ１、Ｃ２、ＣｆおよびＣＭＯ
Ｓインバータ２０１を構成するトランジスタのゲートに
接続された点であり、いずれの電源からもフローティン
グ状態にある。したがって、初期状態において、各キャ
パシタに蓄積されている電荷が０であるとすると、入力
電圧Ｖ１およびＶ２が印加された後においても、このＢ
点を基準としてみたときの各キャパシタに蓄積される電
荷の総量は０となる。これにより、次の電荷保存式が成
立する。
【数１】
【０００６】ここで、各入力電圧Ｖ１およびＶ２をＢ点
の電圧Ｖｂを基準とする電圧に置き換え、Ｖ（１）＝Ｖ
１−Ｖｂ、Ｖ（２）＝Ｖ２−Ｖｂ、Ｖｏｕｔ＝Ｖｏ−Ｖ
ｂとすると、前記式（１）より次の式（２）を導くこと
ができる。
の電圧Ｖｂを基準とする電圧に置き換え、Ｖ（１）＝Ｖ
１−Ｖｂ、Ｖ（２）＝Ｖ２−Ｖｂ、Ｖｏｕｔ＝Ｖｏ−Ｖ
ｂとすると、前記式（１）より次の式（２）を導くこと
ができる。
【数２】
すなわち、アナログ演算回路からは、各入力電圧Ｖ
（ｉ）（ｉ＝１，２）に当該入力キャパシタＣｉとフィ
ードバックキャパシタＣｆとの比である係数（Ｃｉ／Ｃ
ｆ）を乗算した電圧の和の大きさを有し、極性が反転さ
れた出力電圧Ｖｏｕｔが出力されることとなる。なお、
前記Ｂ点の電圧Ｖｂは、通常、ダイナミックレンジを最
大とするために、電源電圧Ｖｄｄの１／２、すなわち、
Ｖｂ＝Ｖｄｄ／２となるようになされている。以下、こ
の電圧を基準電位Ｖｒｅｆと呼ぶ。すなわち、基準電位
Ｖｒｅｆ＝Ｖｂ＝Ｖｄｄ／２である。
（ｉ）（ｉ＝１，２）に当該入力キャパシタＣｉとフィ
ードバックキャパシタＣｆとの比である係数（Ｃｉ／Ｃ
ｆ）を乗算した電圧の和の大きさを有し、極性が反転さ
れた出力電圧Ｖｏｕｔが出力されることとなる。なお、
前記Ｂ点の電圧Ｖｂは、通常、ダイナミックレンジを最
大とするために、電源電圧Ｖｄｄの１／２、すなわち、
Ｖｂ＝Ｖｄｄ／２となるようになされている。以下、こ
の電圧を基準電位Ｖｒｅｆと呼ぶ。すなわち、基準電位
Ｖｒｅｆ＝Ｖｂ＝Ｖｄｄ／２である。
【０００７】ここで、前記入力キャパシタの容量とフィ
ードバックキャパシタの容量が等しい、すなわち、Ｃ１
＝Ｃ２＝Ｃｆであるとすると、前記出力電圧Ｖｏｕｔ＝
−（Ｖ（１）＋Ｖ（２））となり、両入力電圧の和に対
応する電圧が得られる。このようにして、２入力の加算
器が実現できる。
ードバックキャパシタの容量が等しい、すなわち、Ｃ１
＝Ｃ２＝Ｃｆであるとすると、前記出力電圧Ｖｏｕｔ＝
−（Ｖ（１）＋Ｖ（２））となり、両入力電圧の和に対
応する電圧が得られる。このようにして、２入力の加算
器が実現できる。
【０００８】また、図８の（ｂ）に示すように任意の個
数の電圧が入力される場合にも、上述の関係は成立する
ものであり、次の式（３）のように一般的に表わすこと
ができる。
数の電圧が入力される場合にも、上述の関係は成立する
ものであり、次の式（３）のように一般的に表わすこと
ができる。
【数３】
ここで、前記各入力キャパシタとフィードバックキャパ
シタの容量を等しくし、Ｃｉ＝Ｃｆ（ｉ＝１〜ｎ）とす
ることにより、各入力電圧の和に対応する出力電圧を得
ることができる。このようにして、多入力の加算器を構
成することができる。
シタの容量を等しくし、Ｃｉ＝Ｃｆ（ｉ＝１〜ｎ）とす
ることにより、各入力電圧の和に対応する出力電圧を得
ることができる。このようにして、多入力の加算器を構
成することができる。
【０００９】次に、前記アナログ演算回路を使用したサ
ンプルホールド回路の構成例を図９に示す。図９におい
て、Ｖｉｎは入力電圧、ＳＷはサンプリングスイッチ、
Ｃｉｎは前記反転増幅器ＩＮＶの入力に直列に接続され
た入力キャパシタ、Ｃｆはフィードバックキャパシタ、
Ｖｏｕｔは出力電圧である。なお、ここで、前記入力キ
ャパシタＣｉｎとフィードバックキャパシタＣｆは同一
の容量を有するものとされている。また、前記サンプリ
ングスイッチＳＷは例えばＭＯＳトランジスタを用いた
スイッチ回路、例えばＣＭＯＳトランスミッションゲー
トなどにより構成されている。
ンプルホールド回路の構成例を図９に示す。図９におい
て、Ｖｉｎは入力電圧、ＳＷはサンプリングスイッチ、
Ｃｉｎは前記反転増幅器ＩＮＶの入力に直列に接続され
た入力キャパシタ、Ｃｆはフィードバックキャパシタ、
Ｖｏｕｔは出力電圧である。なお、ここで、前記入力キ
ャパシタＣｉｎとフィードバックキャパシタＣｆは同一
の容量を有するものとされている。また、前記サンプリ
ングスイッチＳＷは例えばＭＯＳトランジスタを用いた
スイッチ回路、例えばＣＭＯＳトランスミッションゲー
トなどにより構成されている。
【００１０】図９から明らかなように、このサンプルホ
ールド回路は前記図８（ａ）に示したアナログ演算回路
において入力端子を一つだけとした場合に相当してい
る。また、入力キャパシタＣｉｎの値とフィードバック
キャパシタＣｆの値とは等しい値に設定されているた
め、前記式（２）より、その出力電圧ＶｏｕｔはＶｏｕ
ｔ＝−Ｖｉｎとなる。したがって、最初は前記サンプリ
ングスイッチＳＷを閉成しておき、入力信号をサンプリ
ングする。そして、該サンプリングスイッチＳＷを開放
することにより、該開放された時点における入力電圧の
極性の反転した電圧がこのサンプルホールド回路の出力
端子から出力され、次に前記サンプリングスイッチが閉
成されるまでその電圧が保持されることとなる。このよ
うにして、前記アナログ演算回路を用いてサンプルホー
ルド回路を実現することができる。
ールド回路は前記図８（ａ）に示したアナログ演算回路
において入力端子を一つだけとした場合に相当してい
る。また、入力キャパシタＣｉｎの値とフィードバック
キャパシタＣｆの値とは等しい値に設定されているた
め、前記式（２）より、その出力電圧ＶｏｕｔはＶｏｕ
ｔ＝−Ｖｉｎとなる。したがって、最初は前記サンプリ
ングスイッチＳＷを閉成しておき、入力信号をサンプリ
ングする。そして、該サンプリングスイッチＳＷを開放
することにより、該開放された時点における入力電圧の
極性の反転した電圧がこのサンプルホールド回路の出力
端子から出力され、次に前記サンプリングスイッチが閉
成されるまでその電圧が保持されることとなる。このよ
うにして、前記アナログ演算回路を用いてサンプルホー
ルド回路を実現することができる。
【００１１】次に、前記アナログ演算回路を使用したア
ナログデジタル乗算回路の構成例を図１０に示す。この
図において、Ｖｉｎは入力電圧、Ｖｒｅｆは前記基準電
位であり、前述のようにＶｒｅｆ＝Ｖｄｄ／２＝Ｖｂと
されている。また、ＭＵＸ1〜ＭＵＸnはその第１の入力
端子が前記入力電圧Ｖｉｎに接続され、その第２の入力
端子が前記基準電位Ｖｒｅｆに接続されたキャパシタ切
替用マルチプレクサであり、それらの出力端子はそれぞ
れ対応する入力キャパシタＣ1〜Ｃnに接続されている。
また、前記各キャパシタ切替用マルチプレクサＭＵＸ1
〜ＭＵＸnにはそれぞれ制御信号ｄ1〜ｄnが印加されて
おり、この制御信号ｄi（ｉ＝１〜ｎ）の値が「１」で
あるときに、前記第１の入力端子に印加されている入力
電圧Ｖｉｎが選択されて対応する入力キャパシタＣiに
印加され、前記制御信号ｄiの値が「０」であるときに
は、前記基準電位Ｖｒｅｆが選択されるようになされて
いる。また、各入力キャパシタＣ1〜Ｃnの他端は反転増
幅器ＩＮＶの入力側の点Ｂに接続されており、反転増幅
器ＩＮＶの出力側と入力側との間にはフィードバックキ
ャパシタＣｆが接続されている。
ナログデジタル乗算回路の構成例を図１０に示す。この
図において、Ｖｉｎは入力電圧、Ｖｒｅｆは前記基準電
位であり、前述のようにＶｒｅｆ＝Ｖｄｄ／２＝Ｖｂと
されている。また、ＭＵＸ1〜ＭＵＸnはその第１の入力
端子が前記入力電圧Ｖｉｎに接続され、その第２の入力
端子が前記基準電位Ｖｒｅｆに接続されたキャパシタ切
替用マルチプレクサであり、それらの出力端子はそれぞ
れ対応する入力キャパシタＣ1〜Ｃnに接続されている。
また、前記各キャパシタ切替用マルチプレクサＭＵＸ1
〜ＭＵＸnにはそれぞれ制御信号ｄ1〜ｄnが印加されて
おり、この制御信号ｄi（ｉ＝１〜ｎ）の値が「１」で
あるときに、前記第１の入力端子に印加されている入力
電圧Ｖｉｎが選択されて対応する入力キャパシタＣiに
印加され、前記制御信号ｄiの値が「０」であるときに
は、前記基準電位Ｖｒｅｆが選択されるようになされて
いる。また、各入力キャパシタＣ1〜Ｃnの他端は反転増
幅器ＩＮＶの入力側の点Ｂに接続されており、反転増幅
器ＩＮＶの出力側と入力側との間にはフィードバックキ
ャパシタＣｆが接続されている。
【００１２】ここで、前記入力キャパシタＣ1〜Ｃnの容
量は、次の式（４）に示す関係を満たすように、すなわ
ち、各入力キャパシタＣ1〜Ｃnの容量の比が２のべき乗
となるようになされている。
量は、次の式（４）に示す関係を満たすように、すなわ
ち、各入力キャパシタＣ1〜Ｃnの容量の比が２のべき乗
となるようになされている。
【数４】
したがって、この場合の電荷保存式は次の式（５）のよ
うになる。
うになる。
【数５】
ここで、Ｖｒｅｆ＝Ｖｂであるから、出力電圧Ｖｏｕｔ
は次の式（６）で表される。
は次の式（６）で表される。
【数６】
すなわち、各ビットがそれぞれ制御信号ｄ1〜ｄnに対応
するｎビットの２進数と入力電圧Ｖｉｎとの乗算結果が
出力電圧Ｖｏｕｔとして得られることとなる。このよう
にして、アナログ入力電圧とデジタルデータとの乗算を
実行するアナログデジタル乗算器を実現することができ
る。
するｎビットの２進数と入力電圧Ｖｉｎとの乗算結果が
出力電圧Ｖｏｕｔとして得られることとなる。このよう
にして、アナログ入力電圧とデジタルデータとの乗算を
実行するアナログデジタル乗算器を実現することができ
る。
【００１３】このように、本出願人が提案したアナログ
演算回路（ニューロ演算回路）を用いて各種の回路を構
成することができる。このアナログ演算回路は電圧モー
ドで動作するために非常に低消費電力のものであり、さ
らに半導体集積回路化も容易であるため、該アナログ演
算回路を用いた前記サンプルホールド回路、乗算回路お
よび加算器を用いて例えばフィルタ回路（ＡＤＦ：アナ
ログデジタルフィルタ）等の各種の回路を構成すること
が出来る。
演算回路（ニューロ演算回路）を用いて各種の回路を構
成することができる。このアナログ演算回路は電圧モー
ドで動作するために非常に低消費電力のものであり、さ
らに半導体集積回路化も容易であるため、該アナログ演
算回路を用いた前記サンプルホールド回路、乗算回路お
よび加算器を用いて例えばフィルタ回路（ＡＤＦ：アナ
ログデジタルフィルタ）等の各種の回路を構成すること
が出来る。
【００１４】
【発明が解決しようとする課題】上述したアナログ演算
回路を使用することにより、高速、高精度かつ低消費電
力の各種演算回路を構成することができる。しかしなが
ら、配線の寄生容量や製造上のバラツキ等によって前記
キャパシタ比に誤差が生じる場合があり、演算誤差が発
生することがある。このキャパシタ比の誤差（傾きの誤
差）を補正するために、抵抗やキャパシタを接続するこ
とによって補正を行うことは可能であるが、複数のＬＳ
Ｉがそれぞれ異なる誤差を有している場合には、各ＬＳ
Ｉ毎に適当な値の抵抗やキャパシタを用いて補正を行う
ことが必要となり、前記誤差を補正することは困難であ
る。また、前記誤差は同一ＬＳＩ内における隣接する回
路であっても異なった値となる場合がある。
回路を使用することにより、高速、高精度かつ低消費電
力の各種演算回路を構成することができる。しかしなが
ら、配線の寄生容量や製造上のバラツキ等によって前記
キャパシタ比に誤差が生じる場合があり、演算誤差が発
生することがある。このキャパシタ比の誤差（傾きの誤
差）を補正するために、抵抗やキャパシタを接続するこ
とによって補正を行うことは可能であるが、複数のＬＳ
Ｉがそれぞれ異なる誤差を有している場合には、各ＬＳ
Ｉ毎に適当な値の抵抗やキャパシタを用いて補正を行う
ことが必要となり、前記誤差を補正することは困難であ
る。また、前記誤差は同一ＬＳＩ内における隣接する回
路であっても異なった値となる場合がある。
【００１５】そこで、本発明は、前述したアナログ演算
回路における演算誤差を抵抗やキャパシタ等の素子を必
要とすることなく補正するアナログ演算回路の演算誤差
補正方法および該演算誤差補正方法が適用されたフィル
タ回路を提供することを目的としている。
回路における演算誤差を抵抗やキャパシタ等の素子を必
要とすることなく補正するアナログ演算回路の演算誤差
補正方法および該演算誤差補正方法が適用されたフィル
タ回路を提供することを目的としている。
【００１６】
【課題を解決するための手段】上記目的を達成するため
に、本発明のアナログ演算回路の演算誤差補正方法は、
反転増幅器と、該反転増幅器の入力に接続される入力キ
ャパシタと、前記反転増幅器の出力と入力との間に接続
されるフィードバックキャパシタとを備えたアナログ演
算回路であって、該アナログ演算回路を有する回路に
は、該アナログ演算回路の出力電圧とデジタルデータと
を乗算するアナログデジタル乗算器が設けらているアナ
ログ演算回路における演算誤差を補正する方法であっ
て、前記デジタルデータとして、本来の乗数データと前
記アナログ演算器の誤差を補正するための補正データと
から算出されたデジタルデータを用いることにより、前
記アナログ演算回路の演算誤差を補正するようにしたも
のである。また、前記補正データは、当該アナログ演算
回路に既知のアナログ電圧を入力したときの出力電圧と
出力電圧の理論値との比較により算出されるようになさ
れているものである。
に、本発明のアナログ演算回路の演算誤差補正方法は、
反転増幅器と、該反転増幅器の入力に接続される入力キ
ャパシタと、前記反転増幅器の出力と入力との間に接続
されるフィードバックキャパシタとを備えたアナログ演
算回路であって、該アナログ演算回路を有する回路に
は、該アナログ演算回路の出力電圧とデジタルデータと
を乗算するアナログデジタル乗算器が設けらているアナ
ログ演算回路における演算誤差を補正する方法であっ
て、前記デジタルデータとして、本来の乗数データと前
記アナログ演算器の誤差を補正するための補正データと
から算出されたデジタルデータを用いることにより、前
記アナログ演算回路の演算誤差を補正するようにしたも
のである。また、前記補正データは、当該アナログ演算
回路に既知のアナログ電圧を入力したときの出力電圧と
出力電圧の理論値との比較により算出されるようになさ
れているものである。
【００１７】さらに、本発明のフィルタ回路の演算誤差
補正方法は、複数段直列に接続されたサンプルホールド
回路と、該サンプルホールド回路の各段の出力とそれぞ
れ対応する係数データとを乗算する複数のアナログデジ
タル乗算器と、前記複数のアナログデジタル乗算器の出
力を加算する加算器とを有するフィルタ回路であって、
前記複数段のサンプルホールド回路、前記複数のアナロ
グデジタル乗算器および前記加算器は、いずれも、反転
増幅器と、該反転増幅器の入力に接続される入力キャパ
シタと、前記反転増幅器の出力と入力との間に接続され
るフィードバックキャパシタとを備えたアナログ演算回
路を用いて構成されているフィルタ回路の演算誤差補正
方法であって、前記各サンプルホールド回路とそれに対
応する前記アナログデジタル乗算器の組ごとに一定の入
力信号を与えて、そのときの出力信号を測定し、該測定
された出力信号と理論的な出力信号との比較結果に基づ
いて前記各段に対応する補正データを算出し、前記各ア
ナログデジタル乗算器における各係数データとして、本
来の係数データと前記算出された補正データとに基づい
て算出された係数データを用いるようにしたものであ
る。
補正方法は、複数段直列に接続されたサンプルホールド
回路と、該サンプルホールド回路の各段の出力とそれぞ
れ対応する係数データとを乗算する複数のアナログデジ
タル乗算器と、前記複数のアナログデジタル乗算器の出
力を加算する加算器とを有するフィルタ回路であって、
前記複数段のサンプルホールド回路、前記複数のアナロ
グデジタル乗算器および前記加算器は、いずれも、反転
増幅器と、該反転増幅器の入力に接続される入力キャパ
シタと、前記反転増幅器の出力と入力との間に接続され
るフィードバックキャパシタとを備えたアナログ演算回
路を用いて構成されているフィルタ回路の演算誤差補正
方法であって、前記各サンプルホールド回路とそれに対
応する前記アナログデジタル乗算器の組ごとに一定の入
力信号を与えて、そのときの出力信号を測定し、該測定
された出力信号と理論的な出力信号との比較結果に基づ
いて前記各段に対応する補正データを算出し、前記各ア
ナログデジタル乗算器における各係数データとして、本
来の係数データと前記算出された補正データとに基づい
て算出された係数データを用いるようにしたものであ
る。
【００１８】さらにまた、本発明のフィルタ回路は、複
数段直列に接続されたサンプルホールド回路と、該サン
プルホールド回路の各段の出力と係数データとを乗算す
る複数のアナログデジタル乗算器と、前記複数のアナロ
グデジタル乗算器の出力を加算する加算器とを有するフ
ィルタ回路であって、前記複数段のサンプルホールド回
路、前記複数のアナログデジタル乗算器および前記加算
器は、いずれも、反転増幅器と、該反転増幅器の入力に
接続される入力キャパシタと、前記反転増幅器の出力と
入力との間に接続されるフィードバックキャパシタとを
備えたアナログ演算回路を用いて構成されており、前記
係数データは、本来の係数データと前記アナログ演算回
路における演算誤差を補正する補正データとからより算
出された係数データとされているものである。
数段直列に接続されたサンプルホールド回路と、該サン
プルホールド回路の各段の出力と係数データとを乗算す
る複数のアナログデジタル乗算器と、前記複数のアナロ
グデジタル乗算器の出力を加算する加算器とを有するフ
ィルタ回路であって、前記複数段のサンプルホールド回
路、前記複数のアナログデジタル乗算器および前記加算
器は、いずれも、反転増幅器と、該反転増幅器の入力に
接続される入力キャパシタと、前記反転増幅器の出力と
入力との間に接続されるフィードバックキャパシタとを
備えたアナログ演算回路を用いて構成されており、前記
係数データは、本来の係数データと前記アナログ演算回
路における演算誤差を補正する補正データとからより算
出された係数データとされているものである。
【００１９】アナログ演算回路における入力キャパシタ
とフィードバックキャパシタとの容量比の誤差に対応し
た補正係数をアナログデジタル乗算器における乗算デー
タ中に反映させることにより、抵抗やキャパシタ等の素
子を付加することなく、アナログ演算回路における演算
誤差を補正することが可能となる。
とフィードバックキャパシタとの容量比の誤差に対応し
た補正係数をアナログデジタル乗算器における乗算デー
タ中に反映させることにより、抵抗やキャパシタ等の素
子を付加することなく、アナログ演算回路における演算
誤差を補正することが可能となる。
【００２０】
【発明の実施の形態】本発明のアナログ演算回路の演算
誤差の補正方法は、アナログデジタル乗算器を有するア
ナログ演算回路であればどのような回路の場合であって
も適用することができるが、ここでは、該方法をフィル
タ回路に適用した場合を例にとって説明する。図１は、
本発明のアナログ演算回路の誤差補正方法が適用された
フィルタ回路の構成を示すブロック図である。この図に
おいて、１０はＮ段直列に接続されたサンプルホールド
回路１１0〜１１N-1からなるサンプルホールド回路群で
あり、初段のサンプルホールド回路１１0には入力信号
Ａｉｎが印加されている。これらサンプルホールド回路
１１0〜１１N-1には、周期Ｔのサンプリングクロック信
号が供給され、前記サンプルホールド回路１１0は該サ
ンプリングクロックに応じて入力端子から入力されるア
ナログ信号Ａｉｎをサンプリングホールドし、該サンプ
リングされた入力信号Ａｉｎは、順次後段のサンプルホ
ールド回路１１1〜１１N-1に転送される。
誤差の補正方法は、アナログデジタル乗算器を有するア
ナログ演算回路であればどのような回路の場合であって
も適用することができるが、ここでは、該方法をフィル
タ回路に適用した場合を例にとって説明する。図１は、
本発明のアナログ演算回路の誤差補正方法が適用された
フィルタ回路の構成を示すブロック図である。この図に
おいて、１０はＮ段直列に接続されたサンプルホールド
回路１１0〜１１N-1からなるサンプルホールド回路群で
あり、初段のサンプルホールド回路１１0には入力信号
Ａｉｎが印加されている。これらサンプルホールド回路
１１0〜１１N-1には、周期Ｔのサンプリングクロック信
号が供給され、前記サンプルホールド回路１１0は該サ
ンプリングクロックに応じて入力端子から入力されるア
ナログ信号Ａｉｎをサンプリングホールドし、該サンプ
リングされた入力信号Ａｉｎは、順次後段のサンプルホ
ールド回路１１1〜１１N-1に転送される。
【００２１】２０は前記サンプルホールド回路群１０の
各タップの出力（サンプルホールド回路１１0〜１１N-1
の各出力）と乗算すべき係数データを格納するＮ段構成
のシフトレジスタ（係数レジスタ）であり、その各段２
１0〜２１N-1には、それぞれ所定の係数データｈが格納
されている。３０はＮ個のアナログデジタル乗算回路３
１0〜３１N-1からなる乗算部であり、各乗算回路３１0
〜３１N-1の一方の入力端子には、前記サンプルホール
ド回路群１０の対応する各タップの出力信号（サンプリ
ングされたアナログ信号）が入力されており、他方の入
力端子には、それぞれ前記係数レジスタ２０の対応する
段の出力データ（デジタルデータ）が入力されている。
これにより、各乗算回路３１0〜３１N-1において対応す
るサンプルホールド回路１１0〜１１N-1からの離散的な
アナログ信号出力と係数レジスタ２０の各段２１0〜２
１N-1からの係数データｈとの乗算が実行される。
各タップの出力（サンプルホールド回路１１0〜１１N-1
の各出力）と乗算すべき係数データを格納するＮ段構成
のシフトレジスタ（係数レジスタ）であり、その各段２
１0〜２１N-1には、それぞれ所定の係数データｈが格納
されている。３０はＮ個のアナログデジタル乗算回路３
１0〜３１N-1からなる乗算部であり、各乗算回路３１0
〜３１N-1の一方の入力端子には、前記サンプルホール
ド回路群１０の対応する各タップの出力信号（サンプリ
ングされたアナログ信号）が入力されており、他方の入
力端子には、それぞれ前記係数レジスタ２０の対応する
段の出力データ（デジタルデータ）が入力されている。
これにより、各乗算回路３１0〜３１N-1において対応す
るサンプルホールド回路１１0〜１１N-1からの離散的な
アナログ信号出力と係数レジスタ２０の各段２１0〜２
１N-1からの係数データｈとの乗算が実行される。
【００２２】各アナログデジタル乗算回路３１0〜３１
N-1からの乗算結果出力は加算回路４０において加算さ
れ、その総和信号ｙが出力される。該総和出力ｙはスケ
ーラ５０において、所定のレベルの信号とされた後、後
続する回路に出力される。
N-1からの乗算結果出力は加算回路４０において加算さ
れ、その総和信号ｙが出力される。該総和出力ｙはスケ
ーラ５０において、所定のレベルの信号とされた後、後
続する回路に出力される。
【００２３】ここで、前記アナログデジタル乗算回路３
１0〜３１N-1、加算器４０およびスケーラ５０は、いず
れも、前述したアナログ演算回路を用いて構成されてい
る。また、前記各サンプルホールド回路１１0〜１１N-1
は、それぞれ前記図９に示したサンプルホールド回路を
２段直列にした構成とされている。図４は、前記サンプ
ルホールド回路１１0〜１１N-1の各段の構成を示す図で
あり、図示するように、各サンプルホールド回路１１0
〜１１N-1はそれぞれ直列に接続された同一構成のサン
プリング回路とホールド回路とから構成されており、そ
れぞれの入力キャパシタとフィードバックキャパシタの
比は「１」（Ｃｆｓ／Ｃｉｓ＝Ｃｉｈ／Ｃｆｈ＝１）と
されている。
１0〜３１N-1、加算器４０およびスケーラ５０は、いず
れも、前述したアナログ演算回路を用いて構成されてい
る。また、前記各サンプルホールド回路１１0〜１１N-1
は、それぞれ前記図９に示したサンプルホールド回路を
２段直列にした構成とされている。図４は、前記サンプ
ルホールド回路１１0〜１１N-1の各段の構成を示す図で
あり、図示するように、各サンプルホールド回路１１0
〜１１N-1はそれぞれ直列に接続された同一構成のサン
プリング回路とホールド回路とから構成されており、そ
れぞれの入力キャパシタとフィードバックキャパシタの
比は「１」（Ｃｆｓ／Ｃｉｓ＝Ｃｉｈ／Ｃｆｈ＝１）と
されている。
【００２４】前記サンプリング回路の入力スイッチはサ
ンプリング制御信号により開閉が制御され、ホールド回
路の入力スイッチは該サンプリング制御信号の反転信号
とされているホールド制御信号により制御されるように
なされている。すなわち、サンプリング制御信号がハイ
レベル（ホールド制御信号がローレベル）とされたとき
に、入力信号Ｖｉがサンプリング回路に入力され、前述
したようにその該入力信号の反転信号がその出力側から
出力される。そして、サンプリング制御信号がローレベ
ル（ホールド制御信号がハイレベル）となったときに、
前記サンプリング回路の出力がその時点の入力信号Ｖｉ
の反転信号となり、該信号が前記ホールド回路に入力さ
れて、その反転信号（すなわち入力信号Ｖｉ）がホール
ド回路から出力される。このように、各サンプルホール
ド回路１１0〜１１N-1に入力信号がサンプリングされ、
順次転送保持される。
ンプリング制御信号により開閉が制御され、ホールド回
路の入力スイッチは該サンプリング制御信号の反転信号
とされているホールド制御信号により制御されるように
なされている。すなわち、サンプリング制御信号がハイ
レベル（ホールド制御信号がローレベル）とされたとき
に、入力信号Ｖｉがサンプリング回路に入力され、前述
したようにその該入力信号の反転信号がその出力側から
出力される。そして、サンプリング制御信号がローレベ
ル（ホールド制御信号がハイレベル）となったときに、
前記サンプリング回路の出力がその時点の入力信号Ｖｉ
の反転信号となり、該信号が前記ホールド回路に入力さ
れて、その反転信号（すなわち入力信号Ｖｉ）がホール
ド回路から出力される。このように、各サンプルホール
ド回路１１0〜１１N-1に入力信号がサンプリングされ、
順次転送保持される。
【００２５】図５は、前記スケーラ５０の一構成例を示
す図である。この図に示す例は５ビットのデジタルデー
タＡ［０，…．４］とＢ［０，…，４］を用いてスケー
リングを行うようになされたスケーラ回路の構成例であ
る。図示するように、スケーラ５０は前記入力キャパシ
タおよびフィードバックキャパシタの両者の容量をデジ
タルデータにより制御することが出来るようにしたもの
であり、入力データＢ［０，…，４］により制御される
入力キャパシタＣB0〜ＣB4および入力キャパシタＣBC、
入力データＡ［０，…，４］により制御されるフィード
バックキャパシタＣA0〜ＣA4およびフィードバックキャ
パシタＣACが設けられている。ここで、各キャパシタの
容量は、ＣAm＝２m（ｍ＝０〜４）、ＣBn＝２n（ｎ＝０
〜４）、ＣAC＝ＣBC＝１とされている。
す図である。この図に示す例は５ビットのデジタルデー
タＡ［０，…．４］とＢ［０，…，４］を用いてスケー
リングを行うようになされたスケーラ回路の構成例であ
る。図示するように、スケーラ５０は前記入力キャパシ
タおよびフィードバックキャパシタの両者の容量をデジ
タルデータにより制御することが出来るようにしたもの
であり、入力データＢ［０，…，４］により制御される
入力キャパシタＣB0〜ＣB4および入力キャパシタＣBC、
入力データＡ［０，…，４］により制御されるフィード
バックキャパシタＣA0〜ＣA4およびフィードバックキャ
パシタＣACが設けられている。ここで、各キャパシタの
容量は、ＣAm＝２m（ｍ＝０〜４）、ＣBn＝２n（ｎ＝０
〜４）、ＣAC＝ＣBC＝１とされている。
【００２６】このスケーラ５０の出力電圧Ｖｏｕｔは、
前述した場合と同様に電荷保存式を用いて、次の式
（７）のように表される。
前述した場合と同様に電荷保存式を用いて、次の式
（７）のように表される。
【数７】
このように、スケーラ５０を用いて出力信号のスケーリ
ングを行なうことができる。
ングを行なうことができる。
【００２７】このように構成されたフィルタ回路は、次
の式（８）で表わされる演算を実行することとなり、い
わゆるＦＩＲ型のフィルタとなる。
の式（８）で表わされる演算を実行することとなり、い
わゆるＦＩＲ型のフィルタとなる。
【数８】
ここで、Ｔはサンプリング間隔、Ｎはタップ長、ｋは−
∞〜∞の整数、ｘは入力信号、ｙは出力信号、ｈは係数
である。
∞〜∞の整数、ｘは入力信号、ｙは出力信号、ｈは係数
である。
【００２８】さて、上記式（８）は演算の誤差がないと
きの式であるが、実際には、配線による浮遊容量や製造
上のバラツキなどにより、前記アナログ演算回路におけ
る入力キャパシタとフィードバックキャパシタの容量比
に誤差（傾きの誤差）が発生することがある。このよう
な誤差が発生したときには、前記式（８）は次の式
（９）のように表される。
きの式であるが、実際には、配線による浮遊容量や製造
上のバラツキなどにより、前記アナログ演算回路におけ
る入力キャパシタとフィードバックキャパシタの容量比
に誤差（傾きの誤差）が発生することがある。このよう
な誤差が発生したときには、前記式（８）は次の式
（９）のように表される。
【数９】
ここで、αnは誤差である。たとえば、個々のサンプル
ホールド回路１１0〜１１N-1における傾きの誤差がａ0
〜ａN-1であるとすると、αn（ｎ＝０〜Ｎ−１）は次の
式（１０）のように表される。
ホールド回路１１0〜１１N-1における傾きの誤差がａ0
〜ａN-1であるとすると、αn（ｎ＝０〜Ｎ−１）は次の
式（１０）のように表される。
【数１０】
【００２９】ここで、本発明においては、前記誤差αn
に応じて前記係数ｈを次の式（１１）に示すように補正
しておくことにより、前記誤差を補正している。
に応じて前記係数ｈを次の式（１１）に示すように補正
しておくことにより、前記誤差を補正している。
【数１１】
これにより、次の式（１２）に示すように、誤差を補正
することが出来、前記式（８）に示す誤差のない場合と
同一の出力を得ることが可能となる。
することが出来、前記式（８）に示す誤差のない場合と
同一の出力を得ることが可能となる。
【数１２】
【００３０】この誤差αnは次の（１）〜（５）のステ
ップにより推定することができる。 （１）第１タップ目の係数ｈの値を最大値（例えば１２
７）に設定し、他のタップの係数ｈを０とする。 （２）スケーラ５０の倍率を出力信号が入力信号の等倍
になるように調整する。 （３）既知のアナログ信号を入力信号とし、その出力信
号を記録する。なお、既知のアナログ信号としてランプ
波形を用いると測定が容易になる。 （４）第２タップ〜第３２タップ目についても、順次同
様にして測定する。 （５）上記各測定結果と出力の理論値とを比較し、それ
ぞれのタップの傾きの誤差を求める。これをαnとす
る。
ップにより推定することができる。 （１）第１タップ目の係数ｈの値を最大値（例えば１２
７）に設定し、他のタップの係数ｈを０とする。 （２）スケーラ５０の倍率を出力信号が入力信号の等倍
になるように調整する。 （３）既知のアナログ信号を入力信号とし、その出力信
号を記録する。なお、既知のアナログ信号としてランプ
波形を用いると測定が容易になる。 （４）第２タップ〜第３２タップ目についても、順次同
様にして測定する。 （５）上記各測定結果と出力の理論値とを比較し、それ
ぞれのタップの傾きの誤差を求める。これをαnとす
る。
【００３１】さらに詳細に説明する。まず、前述したサ
ンプルホールド回路における誤差について図４を参照し
て説明する。図４の（ａ）は前述したサンプリング回路
の構成を示す図であり、前述したような誤差がない式
（１３）に示すように入力キャパシタＣｉｓとフィード
バックキャパシタＣｆｓの比（傾き）が１であるとする
と、その出力電圧Ｖｏは前述した電荷保存式より次の式
（１４）で示す値となる。
ンプルホールド回路における誤差について図４を参照し
て説明する。図４の（ａ）は前述したサンプリング回路
の構成を示す図であり、前述したような誤差がない式
（１３）に示すように入力キャパシタＣｉｓとフィード
バックキャパシタＣｆｓの比（傾き）が１であるとする
と、その出力電圧Ｖｏは前述した電荷保存式より次の式
（１４）で示す値となる。
【数１３】
【数１４】
【００３２】ここで、図４の（ｂ）に示すように、サン
プリング回路に傾きの誤差が存在してＣｉｓ／Ｃｆｓ≒
１であり、かつ、バイアス電圧に誤差Ｂがあるときは、
出力電圧Ｖｏは次の式（１５）のようになる。
プリング回路に傾きの誤差が存在してＣｉｓ／Ｃｆｓ≒
１であり、かつ、バイアス電圧に誤差Ｂがあるときは、
出力電圧Ｖｏは次の式（１５）のようになる。
【数１５】
【００３３】ここで、α、βを次の式（１６）および式
（１７）のように定義する。
（１７）のように定義する。
【数１６】
このとき、前記図４の（ｂ）に示すサンプリング回路の
出力Ｖｏは次の式（１８）により表わされる。
出力Ｖｏは次の式（１８）により表わされる。
【数１７】
【００３４】図４の（c）に示すホールド回路について
も、同様に傾きの誤差αｈがあるとすると、次の式（１
９）が成立する。
も、同様に傾きの誤差αｈがあるとすると、次の式（１
９）が成立する。
【数１８】
前記式（１８）により示されるサンプリング回路の出力
が前記ホールド回路に入力され、該ホールド回路の出
力、すなわち、このサンプルホールド回路の出力は次の
式（２０）となる。
が前記ホールド回路に入力され、該ホールド回路の出
力、すなわち、このサンプルホールド回路の出力は次の
式（２０）となる。
【数１９】
【００３５】ここで、αとβを次の式（２１）および式
（２２）のようにおく。
（２２）のようにおく。
【数２０】
このとき、前記ホールド回路の出力Ｖｏは、次の式（２
３）のようになる。
３）のようになる。
【数２１】
この出力は前記乗算部３０の各アナログデジタル乗算回
路３１0〜３１N-1の一方の入力（被乗数）となる。
路３１0〜３１N-1の一方の入力（被乗数）となる。
【００３６】次に、前記アナログデジタル乗算回路３１
0〜３１N-1における前記誤差の伝搬について図５を参照
しながら検討する。図５に示すアナログデジタル乗算回
路において、乗算器の出力電圧Ｖｏは、バイアス電圧の
誤差をｅとすると、次の式（２４）により表わされる。
0〜３１N-1における前記誤差の伝搬について図５を参照
しながら検討する。図５に示すアナログデジタル乗算回
路において、乗算器の出力電圧Ｖｏは、バイアス電圧の
誤差をｅとすると、次の式（２４）により表わされる。
【数２２】
ここで、Ｖｒｅｆ＝Ｖｂである。また、ｂは前述したア
ナログデジタル乗算回路の制御信号であり、乗数であ
る。
ナログデジタル乗算回路の制御信号であり、乗数であ
る。
【００３７】ここで、γを次の式（２５）により定義す
る。
る。
【数２３】
そして、この乗算回路自体も傾きの誤差を有しており、
その傾きの誤差をδ（ただし、δはγの値に影響されな
いものとする）とすると、前記出力電圧Ｖｏは次の式
（２６）により表わされる。
その傾きの誤差をδ（ただし、δはγの値に影響されな
いものとする）とすると、前記出力電圧Ｖｏは次の式
（２６）により表わされる。
【数２４】
【００３８】ここで、乗算器の入力電圧Ｖｉとして前記
式（２３）に示すサンプルホールド回路の出力を代入す
ると、前記出力電圧Ｖｏは次の式（２７）のようにな
る。
式（２３）に示すサンプルホールド回路の出力を代入す
ると、前記出力電圧Ｖｏは次の式（２７）のようにな
る。
【数２５】
ここで、ζを次の式（２８）により定義する。
【数２６】
このとき、前記出力電圧Ｖｏは次の式（２９）のように
表わされる。
表わされる。
【数２７】
この出力電圧Ｖｏが後続する前記加算器４０に入力され
ることとなる。
ることとなる。
【００３９】次に、前記加算器４０における前記誤差の
伝搬について図６を参照して説明する。図６に示すよう
に、加算器４０の入力電圧をＶi1〜ＶiN、入力キャパシ
タの容量をＣi1〜ＣiN、フィードバックキャパシタの容
量をＣfaとする。このとき、該加算器の出力電圧の理論
値は、前述したように、次の式（３０）により表わされ
る。
伝搬について図６を参照して説明する。図６に示すよう
に、加算器４０の入力電圧をＶi1〜ＶiN、入力キャパシ
タの容量をＣi1〜ＣiN、フィードバックキャパシタの容
量をＣfaとする。このとき、該加算器の出力電圧の理論
値は、前述したように、次の式（３０）により表わされ
る。
【数２８】
【００４０】ここで、加算器４０におけるバイアス電圧
の誤差をＨ、前記係数が最大値とされているアナログデ
ジタル乗算回路の出力をＶi1とし、係数が０とされてい
る他の乗算器の出力電圧をＶi2〜ＶiNであるとする。こ
のとき、Ｖi1は前記式（２９）に示されている値とな
り、Ｖi2〜ＶiNは、Ｖｂ−ζj（ｊ＝２〜Ｎ）となる。
このとき、この加算器４０の出力電圧Ｖｏは次の式（３
１）で表わされる。
の誤差をＨ、前記係数が最大値とされているアナログデ
ジタル乗算回路の出力をＶi1とし、係数が０とされてい
る他の乗算器の出力電圧をＶi2〜ＶiNであるとする。こ
のとき、Ｖi1は前記式（２９）に示されている値とな
り、Ｖi2〜ＶiNは、Ｖｂ−ζj（ｊ＝２〜Ｎ）となる。
このとき、この加算器４０の出力電圧Ｖｏは次の式（３
１）で表わされる。
【数２９】
ここで、上記式（３１）中、Ｖｉを含まない項は一定値
となるので、これをηとおき、また、Ｃi1とＣfaとの比
を次の式（３２）のように表わす。
となるので、これをηとおき、また、Ｃi1とＣfaとの比
を次の式（３２）のように表わす。
【数３０】
ここで、θは加算器４０における傾きの誤差、Ｎは加算
器４０の入力数である。このとき、該加算器の出力電圧
Ｖｏは次の式（３３）のようになる。
器４０の入力数である。このとき、該加算器の出力電圧
Ｖｏは次の式（３３）のようになる。
【数３１】
【００４１】この出力電圧Ｖｏは前記スケーラ５０に出
力される。前述したように、スケーラ５０においても同
様に傾きの誤差が存在するため、スケーラ５０の乗数を
μ、その傾きの誤差をκ（ただし、κはμの値に影響さ
れないものとする）、スケーラ５０が出力するオフセッ
ト電圧およびその誤差をλとすると、該スケーラ５０の
出力電圧は、次の式（３４）のようになる。
力される。前述したように、スケーラ５０においても同
様に傾きの誤差が存在するため、スケーラ５０の乗数を
μ、その傾きの誤差をκ（ただし、κはμの値に影響さ
れないものとする）、スケーラ５０が出力するオフセッ
ト電圧およびその誤差をλとすると、該スケーラ５０の
出力電圧は、次の式（３４）のようになる。
【数３２】
すなわち、１つのタップにおける傾きの誤差は、κθδ
αとなる。したがって、前記乗算部３０における当該ア
ナログデジタル乗算回路３１ｉにおける乗数γに、予め
１／κθδαを掛けておくことにより、最終的な出力信
号の補正を行うことが可能となる。
αとなる。したがって、前記乗算部３０における当該ア
ナログデジタル乗算回路３１ｉにおける乗数γに、予め
１／κθδαを掛けておくことにより、最終的な出力信
号の補正を行うことが可能となる。
【００４２】前述のように順次各タップの乗数を最大値
としてランプ波形を入力し、そのときの出力信号からそ
の傾きを測定する。そして、この測定結果と理論的な傾
きμγ／Ｎとを比較する。この誤差が前記κθδαとな
る。
としてランプ波形を入力し、そのときの出力信号からそ
の傾きを測定する。そして、この測定結果と理論的な傾
きμγ／Ｎとを比較する。この誤差が前記κθδαとな
る。
【００４３】図７は、上述した本発明の方法による演算
誤差の補正の効果を説明するためのシミュレーション結
果を示す図である。なお、ここでは、タップ長が３２、
係数精度が８ビット、サンプリング周波数４８ｋＨｚと
し、サンプルホールド回路の誤差として全てのサンプル
ホールド回路に３１／３２の減衰を仮定（したがって、
３２段目における減衰は３１32／３２32）し、入力信号
としてＭ系列のホワイトノイズを印加した場合のシミュ
レーション結果を示している。この図に示すように、サ
ンプルホールド回路に減衰がある場合（Ｂ）には、全体
的に信号の減衰がみられている。また、係数の補正を行
った場合（Ｃ）には、通過域において理論的なフィルタ
特性（Ａ）と同等な結果が得られており、また、阻止域
においてもほぼ同等の減衰量となっていることがわか
る。
誤差の補正の効果を説明するためのシミュレーション結
果を示す図である。なお、ここでは、タップ長が３２、
係数精度が８ビット、サンプリング周波数４８ｋＨｚと
し、サンプルホールド回路の誤差として全てのサンプル
ホールド回路に３１／３２の減衰を仮定（したがって、
３２段目における減衰は３１32／３２32）し、入力信号
としてＭ系列のホワイトノイズを印加した場合のシミュ
レーション結果を示している。この図に示すように、サ
ンプルホールド回路に減衰がある場合（Ｂ）には、全体
的に信号の減衰がみられている。また、係数の補正を行
った場合（Ｃ）には、通過域において理論的なフィルタ
特性（Ａ）と同等な結果が得られており、また、阻止域
においてもほぼ同等の減衰量となっていることがわか
る。
【００４４】以上説明したように、本発明の誤差補正方
法によれば、乗数に補正データを反映させておくことに
より、抵抗やキャパシタ等の素子を付加することなく、
アナログ演算回路における演算誤差を補正することがで
き、高精度の演算結果を得ることが可能となる。なお、
以上の説明においては、フィルタ回路を例にとって説明
したが、本発明の誤差補正方法は、アナログデジタル乗
算回路を有する回路であれば同様に適用することができ
る。
法によれば、乗数に補正データを反映させておくことに
より、抵抗やキャパシタ等の素子を付加することなく、
アナログ演算回路における演算誤差を補正することがで
き、高精度の演算結果を得ることが可能となる。なお、
以上の説明においては、フィルタ回路を例にとって説明
したが、本発明の誤差補正方法は、アナログデジタル乗
算回路を有する回路であれば同様に適用することができ
る。
【００４５】
【発明の効果】以上説明したように、本発明のアナログ
演算回路の誤差補正方法によれば、抵抗やキャパシタ等
の素子を付加することなく、アナログ演算回路の演算誤
差を補正することができ、精度の高い演算結果を出力す
ることができる。
演算回路の誤差補正方法によれば、抵抗やキャパシタ等
の素子を付加することなく、アナログ演算回路の演算誤
差を補正することができ、精度の高い演算結果を出力す
ることができる。
【図１】 本発明のアナログ演算回路の演算誤差補正方
法が適用されたフィルタ回路の構成例を示すブロック図
である。
法が適用されたフィルタ回路の構成例を示すブロック図
である。
【図２】 図１におけるフィルタ回路におけるサンプル
ホールド回路の構成例を示すブロック図である。
ホールド回路の構成例を示すブロック図である。
【図３】 図１におけるフィルタ回路におけるスケーラ
の構成例を示すブロック図である。
の構成例を示すブロック図である。
【図４】 図１のフィルタ回路におけるサンプルホール
ド回路の動作を説明するための図である。
ド回路の動作を説明するための図である。
【図５】 図１のフィルタ回路における乗算器の動作を
説明するための図である。
説明するための図である。
【図６】 図１のフィルタ回路における加算器の動作を
説明するための図である。
説明するための図である。
【図７】 本発明の演算誤差補正方法を適用したフィル
タ回路の特性のシミュレーション結果を示す図である。
タ回路の特性のシミュレーション結果を示す図である。
【図８】 アナログ加算器を説明するための図である。
【図９】 サンプルホールド回路を説明するための図で
ある。
ある。
【図１０】 アナログデジタル乗算器を説明するための
図である。
図である。
１０ サンプルホールド回路群
１１0〜１１N-1 サンプルホールド回路
２０ 係数レジスタ
３０ 乗算部
３１0〜３１N-1 アナログデジタル乗算回路
４０ 加算器
５０ スケーラ
Claims (4)
- 【請求項１】 反転増幅器と、該反転増幅器の入力に
接続される入力キャパシタと、前記反転増幅器の出力と
入力との間に接続されるフィードバックキャパシタとを
備えたアナログ演算回路であって、該アナログ演算回路
を有する回路には、該アナログ演算回路の出力電圧とデ
ジタルデータとを乗算するアナログデジタル乗算器が設
けらているアナログ演算回路における演算誤差を補正す
る方法であって、 前記デジタルデータとして、本来の乗数データと前記ア
ナログ演算器の誤差を補正するための補正データとから
算出されたデジタルデータを用いることにより、前記ア
ナログ演算回路の演算誤差を補正するようにしたことを
特徴とするアナログ演算回路の演算誤差補正方法。 - 【請求項２】 前記補正データは、当該アナログ演算
回路に既知のアナログ電圧を入力したときの出力電圧と
出力電圧の理論値との比較により算出されることを特徴
とする前記請求項１記載のアナログ演算回路の演算誤差
補正方法。 - 【請求項３】 複数段直列に接続されたサンプルホー
ルド回路と、該サンプルホールド回路の各段の出力とそ
れぞれ対応する係数データとを乗算する複数のアナログ
デジタル乗算器と、前記複数のアナログデジタル乗算器
の出力を加算する加算器とを有するフィルタ回路であっ
て、前記複数段のサンプルホールド回路、前記複数のア
ナログデジタル乗算器および前記加算器は、いずれも、
反転増幅器と、該反転増幅器の入力に接続される入力キ
ャパシタと、前記反転増幅器の出力と入力との間に接続
されるフィードバックキャパシタとを備えたアナログ演
算回路を用いて構成されているフィルタ回路の演算誤差
補正方法であって、 前記各サンプルホールド回路とそれに対応する前記アナ
ログデジタル乗算器の組ごとに一定の入力信号を与え
て、そのときの出力信号を測定し、 該測定された出力信号と理論的な出力信号との比較結果
に基づいて前記各段に対応する補正データを算出し、 前記各アナログデジタル乗算器における各係数データと
して、本来の係数データと前記算出された補正データと
に基づいて算出された係数データを用いるようにしたこ
とを特徴とするフィルタ回路の演算誤差補正方法。 - 【請求項４】 複数段直列に接続されたサンプルホー
ルド回路と、 該サンプルホールド回路の各段の出力と係数データとを
乗算する複数のアナログデジタル乗算器と、 前記複数のアナログデジタル乗算器の出力を加算する加
算器とを有するフィルタ回路であって、 前記複数段のサンプルホールド回路、前記複数のアナロ
グデジタル乗算器および前記加算器は、いずれも、反転
増幅器と、該反転増幅器の入力に接続される入力キャパ
シタと、前記反転増幅器の出力と入力との間に接続され
るフィードバックキャパシタとを備えたアナログ演算回
路を用いて構成されており、 前記係数データは、本来の係数データと前記アナログ演
算回路における演算誤差を補正する補正データとからよ
り算出された係数データとされていることを特徴とする
フィルタ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28426497A JP3527076B2 (ja) | 1997-10-02 | 1997-10-02 | アナログ演算回路の演算誤差補正方法およびフィルタ回路 |
| US09/165,301 US6563373B1 (en) | 1997-10-02 | 1998-10-02 | Filter circuit utilizing a plurality of sampling and holding circuits |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28426497A JP3527076B2 (ja) | 1997-10-02 | 1997-10-02 | アナログ演算回路の演算誤差補正方法およびフィルタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11110468A JPH11110468A (ja) | 1999-04-23 |
| JP3527076B2 true JP3527076B2 (ja) | 2004-05-17 |
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ID=17676286
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28426497A Expired - Fee Related JP3527076B2 (ja) | 1997-10-02 | 1997-10-02 | アナログ演算回路の演算誤差補正方法およびフィルタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3527076B2 (ja) |
-
1997
- 1997-10-02 JP JP28426497A patent/JP3527076B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11110468A (ja) | 1999-04-23 |
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