JP3731334B2 - 変調器およびオーバサンプル形a/d変換器 - Google Patents
変調器およびオーバサンプル形a/d変換器 Download PDFInfo
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Description
【発明の属する技術分野】
本発明は、変調器およびオーバサンプル形A/D変換器に係り、詳しくは、アナログ信号をデジタル符号化するオーバサンプル形A/D変換器、および、当該A/D変換器において用いられる変調器に関するものである。
【0002】
【従来の技術】
図9は、オーバサンプル形A/D変換器の基本構成を表すブロック図である。
オーバサンプル形A/D変換器は、入力端子1、変調器80、デジタルフィルタ81、出力端子100から構成されている。
【0003】
変調器80は、入力端子1から入力されたアナログ信号を当該アナログ信号の周波数に比べて非常に高い周波数でサンプリングし、そのサンプリングされたアナログ信号を量子化することにより、アナログ信号をデジタル信号に変調する。デジタルフィルタ81は、変調器80から出力されるデジタル信号の高域に含まれる量子化雑音を除去すると共に、デジタル信号のサンプリングレートを低下させる。その量子化雑音が除去されると共にサンプリングレートが低下されたデジタル信号は、出力端子100から出力される。
【0004】
図10(a)〜(c)は、変調器80の諸形式を表すブロック図ある。尚、図10において、図9に示すものと同じ構成部材については符号を等しくしてある。
図10(a)は、1次ΔΣ形の変調器80の基本構成を表すブロック図である。
【0005】
1次ΔΣ形の変調器80は、入力端子1、加算器91、積分器14、量子化回路4、遅延器90、D/A変換器93、出力端子101から構成されている。
加算器91は、入力端子1から入力されたアナログ信号からD/A変換器93の出力を差し引く。積分器14は加算器91の出力を積分し、量子化回路4は積分器14の出力を量子化する。量子化回路4の出力は、出力端子101から出力されると共に、遅延器90を介してD/A変換器93に帰還される。
【0006】
つまり、1次ΔΣ形の変調器80は、入力端子1から入力されたアナログ信号と、量子化回路4から出力された量子化信号との差を積分器14にて積分し、その積分結果が最小となるような量子化信号を得る変調器である。
ここで、変調器80を、入力端子1から入力されたアナログ信号の周波数に比べて非常に高い周波数で動作させると、積分器14の特性により量子化雑音は高い周波数帯域に分布するようになる。この高い周波数帯域に分布する量子化雑音は、出力端子101からの出力が入力されるデジタルフィルタ81によって除去されるので、入力端子1から入力されたアナログ信号に対して高精度なA/D変換を行うことができる。
【0007】
図10(b)は、2次ΔΣ形の変調器80の基本構成を表すブロック図である。
2次ΔΣ形の変調器80は、入力端子1、加算器91,92、積分器14,15、量子化回路4、遅延器90、D/A変換器93、出力端子101から構成されている。
【0008】
加算器91は、入力端子1から入力されたアナログ信号からD/A変換器93の出力を差し引く。積分器14は加算器91の出力を積分する。加算器92は、積分器14の出力からD/A変換器93の出力を差し引く。積分器15は加算器92の出力を積分し、量子化回路4は積分器15の出力を量子化する。量子化回路4の出力は、出力端子101から出力されると共に、遅延器90を介してD/A変換器93に帰還される。
【0009】
つまり、2次ΔΣ形の変調器80は、1次ΔΣ形の変調器を拡張して積分器を2段に設けた変調器であり、1次ΔΣ形の変調器よりもさらに高精度なA/D変換を行うことができる。
図10(c)は、1次予測1次ノイズシェイピング形の変調器80の基本構成を表すブロック図である。
【0010】
1次予測1次ノイズシェイピング形の変調器80は、入力端子1、加算器91,92、積分器14,15、量子化回路4、遅延器90、D/A変換器93、出力端子101から構成されている。
加算器91は、入力端子1から入力されたアナログ信号からD/A変換器93の出力を差し引く。積分器14は加算器91の出力を積分し、量子化回路4は積分器14の出力を量子化する。量子化回路4の出力は遅延器90を介して、加算器92へ送られると共に、積分器15へ送られる。積分器15は遅延器90の出力を積分する。積分器15の出力は、出力端子101から出力されると共に、加算器92へ送られる。加算器92は、遅延器90の出力と積分器15の出力とを加算する。加算器92の出力はD/A変換器93に帰還される。
【0011】
つまり、1次予測1次ノイズシェイピング形の変調器80は、量子化回路4から出力された量子化信号を積分器15にて積分し、その積分結果をアナログ信号を予測する予測信号とし、その予測信号と入力端子1から入力されたアナログ信号との差を積分器14にて積分し、その積分結果が最小となるような量子化信号を得る変調器である。従って、1次予測1次ノイズシェイピング形の変調器80によれば、予測信号にてアナログ信号を予測するため、1次ΔΣ形の変調器よりもさらに高精度なA/D変換を行うことができる。
【0012】
図11は、特公平7−79243号公報に開示された1次予測1次ノイズシェイピング形の変調器80を表すブロック図である。尚、図11において、図10(c)に示す変調器80と同じ構成部材については符号を等しくしてある。
積分器14は、演算増幅器2、スイッチ20〜24、積分容量5、サンプリング容量7,8から構成されている。入力端子1と演算増幅器2の反転入力端子との間には、スイッチ20,サンプリング容量7,スイッチ23がこの順番で直列に接続されている。スイッチ20とサンプリング容量7の間のノードはスイッチ21を介して接地されている。サンプリング容量7とスイッチ23との間のノードは、スイッチ22を介して接地されると共に、サンプリング容量8を介してサンプリング容量列9に接続されている。サンプリング容量8とサンプリング容量列9との間のノードはスイッチ24を介して接地されている。演算増幅器2の反転入力端子と出力端子との間には積分容量5が接続され、演算増幅器2の非反転入力端子は接地されている。
【0013】
量子化回路4は比較器102により構成され、比較器102の非反転入力端子には演算増幅器2の出力端子が接続され、比較器102の反転入力端子は接地され、比較器102の出力端子はデジタルロジック13に接続されている。
D/A変換器93は、デジタルロジック13、サンプリング容量列9、スイッチ群11から構成されている。サンプリング容量列9は2進の重み付けされた複数の容量から構成され、その各容量に直列接続されたスイッチa0,b0,a1,b1,a2,b2,a3,b3,a4,b4,a5,b5から構成されるスイッチ群11により、各容量は各々D/A変換器93の基準となる電圧源Vrefp,Vrefmのいずれかに接続される。デジタルロジック13は、量子化回路4の出力に基づいて、スイッチ群11を構成する各スイッチのオン・オフ動作を制御する。尚、デジタルロジック13は、遅延器90および積分器15の機能をも有し、出力端子101に接続されている。
【0014】
図12に、積分器14の各スイッチ20〜24のオン・オフ動作を制御するための制御信号のタイミングチャートを示す。
各制御信号f1,f2は、互いの論理レベルが「1」となる重複期間が存在せず、互いの論理レベルが「0」となる非重複期間が存在する2相クロックである。
【0015】
各スイッチ20,22は、制御信号f1に従ってオン・オフ動作が制御され、その論理レベルが「1」のときにオンし、「0」のときにオフする。また、各スイッチ21,23,24は、制御信号f2に従ってオン・オフ動作が制御され、その論理レベルが「1」のときにオンし、「0」のときにオフする。
【0016】
【発明が解決しようとする課題】
図11に示す積分器14は、入力端子1から入力されるアナログ信号と、D/A変換器93(サンプリング容量列9)から入力されるフィードバック信号とを入力する2入力形の積分器であって、アナログ入力信号とフィードバック信号の各々の電圧と、演算増幅器2の非反転入力に入力される接地電圧との差電圧を積分する働きをする。ここで、説明を簡略化するため、図13に示すように、積分器14からスイッチ24およびサンプリング容量8を省いた1入力形の積分器14aを例にとり、従来の技術の問題点を説明する。
【0017】
積分器14aにおいて、まず、積分容量5に蓄積された電荷を零とし、制御信号f1の論理レベルが「1」(制御信号f2の論理レベルが「0」)のときに、積分容量5に充電される電荷Q1と、サンプリング容量7に充電される電荷Q2とを式(1)(2)によって求める。このとき、入力端子1に入力されるアナログ信号の電圧(入力電圧)をVin、演算増幅器2の出力端子110から出力される出力電圧をVout1とする。また、積分容量5の容量値をC0、サンプリング容量7の容量値をC1とする。
【0018】
演算増幅器2の非反転入力端子に入力される接地電圧は0Vだから、Q1,Q2は各々Vout1、Vinと接地電圧0Vとの差電圧と各容量値C0,C1の積で表され、次のように求められる。
Q1=C0・(Vout1−0)=0 ………(式1)
Q2=C1・(Vin−0) ………(式2)
そして、制御信号f1の論理レベルが「0」(制御信号f2の論理レベルが「1」)に切り替わったとき、積分容量5に充電される電荷Q3と、サンプリング容量7に充電される電荷Q4とを式(3)(4)によって求める。このとき、演算増幅器2の出力端子110から出力される出力電圧(積分器14の出力電圧)をVout2とする。
【0019】
Q3=C0・(Vout2−0) ………(式3)
Q4=0 ………(式4)
積分容量5およびサンプリング容量7に蓄積された電荷には電荷保存則が成り立つため、その総和は一定であり、式(1)〜式(4)から式(5)が求められる。
【0020】
Vout2=(C1/C0)・Vin ………(式5)
ところで、演算増幅器2がオフセット電圧Voffを有する場合、図13に示す積分器14aの等価回路は、図14に示す積分器14bのようになる。積分器14bにおいては、演算増幅器2の非反転入力端子に直流電源111が接続されて、オフセット電圧Voffが印加されている。
【0021】
積分器14bにおいて、式(1)〜式(5)と同様の条件で解析を行うと、式(6)〜式(10)が求められる。
式(10)に示すように、演算増幅器2がオフセット電圧Voffを有すると、演算増幅器2の出力電圧Vout2にオフセット電圧Voffの影響が現れることになり、積分器14bの出力側からみるとオフセット電圧Voff分だけ入力電圧Vinが増えたのと同じことになるため、オフセット電圧Voffに対応して出力電圧Vout2が大きくなってしまう。
【0022】
同様に、図11に示す2入力形の積分器14においても、演算増幅器2がオフセット電圧を有すると、演算増幅器2の出力電圧にオフセット電圧の影響が現れ、そのオフセット電圧に対応して出力電圧が不要に大きくなってしまう。
従来の1次予測1次ノイズシェイピング形の変調器80において、量子化回路4を構成する比較器102は、入力端子1から入力されるアナログ信号の最大入力振幅の中間電位(この例では、接地電圧)を基準に、積分器14の出力が大きいか小さいかを判定して、量子化を行うようになっている。従って、演算増幅器2がオフセット電圧を有すると、そのオフセット電圧の影響で積分器14の出力が不正確になるため、量子化回路4の出力も不正確になる。その結果、1次予測1次ノイズシェイピング形の変調器80は変調精度が低下することになる。
【0023】
ところで、図10に示すように、1次ΔΣ形の変調器80は、1次予測1次ノイズシェイピング形の変調器80から積分器15および加算器92を省いた構成であり、1次予測1次ノイズシェイピング形の変調器80における積分器15はデジタルロジック13によって構成されている。そのため、1次ΔΣ形の変調器80においても、積分器14を構成する演算増幅器2がオフセット電圧を有する場合、1次予測1次ノイズシェイピング形の変調器80と同様に、変調精度が低下することになる。
【0024】
図15は、2次ΔΣ形の変調器80の具体例を表すブロック図である。尚、図15において、図10(b)および図11に示す変調器80と同じ構成部材については符号を等しくしてある。
積分器14は、演算増幅器2、スイッチ20〜23,28、積分容量5、サンプリング容量7から構成されている。入力端子1と演算増幅器2の反転入力端子との間には、スイッチ20,サンプリング容量7,スイッチ23がこの順番で直列に接続されている。スイッチ20とサンプリング容量7の間のノードはスイッチ21を介して接地されている。サンプリング容量7とスイッチ23との間のノードは、スイッチ22を介して接地されると共に、サンプリング容量9aを介してスイッチ群11に接続されている。サンプリング容量9aとスイッチ群11との間のノードは、スイッチ28を介して接地されている。演算増幅器2の反転入力端子と出力端子との間には積分容量5が接続され、演算増幅器2の非反転入力端子は接地されている。
【0025】
積分器15は、演算増幅器3、スイッチ24〜27,29、積分容量6、サンプリング容量8から構成されている。演算増幅器2の出力端子と演算増幅器3の反転入力端子との間には、スイッチ24,サンプリング容量8,スイッチ27がこの順番で直列に接続されている。スイッチ24とサンプリング容量8の間のノードはスイッチ25を介して接地されている。サンプリング容量8とスイッチ27との間のノードは、スイッチ26を介して接地されると共に、サンプリング容量9bを介してスイッチ群12に接続されている。サンプリング容量9bとスイッチ群12との間のノードは、スイッチ29を介して接地されている。演算増幅器3の反転入力端子と出力端子との間には積分容量6が接続され、演算増幅器3の非反転入力端子は接地されている。
【0026】
D/A変換器93は、デジタルロジック13、サンプリング容量9a,9b、スイッチ群11,12から構成されている。サンプリング容量9aに直列接続されたスイッチf11,f12から構成されるスイッチ群11により、サンプリング容量9aは各々D/A変換器93の基準となる電圧源Vrefp,Vrefmのいずれかに接続される。また、サンプリング容量9bに直列接続されたスイッチf15,f16から構成されるスイッチ群12により、サンプリング容量9bは各々D/A変換器93の基準となる電圧源Vrefp,Vrefmのいずれかに接続される。デジタルロジック13は、図12に示す制御信号f1,f2および量子化回路4の出力に基づいて、各スイッチ群11,12を構成する各スイッチのオン・オフ動作を制御する。尚、デジタルロジック13は遅延器90の機能をも有する。
【0027】
各スイッチ20,22,25,27,29は、図12に示す制御信号f1に従ってオン・オフ動作が制御され、その論理レベルが「1」のときにオンし、「0」のときにオフする。また、各スイッチ21,23,24,26,28は、制御信号f2に従ってオン・オフ動作が制御され、その論理レベルが「1」のときにオンし、「0」のときにオフする。
【0028】
このように構成された2次ΔΣ形の変調器80における積分器14は、入力端子1に入力されるアナログ信号と、サンプリング容量9aおよびスイッチ群11などにより形成されるフィードバック信号とを入力する2入力の積分器であって、アナログ入力信号とフィードバック信号の各々の電圧と、演算増幅器2の非反転入力端子に入力される接地電圧との差電圧を積分する働きをする。また、積分器15も積分器14の出力信号と、サンプリング容量9bおよびスイッチ群12などにより形成されるフィードバック信号とを入力する2入力の積分器であって、積分器14の出力信号とフィードバック信号の各々の電圧と、演算増幅器3の非反転入力端子に入力される接地電圧との差電圧を積分する働きをする。
【0029】
しかし、図11の1次予測1次ノイズシェイピング形変調器80の場合と同様に、簡単に説明するために、図15の積分器14,15を1入力の積分器として演算増幅器2,3のオフセット電圧の影響を調べてみる(図15においてサンプリング容量9a,9bおよびスイッチ群11,12を省略して演算増幅器2,3のオフセット電圧の影響を調べてみる)。
【0030】
入力端子1に入力されるアナログ信号の電圧(入力電圧)をVin、演算増幅器3の出力端子から出力される出力電圧(積分器15の出力電圧)をVo1とする。また、積分容量5の容量値をC2、積分容量6の容量値をC0、サンプリング容量7の容量値をC3、サンプリング容量8の容量値をC1とする。
【0031】
そして、演算増幅器2がオフセット電圧Voff1を有し、演算増幅器3がオフセット電圧Voff2を有する場合、式(10)と同様に解析を行うと、式(11)が求められる。
式(11)に示すように、各演算増幅器2,3がそれぞれオフセット電圧Voff1,Voff2を有すると、演算増幅器3の出力電圧Vo1に各オフセット電圧Voff1,Voff2の影響が現れることになり、各オフセット電圧Voff1,Voff2に対応して出力電圧Vo1が大きくなってしまう。
【0032】
式(11)は1入力の積分器で考えたが、積分器14,15が図15に示されるような2入力の積分器であっても同様に、積分器15の出力電圧は各オフセット電圧Voff1,Voff2に対応して大きくなってしまう。
従来の2次ΔΣ形の変調器80において、量子化回路4を構成する比較器102は、入力端子1から入力されるアナログ信号の最大入力振幅の中間電位(この例では、接地電位)を基準に、積分器15の出力が大きいか小さいかを判定して、量子化を行うようになっている。従って、各演算増幅器2,3がオフセット電圧を有すると、それらのオフセット電圧の影響で積分器14,15の出力が不正確になるため、量子化回路4の出力も不正確になる。その結果、2次ΔΣ形の変調器80は変調精度が低下することになる。
【0033】
このように、図10に示すいずれの形式の変調器80においても、積分器14,15を構成する演算増幅器2,3がオフセット電圧を有すると、変調器80の変調精度が低下することになる。ところで、積分器14,15が図11および図15に示す構成をとらない場合でも、積分器14,15が演算増幅器や他の増幅器を用いて構成されている場合には、その演算増幅器または他の増幅器がオフセット電圧を有すると、やはり変調器80の変調精度が低下する。
【0034】
そして、変調器80の変調精度が低下すると、オーバサンプル形A/D変換器のA/D変換精度も低下することになる。
本発明は上記問題点を解決するためになされたものであって、その目的は、変調精度の高い変調器を提供することにある。また、本発明の別の目的は、変調精度の高い変調器を用いたA/D変換精度の高いオーバサンプル形A/D変換器を提供することにある。
【0035】
【課題を解決するための手段】
かかる目的を解決するためになされた発明は、積分入力電圧と第1の基準電圧との差電圧を積分するための積分器と、比較器を用いて構成され、前記積分器の積分出力が第2の基準電圧より大きいか小さいかを判定して量子化する量子化回路とを備えた変調器である。そして、前記積分器はオフセット電圧を有する増幅器を用いて構成されると共に、前記第1および第2の基準電圧が、前記積分器を構成する増幅器のオフセット電圧と等しい電圧である。
【0036】
従って、本発明によれば、積分器は、積分入力電圧と、オフセット電圧と等しい第1の基準電圧との差電圧を積分する。また、量子化回路は、オフセット電圧と等しい第2の基準電圧より、積分器の積分出力が大きいか小さいかを判定して量子化する。そのため、増幅器がオフセット電圧を有する場合でも、積分器による積分動作と量子化回路の比較器による比較動作とが増幅器のオフセット電圧を基準に行われるため、そのオフセット電圧が積分動作および比較動作に影響を与えることはない。そのため、増幅器の有するオフセット電圧の影響を回避することが可能になり、高い変調精度を得ることができる。
【0037】
より具体的な構成として、請求項1に記載の発明は、入力アナログ信号とフィードバック信号との差電圧を積分入力電圧とし、該積分入力電圧と第1の基準電圧との差電圧を積分するための積分器と、前記積分器の積分出力が第2の基準電圧より大きいか小さいかを判定して量子化する量子化回路と、前記量子化回路の出力からフィードバック信号を生成する第1のサンプリング容量と、前記第1のサンプリング容量を、フィードバック信号を生成するための基準となる2種類の電圧源のそれぞれに切り換えて接続する各スイッチから構成される第1のスイッチ群と、前記第1のスイッチ群を予め設定されたタイミングで切り換える制御ロジックと、を備えた変調器である。そして、前記積分器は、オフセット電圧を有する増幅器と、積分結果の電圧を保持するための積分容量と、第2のサンプリング容量および複数のスイッチから構成された第2のスイッチ群から成り、入力アナログ信号を一定周期でサンプリングし、得られた電荷を前記積分容量に転送すると共に、サンプリング期間中に前記増幅器に前記第1の基準電圧を入力し、これに対するオフセット電圧を増幅器に生じさせる働きをする回路と、を備える。また、前記第1のサンプリング容量は、前記第2のサンプリング容量と並列に、前記増幅器に接続されてフィードバック信号をサンプリングする。さらに、前記量子化回路は、前記積分器を構成する増幅器の出力端子と容量を介して接続されたインバータと、前記積分器のサンプリング期間中に前記インバータの入出力端子を短絡するスイッチとを備えた比較器を用いて構成され、前記第1および第2の基準電圧が、前記積分器を構成する増幅器のオフセット電圧と等しい電圧である。
【0038】
従って、本発明によれば、上述したのと同様の作用により、量子化回路を構成するインバータの入力電圧に積分器を構成する増幅器のオフセット電圧が含まれないため、増幅器のオフセット電圧の影響を回避することが可能になり、変調精度の高い変調器を得ることができる。
また、請求項2に記載の発明は、入力アナログ信号と第1のフィードバック信号との差電圧を第1の積分入力電圧とし、該第1の積分入力電圧と第1の基準電圧との差電圧を積分するための第1の積分器と、第1の積分器の積分出力と第2のフィードバック信号との差電圧を第2の積分入力電圧とし、該第2の積分入力電圧と第3の基準電圧との差電圧を積分するための第2の積分器と、前記第2の積分器の積分出力が第2の基準電圧より大きいか小さいかを判定して量子化する量子化回路と、前記量子化回路の出力から第1のフィードバック信号を生成する第1のサンプリング容量と、前記量子化回路の出力から第2のフィードバック信号を生成する第3のサンプリング容量と、前記第1のサンプリング容量を、フィードバック信号を生成するための基準となる2種類の電圧源のそれぞれに切り換えて接続する各スイッチから構成される第1のスイッチ群と、前記第3のサンプリング容量を前記2種類の電圧源のそれぞれに切り換えて接続する各スイッチから構成される第3のスイッチ群と、前記第1および第3のスイッチ群を予め設定されたタイミングで切り換える制御ロジックと、を備えた変調器である。そして、前記第1の積分器は、オフセット電圧を有する第1の増幅器と、第1の積分結果の電圧を保持するための第1の積分容量と、第2のサンプリング容量および複数のスイッチから構成された第2のスイッチ群から成り、入力アナログ信号を一定周期でサンプリングし、得られた電荷を前記第1の積分容量に転送すると共に、サンプリング期間中に前記第1の増幅器に前記第1の基準電圧を入力し、これに対するオフセット電圧を第1の増幅器に生じさせる働きをする回路と、を備える。また、前記第1のサンプリング容量は、前記第2のサンプリング容量と並列に、前記第1の増幅器に接続されて第1のフィードバック信号をサンプリングする。また、前記第2の積分器は、オフセット電圧を有する第2の増幅器と、第2の積分結果の電圧を保持するための第2の積分容量と、第4のサンプリング容量および複数のスイッチから構成された第4のスイッチ群から成り、前記第1の積分出力を一定周期でサンプリングし、得られた電荷を前記第2の積分容量に転送すると共に、サンプリング期間中に前記第2の増幅器に前記第3の基準電圧を入力し、これに対するオフセット電圧を第2の増幅器に生じさせる働きをする回路と、を備える。また、前記第3のサンプリング容量は、前記第4のサンプリング容量と並列に、前記第2の増幅器に接続されて第2のフィードバック信号をサンプリングする。さらに、前記量子化回路は、前記第2の積分器を構成する第2の増幅器の出力端子と容量を介して接続されたインバータと、前記第2の積分器のサンプリング期間中に前記インバータの入出力端子を短絡するスイッチとを備えた比較器を用いて構成され、前記第2および第3の基準電圧が、前記第2の積分器を構成する第2の増幅器のオフセット電圧と等しい電圧である。
従って、本発明によれば、量子化回路を構成するインバータの入力電圧に第2の増幅器のオフセット電圧が含まれないため、第2の増幅器のオフセット電圧の影響を回避することが可能になる。また、第4のサンプリング容量を第2の積分容量よりも十分に小さく設定することにより、第1の増幅器のオフセット電圧の影響をあまり受けないようにすることが可能になり、変調精度の高い変調器を得ることができる。
【0039】
ところで、請求項1または請求項2に記載の変調器において、請求項3に記載の発明のように、前記第1のサンプリング容量が重み付けられた複数の容量を備えた容量列から成の場合は1次予測1次ノイズシェイピング形の変調器を得ることができる。また、請求項1から3のいずれかに記載の変調器において、前記積分器を構成する増幅器は、請求項4に記載の発明のように単位利得増幅器から成るか、または、請求項5に記載の発明のように演算増幅器から成る。
【0042】
次に、請求項6に記載の発明は、請求項4に記載の変調器において、前記単位利得増幅器はソースホロワ回路によって構成されている。ソースホロワ回路はオフセット電圧が大きいが、請求項4に記載の変調器によれば、オフセット電圧の影響を回避することが可能であるため、簡単なソースホロワによって構成される単位利得増幅器を用いることができる。また、単位利得増幅器はゲインが1であるため、ゲイン無限大の演算増幅器に比べて雑音の影響を受けにくい。
【0043】
従って、本発明によれば、ソースホロワによって構成される単位利得増幅器の優れた特徴(簡単な構造で低消費電力かつ高速動作が可能)を備えた、低消費電力で高速かつ高精度な変調器を得ることができる。そして、請求項7に記載の発明のように、変調精度の高い請求項1〜6のいずれか1項に記載の変調器と、前記変調器の出力から量子化雑音を除去するフィルタとを組み合わせれば、A/D変換精度の高いオーバサンプル形A/D変換器を得ることができる。
【0044】
【発明の実施の形態】
(第1実施形態)
以下、本発明を具体化した第1実施形態を図面と共に説明する。尚、本実施形態において、図9〜図12に示した従来の形態と同じ構成部材については符号を等しくしてその詳細な説明を省略する。
【0045】
図1は、本実施形態の1次予測1次ノイズシェイピング形の変調器80を表すブロック図である。
積分器14は、単位利得増幅器131、第2のスイッチ群としてのスイッチ20〜25、積分容量5、第1のサンプリング容量7から構成されている。単位利得増幅器131はゲインが1の増幅器である。単位利得増幅器131の入力端子は、直列に接続された各スイッチ21,20を介して入力端子1に接続されると共に、スイッチ22を介して接地されると共に、直列に接続されたスイッチ23および積分容量5を介して接地されると共に、スイッチ24,25を介してスイッチ群11に接続されている。各スイッチ20,21間のノードと単位利得増幅器131の出力端子との間にはサンプリング容量7が接続されている。単位利得増幅器131の出力端子にはサンプリング容量列9が接続されている。
【0046】
量子化回路4は比較器により構成され、その比較器は、スイッチ40、容量41、インバータ42,43、ラッチ回路44から構成されている。各インバータ42,43は直列に接続され、容量41はインバータ42の入力端子と単位利得増幅器131の出力端子との間に接続され、スイッチ40はインバータ42の入出力端子間に接続され、インバータ43の出力端子はラッチ回路44を介してデジタルロジック(制御ロジック)13に接続されている。
【0047】
D/A変換器93は、デジタルロジック13、サンプリング容量列9、第1のスイッチ群11から構成されている。サンプリング容量列9は2進の重み付けされた複数の容量から構成され、その各容量に直列接続されたスイッチS0,S1,S2,S3,S4は、スイッチ25を介して単位利得増幅器131の入力端子に接続されると共に、各スイッチf13,f14を介してそれぞれD/A変換器93の基準となる電圧源Vrefp,Vrefmに接続されている。また、サンプリング容量列9を構成するサンプリング容量9aは、スイッチ24を介して単位利得増幅器131の入力端子に接続されると共に、各スイッチf11,f12を介してそれぞれD/A変換器93の基準となる電圧源Vrefp,Vrefmに接続されている。デジタルロジック13は、図12に示す制御信号f1および量子化回路4の出力に基づいて、スイッチ群11を構成する各スイッチS0,S1,S2,S3,S4,f11,f12,f13,f14のオン・オフ動作を制御する。尚、デジタルロジック13は、遅延器90および積分器15の機能をも有し、出力端子101に接続されている。
【0048】
各スイッチ20,22,40は、図12に示す制御信号f1に従ってオン・オフ動作が制御され、その論理レベルが「1」のときにオンし、「0」のときにオフする。また、各スイッチ21,23,24,25は、制御信号f2に従ってオン・オフ動作が制御され、その論理レベルが「1」のときにオンし、「0」のときにオフする。
【0049】
次に、本実施形態の作用について説明する。
図1に示す積分器14は、入力端子1から入力されるアナログ信号(入力アナログ信号)と、D/A変換器93(サンプリング容量列9)から入力されるフィードバック信号とを入力する2入力形の積分器である。ここで、説明を簡略化するため、図2に示すように、積分器14から各スイッチ24,25を省いた1入力形の積分器14aを例にとって説明する。
【0050】
単位利得増幅器131の有するオフセット電圧をVoffとすると、単位利得増幅器131の入力電圧Vuiおよび出力電圧Vuoは式(12)によって表される。
Vuo=Vui+Voff ………(式12)
積分器14aにおいて、まず、積分容量5に蓄積された電荷を零とし、制御信号f1の論理レベルが「1」(制御信号f2の論理レベルが「0」)のときに、積分容量5に充電される電荷Q1と、サンプリング容量7に充電される電荷Q2とを式(13)(14)によって求める。このとき、入力端子1に入力されるアナログ信号の電圧(入力電圧)をVinとする。また、積分容量5の容量値をC0、サンプリング容量7の容量値をC1とする。
【0051】
Q1=0 ………(式13)
Q2=C1・(Vin−Voff) ………(式14)
このとき、量子化回路4において、容量41に蓄積される電荷Q41は、オンしたスイッチ40によりインバータ42の入出力端子間が短絡されているため、式(15)によって求められる。ここで、容量41の容量値をC4、インバータ42のしきい値電圧をVithとする。
【0052】
Q41=C4・(Voff−Vith) ………(式15)
そして、制御信号f1の論理レベルが「0」(制御信号f2の論理レベルが「1」)に切り替わったとき、積分容量5に充電される電荷Q3と、サンプリング容量7に充電される電荷Q4とを式(16)(17)によって求める。
【0053】
Q3=C0・Vui ………(式16)
Q4=C1・(Vui−Vuo) ………(式17)
積分容量5およびサンプリング容量7に蓄積された電荷には電荷保存則が成り立つため、その総和は一定であり、式(12)〜式(17)から式(18)が求められる。
【0054】
Vuo=Voff+(C1/C0)・Vin ………(式18)
このとき、容量41に蓄積された電荷は保存されるため、インバータ42の入力電圧Viiは式(19)によって求められる。
Vii=Vuo−(Voff−Vith) ………(式19)
式(18)および式(19)より式(20)が求められる。
【0055】
Vii=Vith+(C1/C0)・Vin ………(式20)
式(20)に示すように、インバータ42の入力電圧Viiには単位利得増幅器131のオフセット電圧Voffは含まれない。そして、インバータ42の出力電圧は、しきい値電圧Vithを基準にして、しきい値電圧Vithより入力電圧Viiが高いときは論理レベル「0」、低いときは論理レベル「1」に対応した値になる。
【0056】
同様に、図1に示す2入力形の積分器14においても、インバータ42の入力電圧Viiに単位利得増幅器131のオフセット電圧Voffが含まれることはない。
すなわち、制御信号f1に従ってスイッチ22がオンしたとき、単位利得増幅器131の入力端子はスイッチ22を介して接地され、そのとき単位利得増幅器131から出力されるオフセット電圧Voffを第1の基準電圧とし、積分器14は、当該第1の基準電圧(=オフセット電圧Voff)と、入力端子1から入力される入力アナログ信号との差電圧を積分する。そして、量子化回路4は、制御信号f1に従ってスイッチ40がオンしたときに積分器14から入力される単位利得増幅器131のオフセット電圧Voffを第2の基準電圧とし、制御信号f1に従ってスイッチ40がオフしたとき、当該第2の基準電圧(=オフセット電圧Voff)が積分器14の積分出力より大きいか小さいかを判定することにより量子化を行う。
【0057】
これは、積分器14における積分動作と量子化回路4における比較動作とを、単位利得増幅器131のオフセット電圧Voffを基準にして行っていることにほかならない。
従って、本実施形態の1次予測1次ノイズシェイピング形の変調器80においては、積分器14を構成する単位利得増幅器131がオフセット電圧を有する場合でも、そのオフセット電圧が量子化回路4の出力に影響を与えることはない。そのため、本実施形態の1次予測1次ノイズシェイピング形の変調器80によれば、単位利得増幅器131のオフセット電圧の影響を回避することが可能になり、高い変調精度を得ることができる。その結果、図9に示すように、本実施形態の1次予測1次ノイズシェイピング形の変調器80を用いて構成されたオーバサンプル形A/D変換器によれば、高いA/D変換精度を得ることができる。
【0058】
図3(a)〜(c)は、単位利得増幅器131の具体例を表す回路図である。
図3(a)に示す単位利得増幅器131は、NチャネルMOSトランジスタ32およびPチャネルMOSトランジスタ33から成るCMOS回路によって構成され、NチャネルMOSトランジスタ32のドレインは高電位側電源VDDに接続され、PチャネルMOSトランジスタ33のドレインは低電位側電源−VDDに接続され、各トランジスタ32,33のゲートは単位利得増幅器131の入力端子30に接続され、各トランジスタ32,33のソースは単位利得増幅器131の出力端子31に接続されている。
【0059】
図3(b)に示す単位利得増幅器131は、NチャネルMOSトランジスタ32,35によって構成され、NチャネルMOSトランジスタ32のドレインは高電位側電源VDDに接続され、NチャネルMOSトランジスタ35のソースは低電位側電源−VDDに接続され、NチャネルMOSトランジスタ32のゲートは単位利得増幅器131の入力端子30に接続され、NチャネルMOSトランジスタ35のゲートはバイアス端子34に接続され、NチャネルMOSトランジスタ32のソースおよびNチャネルMOSトランジスタ35のドレインは単位利得増幅器131の出力端子31に接続されている。バイアス端子34には低電位側電源−VDDの電圧よりも若干高い電圧が印加され、NチャネルMOSトランジスタ35は、NチャネルMOSトランジスタ定32のソース抵抗として機能する。
【0060】
図3(c)に示す単位利得増幅器131は、PチャネルMOSトランジスタ33,36によって構成され、PチャネルMOSトランジスタ36のソースは高電位側電源VDDに接続され、PチャネルMOSトランジスタ33のドレインは低電位側電源−VDDに接続され、PチャネルMOSトランジスタ33のゲートは単位利得増幅器131の入力端子30に接続され、PチャネルMOSトランジスタ36のゲートはバイアス端子34に接続され、PチャネルMOSトランジスタ33のソースおよびPチャネルMOSトランジスタ36のドレインは単位利得増幅器131の出力端子31に接続されている。バイアス端子34には高電位側電源VDDの電圧よりも若干低い電圧が印加され、PチャネルMOSトランジスタ36は、PチャネルMOSトランジスタ定33のソース抵抗として機能する。
【0061】
図3(a)〜(c)に示すようなソースホロワ回路によって構成される単位利得増幅器131は、オフセット電圧が大きいため、高い精度が必要とされる用途では一般に用いられない。しかし、本実施形態の1次予測1次ノイズシェイピング形の変調器80によれば、単位利得増幅器131のオフセット電圧の影響が回避されるため、簡単なソースホロワ回路によって構成される単位利得増幅器131を用いることができる。
【0062】
ソースホロワ回路によって構成される単位利得増幅器131には、以下の利点がある。
▲1▼MOSトランジスタの縦続段数が2段であるため、MOSトランジスタの縦続段数が3段である演算増幅器に比べて、低電源電圧化を図ることが可能である。
【0063】
▲2▼演算増幅器に比べて消費電流が小さい。
▲3▼上記▲1▼▲2▼より、低消費電力化に有利である。
▲4▼位相補償容量を必要としないため高速動作が可能である。
▲5▼ゲインが1であるため、ゲイン無限大の演算増幅器に比べて、MOSトランジスタの熱雑音の影響を受けにくい。
【0064】
上記▲1▼〜▲5▼より、ソースホロワ回路によって構成される単位利得増幅器131を用いた積分器14によれば、低消費電力で高速かつ高精度な変調器80およびオーバサンプリングA/D変換器を得ることができる。
(第2実施形態)
次に、本発明を具体化した第2実施形態を図面と共に説明する。尚、本実施形態において、第1実施形態と同じ構成部材については符号を等しくしてその詳細な説明を省略する。
【0065】
図4は、本実施形態の1次予測1次ノイズシェイピング形の変調器80を表すブロック図である。
積分器14は、演算増幅器2、第2のスイッチ群としてのスイッチ20〜25、積分容量5、第1のサンプリング容量7から構成されている。演算増幅器2の反転入力端子は、直列に接続されたサンプリング容量7およびスイッチ20を介して入力端子1に接続されると共に、スイッチ22を介して演算増幅器2の出力端子に接続されると共に、直列に接続された積分容量5およびスイッチ23を介して演算増幅器2の出力端子に接続されると共に、サンプリング容量列9に接続されている。演算増幅器2の非反転入力端子は接地されている。サンプリング容量7とスイッチ20との間のノードはスイッチ21を介して接地されている。
【0066】
量子化回路4の構成は第1実施形態のそれと同じであり、容量41はインバータ42の入力端子と演算増幅器2の出力端子との間に接続されている。
D/A変換器93は、デジタルロジック13、サンプリング容量列9、第1のスイッチ群11から構成されている。サンプリング容量列9は2進の重み付けされた複数の容量から構成され、その各容量に直列接続されたスイッチS0,S1,S2,S3,S4は、スイッチ25を介して演算増幅器2の非反転入力端子に接続されると共に、各スイッチf13,f14を介してそれぞれD/A変換器93の基準となる電圧源Vrefp,Vrefmに接続されている。また、サンプリング容量列9を構成するサンプリング容量9aは、スイッチ24を介して演算増幅器2の非反転入力端子に接続されると共に、各スイッチf11,f12を介してそれぞれD/A変換器93の基準となる電圧源Vrefp,Vrefmに接続されている。デジタルロジック13は、図12に示す制御信号f1および量子化回路4の出力に基づいて、スイッチ群11を構成する各スイッチS0,S1,S2,S3,S4,f11,f12,f13,f14のオン・オフ動作を制御する。尚、デジタルロジック13は、遅延器90および積分器15の機能をも有し、出力端子101に接続されている。
【0067】
各スイッチ20,22,40は、図12に示す制御信号f1に従ってオン・オフ動作が制御され、その論理レベルが「1」のときにオンし、「0」のときにオフする。また、各スイッチ21,23,24,25は、制御信号f2に従ってオン・オフ動作が制御され、その論理レベルが「1」のときにオンし、「0」のときにオフする。
【0068】
次に、本実施形態の作用について説明する。
図4に示す積分器14は、入力端子1から入力されるアナログ信号と、D/A変換器93(サンプリング容量列9)から入力されるフィードバック信号とを入力する2入力形の積分器である。ここで、説明を簡略化するため、積分器14から各スイッチ24,25を省いた1入力形の積分器を例にとって説明する。
【0069】
積分器14において、まず、積分容量5に蓄積された電荷を零とし、制御信号f1の論理レベルが「0」(制御信号f2の論理レベルが「1」)のときに、入力端子1に入力されるアナログ信号の電圧(入力電圧)をVin、演算増幅器2の出力端子から出力される出力電圧(積分器14の出力電圧)をVout1、演算増幅器2の有するオフセット電圧をVoffとする。
【0070】
そして、制御信号f1の論理レベルが「1」(制御信号f2の論理レベルが「0」)に切り替わったとき、積分容量5に充電される電荷Q1と、サンプリング容量7に充電される電荷Q2とを式(21)(22)によって求める。ここで、積分容量5の容量値をC0、サンプリング容量7の容量値をC1とする。
【0071】
Q1=C0・(Vout1−Voff)=0 ………(式21)
Q2=C1・(Vin−Voff) ………(式22)
このとき、量子化回路4において、容量41に蓄積される電荷Q41は、オンしたスイッチ40によりインバータ42の入出力端子間が短絡されているため、式(23)によって求められる。ここで、容量41の容量値をC4、インバータ42のしきい値電圧をVithとする。
【0072】
Q41=C4・(Voff−Vith) ………(式23)
そして、制御信号f1の論理レベルが「0」(制御信号f2の論理レベルが「1」)に切り替わったとき、積分容量5に充電される電荷Q3と、サンプリング容量7に充電される電荷Q4とを式(24)(25)によって求める。このとき、演算増幅器2の出力端子から出力される出力電圧(積分器14の出力電圧)をVout2とする。
【0073】
Q3=C0・(Vout2−Voff) ………(式24)
Q4=C1・(−Voff) ………(式25)
積分容量5およびサンプリング容量7に蓄積された電荷には電荷保存則が成り立つため、その総和は一定であり、式(21)〜式(25)から式(26)が求められる。
【0074】
Vout2=Voff+(C1/C0)・Vin ………(式26)
このとき、容量41に蓄積された電荷は保存されるため、インバータ42の入力電圧Viiは式(27)によって求められる。
Vii=Vout2−(Voff−Vith) ………(式27)
式(26)および式(27)より式(28)が求められる。
【0075】
Vii=Vith+(C1/C0)・Vin ………(式28)
式(28)に示すように、インバータ42の入力電圧Viiには演算増幅器2のオフセット電圧Voffは含まれない。そして、インバータ42の出力電圧は、しきい値電圧Vithを基準にして、しきい値電圧Vithより入力電圧Viiが高いときは論理レベル「0」、低いときは論理レベル「1」に対応した値になる。これは、積分器14における積分動作と量子化回路4における比較動作とを、演算増幅器2のオフセット電圧Voffを基準にして行っていることにほかならない。
【0076】
同様に、図4に示す2入力形の積分器14においても、インバータ42の入力電圧Viiに演算増幅器2のオフセット電圧Voffが含まれることはない。
すなわち、制御信号f1に従ってスイッチ22がオンしたとき、演算増幅器2の反転入力端子と出力端子とはスイッチ22を介して接続されるため、演算増幅器2の非反転入力端子が接地されていることで演算増幅器2から出力されるオフセット電圧Voffは、スイッチ22を介して演算増幅器2の反転入力端子に入力される。そのため、積分器14は、演算増幅器2から出力されるオフセット電圧Voffを第1の基準電圧とし、当該第1の基準電圧(=オフセット電圧Voff)と、入力端子1から入力される入力アナログ信号との差電圧を積分する。そして、量子化回路4は、制御信号f1に従ってスイッチ40がオンしたときに積分器14から入力される演算増幅器2のオフセット電圧Voffを第2の基準電圧とし、制御信号f1に従ってスイッチ40がオフしたとき、当該第2の基準電圧(=オフセット電圧Voff)が積分器14の積分出力より大きいか小さいかを判定することにより量子化を行う。
【0077】
これは、積分器14における積分動作と量子化回路4における比較動作とを、演算増幅器2のオフセット電圧Voffを基準にして行っていることにほかならない。
従って、本実施形態の1次予測1次ノイズシェイピング形の変調器80においては、積分器14を構成する演算増幅器2がオフセット電圧を有する場合でも、そのオフセット電圧が量子化回路4の出力に影響を与えることはない。そのため、本実施形態の1次予測1次ノイズシェイピング形の変調器80によれば、演算増幅器2のオフセット電圧の影響を回避することが可能になり、高い変調精度を得ることができる。その結果、図9に示すように、本実施形態の1次予測1次ノイズシェイピング形の変調器80を用いて構成されたオーバサンプル形A/D変換器によれば、高いA/D変換精度を得ることができる。
【0078】
(第3実施形態)
次に、本発明を具体化した第3実施形態を図面と共に説明する。尚、本実施形態において、第1実施形態と同じ構成部材については符号を等しくしてその詳細な説明を省略する。
【0079】
図5は、本実施形態の1次ΔΣ形の変調器80を表すブロック図である。
図5に示す1次ΔΣ形の変調器80において、図1に示す1次予測1次ノイズシェイピング形の変調器80と異なるのは、以下の点だけである。
[1]サンプリング容量列9を構成する各容量のうち第2のサンプリング容量9aを除く容量が省かれている。
【0080】
[2]積分器14を構成するスイッチ25が省かれている。また、スイッチ群11を構成する各スイッチのうちスイッチf11,f12を除くスイッチが省かれている。
[3]デジタルロジック13は遅延器90の機能を有し、量子化回路4を構成するラッチ回路44は出力端子101に接続されている。
【0081】
従って、本実施形態の1次ΔΣ形の変調器80によれば、第1実施形態の1次予測1次ノイズシェイピング形の変調器80と同様に、積分器14を構成する単位利得増幅器131がオフセット電圧を有する場合でも、そのオフセット電圧が量子化回路4の出力に影響を与えることはない。そのため、本実施形態の1次ΔΣ形の変調器80によれば、単位利得増幅器131のオフセット電圧の影響を回避することが可能になり、高い変調精度を得ることができる。その結果、図9に示すように、本実施形態の1次ΔΣ形の変調器80を用いて構成されたオーバサンプル形A/D変換器によれば、高いA/D変換精度を得ることができる。
【0082】
そして、本実施形態においても第1実施形態と同様に、図3(a)〜(c)に示すような簡単なソースホロワ回路によって構成される単位利得増幅器131を用いることが可能になるため、単位利得増幅器131の利点を生かして、低消費電力で高速かつ高精度な変調器80およびオーバサンプリングA/D変換器を得ることができる。
【0083】
(第4実施形態)
次に、本発明を具体化した第4実施形態を図面と共に説明する。尚、本実施形態において、第2実施形態と同じ構成部材については符号を等しくしてその詳細な説明を省略する。
【0084】
図6は、本実施形態の1次ΔΣ形の変調器80を表すブロック図である。
図6に示す1次ΔΣ形の変調器80において、図4に示す1次予測1次ノイズシェイピング形の変調器80と異なるのは、以下の点だけである。
[1]サンプリング容量列9を構成する各容量のうちサンプリング容量9aを除く容量が省かれている。
【0085】
[2]積分器14を構成するスイッチ25が省かれている。また、スイッチ群11を構成する各スイッチのうちスイッチf11,f12を除くスイッチが省かれている。
[3]デジタルロジック13は遅延器90の機能を有し、量子化回路4を構成するラッチ回路44は出力端子101に接続されている。
【0086】
従って、本実施形態の1次ΔΣ形の変調器80によれば、第2実施形態の1次予測1次ノイズシェイピング形の変調器80と同様に、積分器14を構成する演算増幅器2がオフセット電圧を有する場合でも、そのオフセット電圧が量子化回路4の出力に影響を与えることはない。そのため、本実施形態の1次ΔΣ形の変調器80によれば、演算増幅器2のオフセット電圧の影響を回避することが可能になり、高い変調精度を得ることができる。その結果、図9に示すように、本実施形態の1次ΔΣ形の変調器80を用いて構成されたオーバサンプル形A/D変換器によれば、高いA/D変換精度を得ることができる。
【0087】
(第5実施形態)
次に、本発明を具体化した第5実施形態を図面と共に説明する。尚、本実施形態において、図15に示した従来の形態と同じ構成部材については符号を等しくしてその詳細な説明を省略する。
【0088】
図7は、本実施形態の2次ΔΣ形の変調器80を表すブロック図である。
第1の積分器14は、第1の演算増幅器2、第3のスイッチ群としてのスイッチ20〜23,28、第1の積分容量5、第3のサンプリング容量7から構成されている。演算増幅器2の反転入力端子は、直列に接続されたサンプリング容量7およびスイッチ20を介して入力端子1に接続されると共に、スイッチ22を介して演算増幅器2の出力端子に接続されると共に、直列に接続された積分容量5およびスイッチ23を介して演算増幅器2の出力端子に接続されると共に、第1のサンプリング容量9aを介して第1のスイッチ群11に接続されている。演算増幅器2の非反転入力端子は接地されている。サンプリング容量7とスイッチ20との間のノードはスイッチ21を介して接地されている。サンプリング容量9aとスイッチ群11との間のノードは、スイッチ28を介して接地されている。
【0089】
第2の積分器15は、第2の演算増幅器3、第4のスイッチ群としてのスイッチ24〜27,29、第2の積分容量6、第4のサンプリング容量8から構成されている。演算増幅器3の反転入力端子は、直列に接続されたサンプリング容量8およびスイッチ24を介して演算増幅器2の出力端子に接続されると共に、スイッチ26を介して演算増幅器3の出力端子に接続されると共に、直列に接続された積分容量6およびスイッチ27を介して演算増幅器3の出力端子に接続されると共に、第2のサンプリング容量9bを介して第2のスイッチ群12に接続されている。演算増幅器3の非反転入力端子は接地されている。サンプリング容量8とスイッチ24との間のノードはスイッチ25を介して接地されている。サンプリング容量9bとスイッチ群12との間のノードは、スイッチ29を介して接地されている。
【0090】
量子化回路4の構成は第1実施形態のそれと同じであり、容量41はインバータ42の入力端子と演算増幅器3の出力端子との間に接続されている。
D/A変換器93は、デジタルロジック13、サンプリング容量9a,9b、スイッチ群11,12から構成されている。サンプリング容量9aに直列接続されたスイッチf11,f12から構成されるスイッチ群11により、サンプリング容量9aはD/A変換器93の基準となる電圧源Vrefp,Vrefmのいずれかに接続される。また、サンプリング容量9bに直列接続されたスイッチf15,f16から構成されるスイッチ群12により、サンプリング容量9bはD/A変換器93の基準となる電圧源Vrefp,Vrefmのいずれかに接続される。デジタルロジック13は、図12に示す制御信号f1,f2および量子化回路4の出力に基づいて、各スイッチ群11,12を構成する各スイッチのオン・オフ動作を制御する。尚、デジタルロジック13は遅延器90の機能をも有する。
【0091】
各スイッチ20,22,25,27,29は、図12に示す制御信号f1に従ってオン・オフ動作が制御され、その論理レベルが「1」のときにオンし、「0」のときにオフする。また、各スイッチ21,23,24,26,28,40は、制御信号f2に従ってオン・オフ動作が制御され、その論理レベルが「1」のときにオンし、「0」のときにオフする。
【0092】
次に、本実施形態の作用について説明する。
尚、図15の従来構成について式(11)を求めて問題点を説明したように、図7の積分器14,15を1入力の積分器として、演算増幅器2,3のオフセット電圧の影響を解析する(図7においてサンプリング容量9a,9bおよびスイッチ群11,12を省略して演算増幅器2,3のオフセット電圧の影響を解析する)。
【0093】
本実施形態の2次ΔΣ形の変調器80において、入力端子1に入力されるアナログ信号の電圧(入力電圧)をVin、演算増幅器3の出力端子から出力される出力電圧(積分器15の出力電圧)をVo1とする。また、積分容量5の容量値をC2、積分容量6の容量値をC0、サンプリング容量7の容量値をC3、サンプリング容量8の容量値をC1とする。
【0094】
そして、演算増幅器2がオフセット電圧Voff1を有し、演算増幅器3がオフセット電圧Voff2を有する場合、式(11)と同様に解析を行うと、式(29)が求められる。
すなわち、制御信号f1に従ってスイッチ22がオンしたとき、演算増幅器2の反転入力端子と出力端子とはスイッチ22を介して接続されるため、演算増幅器2の非反転入力端子が接地されていることで演算増幅器2から出力されるオフセット電圧Voff1は、スイッチ22を介して演算増幅器2の反転入力端子に入力される。そのため、積分器14は、演算増幅器2から出力されるオフセット電圧Voff1を第1の基準電圧とし、当該第1の基準電圧(=オフセット電圧Voff1)と、入力端子1から入力される入力アナログ信号との差電圧を積分する。
【0095】
また、制御信号f2に従ってスイッチ26がオンしたとき、演算増幅器3の反転入力端子と出力端子とはスイッチ26を介して接続されるため、演算増幅器3の非反転入力端子が接地されていることで演算増幅器3から出力されるオフセット電圧Voff2は、スイッチ26を介して演算増幅器3の反転入力端子に入力される。そのため、積分器15は、演算増幅器3から出力されるオフセット電圧Voff2を第1の基準電圧とし、当該第1の基準電圧(=オフセット電圧Voff2)と、積分器14の積分出力との差電圧を積分する。
【0096】
そして、量子化回路4は、制御信号f2に従ってスイッチ40がオンしたときに積分器15から入力される演算増幅器3のオフセット電圧Voff2を第2の基準電圧とし、制御信号f2に従ってスイッチ40がオフしたとき、当該第2の基準電圧(=オフセット電圧Voff2)が積分器15の積分出力より大きいか小さいかを判定することにより量子化を行う。
【0097】
これは、積分器15における積分動作と量子化回路4における比較動作とを、演算増幅器3のオフセット電圧Voff2を基準にして行っていることにほかならない。
従って、本実施形態の2次ΔΣ形の変調器80において、積分器15を構成する演算増幅器3のオフセット電圧Voff2が量子化回路4の出力に影響を与えることはない。また、式(11)と式(29)とを比べれば分かるように、本実施形態の2次ΔΣ形の変調器80において、積分器14を構成する演算増幅器2のオフセット電圧Voff1が量子化回路4の出力に与える影響は、図15に示す従来の2次ΔΣ形の変調器80のそれに比べて小さくなる。
【0098】
一般に、2次△Σの変調器80における積分器15の出力は大振幅になることが知られており、演算増幅器3の出力電圧Vo1の飽和を防止するために、式(11)(29)における(C1/CO)は、通常、1以下の値(例えば、1/4)に設定される。そのため、式(11)と式(29)とを比べれば分かるように、積分器15の出力電圧Vo1において支配的となるのは、オフセット電圧Voff2である。
【0099】
式(29)は1入力の積分器で考えたが、積分器14,15が図7に示されるような2入力の積分器であっても同様で、演算増幅器3のオフセット電圧Voff2の影響はキャンセルされ、演算増幅器2のオフセット電圧Voff1についても図15に示す従来の2次ΔΣ形の変調器80の場合より影響は小さくなる。
【0100】
従って、本実施形態の2次ΔΣ形の変調器80によれば、図15に示す従来の2次ΔΣ形の変調器80に比べて、高い変調精度を得ることができる。その結果、図9に示すように、本実施形態の2次ΔΣ形の変調器80を用いて構成されたオーバサンプル形A/D変換器によれば、高いA/D変換精度を得ることができる。
【0101】
図8は、本実施形態の2次ΔΣ形の変調器80と、図15に示す従来の2次ΔΣ形の変調器80とを比較したシミュレーション結果である。
図8(a)に、入力端子1から入力されたアナログ信号の波形を示す。
図8(b)に、本実施形態の2次ΔΣ形の変調器80の出力端子101から出力されるデジタル信号を示す。
【0102】
図8(c)に、図15に示す従来の2次ΔΣ形の変調器80の出力端子101から出力されるデジタル信号を示す。
図8(c)に示すように、従来の変調器80では、オフセット電圧が少しでも存在するとデジタル信号が「1」に偏りやすくなり、オフセット電圧が大きくなるとデジタル信号が「1」のまま変化しなくなってしまう
それに対して、図8(b)に示すように、本実施形態の変調器80では、オフセット電圧が大きい場合でも、デジタル信号に偏りは見られず、オフセット電圧によって変調精度が低下しないことが確認できる。
【0103】
尚、本発明は上記各実施形態に限定されるものではなく、例えば、各制御信号f1,f2のタイミングを反対にしても上記実施形態と同様の作用および効果を得ることができる。
【図面の簡単な説明】
【図1】第1実施形態の変調器を表すブロック図。
【図2】第1実施形態の変調器の作用を説明するための要部ブロック図。
【図3】第1および第3実施形態で用いられる単位利得増幅器の具体例を表す回路図。
【図4】第2実施形態の変調器を表すブロック図。
【図5】第3実施形態の変調器を表すブロック図。
【図6】第4実施形態の変調器を表すブロック図。
【図7】第5実施形態の変調器を表すブロック図。
【図8】第5実施形態の変調器の作用を説明するための特性図。
【図9】オーバサンプル形A/D変換器を表すブロック図。
【図10】変調器の諸形式を表すブロック図。
【図11】従来の変調器を表すブロック図。
【図12】第1〜第5実施形態および従来の変調器を制御するための制御信号のタイミングチャート。
【図13】従来の変調器の作用を説明するための要部ブロック図。
【図14】従来の変調器の作用を説明するための要部ブロック図。
【図15】従来の変調器を表すブロック図。
【符号の説明】
2,3…演算増幅器 4…量子化回路 5…積分容量
7,8,9a,9b…サンプリング容量 9…サンプリング容量列
11,12…スイッチ群 13…デジタルロジック
14,15…積分器 20〜29,40…スイッチ 41…容量
42…インバータ 80…変調器 81…デジタルフィルタ
131…単位利得増幅器 Vrefp,Vrefm…基準電圧源
Claims (7)
- 入力アナログ信号とフィードバック信号との差電圧を積分入力電圧とし、該積分入力電圧と第1の基準電圧との差電圧を積分するための積分器と、
前記積分器の積分出力が第2の基準電圧より大きいか小さいかを判定して量子化する量子化回路と、
前記量子化回路の出力からフィードバック信号を生成する第1のサンプリング容量と、
前記第1のサンプリング容量を、フィードバック信号を生成するための基準となる2種類の電圧源のそれぞれに切り換えて接続する各スイッチから構成される第1のスイッチ群と、
前記第1のスイッチ群を予め設定されたタイミングで切り換える制御ロジックと、を備えた変調器であって、
前記積分器は、
オフセット電圧を有する増幅器と、
積分結果の電圧を保持するための積分容量と、
第2のサンプリング容量および複数のスイッチから構成された第2のスイッチ群から成り、入力アナログ信号を一定周期でサンプリングし、得られた電荷を前記積分容量に転送すると共に、サンプリング期間中に前記増幅器に前記第1の基準電圧を入力し、これに対するオフセット電圧を増幅器に生じさせる働きをする回路と、を備え、
前記第1のサンプリング容量は、
前記第2のサンプリング容量と並列に、前記増幅器に接続されてフィードバック信号をサンプリングし、
前記量子化回路は、
前記積分器を構成する増幅器の出力端子と容量を介して接続されたインバータと、前記積分器のサンプリング期間中に前記インバータの入出力端子を短絡するスイッチとを備えた比較器を用いて構成され、
前記第1および第2の基準電圧が、前記積分器を構成する増幅器のオフセット電圧と等しい電圧である
ことを特徴とする変調器。 - 入力アナログ信号と第1のフィードバック信号との差電圧を第1の積分入力電圧とし、該第1の積分入力電圧と第1の基準電圧との差電圧を積分するための第1の積分器と、
第1の積分器の積分出力と第2のフィードバック信号との差電圧を第2の積分入力電圧とし、該第2の積分入力電圧と第3の基準電圧との差電圧を積分するための第2の積分器と、
前記第2の積分器の積分出力が第2の基準電圧より大きいか小さいかを判定して量子化する量子化回路と、
前記量子化回路の出力から第1のフィードバック信号を生成する第1のサンプリング容量と、
前記量子化回路の出力から第2のフィードバック信号を生成する第3のサンプリング容量と、
前記第1のサンプリング容量を、フィードバック信号を生成するための基準となる2種類の電圧源のそれぞれに切り換えて接続する各スイッチから構成される第1のスイッチ群と、
前記第3のサンプリング容量を前記2種類の電圧源のそれぞれに切り換えて接続する各スイッチから構成される第3のスイッチ群と、
前記第1および第3のスイッチ群を予め設定されたタイミングで切り換える制御ロジックと、を備えた変調器であって、
前記第1の積分器は、
オフセット電圧を有する第1の増幅器と、
第1の積分結果の電圧を保持するための第1の積分容量と、
第2のサンプリング容量および複数のスイッチから構成された第2のスイッチ群から成り、入力アナログ信号を一定周期でサンプリングし、得られた電荷を前記第1の積分容量に転送すると共に、サンプリング期間中に前記第1の増幅器に前記第1の基準電圧を入力し、これに対するオフセット電圧を第1の増幅器に生じさせる働きをする回路と、を備え、
前記第1のサンプリング容量は、
前記第2のサンプリング容量と並列に、前記第1の増幅器に接続されて第1のフィードバック信号をサンプリングし、
前記第2の積分器は、
オフセット電圧を有する第2の増幅器と、
第2の積分結果の電圧を保持するための第2の積分容量と、
第4のサンプリング容量および複数のスイッチから構成された第4のスイッチ群から成り、前記第1の積分出力を一定周期でサンプリングし、得られた電荷を前記第2の積分容量に転送すると共に、サンプリング期間中に前記第2の増幅器に前記第3の基準電圧を入力し、これに対するオフセット電圧を第2の増幅器に生じさせる働きをする回路と、を備え、
前記第3のサンプリング容量は、
前記第4のサンプリング容量と並列に、前記第2の増幅器に接続されて第2のフィードバック信号をサンプリングし、
前記量子化回路は、前記第2の積分器を構成する第2の増幅器の出力端子と容量を介して接続されたインバータと、前記第2の積分器のサンプリング期間中に前記インバータの入出力端子を短絡するスイッチとを備えた比較器を用いて構成され、
前記第2および第3の基準電圧が、前記第2の積分器を構成する第2の増幅器のオフセット電圧と等しい電圧であることを特徴とする変調器。 - 請求項1または請求項2に記載の変調器において、前記第1のサンプリング容量は重み付けられた複数の容量を備えた容量列から成ることを特徴とする変調器。
- 請求項1から3のいずれかに記載の変調器において、前記積分器を構成する増幅器は単位利得増幅器より成ることを特徴とする変調器。
- 請求項1から3のいずれかに記載の変調器において、前記積分器を構成する増幅器は演算増幅器より成ることを特徴とする変調器。
- 請求項4に記載の変調器において、前記単位利得増幅器はソースホロワ回路によって構成されることを特徴とする変調器。
- 請求項1〜6のいずれか1項に記載の変調器と、前記変調器の出力から量子化雑音を除去するフィルタとを備えたオーバサンプル形A/D変換器。
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