JP3731334B2 - 変調器およびオーバサンプル形ａ／ｄ変換器 - Google Patents
変調器およびオーバサンプル形ａ／ｄ変換器 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は、変調器およびオーバサンプル形Ａ／Ｄ変換器に係り、詳しくは、アナログ信号をデジタル符号化するオーバサンプル形Ａ／Ｄ変換器、および、当該Ａ／Ｄ変換器において用いられる変調器に関するものである。
【０００２】
【従来の技術】
図９は、オーバサンプル形Ａ／Ｄ変換器の基本構成を表すブロック図である。
オーバサンプル形Ａ／Ｄ変換器は、入力端子１、変調器８０、デジタルフィルタ８１、出力端子１００から構成されている。
【０００３】
変調器８０は、入力端子１から入力されたアナログ信号を当該アナログ信号の周波数に比べて非常に高い周波数でサンプリングし、そのサンプリングされたアナログ信号を量子化することにより、アナログ信号をデジタル信号に変調する。デジタルフィルタ８１は、変調器８０から出力されるデジタル信号の高域に含まれる量子化雑音を除去すると共に、デジタル信号のサンプリングレートを低下させる。その量子化雑音が除去されると共にサンプリングレートが低下されたデジタル信号は、出力端子１００から出力される。
【０００４】
図１０（ａ）〜（ｃ）は、変調器８０の諸形式を表すブロック図ある。尚、図１０において、図９に示すものと同じ構成部材については符号を等しくしてある。
図１０（ａ）は、１次ΔΣ形の変調器８０の基本構成を表すブロック図である。
【０００５】
１次ΔΣ形の変調器８０は、入力端子１、加算器９１、積分器１４、量子化回路４、遅延器９０、Ｄ／Ａ変換器９３、出力端子１０１から構成されている。
加算器９１は、入力端子１から入力されたアナログ信号からＤ／Ａ変換器９３の出力を差し引く。積分器１４は加算器９１の出力を積分し、量子化回路４は積分器１４の出力を量子化する。量子化回路４の出力は、出力端子１０１から出力されると共に、遅延器９０を介してＤ／Ａ変換器９３に帰還される。
【０００６】
つまり、１次ΔΣ形の変調器８０は、入力端子１から入力されたアナログ信号と、量子化回路４から出力された量子化信号との差を積分器１４にて積分し、その積分結果が最小となるような量子化信号を得る変調器である。
ここで、変調器８０を、入力端子１から入力されたアナログ信号の周波数に比べて非常に高い周波数で動作させると、積分器１４の特性により量子化雑音は高い周波数帯域に分布するようになる。この高い周波数帯域に分布する量子化雑音は、出力端子１０１からの出力が入力されるデジタルフィルタ８１によって除去されるので、入力端子１から入力されたアナログ信号に対して高精度なＡ／Ｄ変換を行うことができる。
【０００７】
図１０（ｂ）は、２次ΔΣ形の変調器８０の基本構成を表すブロック図である。
２次ΔΣ形の変調器８０は、入力端子１、加算器９１，９２、積分器１４，１５、量子化回路４、遅延器９０、Ｄ／Ａ変換器９３、出力端子１０１から構成されている。
【０００８】
加算器９１は、入力端子１から入力されたアナログ信号からＤ／Ａ変換器９３の出力を差し引く。積分器１４は加算器９１の出力を積分する。加算器９２は、積分器１４の出力からＤ／Ａ変換器９３の出力を差し引く。積分器１５は加算器９２の出力を積分し、量子化回路４は積分器１５の出力を量子化する。量子化回路４の出力は、出力端子１０１から出力されると共に、遅延器９０を介してＤ／Ａ変換器９３に帰還される。
【０００９】
つまり、２次ΔΣ形の変調器８０は、１次ΔΣ形の変調器を拡張して積分器を２段に設けた変調器であり、１次ΔΣ形の変調器よりもさらに高精度なＡ／Ｄ変換を行うことができる。
図１０（ｃ）は、１次予測１次ノイズシェイピング形の変調器８０の基本構成を表すブロック図である。
【００１０】
１次予測１次ノイズシェイピング形の変調器８０は、入力端子１、加算器９１，９２、積分器１４，１５、量子化回路４、遅延器９０、Ｄ／Ａ変換器９３、出力端子１０１から構成されている。
加算器９１は、入力端子１から入力されたアナログ信号からＤ／Ａ変換器９３の出力を差し引く。積分器１４は加算器９１の出力を積分し、量子化回路４は積分器１４の出力を量子化する。量子化回路４の出力は遅延器９０を介して、加算器９２へ送られると共に、積分器１５へ送られる。積分器１５は遅延器９０の出力を積分する。積分器１５の出力は、出力端子１０１から出力されると共に、加算器９２へ送られる。加算器９２は、遅延器９０の出力と積分器１５の出力とを加算する。加算器９２の出力はＤ／Ａ変換器９３に帰還される。
【００１１】
つまり、１次予測１次ノイズシェイピング形の変調器８０は、量子化回路４から出力された量子化信号を積分器１５にて積分し、その積分結果をアナログ信号を予測する予測信号とし、その予測信号と入力端子１から入力されたアナログ信号との差を積分器１４にて積分し、その積分結果が最小となるような量子化信号を得る変調器である。従って、１次予測１次ノイズシェイピング形の変調器８０によれば、予測信号にてアナログ信号を予測するため、１次ΔΣ形の変調器よりもさらに高精度なＡ／Ｄ変換を行うことができる。
【００１２】
図１１は、特公平７−７９２４３号公報に開示された１次予測１次ノイズシェイピング形の変調器８０を表すブロック図である。尚、図１１において、図１０（ｃ）に示す変調器８０と同じ構成部材については符号を等しくしてある。
積分器１４は、演算増幅器２、スイッチ２０〜２４、積分容量５、サンプリング容量７，８から構成されている。入力端子１と演算増幅器２の反転入力端子との間には、スイッチ２０，サンプリング容量７，スイッチ２３がこの順番で直列に接続されている。スイッチ２０とサンプリング容量７の間のノードはスイッチ２１を介して接地されている。サンプリング容量７とスイッチ２３との間のノードは、スイッチ２２を介して接地されると共に、サンプリング容量８を介してサンプリング容量列９に接続されている。サンプリング容量８とサンプリング容量列９との間のノードはスイッチ２４を介して接地されている。演算増幅器２の反転入力端子と出力端子との間には積分容量５が接続され、演算増幅器２の非反転入力端子は接地されている。
【００１３】
量子化回路４は比較器１０２により構成され、比較器１０２の非反転入力端子には演算増幅器２の出力端子が接続され、比較器１０２の反転入力端子は接地され、比較器１０２の出力端子はデジタルロジック１３に接続されている。
Ｄ／Ａ変換器９３は、デジタルロジック１３、サンプリング容量列９、スイッチ群１１から構成されている。サンプリング容量列９は２進の重み付けされた複数の容量から構成され、その各容量に直列接続されたスイッチａ０，ｂ０，ａ１，ｂ１，ａ２，ｂ２，ａ３，ｂ３，ａ４，ｂ４，ａ５，ｂ５から構成されるスイッチ群１１により、各容量は各々Ｄ／Ａ変換器９３の基準となる電圧源Ｖrefp，Ｖrefmのいずれかに接続される。デジタルロジック１３は、量子化回路４の出力に基づいて、スイッチ群１１を構成する各スイッチのオン・オフ動作を制御する。尚、デジタルロジック１３は、遅延器９０および積分器１５の機能をも有し、出力端子１０１に接続されている。
【００１４】
図１２に、積分器１４の各スイッチ２０〜２４のオン・オフ動作を制御するための制御信号のタイミングチャートを示す。
各制御信号ｆ１，ｆ２は、互いの論理レベルが「１」となる重複期間が存在せず、互いの論理レベルが「０」となる非重複期間が存在する２相クロックである。
【００１５】
各スイッチ２０，２２は、制御信号ｆ１に従ってオン・オフ動作が制御され、その論理レベルが「１」のときにオンし、「０」のときにオフする。また、各スイッチ２１，２３，２４は、制御信号ｆ２に従ってオン・オフ動作が制御され、その論理レベルが「１」のときにオンし、「０」のときにオフする。
【００１６】
【発明が解決しようとする課題】
図１１に示す積分器１４は、入力端子１から入力されるアナログ信号と、Ｄ／Ａ変換器９３（サンプリング容量列９）から入力されるフィードバック信号とを入力する２入力形の積分器であって、アナログ入力信号とフィードバック信号の各々の電圧と、演算増幅器２の非反転入力に入力される接地電圧との差電圧を積分する働きをする。ここで、説明を簡略化するため、図１３に示すように、積分器１４からスイッチ２４およびサンプリング容量８を省いた１入力形の積分器１４ａを例にとり、従来の技術の問題点を説明する。
【００１７】
積分器１４ａにおいて、まず、積分容量５に蓄積された電荷を零とし、制御信号ｆ１の論理レベルが「１」（制御信号ｆ２の論理レベルが「０」）のときに、積分容量５に充電される電荷Ｑ１と、サンプリング容量７に充電される電荷Ｑ２とを式（１）（２）によって求める。このとき、入力端子１に入力されるアナログ信号の電圧（入力電圧）をＶin、演算増幅器２の出力端子１１０から出力される出力電圧をＶout１とする。また、積分容量５の容量値をＣ０、サンプリング容量７の容量値をＣ１とする。
【００１８】
演算増幅器２の非反転入力端子に入力される接地電圧は０Ｖだから、Ｑ１，Ｑ２は各々Ｖout１、Ｖinと接地電圧０Ｖとの差電圧と各容量値Ｃ０，Ｃ１の積で表され、次のように求められる。
Ｑ１＝Ｃ０・（Ｖout１−０）＝０ ………（式１）
Ｑ２＝Ｃ１・（Ｖin−０） ………（式２）
そして、制御信号ｆ１の論理レベルが「０」（制御信号ｆ２の論理レベルが「１」）に切り替わったとき、積分容量５に充電される電荷Ｑ３と、サンプリング容量７に充電される電荷Ｑ４とを式（３）（４）によって求める。このとき、演算増幅器２の出力端子１１０から出力される出力電圧（積分器１４の出力電圧）をＶout２とする。
【００１９】
Ｑ３＝Ｃ０・（Ｖout２−０） ………（式３）
Ｑ４＝０ ………（式４）
積分容量５およびサンプリング容量７に蓄積された電荷には電荷保存則が成り立つため、その総和は一定であり、式（１）〜式（４）から式（５）が求められる。
【００２０】
Ｖout２＝（Ｃ１／Ｃ０）・Ｖin ………（式５）
ところで、演算増幅器２がオフセット電圧Ｖoffを有する場合、図１３に示す積分器１４ａの等価回路は、図１４に示す積分器１４ｂのようになる。積分器１４ｂにおいては、演算増幅器２の非反転入力端子に直流電源１１１が接続されて、オフセット電圧Ｖoffが印加されている。
【００２１】
積分器１４ｂにおいて、式（１）〜式（５）と同様の条件で解析を行うと、式（６）〜式（１０）が求められる。
式（１０）に示すように、演算増幅器２がオフセット電圧Ｖoffを有すると、演算増幅器２の出力電圧Ｖout２にオフセット電圧Ｖoffの影響が現れることになり、積分器１４ｂの出力側からみるとオフセット電圧Ｖoff分だけ入力電圧Ｖinが増えたのと同じことになるため、オフセット電圧Ｖoffに対応して出力電圧Ｖout２が大きくなってしまう。
【００２２】
同様に、図１１に示す２入力形の積分器１４においても、演算増幅器２がオフセット電圧を有すると、演算増幅器２の出力電圧にオフセット電圧の影響が現れ、そのオフセット電圧に対応して出力電圧が不要に大きくなってしまう。
従来の１次予測１次ノイズシェイピング形の変調器８０において、量子化回路４を構成する比較器１０２は、入力端子１から入力されるアナログ信号の最大入力振幅の中間電位（この例では、接地電圧）を基準に、積分器１４の出力が大きいか小さいかを判定して、量子化を行うようになっている。従って、演算増幅器２がオフセット電圧を有すると、そのオフセット電圧の影響で積分器１４の出力が不正確になるため、量子化回路４の出力も不正確になる。その結果、１次予測１次ノイズシェイピング形の変調器８０は変調精度が低下することになる。
【００２３】
ところで、図１０に示すように、１次ΔΣ形の変調器８０は、１次予測１次ノイズシェイピング形の変調器８０から積分器１５および加算器９２を省いた構成であり、１次予測１次ノイズシェイピング形の変調器８０における積分器１５はデジタルロジック１３によって構成されている。そのため、１次ΔΣ形の変調器８０においても、積分器１４を構成する演算増幅器２がオフセット電圧を有する場合、１次予測１次ノイズシェイピング形の変調器８０と同様に、変調精度が低下することになる。
【００２４】
図１５は、２次ΔΣ形の変調器８０の具体例を表すブロック図である。尚、図１５において、図１０（ｂ）および図１１に示す変調器８０と同じ構成部材については符号を等しくしてある。
積分器１４は、演算増幅器２、スイッチ２０〜２３，２８、積分容量５、サンプリング容量７から構成されている。入力端子１と演算増幅器２の反転入力端子との間には、スイッチ２０，サンプリング容量７，スイッチ２３がこの順番で直列に接続されている。スイッチ２０とサンプリング容量７の間のノードはスイッチ２１を介して接地されている。サンプリング容量７とスイッチ２３との間のノードは、スイッチ２２を介して接地されると共に、サンプリング容量９ａを介してスイッチ群１１に接続されている。サンプリング容量９ａとスイッチ群１１との間のノードは、スイッチ２８を介して接地されている。演算増幅器２の反転入力端子と出力端子との間には積分容量５が接続され、演算増幅器２の非反転入力端子は接地されている。
【００２５】
積分器１５は、演算増幅器３、スイッチ２４〜２７，２９、積分容量６、サンプリング容量８から構成されている。演算増幅器２の出力端子と演算増幅器３の反転入力端子との間には、スイッチ２４，サンプリング容量８，スイッチ２７がこの順番で直列に接続されている。スイッチ２４とサンプリング容量８の間のノードはスイッチ２５を介して接地されている。サンプリング容量８とスイッチ２７との間のノードは、スイッチ２６を介して接地されると共に、サンプリング容量９ｂを介してスイッチ群１２に接続されている。サンプリング容量９ｂとスイッチ群１２との間のノードは、スイッチ２９を介して接地されている。演算増幅器３の反転入力端子と出力端子との間には積分容量６が接続され、演算増幅器３の非反転入力端子は接地されている。
【００２６】
Ｄ／Ａ変換器９３は、デジタルロジック１３、サンプリング容量９ａ，９ｂ、スイッチ群１１，１２から構成されている。サンプリング容量９ａに直列接続されたスイッチｆ１１，ｆ１２から構成されるスイッチ群１１により、サンプリング容量９ａは各々Ｄ／Ａ変換器９３の基準となる電圧源Ｖrefp，Ｖrefmのいずれかに接続される。また、サンプリング容量９ｂに直列接続されたスイッチｆ１５，ｆ１６から構成されるスイッチ群１２により、サンプリング容量９ｂは各々Ｄ／Ａ変換器９３の基準となる電圧源Ｖrefp，Ｖrefmのいずれかに接続される。デジタルロジック１３は、図１２に示す制御信号ｆ１，ｆ２および量子化回路４の出力に基づいて、各スイッチ群１１，１２を構成する各スイッチのオン・オフ動作を制御する。尚、デジタルロジック１３は遅延器９０の機能をも有する。
【００２７】
各スイッチ２０，２２，２５，２７，２９は、図１２に示す制御信号ｆ１に従ってオン・オフ動作が制御され、その論理レベルが「１」のときにオンし、「０」のときにオフする。また、各スイッチ２１，２３，２４，２６，２８は、制御信号ｆ２に従ってオン・オフ動作が制御され、その論理レベルが「１」のときにオンし、「０」のときにオフする。
【００２８】
このように構成された２次ΔΣ形の変調器８０における積分器１４は、入力端子１に入力されるアナログ信号と、サンプリング容量９ａおよびスイッチ群１１などにより形成されるフィードバック信号とを入力する２入力の積分器であって、アナログ入力信号とフィードバック信号の各々の電圧と、演算増幅器２の非反転入力端子に入力される接地電圧との差電圧を積分する働きをする。また、積分器１５も積分器１４の出力信号と、サンプリング容量９ｂおよびスイッチ群１２などにより形成されるフィードバック信号とを入力する２入力の積分器であって、積分器１４の出力信号とフィードバック信号の各々の電圧と、演算増幅器３の非反転入力端子に入力される接地電圧との差電圧を積分する働きをする。
【００２９】
しかし、図１１の１次予測１次ノイズシェイピング形変調器８０の場合と同様に、簡単に説明するために、図１５の積分器１４，１５を１入力の積分器として演算増幅器２，３のオフセット電圧の影響を調べてみる（図１５においてサンプリング容量９ａ，９ｂおよびスイッチ群１１，１２を省略して演算増幅器２，３のオフセット電圧の影響を調べてみる）。
【００３０】
入力端子１に入力されるアナログ信号の電圧（入力電圧）をＶin、演算増幅器３の出力端子から出力される出力電圧（積分器１５の出力電圧）をＶo１とする。また、積分容量５の容量値をＣ２、積分容量６の容量値をＣ０、サンプリング容量７の容量値をＣ３、サンプリング容量８の容量値をＣ１とする。
【００３１】
そして、演算増幅器２がオフセット電圧Ｖoff１を有し、演算増幅器３がオフセット電圧Ｖoff２を有する場合、式（１０）と同様に解析を行うと、式（１１）が求められる。
式（１１）に示すように、各演算増幅器２，３がそれぞれオフセット電圧Ｖoff１，Ｖoff２を有すると、演算増幅器３の出力電圧Ｖo１に各オフセット電圧Ｖoff１，Ｖoff２の影響が現れることになり、各オフセット電圧Ｖoff１，Ｖoff２に対応して出力電圧Ｖo１が大きくなってしまう。
【００３２】
式（１１）は１入力の積分器で考えたが、積分器１４，１５が図１５に示されるような２入力の積分器であっても同様に、積分器１５の出力電圧は各オフセット電圧Ｖoff１，Ｖoff２に対応して大きくなってしまう。
従来の２次ΔΣ形の変調器８０において、量子化回路４を構成する比較器１０２は、入力端子１から入力されるアナログ信号の最大入力振幅の中間電位（この例では、接地電位）を基準に、積分器１５の出力が大きいか小さいかを判定して、量子化を行うようになっている。従って、各演算増幅器２，３がオフセット電圧を有すると、それらのオフセット電圧の影響で積分器１４，１５の出力が不正確になるため、量子化回路４の出力も不正確になる。その結果、２次ΔΣ形の変調器８０は変調精度が低下することになる。
【００３３】
このように、図１０に示すいずれの形式の変調器８０においても、積分器１４，１５を構成する演算増幅器２，３がオフセット電圧を有すると、変調器８０の変調精度が低下することになる。ところで、積分器１４，１５が図１１および図１５に示す構成をとらない場合でも、積分器１４，１５が演算増幅器や他の増幅器を用いて構成されている場合には、その演算増幅器または他の増幅器がオフセット電圧を有すると、やはり変調器８０の変調精度が低下する。
【００３４】
そして、変調器８０の変調精度が低下すると、オーバサンプル形Ａ／Ｄ変換器のＡ／Ｄ変換精度も低下することになる。
本発明は上記問題点を解決するためになされたものであって、その目的は、変調精度の高い変調器を提供することにある。また、本発明の別の目的は、変調精度の高い変調器を用いたＡ／Ｄ変換精度の高いオーバサンプル形Ａ／Ｄ変換器を提供することにある。
【００３５】
【課題を解決するための手段】
かかる目的を解決するためになされた発明は、積分入力電圧と第１の基準電圧との差電圧を積分するための積分器と、比較器を用いて構成され、前記積分器の積分出力が第２の基準電圧より大きいか小さいかを判定して量子化する量子化回路とを備えた変調器である。そして、前記積分器はオフセット電圧を有する増幅器を用いて構成されると共に、前記第１および第２の基準電圧が、前記積分器を構成する増幅器のオフセット電圧と等しい電圧である。
【００３６】
従って、本発明によれば、積分器は、積分入力電圧と、オフセット電圧と等しい第１の基準電圧との差電圧を積分する。また、量子化回路は、オフセット電圧と等しい第２の基準電圧より、積分器の積分出力が大きいか小さいかを判定して量子化する。そのため、増幅器がオフセット電圧を有する場合でも、積分器による積分動作と量子化回路の比較器による比較動作とが増幅器のオフセット電圧を基準に行われるため、そのオフセット電圧が積分動作および比較動作に影響を与えることはない。そのため、増幅器の有するオフセット電圧の影響を回避することが可能になり、高い変調精度を得ることができる。
【００３７】
より具体的な構成として、請求項１に記載の発明は、入力アナログ信号とフィードバック信号との差電圧を積分入力電圧とし、該積分入力電圧と第１の基準電圧との差電圧を積分するための積分器と、前記積分器の積分出力が第２の基準電圧より大きいか小さいかを判定して量子化する量子化回路と、前記量子化回路の出力からフィードバック信号を生成する第１のサンプリング容量と、前記第１のサンプリング容量を、フィードバック信号を生成するための基準となる２種類の電圧源のそれぞれに切り換えて接続する各スイッチから構成される第１のスイッチ群と、前記第１のスイッチ群を予め設定されたタイミングで切り換える制御ロジックと、を備えた変調器である。そして、前記積分器は、オフセット電圧を有する増幅器と、積分結果の電圧を保持するための積分容量と、第２のサンプリング容量および複数のスイッチから構成された第２のスイッチ群から成り、入力アナログ信号を一定周期でサンプリングし、得られた電荷を前記積分容量に転送すると共に、サンプリング期間中に前記増幅器に前記第１の基準電圧を入力し、これに対するオフセット電圧を増幅器に生じさせる働きをする回路と、を備える。また、前記第１のサンプリング容量は、前記第２のサンプリング容量と並列に、前記増幅器に接続されてフィードバック信号をサンプリングする。さらに、前記量子化回路は、前記積分器を構成する増幅器の出力端子と容量を介して接続されたインバータと、前記積分器のサンプリング期間中に前記インバータの入出力端子を短絡するスイッチとを備えた比較器を用いて構成され、前記第１および第２の基準電圧が、前記積分器を構成する増幅器のオフセット電圧と等しい電圧である。
【００３８】
従って、本発明によれば、上述したのと同様の作用により、量子化回路を構成するインバータの入力電圧に積分器を構成する増幅器のオフセット電圧が含まれないため、増幅器のオフセット電圧の影響を回避することが可能になり、変調精度の高い変調器を得ることができる。
また、請求項２に記載の発明は、入力アナログ信号と第１のフィードバック信号との差電圧を第１の積分入力電圧とし、該第１の積分入力電圧と第１の基準電圧との差電圧を積分するための第１の積分器と、第１の積分器の積分出力と第２のフィードバック信号との差電圧を第２の積分入力電圧とし、該第２の積分入力電圧と第３の基準電圧との差電圧を積分するための第２の積分器と、前記第２の積分器の積分出力が第２の基準電圧より大きいか小さいかを判定して量子化する量子化回路と、前記量子化回路の出力から第１のフィードバック信号を生成する第１のサンプリング容量と、前記量子化回路の出力から第２のフィードバック信号を生成する第３のサンプリング容量と、前記第１のサンプリング容量を、フィードバック信号を生成するための基準となる２種類の電圧源のそれぞれに切り換えて接続する各スイッチから構成される第１のスイッチ群と、前記第３のサンプリング容量を前記２種類の電圧源のそれぞれに切り換えて接続する各スイッチから構成される第３のスイッチ群と、前記第１および第３のスイッチ群を予め設定されたタイミングで切り換える制御ロジックと、を備えた変調器である。そして、前記第１の積分器は、オフセット電圧を有する第１の増幅器と、第１の積分結果の電圧を保持するための第１の積分容量と、第２のサンプリング容量および複数のスイッチから構成された第２のスイッチ群から成り、入力アナログ信号を一定周期でサンプリングし、得られた電荷を前記第１の積分容量に転送すると共に、サンプリング期間中に前記第１の増幅器に前記第１の基準電圧を入力し、これに対するオフセット電圧を第１の増幅器に生じさせる働きをする回路と、を備える。また、前記第１のサンプリング容量は、前記第２のサンプリング容量と並列に、前記第１の増幅器に接続されて第１のフィードバック信号をサンプリングする。また、前記第２の積分器は、オフセット電圧を有する第２の増幅器と、第２の積分結果の電圧を保持するための第２の積分容量と、第４のサンプリング容量および複数のスイッチから構成された第４のスイッチ群から成り、前記第１の積分出力を一定周期でサンプリングし、得られた電荷を前記第２の積分容量に転送すると共に、サンプリング期間中に前記第２の増幅器に前記第３の基準電圧を入力し、これに対するオフセット電圧を第２の増幅器に生じさせる働きをする回路と、を備える。また、前記第３のサンプリング容量は、前記第４のサンプリング容量と並列に、前記第２の増幅器に接続されて第２のフィードバック信号をサンプリングする。さらに、前記量子化回路は、前記第２の積分器を構成する第２の増幅器の出力端子と容量を介して接続されたインバータと、前記第２の積分器のサンプリング期間中に前記インバータの入出力端子を短絡するスイッチとを備えた比較器を用いて構成され、前記第２および第３の基準電圧が、前記第２の積分器を構成する第２の増幅器のオフセット電圧と等しい電圧である。
従って、本発明によれば、量子化回路を構成するインバータの入力電圧に第２の増幅器のオフセット電圧が含まれないため、第２の増幅器のオフセット電圧の影響を回避することが可能になる。また、第４のサンプリング容量を第２の積分容量よりも十分に小さく設定することにより、第１の増幅器のオフセット電圧の影響をあまり受けないようにすることが可能になり、変調精度の高い変調器を得ることができる。
【００３９】
ところで、請求項１または請求項２に記載の変調器において、請求項３に記載の発明のように、前記第１のサンプリング容量が重み付けられた複数の容量を備えた容量列から成の場合は１次予測１次ノイズシェイピング形の変調器を得ることができる。また、請求項１から３のいずれかに記載の変調器において、前記積分器を構成する増幅器は、請求項４に記載の発明のように単位利得増幅器から成るか、または、請求項５に記載の発明のように演算増幅器から成る。
【００４２】
次に、請求項６に記載の発明は、請求項４に記載の変調器において、前記単位利得増幅器はソースホロワ回路によって構成されている。ソースホロワ回路はオフセット電圧が大きいが、請求項４に記載の変調器によれば、オフセット電圧の影響を回避することが可能であるため、簡単なソースホロワによって構成される単位利得増幅器を用いることができる。また、単位利得増幅器はゲインが１であるため、ゲイン無限大の演算増幅器に比べて雑音の影響を受けにくい。
【００４３】
従って、本発明によれば、ソースホロワによって構成される単位利得増幅器の優れた特徴（簡単な構造で低消費電力かつ高速動作が可能）を備えた、低消費電力で高速かつ高精度な変調器を得ることができる。そして、請求項７に記載の発明のように、変調精度の高い請求項１〜６のいずれか１項に記載の変調器と、前記変調器の出力から量子化雑音を除去するフィルタとを組み合わせれば、Ａ／Ｄ変換精度の高いオーバサンプル形Ａ／Ｄ変換器を得ることができる。
【００４４】
【発明の実施の形態】
（第１実施形態）
以下、本発明を具体化した第１実施形態を図面と共に説明する。尚、本実施形態において、図９〜図１２に示した従来の形態と同じ構成部材については符号を等しくしてその詳細な説明を省略する。
【００４５】
図１は、本実施形態の１次予測１次ノイズシェイピング形の変調器８０を表すブロック図である。
積分器１４は、単位利得増幅器１３１、第２のスイッチ群としてのスイッチ２０〜２５、積分容量５、第１のサンプリング容量７から構成されている。単位利得増幅器１３１はゲインが１の増幅器である。単位利得増幅器１３１の入力端子は、直列に接続された各スイッチ２１，２０を介して入力端子１に接続されると共に、スイッチ２２を介して接地されると共に、直列に接続されたスイッチ２３および積分容量５を介して接地されると共に、スイッチ２４，２５を介してスイッチ群１１に接続されている。各スイッチ２０，２１間のノードと単位利得増幅器１３１の出力端子との間にはサンプリング容量７が接続されている。単位利得増幅器１３１の出力端子にはサンプリング容量列９が接続されている。
【００４６】
量子化回路４は比較器により構成され、その比較器は、スイッチ４０、容量４１、インバータ４２，４３、ラッチ回路４４から構成されている。各インバータ４２，４３は直列に接続され、容量４１はインバータ４２の入力端子と単位利得増幅器１３１の出力端子との間に接続され、スイッチ４０はインバータ４２の入出力端子間に接続され、インバータ４３の出力端子はラッチ回路４４を介してデジタルロジック（制御ロジック）１３に接続されている。
【００４７】
Ｄ／Ａ変換器９３は、デジタルロジック１３、サンプリング容量列９、第１のスイッチ群１１から構成されている。サンプリング容量列９は２進の重み付けされた複数の容量から構成され、その各容量に直列接続されたスイッチＳ０，Ｓ１，Ｓ２，Ｓ３，Ｓ４は、スイッチ２５を介して単位利得増幅器１３１の入力端子に接続されると共に、各スイッチｆ１３，ｆ１４を介してそれぞれＤ／Ａ変換器９３の基準となる電圧源Ｖrefp，Ｖrefmに接続されている。また、サンプリング容量列９を構成するサンプリング容量９ａは、スイッチ２４を介して単位利得増幅器１３１の入力端子に接続されると共に、各スイッチｆ１１，ｆ１２を介してそれぞれＤ／Ａ変換器９３の基準となる電圧源Ｖrefp，Ｖrefmに接続されている。デジタルロジック１３は、図１２に示す制御信号ｆ１および量子化回路４の出力に基づいて、スイッチ群１１を構成する各スイッチＳ０，Ｓ１，Ｓ２，Ｓ３，Ｓ４，ｆ１１，ｆ１２，ｆ１３，ｆ１４のオン・オフ動作を制御する。尚、デジタルロジック１３は、遅延器９０および積分器１５の機能をも有し、出力端子１０１に接続されている。
【００４８】
各スイッチ２０，２２，４０は、図１２に示す制御信号ｆ１に従ってオン・オフ動作が制御され、その論理レベルが「１」のときにオンし、「０」のときにオフする。また、各スイッチ２１，２３，２４，２５は、制御信号ｆ２に従ってオン・オフ動作が制御され、その論理レベルが「１」のときにオンし、「０」のときにオフする。
【００４９】
次に、本実施形態の作用について説明する。
図１に示す積分器１４は、入力端子１から入力されるアナログ信号（入力アナログ信号）と、Ｄ／Ａ変換器９３（サンプリング容量列９）から入力されるフィードバック信号とを入力する２入力形の積分器である。ここで、説明を簡略化するため、図２に示すように、積分器１４から各スイッチ２４，２５を省いた１入力形の積分器１４ａを例にとって説明する。
【００５０】
単位利得増幅器１３１の有するオフセット電圧をＶoffとすると、単位利得増幅器１３１の入力電圧Ｖuiおよび出力電圧Ｖuoは式（１２）によって表される。
Ｖuo＝Ｖui＋Ｖoff ………（式１２）
積分器１４ａにおいて、まず、積分容量５に蓄積された電荷を零とし、制御信号ｆ１の論理レベルが「１」（制御信号ｆ２の論理レベルが「０」）のときに、積分容量５に充電される電荷Ｑ１と、サンプリング容量７に充電される電荷Ｑ２とを式（１３）（１４）によって求める。このとき、入力端子１に入力されるアナログ信号の電圧（入力電圧）をＶinとする。また、積分容量５の容量値をＣ０、サンプリング容量７の容量値をＣ１とする。
【００５１】
Ｑ１＝０ ………（式１３）
Ｑ２＝Ｃ１・（Ｖin−Ｖoff） ………（式１４）
このとき、量子化回路４において、容量４１に蓄積される電荷Ｑ４１は、オンしたスイッチ４０によりインバータ４２の入出力端子間が短絡されているため、式（１５）によって求められる。ここで、容量４１の容量値をＣ４、インバータ４２のしきい値電圧をＶithとする。
【００５２】
Ｑ４１＝Ｃ４・（Ｖoff−Ｖith） ………（式１５）
そして、制御信号ｆ１の論理レベルが「０」（制御信号ｆ２の論理レベルが「１」）に切り替わったとき、積分容量５に充電される電荷Ｑ３と、サンプリング容量７に充電される電荷Ｑ４とを式（１６）（１７）によって求める。
【００５３】
Ｑ３＝Ｃ０・Ｖui ………（式１６）
Ｑ４＝Ｃ１・（Ｖui−Ｖuo） ………（式１７）
積分容量５およびサンプリング容量７に蓄積された電荷には電荷保存則が成り立つため、その総和は一定であり、式（１２）〜式（１７）から式（１８）が求められる。
【００５４】
Ｖuo＝Ｖoff＋（Ｃ１／Ｃ０）・Ｖin ………（式１８）
このとき、容量４１に蓄積された電荷は保存されるため、インバータ４２の入力電圧Ｖiiは式（１９）によって求められる。
Ｖii＝Ｖuo−（Ｖoff−Ｖith） ………（式１９）
式（１８）および式（１９）より式（２０）が求められる。
【００５５】
Ｖii＝Ｖith＋（Ｃ１／Ｃ０）・Ｖin ………（式２０）
式（２０）に示すように、インバータ４２の入力電圧Ｖiiには単位利得増幅器１３１のオフセット電圧Ｖoffは含まれない。そして、インバータ４２の出力電圧は、しきい値電圧Ｖithを基準にして、しきい値電圧Ｖithより入力電圧Ｖiiが高いときは論理レベル「０」、低いときは論理レベル「１」に対応した値になる。
【００５６】
同様に、図１に示す２入力形の積分器１４においても、インバータ４２の入力電圧Ｖiiに単位利得増幅器１３１のオフセット電圧Ｖoffが含まれることはない。
すなわち、制御信号ｆ１に従ってスイッチ２２がオンしたとき、単位利得増幅器１３１の入力端子はスイッチ２２を介して接地され、そのとき単位利得増幅器１３１から出力されるオフセット電圧Ｖoffを第１の基準電圧とし、積分器１４は、当該第１の基準電圧（＝オフセット電圧Ｖoff）と、入力端子１から入力される入力アナログ信号との差電圧を積分する。そして、量子化回路４は、制御信号ｆ１に従ってスイッチ４０がオンしたときに積分器１４から入力される単位利得増幅器１３１のオフセット電圧Ｖoffを第２の基準電圧とし、制御信号ｆ１に従ってスイッチ４０がオフしたとき、当該第２の基準電圧（＝オフセット電圧Ｖoff）が積分器１４の積分出力より大きいか小さいかを判定することにより量子化を行う。
【００５７】
これは、積分器１４における積分動作と量子化回路４における比較動作とを、単位利得増幅器１３１のオフセット電圧Ｖoffを基準にして行っていることにほかならない。
従って、本実施形態の１次予測１次ノイズシェイピング形の変調器８０においては、積分器１４を構成する単位利得増幅器１３１がオフセット電圧を有する場合でも、そのオフセット電圧が量子化回路４の出力に影響を与えることはない。そのため、本実施形態の１次予測１次ノイズシェイピング形の変調器８０によれば、単位利得増幅器１３１のオフセット電圧の影響を回避することが可能になり、高い変調精度を得ることができる。その結果、図９に示すように、本実施形態の１次予測１次ノイズシェイピング形の変調器８０を用いて構成されたオーバサンプル形Ａ／Ｄ変換器によれば、高いＡ／Ｄ変換精度を得ることができる。
【００５８】
図３（ａ）〜（ｃ）は、単位利得増幅器１３１の具体例を表す回路図である。
図３（ａ）に示す単位利得増幅器１３１は、ＮチャネルＭＯＳトランジスタ３２およびＰチャネルＭＯＳトランジスタ３３から成るＣＭＯＳ回路によって構成され、ＮチャネルＭＯＳトランジスタ３２のドレインは高電位側電源ＶＤＤに接続され、ＰチャネルＭＯＳトランジスタ３３のドレインは低電位側電源−ＶＤＤに接続され、各トランジスタ３２，３３のゲートは単位利得増幅器１３１の入力端子３０に接続され、各トランジスタ３２，３３のソースは単位利得増幅器１３１の出力端子３１に接続されている。
【００５９】
図３（ｂ）に示す単位利得増幅器１３１は、ＮチャネルＭＯＳトランジスタ３２，３５によって構成され、ＮチャネルＭＯＳトランジスタ３２のドレインは高電位側電源ＶＤＤに接続され、ＮチャネルＭＯＳトランジスタ３５のソースは低電位側電源−ＶＤＤに接続され、ＮチャネルＭＯＳトランジスタ３２のゲートは単位利得増幅器１３１の入力端子３０に接続され、ＮチャネルＭＯＳトランジスタ３５のゲートはバイアス端子３４に接続され、ＮチャネルＭＯＳトランジスタ３２のソースおよびＮチャネルＭＯＳトランジスタ３５のドレインは単位利得増幅器１３１の出力端子３１に接続されている。バイアス端子３４には低電位側電源−ＶＤＤの電圧よりも若干高い電圧が印加され、ＮチャネルＭＯＳトランジスタ３５は、ＮチャネルＭＯＳトランジスタ定３２のソース抵抗として機能する。
【００６０】
図３（ｃ）に示す単位利得増幅器１３１は、ＰチャネルＭＯＳトランジスタ３３，３６によって構成され、ＰチャネルＭＯＳトランジスタ３６のソースは高電位側電源ＶＤＤに接続され、ＰチャネルＭＯＳトランジスタ３３のドレインは低電位側電源−ＶＤＤに接続され、ＰチャネルＭＯＳトランジスタ３３のゲートは単位利得増幅器１３１の入力端子３０に接続され、ＰチャネルＭＯＳトランジスタ３６のゲートはバイアス端子３４に接続され、ＰチャネルＭＯＳトランジスタ３３のソースおよびＰチャネルＭＯＳトランジスタ３６のドレインは単位利得増幅器１３１の出力端子３１に接続されている。バイアス端子３４には高電位側電源ＶＤＤの電圧よりも若干低い電圧が印加され、ＰチャネルＭＯＳトランジスタ３６は、ＰチャネルＭＯＳトランジスタ定３３のソース抵抗として機能する。
【００６１】
図３（ａ）〜（ｃ）に示すようなソースホロワ回路によって構成される単位利得増幅器１３１は、オフセット電圧が大きいため、高い精度が必要とされる用途では一般に用いられない。しかし、本実施形態の１次予測１次ノイズシェイピング形の変調器８０によれば、単位利得増幅器１３１のオフセット電圧の影響が回避されるため、簡単なソースホロワ回路によって構成される単位利得増幅器１３１を用いることができる。
【００６２】
ソースホロワ回路によって構成される単位利得増幅器１３１には、以下の利点がある。
▲１▼ＭＯＳトランジスタの縦続段数が２段であるため、ＭＯＳトランジスタの縦続段数が３段である演算増幅器に比べて、低電源電圧化を図ることが可能である。
【００６３】
▲２▼演算増幅器に比べて消費電流が小さい。
▲３▼上記▲１▼▲２▼より、低消費電力化に有利である。
▲４▼位相補償容量を必要としないため高速動作が可能である。
▲５▼ゲインが１であるため、ゲイン無限大の演算増幅器に比べて、ＭＯＳトランジスタの熱雑音の影響を受けにくい。
【００６４】
上記▲１▼〜▲５▼より、ソースホロワ回路によって構成される単位利得増幅器１３１を用いた積分器１４によれば、低消費電力で高速かつ高精度な変調器８０およびオーバサンプリングＡ／Ｄ変換器を得ることができる。
（第２実施形態）
次に、本発明を具体化した第２実施形態を図面と共に説明する。尚、本実施形態において、第１実施形態と同じ構成部材については符号を等しくしてその詳細な説明を省略する。
【００６５】
図４は、本実施形態の１次予測１次ノイズシェイピング形の変調器８０を表すブロック図である。
積分器１４は、演算増幅器２、第２のスイッチ群としてのスイッチ２０〜２５、積分容量５、第１のサンプリング容量７から構成されている。演算増幅器２の反転入力端子は、直列に接続されたサンプリング容量７およびスイッチ２０を介して入力端子１に接続されると共に、スイッチ２２を介して演算増幅器２の出力端子に接続されると共に、直列に接続された積分容量５およびスイッチ２３を介して演算増幅器２の出力端子に接続されると共に、サンプリング容量列９に接続されている。演算増幅器２の非反転入力端子は接地されている。サンプリング容量７とスイッチ２０との間のノードはスイッチ２１を介して接地されている。
【００６６】
量子化回路４の構成は第１実施形態のそれと同じであり、容量４１はインバータ４２の入力端子と演算増幅器２の出力端子との間に接続されている。
Ｄ／Ａ変換器９３は、デジタルロジック１３、サンプリング容量列９、第１のスイッチ群１１から構成されている。サンプリング容量列９は２進の重み付けされた複数の容量から構成され、その各容量に直列接続されたスイッチＳ０，Ｓ１，Ｓ２，Ｓ３，Ｓ４は、スイッチ２５を介して演算増幅器２の非反転入力端子に接続されると共に、各スイッチｆ１３，ｆ１４を介してそれぞれＤ／Ａ変換器９３の基準となる電圧源Ｖrefp，Ｖrefmに接続されている。また、サンプリング容量列９を構成するサンプリング容量９ａは、スイッチ２４を介して演算増幅器２の非反転入力端子に接続されると共に、各スイッチｆ１１，ｆ１２を介してそれぞれＤ／Ａ変換器９３の基準となる電圧源Ｖrefp，Ｖrefmに接続されている。デジタルロジック１３は、図１２に示す制御信号ｆ１および量子化回路４の出力に基づいて、スイッチ群１１を構成する各スイッチＳ０，Ｓ１，Ｓ２，Ｓ３，Ｓ４，ｆ１１，ｆ１２，ｆ１３，ｆ１４のオン・オフ動作を制御する。尚、デジタルロジック１３は、遅延器９０および積分器１５の機能をも有し、出力端子１０１に接続されている。
【００６７】
各スイッチ２０，２２，４０は、図１２に示す制御信号ｆ１に従ってオン・オフ動作が制御され、その論理レベルが「１」のときにオンし、「０」のときにオフする。また、各スイッチ２１，２３，２４，２５は、制御信号ｆ２に従ってオン・オフ動作が制御され、その論理レベルが「１」のときにオンし、「０」のときにオフする。
【００６８】
次に、本実施形態の作用について説明する。
図４に示す積分器１４は、入力端子１から入力されるアナログ信号と、Ｄ／Ａ変換器９３（サンプリング容量列９）から入力されるフィードバック信号とを入力する２入力形の積分器である。ここで、説明を簡略化するため、積分器１４から各スイッチ２４，２５を省いた１入力形の積分器を例にとって説明する。
【００６９】
積分器１４において、まず、積分容量５に蓄積された電荷を零とし、制御信号ｆ１の論理レベルが「０」（制御信号ｆ２の論理レベルが「１」）のときに、入力端子１に入力されるアナログ信号の電圧（入力電圧）をＶin、演算増幅器２の出力端子から出力される出力電圧（積分器１４の出力電圧）をＶout１、演算増幅器２の有するオフセット電圧をＶoffとする。
【００７０】
そして、制御信号ｆ１の論理レベルが「１」（制御信号ｆ２の論理レベルが「０」）に切り替わったとき、積分容量５に充電される電荷Ｑ１と、サンプリング容量７に充電される電荷Ｑ２とを式（２１）（２２）によって求める。ここで、積分容量５の容量値をＣ０、サンプリング容量７の容量値をＣ１とする。
【００７１】
Ｑ１＝Ｃ０・（Ｖout１−Ｖoff）＝０ ………（式２１）
Ｑ２＝Ｃ１・（Ｖin−Ｖoff） ………（式２２）
このとき、量子化回路４において、容量４１に蓄積される電荷Ｑ４１は、オンしたスイッチ４０によりインバータ４２の入出力端子間が短絡されているため、式（２３）によって求められる。ここで、容量４１の容量値をＣ４、インバータ４２のしきい値電圧をＶithとする。
【００７２】
Ｑ４１＝Ｃ４・（Ｖoff−Ｖith） ………（式２３）
そして、制御信号ｆ１の論理レベルが「０」（制御信号ｆ２の論理レベルが「１」）に切り替わったとき、積分容量５に充電される電荷Ｑ３と、サンプリング容量７に充電される電荷Ｑ４とを式（２４）（２５）によって求める。このとき、演算増幅器２の出力端子から出力される出力電圧（積分器１４の出力電圧）をＶout２とする。
【００７３】
Ｑ３＝Ｃ０・（Ｖout２−Ｖoff） ………（式２４）
Ｑ４＝Ｃ１・（−Ｖoff） ………（式２５）
積分容量５およびサンプリング容量７に蓄積された電荷には電荷保存則が成り立つため、その総和は一定であり、式（２１）〜式（２５）から式（２６）が求められる。
【００７４】
Ｖout２＝Ｖoff＋（Ｃ１／Ｃ０）・Ｖin ………（式２６）
このとき、容量４１に蓄積された電荷は保存されるため、インバータ４２の入力電圧Ｖiiは式（２７）によって求められる。
Ｖii＝Ｖout２−（Ｖoff−Ｖith） ………（式２７）
式（２６）および式（２７）より式（２８）が求められる。
【００７５】
Ｖii＝Ｖith＋（Ｃ１／Ｃ０）・Ｖin ………（式２８）
式（２８）に示すように、インバータ４２の入力電圧Ｖiiには演算増幅器２のオフセット電圧Ｖoffは含まれない。そして、インバータ４２の出力電圧は、しきい値電圧Ｖithを基準にして、しきい値電圧Ｖithより入力電圧Ｖiiが高いときは論理レベル「０」、低いときは論理レベル「１」に対応した値になる。これは、積分器１４における積分動作と量子化回路４における比較動作とを、演算増幅器２のオフセット電圧Ｖoffを基準にして行っていることにほかならない。
【００７６】
同様に、図４に示す２入力形の積分器１４においても、インバータ４２の入力電圧Ｖiiに演算増幅器２のオフセット電圧Ｖoffが含まれることはない。
すなわち、制御信号ｆ１に従ってスイッチ２２がオンしたとき、演算増幅器２の反転入力端子と出力端子とはスイッチ２２を介して接続されるため、演算増幅器２の非反転入力端子が接地されていることで演算増幅器２から出力されるオフセット電圧Ｖoffは、スイッチ２２を介して演算増幅器２の反転入力端子に入力される。そのため、積分器１４は、演算増幅器２から出力されるオフセット電圧Ｖoffを第１の基準電圧とし、当該第１の基準電圧（＝オフセット電圧Ｖoff）と、入力端子１から入力される入力アナログ信号との差電圧を積分する。そして、量子化回路４は、制御信号ｆ１に従ってスイッチ４０がオンしたときに積分器１４から入力される演算増幅器２のオフセット電圧Ｖoffを第２の基準電圧とし、制御信号ｆ１に従ってスイッチ４０がオフしたとき、当該第２の基準電圧（＝オフセット電圧Ｖoff）が積分器１４の積分出力より大きいか小さいかを判定することにより量子化を行う。
【００７７】
これは、積分器１４における積分動作と量子化回路４における比較動作とを、演算増幅器２のオフセット電圧Ｖoffを基準にして行っていることにほかならない。
従って、本実施形態の１次予測１次ノイズシェイピング形の変調器８０においては、積分器１４を構成する演算増幅器２がオフセット電圧を有する場合でも、そのオフセット電圧が量子化回路４の出力に影響を与えることはない。そのため、本実施形態の１次予測１次ノイズシェイピング形の変調器８０によれば、演算増幅器２のオフセット電圧の影響を回避することが可能になり、高い変調精度を得ることができる。その結果、図９に示すように、本実施形態の１次予測１次ノイズシェイピング形の変調器８０を用いて構成されたオーバサンプル形Ａ／Ｄ変換器によれば、高いＡ／Ｄ変換精度を得ることができる。
【００７８】
（第３実施形態）
次に、本発明を具体化した第３実施形態を図面と共に説明する。尚、本実施形態において、第１実施形態と同じ構成部材については符号を等しくしてその詳細な説明を省略する。
【００７９】
図５は、本実施形態の１次ΔΣ形の変調器８０を表すブロック図である。
図５に示す１次ΔΣ形の変調器８０において、図１に示す１次予測１次ノイズシェイピング形の変調器８０と異なるのは、以下の点だけである。
［１］サンプリング容量列９を構成する各容量のうち第２のサンプリング容量９ａを除く容量が省かれている。
【００８０】
［２］積分器１４を構成するスイッチ２５が省かれている。また、スイッチ群１１を構成する各スイッチのうちスイッチｆ１１，ｆ１２を除くスイッチが省かれている。
［３］デジタルロジック１３は遅延器９０の機能を有し、量子化回路４を構成するラッチ回路４４は出力端子１０１に接続されている。
【００８１】
従って、本実施形態の１次ΔΣ形の変調器８０によれば、第１実施形態の１次予測１次ノイズシェイピング形の変調器８０と同様に、積分器１４を構成する単位利得増幅器１３１がオフセット電圧を有する場合でも、そのオフセット電圧が量子化回路４の出力に影響を与えることはない。そのため、本実施形態の１次ΔΣ形の変調器８０によれば、単位利得増幅器１３１のオフセット電圧の影響を回避することが可能になり、高い変調精度を得ることができる。その結果、図９に示すように、本実施形態の１次ΔΣ形の変調器８０を用いて構成されたオーバサンプル形Ａ／Ｄ変換器によれば、高いＡ／Ｄ変換精度を得ることができる。
【００８２】
そして、本実施形態においても第１実施形態と同様に、図３（ａ）〜（ｃ）に示すような簡単なソースホロワ回路によって構成される単位利得増幅器１３１を用いることが可能になるため、単位利得増幅器１３１の利点を生かして、低消費電力で高速かつ高精度な変調器８０およびオーバサンプリングＡ／Ｄ変換器を得ることができる。
【００８３】
（第４実施形態）
次に、本発明を具体化した第４実施形態を図面と共に説明する。尚、本実施形態において、第２実施形態と同じ構成部材については符号を等しくしてその詳細な説明を省略する。
【００８４】
図６は、本実施形態の１次ΔΣ形の変調器８０を表すブロック図である。
図６に示す１次ΔΣ形の変調器８０において、図４に示す１次予測１次ノイズシェイピング形の変調器８０と異なるのは、以下の点だけである。
［１］サンプリング容量列９を構成する各容量のうちサンプリング容量９ａを除く容量が省かれている。
【００８５】
［２］積分器１４を構成するスイッチ２５が省かれている。また、スイッチ群１１を構成する各スイッチのうちスイッチｆ１１，ｆ１２を除くスイッチが省かれている。
［３］デジタルロジック１３は遅延器９０の機能を有し、量子化回路４を構成するラッチ回路４４は出力端子１０１に接続されている。
【００８６】
従って、本実施形態の１次ΔΣ形の変調器８０によれば、第２実施形態の１次予測１次ノイズシェイピング形の変調器８０と同様に、積分器１４を構成する演算増幅器２がオフセット電圧を有する場合でも、そのオフセット電圧が量子化回路４の出力に影響を与えることはない。そのため、本実施形態の１次ΔΣ形の変調器８０によれば、演算増幅器２のオフセット電圧の影響を回避することが可能になり、高い変調精度を得ることができる。その結果、図９に示すように、本実施形態の１次ΔΣ形の変調器８０を用いて構成されたオーバサンプル形Ａ／Ｄ変換器によれば、高いＡ／Ｄ変換精度を得ることができる。
【００８７】
（第５実施形態）
次に、本発明を具体化した第５実施形態を図面と共に説明する。尚、本実施形態において、図１５に示した従来の形態と同じ構成部材については符号を等しくしてその詳細な説明を省略する。
【００８８】
図７は、本実施形態の２次ΔΣ形の変調器８０を表すブロック図である。
第１の積分器１４は、第１の演算増幅器２、第３のスイッチ群としてのスイッチ２０〜２３，２８、第１の積分容量５、第３のサンプリング容量７から構成されている。演算増幅器２の反転入力端子は、直列に接続されたサンプリング容量７およびスイッチ２０を介して入力端子１に接続されると共に、スイッチ２２を介して演算増幅器２の出力端子に接続されると共に、直列に接続された積分容量５およびスイッチ２３を介して演算増幅器２の出力端子に接続されると共に、第１のサンプリング容量９ａを介して第１のスイッチ群１１に接続されている。演算増幅器２の非反転入力端子は接地されている。サンプリング容量７とスイッチ２０との間のノードはスイッチ２１を介して接地されている。サンプリング容量９ａとスイッチ群１１との間のノードは、スイッチ２８を介して接地されている。
【００８９】
第２の積分器１５は、第２の演算増幅器３、第４のスイッチ群としてのスイッチ２４〜２７，２９、第２の積分容量６、第４のサンプリング容量８から構成されている。演算増幅器３の反転入力端子は、直列に接続されたサンプリング容量８およびスイッチ２４を介して演算増幅器２の出力端子に接続されると共に、スイッチ２６を介して演算増幅器３の出力端子に接続されると共に、直列に接続された積分容量６およびスイッチ２７を介して演算増幅器３の出力端子に接続されると共に、第２のサンプリング容量９ｂを介して第２のスイッチ群１２に接続されている。演算増幅器３の非反転入力端子は接地されている。サンプリング容量８とスイッチ２４との間のノードはスイッチ２５を介して接地されている。サンプリング容量９ｂとスイッチ群１２との間のノードは、スイッチ２９を介して接地されている。
【００９０】
量子化回路４の構成は第１実施形態のそれと同じであり、容量４１はインバータ４２の入力端子と演算増幅器３の出力端子との間に接続されている。
Ｄ／Ａ変換器９３は、デジタルロジック１３、サンプリング容量９ａ，９ｂ、スイッチ群１１，１２から構成されている。サンプリング容量９ａに直列接続されたスイッチｆ１１，ｆ１２から構成されるスイッチ群１１により、サンプリング容量９ａはＤ／Ａ変換器９３の基準となる電圧源Ｖrefp，Ｖrefmのいずれかに接続される。また、サンプリング容量９ｂに直列接続されたスイッチｆ１５，ｆ１６から構成されるスイッチ群１２により、サンプリング容量９ｂはＤ／Ａ変換器９３の基準となる電圧源Ｖrefp，Ｖrefmのいずれかに接続される。デジタルロジック１３は、図１２に示す制御信号ｆ１，ｆ２および量子化回路４の出力に基づいて、各スイッチ群１１，１２を構成する各スイッチのオン・オフ動作を制御する。尚、デジタルロジック１３は遅延器９０の機能をも有する。
【００９１】
各スイッチ２０，２２，２５，２７，２９は、図１２に示す制御信号ｆ１に従ってオン・オフ動作が制御され、その論理レベルが「１」のときにオンし、「０」のときにオフする。また、各スイッチ２１，２３，２４，２６，２８，４０は、制御信号ｆ２に従ってオン・オフ動作が制御され、その論理レベルが「１」のときにオンし、「０」のときにオフする。
【００９２】
次に、本実施形態の作用について説明する。
尚、図１５の従来構成について式（１１）を求めて問題点を説明したように、図７の積分器１４，１５を１入力の積分器として、演算増幅器２，３のオフセット電圧の影響を解析する（図７においてサンプリング容量９ａ，９ｂおよびスイッチ群１１，１２を省略して演算増幅器２，３のオフセット電圧の影響を解析する）。
【００９３】
本実施形態の２次ΔΣ形の変調器８０において、入力端子１に入力されるアナログ信号の電圧（入力電圧）をＶin、演算増幅器３の出力端子から出力される出力電圧（積分器１５の出力電圧）をＶo１とする。また、積分容量５の容量値をＣ２、積分容量６の容量値をＣ０、サンプリング容量７の容量値をＣ３、サンプリング容量８の容量値をＣ１とする。
【００９４】
そして、演算増幅器２がオフセット電圧Ｖoff１を有し、演算増幅器３がオフセット電圧Ｖoff２を有する場合、式（１１）と同様に解析を行うと、式（２９）が求められる。
すなわち、制御信号ｆ１に従ってスイッチ２２がオンしたとき、演算増幅器２の反転入力端子と出力端子とはスイッチ２２を介して接続されるため、演算増幅器２の非反転入力端子が接地されていることで演算増幅器２から出力されるオフセット電圧Ｖoff１は、スイッチ２２を介して演算増幅器２の反転入力端子に入力される。そのため、積分器１４は、演算増幅器２から出力されるオフセット電圧Ｖoff１を第１の基準電圧とし、当該第１の基準電圧（＝オフセット電圧Ｖoff１）と、入力端子１から入力される入力アナログ信号との差電圧を積分する。
【００９５】
また、制御信号ｆ２に従ってスイッチ２６がオンしたとき、演算増幅器３の反転入力端子と出力端子とはスイッチ２６を介して接続されるため、演算増幅器３の非反転入力端子が接地されていることで演算増幅器３から出力されるオフセット電圧Ｖoff２は、スイッチ２６を介して演算増幅器３の反転入力端子に入力される。そのため、積分器１５は、演算増幅器３から出力されるオフセット電圧Ｖoff２を第１の基準電圧とし、当該第１の基準電圧（＝オフセット電圧Ｖoff２）と、積分器１４の積分出力との差電圧を積分する。
【００９６】
そして、量子化回路４は、制御信号ｆ２に従ってスイッチ４０がオンしたときに積分器１５から入力される演算増幅器３のオフセット電圧Ｖoff２を第２の基準電圧とし、制御信号ｆ２に従ってスイッチ４０がオフしたとき、当該第２の基準電圧（＝オフセット電圧Ｖoff２）が積分器１５の積分出力より大きいか小さいかを判定することにより量子化を行う。
【００９７】
これは、積分器１５における積分動作と量子化回路４における比較動作とを、演算増幅器３のオフセット電圧Ｖoff２を基準にして行っていることにほかならない。
従って、本実施形態の２次ΔΣ形の変調器８０において、積分器１５を構成する演算増幅器３のオフセット電圧Ｖoff２が量子化回路４の出力に影響を与えることはない。また、式（１１）と式（２９）とを比べれば分かるように、本実施形態の２次ΔΣ形の変調器８０において、積分器１４を構成する演算増幅器２のオフセット電圧Ｖoff１が量子化回路４の出力に与える影響は、図１５に示す従来の２次ΔΣ形の変調器８０のそれに比べて小さくなる。
【００９８】
一般に、２次△Σの変調器８０における積分器１５の出力は大振幅になることが知られており、演算増幅器３の出力電圧Ｖo１の飽和を防止するために、式（１１）（２９）における（Ｃ１／ＣＯ）は、通常、１以下の値（例えば、１／４）に設定される。そのため、式（１１）と式（２９）とを比べれば分かるように、積分器１５の出力電圧Ｖo１において支配的となるのは、オフセット電圧Ｖoff２である。
【００９９】
式（２９）は１入力の積分器で考えたが、積分器１４，１５が図７に示されるような２入力の積分器であっても同様で、演算増幅器３のオフセット電圧Ｖoff２の影響はキャンセルされ、演算増幅器２のオフセット電圧Ｖoff１についても図１５に示す従来の２次ΔΣ形の変調器８０の場合より影響は小さくなる。
【０１００】
従って、本実施形態の２次ΔΣ形の変調器８０によれば、図１５に示す従来の２次ΔΣ形の変調器８０に比べて、高い変調精度を得ることができる。その結果、図９に示すように、本実施形態の２次ΔΣ形の変調器８０を用いて構成されたオーバサンプル形Ａ／Ｄ変換器によれば、高いＡ／Ｄ変換精度を得ることができる。
【０１０１】
図８は、本実施形態の２次ΔΣ形の変調器８０と、図１５に示す従来の２次ΔΣ形の変調器８０とを比較したシミュレーション結果である。
図８（ａ）に、入力端子１から入力されたアナログ信号の波形を示す。
図８（ｂ）に、本実施形態の２次ΔΣ形の変調器８０の出力端子１０１から出力されるデジタル信号を示す。
【０１０２】
図８（ｃ）に、図１５に示す従来の２次ΔΣ形の変調器８０の出力端子１０１から出力されるデジタル信号を示す。
図８（ｃ）に示すように、従来の変調器８０では、オフセット電圧が少しでも存在するとデジタル信号が「１」に偏りやすくなり、オフセット電圧が大きくなるとデジタル信号が「１」のまま変化しなくなってしまう
それに対して、図８（ｂ）に示すように、本実施形態の変調器８０では、オフセット電圧が大きい場合でも、デジタル信号に偏りは見られず、オフセット電圧によって変調精度が低下しないことが確認できる。
【０１０３】
尚、本発明は上記各実施形態に限定されるものではなく、例えば、各制御信号ｆ１，ｆ２のタイミングを反対にしても上記実施形態と同様の作用および効果を得ることができる。
【図面の簡単な説明】
【図１】第１実施形態の変調器を表すブロック図。
【図２】第１実施形態の変調器の作用を説明するための要部ブロック図。
【図３】第１および第３実施形態で用いられる単位利得増幅器の具体例を表す回路図。
【図４】第２実施形態の変調器を表すブロック図。
【図５】第３実施形態の変調器を表すブロック図。
【図６】第４実施形態の変調器を表すブロック図。
【図７】第５実施形態の変調器を表すブロック図。
【図８】第５実施形態の変調器の作用を説明するための特性図。
【図９】オーバサンプル形Ａ／Ｄ変換器を表すブロック図。
【図１０】変調器の諸形式を表すブロック図。
【図１１】従来の変調器を表すブロック図。
【図１２】第１〜第５実施形態および従来の変調器を制御するための制御信号のタイミングチャート。
【図１３】従来の変調器の作用を説明するための要部ブロック図。
【図１４】従来の変調器の作用を説明するための要部ブロック図。
【図１５】従来の変調器を表すブロック図。
【符号の説明】
２，３…演算増幅器 ４…量子化回路 ５…積分容量
７，８，９ａ，９ｂ…サンプリング容量 ９…サンプリング容量列
１１，１２…スイッチ群 １３…デジタルロジック
１４，１５…積分器 ２０〜２９，４０…スイッチ ４１…容量
４２…インバータ ８０…変調器 ８１…デジタルフィルタ
１３１…単位利得増幅器 Ｖrefp，Ｖrefm…基準電圧源
【発明の属する技術分野】
本発明は、変調器およびオーバサンプル形Ａ／Ｄ変換器に係り、詳しくは、アナログ信号をデジタル符号化するオーバサンプル形Ａ／Ｄ変換器、および、当該Ａ／Ｄ変換器において用いられる変調器に関するものである。
【０００２】
【従来の技術】
図９は、オーバサンプル形Ａ／Ｄ変換器の基本構成を表すブロック図である。
オーバサンプル形Ａ／Ｄ変換器は、入力端子１、変調器８０、デジタルフィルタ８１、出力端子１００から構成されている。
【０００３】
変調器８０は、入力端子１から入力されたアナログ信号を当該アナログ信号の周波数に比べて非常に高い周波数でサンプリングし、そのサンプリングされたアナログ信号を量子化することにより、アナログ信号をデジタル信号に変調する。デジタルフィルタ８１は、変調器８０から出力されるデジタル信号の高域に含まれる量子化雑音を除去すると共に、デジタル信号のサンプリングレートを低下させる。その量子化雑音が除去されると共にサンプリングレートが低下されたデジタル信号は、出力端子１００から出力される。
【０００４】
図１０（ａ）〜（ｃ）は、変調器８０の諸形式を表すブロック図ある。尚、図１０において、図９に示すものと同じ構成部材については符号を等しくしてある。
図１０（ａ）は、１次ΔΣ形の変調器８０の基本構成を表すブロック図である。
【０００５】
１次ΔΣ形の変調器８０は、入力端子１、加算器９１、積分器１４、量子化回路４、遅延器９０、Ｄ／Ａ変換器９３、出力端子１０１から構成されている。
加算器９１は、入力端子１から入力されたアナログ信号からＤ／Ａ変換器９３の出力を差し引く。積分器１４は加算器９１の出力を積分し、量子化回路４は積分器１４の出力を量子化する。量子化回路４の出力は、出力端子１０１から出力されると共に、遅延器９０を介してＤ／Ａ変換器９３に帰還される。
【０００６】
つまり、１次ΔΣ形の変調器８０は、入力端子１から入力されたアナログ信号と、量子化回路４から出力された量子化信号との差を積分器１４にて積分し、その積分結果が最小となるような量子化信号を得る変調器である。
ここで、変調器８０を、入力端子１から入力されたアナログ信号の周波数に比べて非常に高い周波数で動作させると、積分器１４の特性により量子化雑音は高い周波数帯域に分布するようになる。この高い周波数帯域に分布する量子化雑音は、出力端子１０１からの出力が入力されるデジタルフィルタ８１によって除去されるので、入力端子１から入力されたアナログ信号に対して高精度なＡ／Ｄ変換を行うことができる。
【０００７】
図１０（ｂ）は、２次ΔΣ形の変調器８０の基本構成を表すブロック図である。
２次ΔΣ形の変調器８０は、入力端子１、加算器９１，９２、積分器１４，１５、量子化回路４、遅延器９０、Ｄ／Ａ変換器９３、出力端子１０１から構成されている。
【０００８】
加算器９１は、入力端子１から入力されたアナログ信号からＤ／Ａ変換器９３の出力を差し引く。積分器１４は加算器９１の出力を積分する。加算器９２は、積分器１４の出力からＤ／Ａ変換器９３の出力を差し引く。積分器１５は加算器９２の出力を積分し、量子化回路４は積分器１５の出力を量子化する。量子化回路４の出力は、出力端子１０１から出力されると共に、遅延器９０を介してＤ／Ａ変換器９３に帰還される。
【０００９】
つまり、２次ΔΣ形の変調器８０は、１次ΔΣ形の変調器を拡張して積分器を２段に設けた変調器であり、１次ΔΣ形の変調器よりもさらに高精度なＡ／Ｄ変換を行うことができる。
図１０（ｃ）は、１次予測１次ノイズシェイピング形の変調器８０の基本構成を表すブロック図である。
【００１０】
１次予測１次ノイズシェイピング形の変調器８０は、入力端子１、加算器９１，９２、積分器１４，１５、量子化回路４、遅延器９０、Ｄ／Ａ変換器９３、出力端子１０１から構成されている。
加算器９１は、入力端子１から入力されたアナログ信号からＤ／Ａ変換器９３の出力を差し引く。積分器１４は加算器９１の出力を積分し、量子化回路４は積分器１４の出力を量子化する。量子化回路４の出力は遅延器９０を介して、加算器９２へ送られると共に、積分器１５へ送られる。積分器１５は遅延器９０の出力を積分する。積分器１５の出力は、出力端子１０１から出力されると共に、加算器９２へ送られる。加算器９２は、遅延器９０の出力と積分器１５の出力とを加算する。加算器９２の出力はＤ／Ａ変換器９３に帰還される。
【００１１】
つまり、１次予測１次ノイズシェイピング形の変調器８０は、量子化回路４から出力された量子化信号を積分器１５にて積分し、その積分結果をアナログ信号を予測する予測信号とし、その予測信号と入力端子１から入力されたアナログ信号との差を積分器１４にて積分し、その積分結果が最小となるような量子化信号を得る変調器である。従って、１次予測１次ノイズシェイピング形の変調器８０によれば、予測信号にてアナログ信号を予測するため、１次ΔΣ形の変調器よりもさらに高精度なＡ／Ｄ変換を行うことができる。
【００１２】
図１１は、特公平７−７９２４３号公報に開示された１次予測１次ノイズシェイピング形の変調器８０を表すブロック図である。尚、図１１において、図１０（ｃ）に示す変調器８０と同じ構成部材については符号を等しくしてある。
積分器１４は、演算増幅器２、スイッチ２０〜２４、積分容量５、サンプリング容量７，８から構成されている。入力端子１と演算増幅器２の反転入力端子との間には、スイッチ２０，サンプリング容量７，スイッチ２３がこの順番で直列に接続されている。スイッチ２０とサンプリング容量７の間のノードはスイッチ２１を介して接地されている。サンプリング容量７とスイッチ２３との間のノードは、スイッチ２２を介して接地されると共に、サンプリング容量８を介してサンプリング容量列９に接続されている。サンプリング容量８とサンプリング容量列９との間のノードはスイッチ２４を介して接地されている。演算増幅器２の反転入力端子と出力端子との間には積分容量５が接続され、演算増幅器２の非反転入力端子は接地されている。
【００１３】
量子化回路４は比較器１０２により構成され、比較器１０２の非反転入力端子には演算増幅器２の出力端子が接続され、比較器１０２の反転入力端子は接地され、比較器１０２の出力端子はデジタルロジック１３に接続されている。
Ｄ／Ａ変換器９３は、デジタルロジック１３、サンプリング容量列９、スイッチ群１１から構成されている。サンプリング容量列９は２進の重み付けされた複数の容量から構成され、その各容量に直列接続されたスイッチａ０，ｂ０，ａ１，ｂ１，ａ２，ｂ２，ａ３，ｂ３，ａ４，ｂ４，ａ５，ｂ５から構成されるスイッチ群１１により、各容量は各々Ｄ／Ａ変換器９３の基準となる電圧源Ｖrefp，Ｖrefmのいずれかに接続される。デジタルロジック１３は、量子化回路４の出力に基づいて、スイッチ群１１を構成する各スイッチのオン・オフ動作を制御する。尚、デジタルロジック１３は、遅延器９０および積分器１５の機能をも有し、出力端子１０１に接続されている。
【００１４】
図１２に、積分器１４の各スイッチ２０〜２４のオン・オフ動作を制御するための制御信号のタイミングチャートを示す。
各制御信号ｆ１，ｆ２は、互いの論理レベルが「１」となる重複期間が存在せず、互いの論理レベルが「０」となる非重複期間が存在する２相クロックである。
【００１５】
各スイッチ２０，２２は、制御信号ｆ１に従ってオン・オフ動作が制御され、その論理レベルが「１」のときにオンし、「０」のときにオフする。また、各スイッチ２１，２３，２４は、制御信号ｆ２に従ってオン・オフ動作が制御され、その論理レベルが「１」のときにオンし、「０」のときにオフする。
【００１６】
【発明が解決しようとする課題】
図１１に示す積分器１４は、入力端子１から入力されるアナログ信号と、Ｄ／Ａ変換器９３（サンプリング容量列９）から入力されるフィードバック信号とを入力する２入力形の積分器であって、アナログ入力信号とフィードバック信号の各々の電圧と、演算増幅器２の非反転入力に入力される接地電圧との差電圧を積分する働きをする。ここで、説明を簡略化するため、図１３に示すように、積分器１４からスイッチ２４およびサンプリング容量８を省いた１入力形の積分器１４ａを例にとり、従来の技術の問題点を説明する。
【００１７】
積分器１４ａにおいて、まず、積分容量５に蓄積された電荷を零とし、制御信号ｆ１の論理レベルが「１」（制御信号ｆ２の論理レベルが「０」）のときに、積分容量５に充電される電荷Ｑ１と、サンプリング容量７に充電される電荷Ｑ２とを式（１）（２）によって求める。このとき、入力端子１に入力されるアナログ信号の電圧（入力電圧）をＶin、演算増幅器２の出力端子１１０から出力される出力電圧をＶout１とする。また、積分容量５の容量値をＣ０、サンプリング容量７の容量値をＣ１とする。
【００１８】
演算増幅器２の非反転入力端子に入力される接地電圧は０Ｖだから、Ｑ１，Ｑ２は各々Ｖout１、Ｖinと接地電圧０Ｖとの差電圧と各容量値Ｃ０，Ｃ１の積で表され、次のように求められる。
Ｑ１＝Ｃ０・（Ｖout１−０）＝０ ………（式１）
Ｑ２＝Ｃ１・（Ｖin−０） ………（式２）
そして、制御信号ｆ１の論理レベルが「０」（制御信号ｆ２の論理レベルが「１」）に切り替わったとき、積分容量５に充電される電荷Ｑ３と、サンプリング容量７に充電される電荷Ｑ４とを式（３）（４）によって求める。このとき、演算増幅器２の出力端子１１０から出力される出力電圧（積分器１４の出力電圧）をＶout２とする。
【００１９】
Ｑ３＝Ｃ０・（Ｖout２−０） ………（式３）
Ｑ４＝０ ………（式４）
積分容量５およびサンプリング容量７に蓄積された電荷には電荷保存則が成り立つため、その総和は一定であり、式（１）〜式（４）から式（５）が求められる。
【００２０】
Ｖout２＝（Ｃ１／Ｃ０）・Ｖin ………（式５）
ところで、演算増幅器２がオフセット電圧Ｖoffを有する場合、図１３に示す積分器１４ａの等価回路は、図１４に示す積分器１４ｂのようになる。積分器１４ｂにおいては、演算増幅器２の非反転入力端子に直流電源１１１が接続されて、オフセット電圧Ｖoffが印加されている。
【００２１】
積分器１４ｂにおいて、式（１）〜式（５）と同様の条件で解析を行うと、式（６）〜式（１０）が求められる。
【００２２】
同様に、図１１に示す２入力形の積分器１４においても、演算増幅器２がオフセット電圧を有すると、演算増幅器２の出力電圧にオフセット電圧の影響が現れ、そのオフセット電圧に対応して出力電圧が不要に大きくなってしまう。
従来の１次予測１次ノイズシェイピング形の変調器８０において、量子化回路４を構成する比較器１０２は、入力端子１から入力されるアナログ信号の最大入力振幅の中間電位（この例では、接地電圧）を基準に、積分器１４の出力が大きいか小さいかを判定して、量子化を行うようになっている。従って、演算増幅器２がオフセット電圧を有すると、そのオフセット電圧の影響で積分器１４の出力が不正確になるため、量子化回路４の出力も不正確になる。その結果、１次予測１次ノイズシェイピング形の変調器８０は変調精度が低下することになる。
【００２３】
ところで、図１０に示すように、１次ΔΣ形の変調器８０は、１次予測１次ノイズシェイピング形の変調器８０から積分器１５および加算器９２を省いた構成であり、１次予測１次ノイズシェイピング形の変調器８０における積分器１５はデジタルロジック１３によって構成されている。そのため、１次ΔΣ形の変調器８０においても、積分器１４を構成する演算増幅器２がオフセット電圧を有する場合、１次予測１次ノイズシェイピング形の変調器８０と同様に、変調精度が低下することになる。
【００２４】
図１５は、２次ΔΣ形の変調器８０の具体例を表すブロック図である。尚、図１５において、図１０（ｂ）および図１１に示す変調器８０と同じ構成部材については符号を等しくしてある。
積分器１４は、演算増幅器２、スイッチ２０〜２３，２８、積分容量５、サンプリング容量７から構成されている。入力端子１と演算増幅器２の反転入力端子との間には、スイッチ２０，サンプリング容量７，スイッチ２３がこの順番で直列に接続されている。スイッチ２０とサンプリング容量７の間のノードはスイッチ２１を介して接地されている。サンプリング容量７とスイッチ２３との間のノードは、スイッチ２２を介して接地されると共に、サンプリング容量９ａを介してスイッチ群１１に接続されている。サンプリング容量９ａとスイッチ群１１との間のノードは、スイッチ２８を介して接地されている。演算増幅器２の反転入力端子と出力端子との間には積分容量５が接続され、演算増幅器２の非反転入力端子は接地されている。
【００２５】
積分器１５は、演算増幅器３、スイッチ２４〜２７，２９、積分容量６、サンプリング容量８から構成されている。演算増幅器２の出力端子と演算増幅器３の反転入力端子との間には、スイッチ２４，サンプリング容量８，スイッチ２７がこの順番で直列に接続されている。スイッチ２４とサンプリング容量８の間のノードはスイッチ２５を介して接地されている。サンプリング容量８とスイッチ２７との間のノードは、スイッチ２６を介して接地されると共に、サンプリング容量９ｂを介してスイッチ群１２に接続されている。サンプリング容量９ｂとスイッチ群１２との間のノードは、スイッチ２９を介して接地されている。演算増幅器３の反転入力端子と出力端子との間には積分容量６が接続され、演算増幅器３の非反転入力端子は接地されている。
【００２６】
Ｄ／Ａ変換器９３は、デジタルロジック１３、サンプリング容量９ａ，９ｂ、スイッチ群１１，１２から構成されている。サンプリング容量９ａに直列接続されたスイッチｆ１１，ｆ１２から構成されるスイッチ群１１により、サンプリング容量９ａは各々Ｄ／Ａ変換器９３の基準となる電圧源Ｖrefp，Ｖrefmのいずれかに接続される。また、サンプリング容量９ｂに直列接続されたスイッチｆ１５，ｆ１６から構成されるスイッチ群１２により、サンプリング容量９ｂは各々Ｄ／Ａ変換器９３の基準となる電圧源Ｖrefp，Ｖrefmのいずれかに接続される。デジタルロジック１３は、図１２に示す制御信号ｆ１，ｆ２および量子化回路４の出力に基づいて、各スイッチ群１１，１２を構成する各スイッチのオン・オフ動作を制御する。尚、デジタルロジック１３は遅延器９０の機能をも有する。
【００２７】
各スイッチ２０，２２，２５，２７，２９は、図１２に示す制御信号ｆ１に従ってオン・オフ動作が制御され、その論理レベルが「１」のときにオンし、「０」のときにオフする。また、各スイッチ２１，２３，２４，２６，２８は、制御信号ｆ２に従ってオン・オフ動作が制御され、その論理レベルが「１」のときにオンし、「０」のときにオフする。
【００２８】
このように構成された２次ΔΣ形の変調器８０における積分器１４は、入力端子１に入力されるアナログ信号と、サンプリング容量９ａおよびスイッチ群１１などにより形成されるフィードバック信号とを入力する２入力の積分器であって、アナログ入力信号とフィードバック信号の各々の電圧と、演算増幅器２の非反転入力端子に入力される接地電圧との差電圧を積分する働きをする。また、積分器１５も積分器１４の出力信号と、サンプリング容量９ｂおよびスイッチ群１２などにより形成されるフィードバック信号とを入力する２入力の積分器であって、積分器１４の出力信号とフィードバック信号の各々の電圧と、演算増幅器３の非反転入力端子に入力される接地電圧との差電圧を積分する働きをする。
【００２９】
しかし、図１１の１次予測１次ノイズシェイピング形変調器８０の場合と同様に、簡単に説明するために、図１５の積分器１４，１５を１入力の積分器として演算増幅器２，３のオフセット電圧の影響を調べてみる（図１５においてサンプリング容量９ａ，９ｂおよびスイッチ群１１，１２を省略して演算増幅器２，３のオフセット電圧の影響を調べてみる）。
【００３０】
入力端子１に入力されるアナログ信号の電圧（入力電圧）をＶin、演算増幅器３の出力端子から出力される出力電圧（積分器１５の出力電圧）をＶo１とする。また、積分容量５の容量値をＣ２、積分容量６の容量値をＣ０、サンプリング容量７の容量値をＣ３、サンプリング容量８の容量値をＣ１とする。
【００３１】
そして、演算増幅器２がオフセット電圧Ｖoff１を有し、演算増幅器３がオフセット電圧Ｖoff２を有する場合、式（１０）と同様に解析を行うと、式（１１）が求められる。
【００３２】
式（１１）は１入力の積分器で考えたが、積分器１４，１５が図１５に示されるような２入力の積分器であっても同様に、積分器１５の出力電圧は各オフセット電圧Ｖoff１，Ｖoff２に対応して大きくなってしまう。
従来の２次ΔΣ形の変調器８０において、量子化回路４を構成する比較器１０２は、入力端子１から入力されるアナログ信号の最大入力振幅の中間電位（この例では、接地電位）を基準に、積分器１５の出力が大きいか小さいかを判定して、量子化を行うようになっている。従って、各演算増幅器２，３がオフセット電圧を有すると、それらのオフセット電圧の影響で積分器１４，１５の出力が不正確になるため、量子化回路４の出力も不正確になる。その結果、２次ΔΣ形の変調器８０は変調精度が低下することになる。
【００３３】
このように、図１０に示すいずれの形式の変調器８０においても、積分器１４，１５を構成する演算増幅器２，３がオフセット電圧を有すると、変調器８０の変調精度が低下することになる。ところで、積分器１４，１５が図１１および図１５に示す構成をとらない場合でも、積分器１４，１５が演算増幅器や他の増幅器を用いて構成されている場合には、その演算増幅器または他の増幅器がオフセット電圧を有すると、やはり変調器８０の変調精度が低下する。
【００３４】
そして、変調器８０の変調精度が低下すると、オーバサンプル形Ａ／Ｄ変換器のＡ／Ｄ変換精度も低下することになる。
本発明は上記問題点を解決するためになされたものであって、その目的は、変調精度の高い変調器を提供することにある。また、本発明の別の目的は、変調精度の高い変調器を用いたＡ／Ｄ変換精度の高いオーバサンプル形Ａ／Ｄ変換器を提供することにある。
【００３５】
【課題を解決するための手段】
かかる目的を解決するためになされた発明は、積分入力電圧と第１の基準電圧との差電圧を積分するための積分器と、比較器を用いて構成され、前記積分器の積分出力が第２の基準電圧より大きいか小さいかを判定して量子化する量子化回路とを備えた変調器である。そして、前記積分器はオフセット電圧を有する増幅器を用いて構成されると共に、前記第１および第２の基準電圧が、前記積分器を構成する増幅器のオフセット電圧と等しい電圧である。
【００３６】
従って、本発明によれば、積分器は、積分入力電圧と、オフセット電圧と等しい第１の基準電圧との差電圧を積分する。また、量子化回路は、オフセット電圧と等しい第２の基準電圧より、積分器の積分出力が大きいか小さいかを判定して量子化する。そのため、増幅器がオフセット電圧を有する場合でも、積分器による積分動作と量子化回路の比較器による比較動作とが増幅器のオフセット電圧を基準に行われるため、そのオフセット電圧が積分動作および比較動作に影響を与えることはない。そのため、増幅器の有するオフセット電圧の影響を回避することが可能になり、高い変調精度を得ることができる。
【００３７】
より具体的な構成として、請求項１に記載の発明は、入力アナログ信号とフィードバック信号との差電圧を積分入力電圧とし、該積分入力電圧と第１の基準電圧との差電圧を積分するための積分器と、前記積分器の積分出力が第２の基準電圧より大きいか小さいかを判定して量子化する量子化回路と、前記量子化回路の出力からフィードバック信号を生成する第１のサンプリング容量と、前記第１のサンプリング容量を、フィードバック信号を生成するための基準となる２種類の電圧源のそれぞれに切り換えて接続する各スイッチから構成される第１のスイッチ群と、前記第１のスイッチ群を予め設定されたタイミングで切り換える制御ロジックと、を備えた変調器である。そして、前記積分器は、オフセット電圧を有する増幅器と、積分結果の電圧を保持するための積分容量と、第２のサンプリング容量および複数のスイッチから構成された第２のスイッチ群から成り、入力アナログ信号を一定周期でサンプリングし、得られた電荷を前記積分容量に転送すると共に、サンプリング期間中に前記増幅器に前記第１の基準電圧を入力し、これに対するオフセット電圧を増幅器に生じさせる働きをする回路と、を備える。また、前記第１のサンプリング容量は、前記第２のサンプリング容量と並列に、前記増幅器に接続されてフィードバック信号をサンプリングする。さらに、前記量子化回路は、前記積分器を構成する増幅器の出力端子と容量を介して接続されたインバータと、前記積分器のサンプリング期間中に前記インバータの入出力端子を短絡するスイッチとを備えた比較器を用いて構成され、前記第１および第２の基準電圧が、前記積分器を構成する増幅器のオフセット電圧と等しい電圧である。
【００３８】
従って、本発明によれば、上述したのと同様の作用により、量子化回路を構成するインバータの入力電圧に積分器を構成する増幅器のオフセット電圧が含まれないため、増幅器のオフセット電圧の影響を回避することが可能になり、変調精度の高い変調器を得ることができる。
また、請求項２に記載の発明は、入力アナログ信号と第１のフィードバック信号との差電圧を第１の積分入力電圧とし、該第１の積分入力電圧と第１の基準電圧との差電圧を積分するための第１の積分器と、第１の積分器の積分出力と第２のフィードバック信号との差電圧を第２の積分入力電圧とし、該第２の積分入力電圧と第３の基準電圧との差電圧を積分するための第２の積分器と、前記第２の積分器の積分出力が第２の基準電圧より大きいか小さいかを判定して量子化する量子化回路と、前記量子化回路の出力から第１のフィードバック信号を生成する第１のサンプリング容量と、前記量子化回路の出力から第２のフィードバック信号を生成する第３のサンプリング容量と、前記第１のサンプリング容量を、フィードバック信号を生成するための基準となる２種類の電圧源のそれぞれに切り換えて接続する各スイッチから構成される第１のスイッチ群と、前記第３のサンプリング容量を前記２種類の電圧源のそれぞれに切り換えて接続する各スイッチから構成される第３のスイッチ群と、前記第１および第３のスイッチ群を予め設定されたタイミングで切り換える制御ロジックと、を備えた変調器である。そして、前記第１の積分器は、オフセット電圧を有する第１の増幅器と、第１の積分結果の電圧を保持するための第１の積分容量と、第２のサンプリング容量および複数のスイッチから構成された第２のスイッチ群から成り、入力アナログ信号を一定周期でサンプリングし、得られた電荷を前記第１の積分容量に転送すると共に、サンプリング期間中に前記第１の増幅器に前記第１の基準電圧を入力し、これに対するオフセット電圧を第１の増幅器に生じさせる働きをする回路と、を備える。また、前記第１のサンプリング容量は、前記第２のサンプリング容量と並列に、前記第１の増幅器に接続されて第１のフィードバック信号をサンプリングする。また、前記第２の積分器は、オフセット電圧を有する第２の増幅器と、第２の積分結果の電圧を保持するための第２の積分容量と、第４のサンプリング容量および複数のスイッチから構成された第４のスイッチ群から成り、前記第１の積分出力を一定周期でサンプリングし、得られた電荷を前記第２の積分容量に転送すると共に、サンプリング期間中に前記第２の増幅器に前記第３の基準電圧を入力し、これに対するオフセット電圧を第２の増幅器に生じさせる働きをする回路と、を備える。また、前記第３のサンプリング容量は、前記第４のサンプリング容量と並列に、前記第２の増幅器に接続されて第２のフィードバック信号をサンプリングする。さらに、前記量子化回路は、前記第２の積分器を構成する第２の増幅器の出力端子と容量を介して接続されたインバータと、前記第２の積分器のサンプリング期間中に前記インバータの入出力端子を短絡するスイッチとを備えた比較器を用いて構成され、前記第２および第３の基準電圧が、前記第２の積分器を構成する第２の増幅器のオフセット電圧と等しい電圧である。
従って、本発明によれば、量子化回路を構成するインバータの入力電圧に第２の増幅器のオフセット電圧が含まれないため、第２の増幅器のオフセット電圧の影響を回避することが可能になる。また、第４のサンプリング容量を第２の積分容量よりも十分に小さく設定することにより、第１の増幅器のオフセット電圧の影響をあまり受けないようにすることが可能になり、変調精度の高い変調器を得ることができる。
【００３９】
ところで、請求項１または請求項２に記載の変調器において、請求項３に記載の発明のように、前記第１のサンプリング容量が重み付けられた複数の容量を備えた容量列から成の場合は１次予測１次ノイズシェイピング形の変調器を得ることができる。また、請求項１から３のいずれかに記載の変調器において、前記積分器を構成する増幅器は、請求項４に記載の発明のように単位利得増幅器から成るか、または、請求項５に記載の発明のように演算増幅器から成る。
【００４２】
次に、請求項６に記載の発明は、請求項４に記載の変調器において、前記単位利得増幅器はソースホロワ回路によって構成されている。ソースホロワ回路はオフセット電圧が大きいが、請求項４に記載の変調器によれば、オフセット電圧の影響を回避することが可能であるため、簡単なソースホロワによって構成される単位利得増幅器を用いることができる。また、単位利得増幅器はゲインが１であるため、ゲイン無限大の演算増幅器に比べて雑音の影響を受けにくい。
【００４３】
従って、本発明によれば、ソースホロワによって構成される単位利得増幅器の優れた特徴（簡単な構造で低消費電力かつ高速動作が可能）を備えた、低消費電力で高速かつ高精度な変調器を得ることができる。そして、請求項７に記載の発明のように、変調精度の高い請求項１〜６のいずれか１項に記載の変調器と、前記変調器の出力から量子化雑音を除去するフィルタとを組み合わせれば、Ａ／Ｄ変換精度の高いオーバサンプル形Ａ／Ｄ変換器を得ることができる。
【００４４】
【発明の実施の形態】
（第１実施形態）
以下、本発明を具体化した第１実施形態を図面と共に説明する。尚、本実施形態において、図９〜図１２に示した従来の形態と同じ構成部材については符号を等しくしてその詳細な説明を省略する。
【００４５】
図１は、本実施形態の１次予測１次ノイズシェイピング形の変調器８０を表すブロック図である。
積分器１４は、単位利得増幅器１３１、第２のスイッチ群としてのスイッチ２０〜２５、積分容量５、第１のサンプリング容量７から構成されている。単位利得増幅器１３１はゲインが１の増幅器である。単位利得増幅器１３１の入力端子は、直列に接続された各スイッチ２１，２０を介して入力端子１に接続されると共に、スイッチ２２を介して接地されると共に、直列に接続されたスイッチ２３および積分容量５を介して接地されると共に、スイッチ２４，２５を介してスイッチ群１１に接続されている。各スイッチ２０，２１間のノードと単位利得増幅器１３１の出力端子との間にはサンプリング容量７が接続されている。単位利得増幅器１３１の出力端子にはサンプリング容量列９が接続されている。
【００４６】
量子化回路４は比較器により構成され、その比較器は、スイッチ４０、容量４１、インバータ４２，４３、ラッチ回路４４から構成されている。各インバータ４２，４３は直列に接続され、容量４１はインバータ４２の入力端子と単位利得増幅器１３１の出力端子との間に接続され、スイッチ４０はインバータ４２の入出力端子間に接続され、インバータ４３の出力端子はラッチ回路４４を介してデジタルロジック（制御ロジック）１３に接続されている。
【００４７】
Ｄ／Ａ変換器９３は、デジタルロジック１３、サンプリング容量列９、第１のスイッチ群１１から構成されている。サンプリング容量列９は２進の重み付けされた複数の容量から構成され、その各容量に直列接続されたスイッチＳ０，Ｓ１，Ｓ２，Ｓ３，Ｓ４は、スイッチ２５を介して単位利得増幅器１３１の入力端子に接続されると共に、各スイッチｆ１３，ｆ１４を介してそれぞれＤ／Ａ変換器９３の基準となる電圧源Ｖrefp，Ｖrefmに接続されている。また、サンプリング容量列９を構成するサンプリング容量９ａは、スイッチ２４を介して単位利得増幅器１３１の入力端子に接続されると共に、各スイッチｆ１１，ｆ１２を介してそれぞれＤ／Ａ変換器９３の基準となる電圧源Ｖrefp，Ｖrefmに接続されている。デジタルロジック１３は、図１２に示す制御信号ｆ１および量子化回路４の出力に基づいて、スイッチ群１１を構成する各スイッチＳ０，Ｓ１，Ｓ２，Ｓ３，Ｓ４，ｆ１１，ｆ１２，ｆ１３，ｆ１４のオン・オフ動作を制御する。尚、デジタルロジック１３は、遅延器９０および積分器１５の機能をも有し、出力端子１０１に接続されている。
【００４８】
各スイッチ２０，２２，４０は、図１２に示す制御信号ｆ１に従ってオン・オフ動作が制御され、その論理レベルが「１」のときにオンし、「０」のときにオフする。また、各スイッチ２１，２３，２４，２５は、制御信号ｆ２に従ってオン・オフ動作が制御され、その論理レベルが「１」のときにオンし、「０」のときにオフする。
【００４９】
次に、本実施形態の作用について説明する。
図１に示す積分器１４は、入力端子１から入力されるアナログ信号（入力アナログ信号）と、Ｄ／Ａ変換器９３（サンプリング容量列９）から入力されるフィードバック信号とを入力する２入力形の積分器である。ここで、説明を簡略化するため、図２に示すように、積分器１４から各スイッチ２４，２５を省いた１入力形の積分器１４ａを例にとって説明する。
【００５０】
単位利得増幅器１３１の有するオフセット電圧をＶoffとすると、単位利得増幅器１３１の入力電圧Ｖuiおよび出力電圧Ｖuoは式（１２）によって表される。
Ｖuo＝Ｖui＋Ｖoff ………（式１２）
積分器１４ａにおいて、まず、積分容量５に蓄積された電荷を零とし、制御信号ｆ１の論理レベルが「１」（制御信号ｆ２の論理レベルが「０」）のときに、積分容量５に充電される電荷Ｑ１と、サンプリング容量７に充電される電荷Ｑ２とを式（１３）（１４）によって求める。このとき、入力端子１に入力されるアナログ信号の電圧（入力電圧）をＶinとする。また、積分容量５の容量値をＣ０、サンプリング容量７の容量値をＣ１とする。
【００５１】
Ｑ１＝０ ………（式１３）
Ｑ２＝Ｃ１・（Ｖin−Ｖoff） ………（式１４）
このとき、量子化回路４において、容量４１に蓄積される電荷Ｑ４１は、オンしたスイッチ４０によりインバータ４２の入出力端子間が短絡されているため、式（１５）によって求められる。ここで、容量４１の容量値をＣ４、インバータ４２のしきい値電圧をＶithとする。
【００５２】
Ｑ４１＝Ｃ４・（Ｖoff−Ｖith） ………（式１５）
そして、制御信号ｆ１の論理レベルが「０」（制御信号ｆ２の論理レベルが「１」）に切り替わったとき、積分容量５に充電される電荷Ｑ３と、サンプリング容量７に充電される電荷Ｑ４とを式（１６）（１７）によって求める。
【００５３】
Ｑ３＝Ｃ０・Ｖui ………（式１６）
Ｑ４＝Ｃ１・（Ｖui−Ｖuo） ………（式１７）
積分容量５およびサンプリング容量７に蓄積された電荷には電荷保存則が成り立つため、その総和は一定であり、式（１２）〜式（１７）から式（１８）が求められる。
【００５４】
Ｖuo＝Ｖoff＋（Ｃ１／Ｃ０）・Ｖin ………（式１８）
このとき、容量４１に蓄積された電荷は保存されるため、インバータ４２の入力電圧Ｖiiは式（１９）によって求められる。
Ｖii＝Ｖuo−（Ｖoff−Ｖith） ………（式１９）
式（１８）および式（１９）より式（２０）が求められる。
【００５５】
Ｖii＝Ｖith＋（Ｃ１／Ｃ０）・Ｖin ………（式２０）
式（２０）に示すように、インバータ４２の入力電圧Ｖiiには単位利得増幅器１３１のオフセット電圧Ｖoffは含まれない。そして、インバータ４２の出力電圧は、しきい値電圧Ｖithを基準にして、しきい値電圧Ｖithより入力電圧Ｖiiが高いときは論理レベル「０」、低いときは論理レベル「１」に対応した値になる。
【００５６】
同様に、図１に示す２入力形の積分器１４においても、インバータ４２の入力電圧Ｖiiに単位利得増幅器１３１のオフセット電圧Ｖoffが含まれることはない。
すなわち、制御信号ｆ１に従ってスイッチ２２がオンしたとき、単位利得増幅器１３１の入力端子はスイッチ２２を介して接地され、そのとき単位利得増幅器１３１から出力されるオフセット電圧Ｖoffを第１の基準電圧とし、積分器１４は、当該第１の基準電圧（＝オフセット電圧Ｖoff）と、入力端子１から入力される入力アナログ信号との差電圧を積分する。そして、量子化回路４は、制御信号ｆ１に従ってスイッチ４０がオンしたときに積分器１４から入力される単位利得増幅器１３１のオフセット電圧Ｖoffを第２の基準電圧とし、制御信号ｆ１に従ってスイッチ４０がオフしたとき、当該第２の基準電圧（＝オフセット電圧Ｖoff）が積分器１４の積分出力より大きいか小さいかを判定することにより量子化を行う。
【００５７】
これは、積分器１４における積分動作と量子化回路４における比較動作とを、単位利得増幅器１３１のオフセット電圧Ｖoffを基準にして行っていることにほかならない。
従って、本実施形態の１次予測１次ノイズシェイピング形の変調器８０においては、積分器１４を構成する単位利得増幅器１３１がオフセット電圧を有する場合でも、そのオフセット電圧が量子化回路４の出力に影響を与えることはない。そのため、本実施形態の１次予測１次ノイズシェイピング形の変調器８０によれば、単位利得増幅器１３１のオフセット電圧の影響を回避することが可能になり、高い変調精度を得ることができる。その結果、図９に示すように、本実施形態の１次予測１次ノイズシェイピング形の変調器８０を用いて構成されたオーバサンプル形Ａ／Ｄ変換器によれば、高いＡ／Ｄ変換精度を得ることができる。
【００５８】
図３（ａ）〜（ｃ）は、単位利得増幅器１３１の具体例を表す回路図である。
図３（ａ）に示す単位利得増幅器１３１は、ＮチャネルＭＯＳトランジスタ３２およびＰチャネルＭＯＳトランジスタ３３から成るＣＭＯＳ回路によって構成され、ＮチャネルＭＯＳトランジスタ３２のドレインは高電位側電源ＶＤＤに接続され、ＰチャネルＭＯＳトランジスタ３３のドレインは低電位側電源−ＶＤＤに接続され、各トランジスタ３２，３３のゲートは単位利得増幅器１３１の入力端子３０に接続され、各トランジスタ３２，３３のソースは単位利得増幅器１３１の出力端子３１に接続されている。
【００５９】
図３（ｂ）に示す単位利得増幅器１３１は、ＮチャネルＭＯＳトランジスタ３２，３５によって構成され、ＮチャネルＭＯＳトランジスタ３２のドレインは高電位側電源ＶＤＤに接続され、ＮチャネルＭＯＳトランジスタ３５のソースは低電位側電源−ＶＤＤに接続され、ＮチャネルＭＯＳトランジスタ３２のゲートは単位利得増幅器１３１の入力端子３０に接続され、ＮチャネルＭＯＳトランジスタ３５のゲートはバイアス端子３４に接続され、ＮチャネルＭＯＳトランジスタ３２のソースおよびＮチャネルＭＯＳトランジスタ３５のドレインは単位利得増幅器１３１の出力端子３１に接続されている。バイアス端子３４には低電位側電源−ＶＤＤの電圧よりも若干高い電圧が印加され、ＮチャネルＭＯＳトランジスタ３５は、ＮチャネルＭＯＳトランジスタ定３２のソース抵抗として機能する。
【００６０】
図３（ｃ）に示す単位利得増幅器１３１は、ＰチャネルＭＯＳトランジスタ３３，３６によって構成され、ＰチャネルＭＯＳトランジスタ３６のソースは高電位側電源ＶＤＤに接続され、ＰチャネルＭＯＳトランジスタ３３のドレインは低電位側電源−ＶＤＤに接続され、ＰチャネルＭＯＳトランジスタ３３のゲートは単位利得増幅器１３１の入力端子３０に接続され、ＰチャネルＭＯＳトランジスタ３６のゲートはバイアス端子３４に接続され、ＰチャネルＭＯＳトランジスタ３３のソースおよびＰチャネルＭＯＳトランジスタ３６のドレインは単位利得増幅器１３１の出力端子３１に接続されている。バイアス端子３４には高電位側電源ＶＤＤの電圧よりも若干低い電圧が印加され、ＰチャネルＭＯＳトランジスタ３６は、ＰチャネルＭＯＳトランジスタ定３３のソース抵抗として機能する。
【００６１】
図３（ａ）〜（ｃ）に示すようなソースホロワ回路によって構成される単位利得増幅器１３１は、オフセット電圧が大きいため、高い精度が必要とされる用途では一般に用いられない。しかし、本実施形態の１次予測１次ノイズシェイピング形の変調器８０によれば、単位利得増幅器１３１のオフセット電圧の影響が回避されるため、簡単なソースホロワ回路によって構成される単位利得増幅器１３１を用いることができる。
【００６２】
ソースホロワ回路によって構成される単位利得増幅器１３１には、以下の利点がある。
▲１▼ＭＯＳトランジスタの縦続段数が２段であるため、ＭＯＳトランジスタの縦続段数が３段である演算増幅器に比べて、低電源電圧化を図ることが可能である。
【００６３】
▲２▼演算増幅器に比べて消費電流が小さい。
▲３▼上記▲１▼▲２▼より、低消費電力化に有利である。
▲４▼位相補償容量を必要としないため高速動作が可能である。
▲５▼ゲインが１であるため、ゲイン無限大の演算増幅器に比べて、ＭＯＳトランジスタの熱雑音の影響を受けにくい。
【００６４】
上記▲１▼〜▲５▼より、ソースホロワ回路によって構成される単位利得増幅器１３１を用いた積分器１４によれば、低消費電力で高速かつ高精度な変調器８０およびオーバサンプリングＡ／Ｄ変換器を得ることができる。
（第２実施形態）
次に、本発明を具体化した第２実施形態を図面と共に説明する。尚、本実施形態において、第１実施形態と同じ構成部材については符号を等しくしてその詳細な説明を省略する。
【００６５】
図４は、本実施形態の１次予測１次ノイズシェイピング形の変調器８０を表すブロック図である。
積分器１４は、演算増幅器２、第２のスイッチ群としてのスイッチ２０〜２５、積分容量５、第１のサンプリング容量７から構成されている。演算増幅器２の反転入力端子は、直列に接続されたサンプリング容量７およびスイッチ２０を介して入力端子１に接続されると共に、スイッチ２２を介して演算増幅器２の出力端子に接続されると共に、直列に接続された積分容量５およびスイッチ２３を介して演算増幅器２の出力端子に接続されると共に、サンプリング容量列９に接続されている。演算増幅器２の非反転入力端子は接地されている。サンプリング容量７とスイッチ２０との間のノードはスイッチ２１を介して接地されている。
【００６６】
量子化回路４の構成は第１実施形態のそれと同じであり、容量４１はインバータ４２の入力端子と演算増幅器２の出力端子との間に接続されている。
Ｄ／Ａ変換器９３は、デジタルロジック１３、サンプリング容量列９、第１のスイッチ群１１から構成されている。サンプリング容量列９は２進の重み付けされた複数の容量から構成され、その各容量に直列接続されたスイッチＳ０，Ｓ１，Ｓ２，Ｓ３，Ｓ４は、スイッチ２５を介して演算増幅器２の非反転入力端子に接続されると共に、各スイッチｆ１３，ｆ１４を介してそれぞれＤ／Ａ変換器９３の基準となる電圧源Ｖrefp，Ｖrefmに接続されている。また、サンプリング容量列９を構成するサンプリング容量９ａは、スイッチ２４を介して演算増幅器２の非反転入力端子に接続されると共に、各スイッチｆ１１，ｆ１２を介してそれぞれＤ／Ａ変換器９３の基準となる電圧源Ｖrefp，Ｖrefmに接続されている。デジタルロジック１３は、図１２に示す制御信号ｆ１および量子化回路４の出力に基づいて、スイッチ群１１を構成する各スイッチＳ０，Ｓ１，Ｓ２，Ｓ３，Ｓ４，ｆ１１，ｆ１２，ｆ１３，ｆ１４のオン・オフ動作を制御する。尚、デジタルロジック１３は、遅延器９０および積分器１５の機能をも有し、出力端子１０１に接続されている。
【００６７】
各スイッチ２０，２２，４０は、図１２に示す制御信号ｆ１に従ってオン・オフ動作が制御され、その論理レベルが「１」のときにオンし、「０」のときにオフする。また、各スイッチ２１，２３，２４，２５は、制御信号ｆ２に従ってオン・オフ動作が制御され、その論理レベルが「１」のときにオンし、「０」のときにオフする。
【００６８】
次に、本実施形態の作用について説明する。
図４に示す積分器１４は、入力端子１から入力されるアナログ信号と、Ｄ／Ａ変換器９３（サンプリング容量列９）から入力されるフィードバック信号とを入力する２入力形の積分器である。ここで、説明を簡略化するため、積分器１４から各スイッチ２４，２５を省いた１入力形の積分器を例にとって説明する。
【００６９】
積分器１４において、まず、積分容量５に蓄積された電荷を零とし、制御信号ｆ１の論理レベルが「０」（制御信号ｆ２の論理レベルが「１」）のときに、入力端子１に入力されるアナログ信号の電圧（入力電圧）をＶin、演算増幅器２の出力端子から出力される出力電圧（積分器１４の出力電圧）をＶout１、演算増幅器２の有するオフセット電圧をＶoffとする。
【００７０】
そして、制御信号ｆ１の論理レベルが「１」（制御信号ｆ２の論理レベルが「０」）に切り替わったとき、積分容量５に充電される電荷Ｑ１と、サンプリング容量７に充電される電荷Ｑ２とを式（２１）（２２）によって求める。ここで、積分容量５の容量値をＣ０、サンプリング容量７の容量値をＣ１とする。
【００７１】
Ｑ１＝Ｃ０・（Ｖout１−Ｖoff）＝０ ………（式２１）
Ｑ２＝Ｃ１・（Ｖin−Ｖoff） ………（式２２）
このとき、量子化回路４において、容量４１に蓄積される電荷Ｑ４１は、オンしたスイッチ４０によりインバータ４２の入出力端子間が短絡されているため、式（２３）によって求められる。ここで、容量４１の容量値をＣ４、インバータ４２のしきい値電圧をＶithとする。
【００７２】
Ｑ４１＝Ｃ４・（Ｖoff−Ｖith） ………（式２３）
そして、制御信号ｆ１の論理レベルが「０」（制御信号ｆ２の論理レベルが「１」）に切り替わったとき、積分容量５に充電される電荷Ｑ３と、サンプリング容量７に充電される電荷Ｑ４とを式（２４）（２５）によって求める。このとき、演算増幅器２の出力端子から出力される出力電圧（積分器１４の出力電圧）をＶout２とする。
【００７３】
Ｑ３＝Ｃ０・（Ｖout２−Ｖoff） ………（式２４）
Ｑ４＝Ｃ１・（−Ｖoff） ………（式２５）
積分容量５およびサンプリング容量７に蓄積された電荷には電荷保存則が成り立つため、その総和は一定であり、式（２１）〜式（２５）から式（２６）が求められる。
【００７４】
Ｖout２＝Ｖoff＋（Ｃ１／Ｃ０）・Ｖin ………（式２６）
このとき、容量４１に蓄積された電荷は保存されるため、インバータ４２の入力電圧Ｖiiは式（２７）によって求められる。
Ｖii＝Ｖout２−（Ｖoff−Ｖith） ………（式２７）
式（２６）および式（２７）より式（２８）が求められる。
【００７５】
Ｖii＝Ｖith＋（Ｃ１／Ｃ０）・Ｖin ………（式２８）
式（２８）に示すように、インバータ４２の入力電圧Ｖiiには演算増幅器２のオフセット電圧Ｖoffは含まれない。そして、インバータ４２の出力電圧は、しきい値電圧Ｖithを基準にして、しきい値電圧Ｖithより入力電圧Ｖiiが高いときは論理レベル「０」、低いときは論理レベル「１」に対応した値になる。これは、積分器１４における積分動作と量子化回路４における比較動作とを、演算増幅器２のオフセット電圧Ｖoffを基準にして行っていることにほかならない。
【００７６】
同様に、図４に示す２入力形の積分器１４においても、インバータ４２の入力電圧Ｖiiに演算増幅器２のオフセット電圧Ｖoffが含まれることはない。
すなわち、制御信号ｆ１に従ってスイッチ２２がオンしたとき、演算増幅器２の反転入力端子と出力端子とはスイッチ２２を介して接続されるため、演算増幅器２の非反転入力端子が接地されていることで演算増幅器２から出力されるオフセット電圧Ｖoffは、スイッチ２２を介して演算増幅器２の反転入力端子に入力される。そのため、積分器１４は、演算増幅器２から出力されるオフセット電圧Ｖoffを第１の基準電圧とし、当該第１の基準電圧（＝オフセット電圧Ｖoff）と、入力端子１から入力される入力アナログ信号との差電圧を積分する。そして、量子化回路４は、制御信号ｆ１に従ってスイッチ４０がオンしたときに積分器１４から入力される演算増幅器２のオフセット電圧Ｖoffを第２の基準電圧とし、制御信号ｆ１に従ってスイッチ４０がオフしたとき、当該第２の基準電圧（＝オフセット電圧Ｖoff）が積分器１４の積分出力より大きいか小さいかを判定することにより量子化を行う。
【００７７】
これは、積分器１４における積分動作と量子化回路４における比較動作とを、演算増幅器２のオフセット電圧Ｖoffを基準にして行っていることにほかならない。
従って、本実施形態の１次予測１次ノイズシェイピング形の変調器８０においては、積分器１４を構成する演算増幅器２がオフセット電圧を有する場合でも、そのオフセット電圧が量子化回路４の出力に影響を与えることはない。そのため、本実施形態の１次予測１次ノイズシェイピング形の変調器８０によれば、演算増幅器２のオフセット電圧の影響を回避することが可能になり、高い変調精度を得ることができる。その結果、図９に示すように、本実施形態の１次予測１次ノイズシェイピング形の変調器８０を用いて構成されたオーバサンプル形Ａ／Ｄ変換器によれば、高いＡ／Ｄ変換精度を得ることができる。
【００７８】
（第３実施形態）
次に、本発明を具体化した第３実施形態を図面と共に説明する。尚、本実施形態において、第１実施形態と同じ構成部材については符号を等しくしてその詳細な説明を省略する。
【００７９】
図５は、本実施形態の１次ΔΣ形の変調器８０を表すブロック図である。
図５に示す１次ΔΣ形の変調器８０において、図１に示す１次予測１次ノイズシェイピング形の変調器８０と異なるのは、以下の点だけである。
［１］サンプリング容量列９を構成する各容量のうち第２のサンプリング容量９ａを除く容量が省かれている。
【００８０】
［２］積分器１４を構成するスイッチ２５が省かれている。また、スイッチ群１１を構成する各スイッチのうちスイッチｆ１１，ｆ１２を除くスイッチが省かれている。
［３］デジタルロジック１３は遅延器９０の機能を有し、量子化回路４を構成するラッチ回路４４は出力端子１０１に接続されている。
【００８１】
従って、本実施形態の１次ΔΣ形の変調器８０によれば、第１実施形態の１次予測１次ノイズシェイピング形の変調器８０と同様に、積分器１４を構成する単位利得増幅器１３１がオフセット電圧を有する場合でも、そのオフセット電圧が量子化回路４の出力に影響を与えることはない。そのため、本実施形態の１次ΔΣ形の変調器８０によれば、単位利得増幅器１３１のオフセット電圧の影響を回避することが可能になり、高い変調精度を得ることができる。その結果、図９に示すように、本実施形態の１次ΔΣ形の変調器８０を用いて構成されたオーバサンプル形Ａ／Ｄ変換器によれば、高いＡ／Ｄ変換精度を得ることができる。
【００８２】
そして、本実施形態においても第１実施形態と同様に、図３（ａ）〜（ｃ）に示すような簡単なソースホロワ回路によって構成される単位利得増幅器１３１を用いることが可能になるため、単位利得増幅器１３１の利点を生かして、低消費電力で高速かつ高精度な変調器８０およびオーバサンプリングＡ／Ｄ変換器を得ることができる。
【００８３】
（第４実施形態）
次に、本発明を具体化した第４実施形態を図面と共に説明する。尚、本実施形態において、第２実施形態と同じ構成部材については符号を等しくしてその詳細な説明を省略する。
【００８４】
図６は、本実施形態の１次ΔΣ形の変調器８０を表すブロック図である。
図６に示す１次ΔΣ形の変調器８０において、図４に示す１次予測１次ノイズシェイピング形の変調器８０と異なるのは、以下の点だけである。
［１］サンプリング容量列９を構成する各容量のうちサンプリング容量９ａを除く容量が省かれている。
【００８５】
［２］積分器１４を構成するスイッチ２５が省かれている。また、スイッチ群１１を構成する各スイッチのうちスイッチｆ１１，ｆ１２を除くスイッチが省かれている。
［３］デジタルロジック１３は遅延器９０の機能を有し、量子化回路４を構成するラッチ回路４４は出力端子１０１に接続されている。
【００８６】
従って、本実施形態の１次ΔΣ形の変調器８０によれば、第２実施形態の１次予測１次ノイズシェイピング形の変調器８０と同様に、積分器１４を構成する演算増幅器２がオフセット電圧を有する場合でも、そのオフセット電圧が量子化回路４の出力に影響を与えることはない。そのため、本実施形態の１次ΔΣ形の変調器８０によれば、演算増幅器２のオフセット電圧の影響を回避することが可能になり、高い変調精度を得ることができる。その結果、図９に示すように、本実施形態の１次ΔΣ形の変調器８０を用いて構成されたオーバサンプル形Ａ／Ｄ変換器によれば、高いＡ／Ｄ変換精度を得ることができる。
【００８７】
（第５実施形態）
次に、本発明を具体化した第５実施形態を図面と共に説明する。尚、本実施形態において、図１５に示した従来の形態と同じ構成部材については符号を等しくしてその詳細な説明を省略する。
【００８８】
図７は、本実施形態の２次ΔΣ形の変調器８０を表すブロック図である。
第１の積分器１４は、第１の演算増幅器２、第３のスイッチ群としてのスイッチ２０〜２３，２８、第１の積分容量５、第３のサンプリング容量７から構成されている。演算増幅器２の反転入力端子は、直列に接続されたサンプリング容量７およびスイッチ２０を介して入力端子１に接続されると共に、スイッチ２２を介して演算増幅器２の出力端子に接続されると共に、直列に接続された積分容量５およびスイッチ２３を介して演算増幅器２の出力端子に接続されると共に、第１のサンプリング容量９ａを介して第１のスイッチ群１１に接続されている。演算増幅器２の非反転入力端子は接地されている。サンプリング容量７とスイッチ２０との間のノードはスイッチ２１を介して接地されている。サンプリング容量９ａとスイッチ群１１との間のノードは、スイッチ２８を介して接地されている。
【００８９】
第２の積分器１５は、第２の演算増幅器３、第４のスイッチ群としてのスイッチ２４〜２７，２９、第２の積分容量６、第４のサンプリング容量８から構成されている。演算増幅器３の反転入力端子は、直列に接続されたサンプリング容量８およびスイッチ２４を介して演算増幅器２の出力端子に接続されると共に、スイッチ２６を介して演算増幅器３の出力端子に接続されると共に、直列に接続された積分容量６およびスイッチ２７を介して演算増幅器３の出力端子に接続されると共に、第２のサンプリング容量９ｂを介して第２のスイッチ群１２に接続されている。演算増幅器３の非反転入力端子は接地されている。サンプリング容量８とスイッチ２４との間のノードはスイッチ２５を介して接地されている。サンプリング容量９ｂとスイッチ群１２との間のノードは、スイッチ２９を介して接地されている。
【００９０】
量子化回路４の構成は第１実施形態のそれと同じであり、容量４１はインバータ４２の入力端子と演算増幅器３の出力端子との間に接続されている。
Ｄ／Ａ変換器９３は、デジタルロジック１３、サンプリング容量９ａ，９ｂ、スイッチ群１１，１２から構成されている。サンプリング容量９ａに直列接続されたスイッチｆ１１，ｆ１２から構成されるスイッチ群１１により、サンプリング容量９ａはＤ／Ａ変換器９３の基準となる電圧源Ｖrefp，Ｖrefmのいずれかに接続される。また、サンプリング容量９ｂに直列接続されたスイッチｆ１５，ｆ１６から構成されるスイッチ群１２により、サンプリング容量９ｂはＤ／Ａ変換器９３の基準となる電圧源Ｖrefp，Ｖrefmのいずれかに接続される。デジタルロジック１３は、図１２に示す制御信号ｆ１，ｆ２および量子化回路４の出力に基づいて、各スイッチ群１１，１２を構成する各スイッチのオン・オフ動作を制御する。尚、デジタルロジック１３は遅延器９０の機能をも有する。
【００９１】
各スイッチ２０，２２，２５，２７，２９は、図１２に示す制御信号ｆ１に従ってオン・オフ動作が制御され、その論理レベルが「１」のときにオンし、「０」のときにオフする。また、各スイッチ２１，２３，２４，２６，２８，４０は、制御信号ｆ２に従ってオン・オフ動作が制御され、その論理レベルが「１」のときにオンし、「０」のときにオフする。
【００９２】
次に、本実施形態の作用について説明する。
尚、図１５の従来構成について式（１１）を求めて問題点を説明したように、図７の積分器１４，１５を１入力の積分器として、演算増幅器２，３のオフセット電圧の影響を解析する（図７においてサンプリング容量９ａ，９ｂおよびスイッチ群１１，１２を省略して演算増幅器２，３のオフセット電圧の影響を解析する）。
【００９３】
本実施形態の２次ΔΣ形の変調器８０において、入力端子１に入力されるアナログ信号の電圧（入力電圧）をＶin、演算増幅器３の出力端子から出力される出力電圧（積分器１５の出力電圧）をＶo１とする。また、積分容量５の容量値をＣ２、積分容量６の容量値をＣ０、サンプリング容量７の容量値をＣ３、サンプリング容量８の容量値をＣ１とする。
【００９４】
そして、演算増幅器２がオフセット電圧Ｖoff１を有し、演算増幅器３がオフセット電圧Ｖoff２を有する場合、式（１１）と同様に解析を行うと、式（２９）が求められる。
【００９５】
また、制御信号ｆ２に従ってスイッチ２６がオンしたとき、演算増幅器３の反転入力端子と出力端子とはスイッチ２６を介して接続されるため、演算増幅器３の非反転入力端子が接地されていることで演算増幅器３から出力されるオフセット電圧Ｖoff２は、スイッチ２６を介して演算増幅器３の反転入力端子に入力される。そのため、積分器１５は、演算増幅器３から出力されるオフセット電圧Ｖoff２を第１の基準電圧とし、当該第１の基準電圧（＝オフセット電圧Ｖoff２）と、積分器１４の積分出力との差電圧を積分する。
【００９６】
そして、量子化回路４は、制御信号ｆ２に従ってスイッチ４０がオンしたときに積分器１５から入力される演算増幅器３のオフセット電圧Ｖoff２を第２の基準電圧とし、制御信号ｆ２に従ってスイッチ４０がオフしたとき、当該第２の基準電圧（＝オフセット電圧Ｖoff２）が積分器１５の積分出力より大きいか小さいかを判定することにより量子化を行う。
【００９７】
これは、積分器１５における積分動作と量子化回路４における比較動作とを、演算増幅器３のオフセット電圧Ｖoff２を基準にして行っていることにほかならない。
従って、本実施形態の２次ΔΣ形の変調器８０において、積分器１５を構成する演算増幅器３のオフセット電圧Ｖoff２が量子化回路４の出力に影響を与えることはない。また、式（１１）と式（２９）とを比べれば分かるように、本実施形態の２次ΔΣ形の変調器８０において、積分器１４を構成する演算増幅器２のオフセット電圧Ｖoff１が量子化回路４の出力に与える影響は、図１５に示す従来の２次ΔΣ形の変調器８０のそれに比べて小さくなる。
【００９８】
一般に、２次△Σの変調器８０における積分器１５の出力は大振幅になることが知られており、演算増幅器３の出力電圧Ｖo１の飽和を防止するために、式（１１）（２９）における（Ｃ１／ＣＯ）は、通常、１以下の値（例えば、１／４）に設定される。そのため、式（１１）と式（２９）とを比べれば分かるように、積分器１５の出力電圧Ｖo１において支配的となるのは、オフセット電圧Ｖoff２である。
【００９９】
式（２９）は１入力の積分器で考えたが、積分器１４，１５が図７に示されるような２入力の積分器であっても同様で、演算増幅器３のオフセット電圧Ｖoff２の影響はキャンセルされ、演算増幅器２のオフセット電圧Ｖoff１についても図１５に示す従来の２次ΔΣ形の変調器８０の場合より影響は小さくなる。
【０１００】
従って、本実施形態の２次ΔΣ形の変調器８０によれば、図１５に示す従来の２次ΔΣ形の変調器８０に比べて、高い変調精度を得ることができる。その結果、図９に示すように、本実施形態の２次ΔΣ形の変調器８０を用いて構成されたオーバサンプル形Ａ／Ｄ変換器によれば、高いＡ／Ｄ変換精度を得ることができる。
【０１０１】
図８は、本実施形態の２次ΔΣ形の変調器８０と、図１５に示す従来の２次ΔΣ形の変調器８０とを比較したシミュレーション結果である。
図８（ａ）に、入力端子１から入力されたアナログ信号の波形を示す。
図８（ｂ）に、本実施形態の２次ΔΣ形の変調器８０の出力端子１０１から出力されるデジタル信号を示す。
【０１０２】
図８（ｃ）に、図１５に示す従来の２次ΔΣ形の変調器８０の出力端子１０１から出力されるデジタル信号を示す。
図８（ｃ）に示すように、従来の変調器８０では、オフセット電圧が少しでも存在するとデジタル信号が「１」に偏りやすくなり、オフセット電圧が大きくなるとデジタル信号が「１」のまま変化しなくなってしまう
それに対して、図８（ｂ）に示すように、本実施形態の変調器８０では、オフセット電圧が大きい場合でも、デジタル信号に偏りは見られず、オフセット電圧によって変調精度が低下しないことが確認できる。
【０１０３】
尚、本発明は上記各実施形態に限定されるものではなく、例えば、各制御信号ｆ１，ｆ２のタイミングを反対にしても上記実施形態と同様の作用および効果を得ることができる。
【図面の簡単な説明】
【図１】第１実施形態の変調器を表すブロック図。
【図２】第１実施形態の変調器の作用を説明するための要部ブロック図。
【図３】第１および第３実施形態で用いられる単位利得増幅器の具体例を表す回路図。
【図４】第２実施形態の変調器を表すブロック図。
【図５】第３実施形態の変調器を表すブロック図。
【図６】第４実施形態の変調器を表すブロック図。
【図７】第５実施形態の変調器を表すブロック図。
【図８】第５実施形態の変調器の作用を説明するための特性図。
【図９】オーバサンプル形Ａ／Ｄ変換器を表すブロック図。
【図１０】変調器の諸形式を表すブロック図。
【図１１】従来の変調器を表すブロック図。
【図１２】第１〜第５実施形態および従来の変調器を制御するための制御信号のタイミングチャート。
【図１３】従来の変調器の作用を説明するための要部ブロック図。
【図１４】従来の変調器の作用を説明するための要部ブロック図。
【図１５】従来の変調器を表すブロック図。
【符号の説明】
２，３…演算増幅器 ４…量子化回路 ５…積分容量
７，８，９ａ，９ｂ…サンプリング容量 ９…サンプリング容量列
１１，１２…スイッチ群 １３…デジタルロジック
１４，１５…積分器 ２０〜２９，４０…スイッチ ４１…容量
４２…インバータ ８０…変調器 ８１…デジタルフィルタ
１３１…単位利得増幅器 Ｖrefp，Ｖrefm…基準電圧源
Claims (7)
- 入力アナログ信号とフィードバック信号との差電圧を積分入力電圧とし、該積分入力電圧と第１の基準電圧との差電圧を積分するための積分器と、
前記積分器の積分出力が第２の基準電圧より大きいか小さいかを判定して量子化する量子化回路と、
前記量子化回路の出力からフィードバック信号を生成する第１のサンプリング容量と、
前記第１のサンプリング容量を、フィードバック信号を生成するための基準となる２種類の電圧源のそれぞれに切り換えて接続する各スイッチから構成される第１のスイッチ群と、
前記第１のスイッチ群を予め設定されたタイミングで切り換える制御ロジックと、を備えた変調器であって、
前記積分器は、
オフセット電圧を有する増幅器と、
積分結果の電圧を保持するための積分容量と、
第２のサンプリング容量および複数のスイッチから構成された第２のスイッチ群から成り、入力アナログ信号を一定周期でサンプリングし、得られた電荷を前記積分容量に転送すると共に、サンプリング期間中に前記増幅器に前記第１の基準電圧を入力し、これに対するオフセット電圧を増幅器に生じさせる働きをする回路と、を備え、
前記第１のサンプリング容量は、
前記第２のサンプリング容量と並列に、前記増幅器に接続されてフィードバック信号をサンプリングし、
前記量子化回路は、
前記積分器を構成する増幅器の出力端子と容量を介して接続されたインバータと、前記積分器のサンプリング期間中に前記インバータの入出力端子を短絡するスイッチとを備えた比較器を用いて構成され、
前記第１および第２の基準電圧が、前記積分器を構成する増幅器のオフセット電圧と等しい電圧である
ことを特徴とする変調器。 - 入力アナログ信号と第１のフィードバック信号との差電圧を第１の積分入力電圧とし、該第１の積分入力電圧と第１の基準電圧との差電圧を積分するための第１の積分器と、
第１の積分器の積分出力と第２のフィードバック信号との差電圧を第２の積分入力電圧とし、該第２の積分入力電圧と第３の基準電圧との差電圧を積分するための第２の積分器と、
前記第２の積分器の積分出力が第２の基準電圧より大きいか小さいかを判定して量子化する量子化回路と、
前記量子化回路の出力から第１のフィードバック信号を生成する第１のサンプリング容量と、
前記量子化回路の出力から第２のフィードバック信号を生成する第３のサンプリング容量と、
前記第１のサンプリング容量を、フィードバック信号を生成するための基準となる２種類の電圧源のそれぞれに切り換えて接続する各スイッチから構成される第１のスイッチ群と、
前記第３のサンプリング容量を前記２種類の電圧源のそれぞれに切り換えて接続する各スイッチから構成される第３のスイッチ群と、
前記第１および第３のスイッチ群を予め設定されたタイミングで切り換える制御ロジックと、を備えた変調器であって、
前記第１の積分器は、
オフセット電圧を有する第１の増幅器と、
第１の積分結果の電圧を保持するための第１の積分容量と、
第２のサンプリング容量および複数のスイッチから構成された第２のスイッチ群から成り、入力アナログ信号を一定周期でサンプリングし、得られた電荷を前記第１の積分容量に転送すると共に、サンプリング期間中に前記第１の増幅器に前記第１の基準電圧を入力し、これに対するオフセット電圧を第１の増幅器に生じさせる働きをする回路と、を備え、
前記第１のサンプリング容量は、
前記第２のサンプリング容量と並列に、前記第１の増幅器に接続されて第１のフィードバック信号をサンプリングし、
前記第２の積分器は、
オフセット電圧を有する第２の増幅器と、
第２の積分結果の電圧を保持するための第２の積分容量と、
第４のサンプリング容量および複数のスイッチから構成された第４のスイッチ群から成り、前記第１の積分出力を一定周期でサンプリングし、得られた電荷を前記第２の積分容量に転送すると共に、サンプリング期間中に前記第２の増幅器に前記第３の基準電圧を入力し、これに対するオフセット電圧を第２の増幅器に生じさせる働きをする回路と、を備え、
前記第３のサンプリング容量は、
前記第４のサンプリング容量と並列に、前記第２の増幅器に接続されて第２のフィードバック信号をサンプリングし、
前記量子化回路は、前記第２の積分器を構成する第２の増幅器の出力端子と容量を介して接続されたインバータと、前記第２の積分器のサンプリング期間中に前記インバータの入出力端子を短絡するスイッチとを備えた比較器を用いて構成され、
前記第２および第３の基準電圧が、前記第２の積分器を構成する第２の増幅器のオフセット電圧と等しい電圧であることを特徴とする変調器。 - 請求項１または請求項２に記載の変調器において、前記第１のサンプリング容量は重み付けられた複数の容量を備えた容量列から成ることを特徴とする変調器。
- 請求項１から３のいずれかに記載の変調器において、前記積分器を構成する増幅器は単位利得増幅器より成ることを特徴とする変調器。
- 請求項１から３のいずれかに記載の変調器において、前記積分器を構成する増幅器は演算増幅器より成ることを特徴とする変調器。
- 請求項４に記載の変調器において、前記単位利得増幅器はソースホロワ回路によって構成されることを特徴とする変調器。
- 請求項１〜６のいずれか１項に記載の変調器と、前記変調器の出力から量子化雑音を除去するフィルタとを備えたオーバサンプル形Ａ／Ｄ変換器。
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