JPH1070466A - 高調波歪を低減させたスイッチドキャパシタディジタル−アナログ変換器 - Google Patents
高調波歪を低減させたスイッチドキャパシタディジタル−アナログ変換器Info
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- JPH1070466A JPH1070466A JP9157027A JP15702797A JPH1070466A JP H1070466 A JPH1070466 A JP H1070466A JP 9157027 A JP9157027 A JP 9157027A JP 15702797 A JP15702797 A JP 15702797A JP H1070466 A JPH1070466 A JP H1070466A
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- H03M1/66—Digital/analogue converters
- H03M1/68—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits
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- H03—ELECTRONIC CIRCUITRY
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- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/322—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M3/358—Continuously compensating for, or preventing, undesired influence of physical parameters of non-linear distortion, e.g. instability
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/50—Digital/analogue converters using delta-sigma modulation as an intermediate step
- H03M3/502—Details of the final digital/analogue conversion following the digital delta-sigma modulation
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Abstract
(57)【要約】
【課題】 本発明は高調波歪を低減させたスイッチドキ
ャパシタディジタルアナログ変換器に関する。 【解決手段】 本発明のスイッチドキャパシタディジタ
ルアナログ変換器は、ディジタルアナログ変換部と、低
域通過フィルタを含むディジタルアナログ変換器におい
て、複数個のアナログスイッチ及びキャパシタでなる基
準電圧印加部と、複数個のアナログスイッチを有し電圧
印加部を介し入力される電圧を電圧を外部から入力する
ディジタル信号に従い完全対称演算増幅器に伝えるディ
ジタル信号入力部と、ディジタル信号入力部を介して印
加された電圧を増幅する完全対称演算増幅器と、完全対
称演算増幅器の入力端子と出力端子に連結され、演算増
幅器で増幅した信号出力の際に高周波成分を除去する複
数個の抵抗部と、完全対称演算増幅器から出力する信号
を最終的にフィルタリングし高調波歪を低減させる低域
通過フィルタとを含むことを特徴とし、高調波歪を低減
させることができる。
ャパシタディジタルアナログ変換器に関する。 【解決手段】 本発明のスイッチドキャパシタディジタ
ルアナログ変換器は、ディジタルアナログ変換部と、低
域通過フィルタを含むディジタルアナログ変換器におい
て、複数個のアナログスイッチ及びキャパシタでなる基
準電圧印加部と、複数個のアナログスイッチを有し電圧
印加部を介し入力される電圧を電圧を外部から入力する
ディジタル信号に従い完全対称演算増幅器に伝えるディ
ジタル信号入力部と、ディジタル信号入力部を介して印
加された電圧を増幅する完全対称演算増幅器と、完全対
称演算増幅器の入力端子と出力端子に連結され、演算増
幅器で増幅した信号出力の際に高周波成分を除去する複
数個の抵抗部と、完全対称演算増幅器から出力する信号
を最終的にフィルタリングし高調波歪を低減させる低域
通過フィルタとを含むことを特徴とし、高調波歪を低減
させることができる。
Description
【０００１】
【産業上の利用分野】本発明はオーディオ及び各種通信
用装置に用いられるディジタル−アナログ変換器に関
し、特にディジタル１ビットデータ群（ｄｉｇｉｔａｌ
１−ｂｉｔｄａｔａ ｓｔｒｅａｍ）を入力にしてア
ナログ信号を出力するデータ変換器で、アナログスイッ
チとキャパシタを利用し効果的な高調波歪の低減及び設
計面積を縮小させたスイッチドキャパシタディジタルア
ナログ（以下Ｄ／Ａという）変換器に関する。
用装置に用いられるディジタル−アナログ変換器に関
し、特にディジタル１ビットデータ群（ｄｉｇｉｔａｌ
１−ｂｉｔｄａｔａ ｓｔｒｅａｍ）を入力にしてア
ナログ信号を出力するデータ変換器で、アナログスイッ
チとキャパシタを利用し効果的な高調波歪の低減及び設
計面積を縮小させたスイッチドキャパシタディジタルア
ナログ（以下Ｄ／Ａという）変換器に関する。
【０００２】
【従来の技術】一般に、Ｄ／Ａ変換器はディジタル状態
で入力される信号をアナログ状態の信号に変換させて出
力する役割を果たすが、このようなＤ／Ａ変換器は、線
形入力範囲で動作するのが好ましく、大きい動作範囲を
有するのが良い。
で入力される信号をアナログ状態の信号に変換させて出
力する役割を果たすが、このようなＤ／Ａ変換器は、線
形入力範囲で動作するのが好ましく、大きい動作範囲を
有するのが良い。
【０００３】現在のところ、１００ＫＨｚ以下の低周波
信号で分解能（Ｒｅｓｏｌｕｔｉｏｎ）を高めながら動
的範囲を大きくするための方法、即ちデルタ−シグマ
（Ｄｅｌｔａ−Ｓｉｇｍａ）法を利用した過標本化技術
（ｏｖｅｒｓａｍｐｌｉｎｇｔｅｃｈｎｉｑｕｅ）が脚
光を浴びている。
信号で分解能（Ｒｅｓｏｌｕｔｉｏｎ）を高めながら動
的範囲を大きくするための方法、即ちデルタ−シグマ
（Ｄｅｌｔａ−Ｓｉｇｍａ）法を利用した過標本化技術
（ｏｖｅｒｓａｍｐｌｉｎｇｔｅｃｈｎｉｑｕｅ）が脚
光を浴びている。
【０００４】このような特長を有する従来のＤ／Ａ変換
器の回路を図１に示す。特に図１のような形のＤ／Ａ変
換器をスイッチドキャパシタ１ビットディジタル−アナ
ログ変換器という。
器の回路を図１に示す。特に図１のような形のＤ／Ａ変
換器をスイッチドキャパシタ１ビットディジタル−アナ
ログ変換器という。
【０００５】このＤ／Ａ変換器は、Ｄ／Ａ変換部（４
０）とスイッチドキャパシタ低域通過フィルタ（５０）
とを有する。Ｄ／Ａ変換部（４０）は、複数個のアナロ
グスイッチ（ＤＳＷ１ｄ，／ＤＳＷ１ｄ，ＳＷ１，ＳＷ
２，ＳＷ２ｄ）と、キャパシタ（Ｃ１）を有しディジタ
ル１ビットデータ群信号が入力される第１信号入力部
（１０）と、第１信号入力部（１０）を介し入力された
信号の高周波成分を低減させ第１完全対称演算増幅器
（３０）が線形入力範囲内で動作できるようにするバイ
パスキャパシタ（ＣB ）と、複数個のアナログスイッチ
（ＳＷ１，ＳＷ１ｄ，ＳＷ２，ＳＷ２ｄ）とキャパシタ
を有し第１完全対称（Ｆｕｌｌｙ Ｄｉｆｆｅｒｅｎｔ
ｉａｌ）演算増幅器（３０）から出力される値の高周波
成分を減殺させる第１，第２抵抗部（２０）と、各部を
介し入力される信号を演算して増幅する第１完全対称演
算増幅器（３０）とを備える。スイッチドキャパシタ低
域通過フィルタ（５０）は、第１完全対称演算増幅器
（３０）から出力した信号を入力にして高周波雑音を除
去するものである。
０）とスイッチドキャパシタ低域通過フィルタ（５０）
とを有する。Ｄ／Ａ変換部（４０）は、複数個のアナロ
グスイッチ（ＤＳＷ１ｄ，／ＤＳＷ１ｄ，ＳＷ１，ＳＷ
２，ＳＷ２ｄ）と、キャパシタ（Ｃ１）を有しディジタ
ル１ビットデータ群信号が入力される第１信号入力部
（１０）と、第１信号入力部（１０）を介し入力された
信号の高周波成分を低減させ第１完全対称演算増幅器
（３０）が線形入力範囲内で動作できるようにするバイ
パスキャパシタ（ＣB ）と、複数個のアナログスイッチ
（ＳＷ１，ＳＷ１ｄ，ＳＷ２，ＳＷ２ｄ）とキャパシタ
を有し第１完全対称（Ｆｕｌｌｙ Ｄｉｆｆｅｒｅｎｔ
ｉａｌ）演算増幅器（３０）から出力される値の高周波
成分を減殺させる第１，第２抵抗部（２０）と、各部を
介し入力される信号を演算して増幅する第１完全対称演
算増幅器（３０）とを備える。スイッチドキャパシタ低
域通過フィルタ（５０）は、第１完全対称演算増幅器
（３０）から出力した信号を入力にして高周波雑音を除
去するものである。
【０００６】スイッチドキャパシタ低域通過フィルタ
（５０）は、図２に詳しく示されているが、複数個のア
ナログスイッチ（ＳＷ１，ＳＷ１ｄ，ＳＷ２，ＳＷ２
ｄ）とキャパシタ（Ｃ３）を有し第１完全対称演算増幅
器（３０）から出力する信号を受け入れる第２信号入力
部（５１）と、第２信号入力部（５１）を介して入力し
た信号を増幅して出力する第２完全対称演算増幅器（５
２）と、第２信号入力部（５１）から第２完全対称演算
増幅器（５２）に電圧が伝えられる時に発生する高周波
雑音を除去するための第３，４抵抗部（５３）とを含
む。
（５０）は、図２に詳しく示されているが、複数個のア
ナログスイッチ（ＳＷ１，ＳＷ１ｄ，ＳＷ２，ＳＷ２
ｄ）とキャパシタ（Ｃ３）を有し第１完全対称演算増幅
器（３０）から出力する信号を受け入れる第２信号入力
部（５１）と、第２信号入力部（５１）を介して入力し
た信号を増幅して出力する第２完全対称演算増幅器（５
２）と、第２信号入力部（５１）から第２完全対称演算
増幅器（５２）に電圧が伝えられる時に発生する高周波
雑音を除去するための第３，４抵抗部（５３）とを含
む。
【０００７】そして、第２信号入力部（５１）内のアナ
ログスイッチ‘ＳＷ１’とスイッチ‘ＳＷ２’ととも
に、第３，第４抵抗部（５３）内のアナログスイッチ
‘ＳＷ１ｄ’、スイッチ‘ＳＷ２ｄ’及びキャパシタ
‘Ｃ４’は、第２完全対称演算増幅器（５２）の入力と
出力端子間に連結されたキャパシタ‘Ｃ５’とともに、
遮断周波数（ｃｕｔ ｏｆｆ ｆｒｅｑｕｅｎｃｙ）ｆ
Ｃ４／２πＣ５（ここでｆは図３でのクロック周波数で
ある）の低域の通過フィルタの役割を果たす。
ログスイッチ‘ＳＷ１’とスイッチ‘ＳＷ２’ととも
に、第３，第４抵抗部（５３）内のアナログスイッチ
‘ＳＷ１ｄ’、スイッチ‘ＳＷ２ｄ’及びキャパシタ
‘Ｃ４’は、第２完全対称演算増幅器（５２）の入力と
出力端子間に連結されたキャパシタ‘Ｃ５’とともに、
遮断周波数（ｃｕｔ ｏｆｆ ｆｒｅｑｕｅｎｃｙ）ｆ
Ｃ４／２πＣ５（ここでｆは図３でのクロック周波数で
ある）の低域の通過フィルタの役割を果たす。
【０００８】前記のように構成されたスイッチドキャパ
シタＤ／Ａコンバータの動作仮定を記述する。
シタＤ／Ａコンバータの動作仮定を記述する。
【０００９】図示したスイッチ符号中で‘ＳＷｎ（ｎ＝
１，２）’表示と‘ＳＷｎｄ（ｎ＝１，２）’の相違は
図３に示すタイミング図に基づきスイッチ‘ＳＷｎ’が
動作した後、所定の遅延（ｄｅｌａｙ）時間後スイッチ
‘ＳＷｎｄ’が動作するという意味を表わす。
１，２）’表示と‘ＳＷｎｄ（ｎ＝１，２）’の相違は
図３に示すタイミング図に基づきスイッチ‘ＳＷｎ’が
動作した後、所定の遅延（ｄｅｌａｙ）時間後スイッチ
‘ＳＷｎｄ’が動作するという意味を表わす。
【００１０】即ち、図３のタイミング図は各アナログス
イッチ（ＳＷ１，ＳＷ１ｄ，ＳＷ２，ＳＷ２ｄ）をｏｎ
又はｏｆｆさせる位相の一例を示すものである。各アナ
ログスイッチはモストランジスタで構成され、図３に示
すように各スイッチの信号がハイであればｏｎ状態を表
わし、各スイッチの信号がローであればｏｆｆ状態を表
わす。
イッチ（ＳＷ１，ＳＷ１ｄ，ＳＷ２，ＳＷ２ｄ）をｏｎ
又はｏｆｆさせる位相の一例を示すものである。各アナ
ログスイッチはモストランジスタで構成され、図３に示
すように各スイッチの信号がハイであればｏｎ状態を表
わし、各スイッチの信号がローであればｏｆｆ状態を表
わす。
【００１１】Ｄ／Ａ変換部（４０）での動作はスイッチ
‘ＳＷ１’が全てｏｎされた後、スイッチ‘ＳＷ１ｄ’
が全てｏｎされた時、第１信号入力部（１０）のキャパ
シタ（Ｃ１）の両端には、ディジタル１ビットデータ群
‘Ｄ’がハイ（ｈｉｇｈ）の時、‘Ｖref+−０’電圧
（上側部分キャパシタ両端電圧）と‘Ｖref −０’電圧
（下側部分キャパシタ両端電圧）がそれぞれ充電され、
ディジタル１ビットデータ群（Ｄ）がロー（ｌｏｗ）の
時‘Ｖref-−０’電圧（上側部分キャパシタ両端電圧）
と‘Ｖref+−０’電圧（下側部分キャパシタ両端電圧）
がそれぞれ充電され、第１，第２抵抗部（２０）のキャ
パシタ‘ＣR ’の両端電圧は０となる。
‘ＳＷ１’が全てｏｎされた後、スイッチ‘ＳＷ１ｄ’
が全てｏｎされた時、第１信号入力部（１０）のキャパ
シタ（Ｃ１）の両端には、ディジタル１ビットデータ群
‘Ｄ’がハイ（ｈｉｇｈ）の時、‘Ｖref+−０’電圧
（上側部分キャパシタ両端電圧）と‘Ｖref −０’電圧
（下側部分キャパシタ両端電圧）がそれぞれ充電され、
ディジタル１ビットデータ群（Ｄ）がロー（ｌｏｗ）の
時‘Ｖref-−０’電圧（上側部分キャパシタ両端電圧）
と‘Ｖref+−０’電圧（下側部分キャパシタ両端電圧）
がそれぞれ充電され、第１，第２抵抗部（２０）のキャ
パシタ‘ＣR ’の両端電圧は０となる。
【００１２】この際、第１信号入力部（１０）のキャパ
シタ‘Ｃ１’と第１，第２抵抗部のキャパシタ（ＣR ）
の間に連結されているスイッチ‘ＳＷ２’と‘ＳＷ２
ｄ’は完全にｏｆｆされた状態である。
シタ‘Ｃ１’と第１，第２抵抗部のキャパシタ（ＣR ）
の間に連結されているスイッチ‘ＳＷ２’と‘ＳＷ２
ｄ’は完全にｏｆｆされた状態である。
【００１３】充電が全部終わり、全てのスイッチの動作
を制御する入力クロックの位相（図３参照）に従いスイ
ッチ‘ＳＷ１ｄ’がｏｆｆされた後、‘ＳＷ２’がｏｎ
となり、その次に‘ＳＷ２ｄ’がｏｎとなれば、第１信
号入力部（１０）のキャパシタ（Ｃ１）に充電されてい
た電圧が第１完全対称演算増幅器（３０）の入力端子
‘−’，‘＋’に印加される。
を制御する入力クロックの位相（図３参照）に従いスイ
ッチ‘ＳＷ１ｄ’がｏｆｆされた後、‘ＳＷ２’がｏｎ
となり、その次に‘ＳＷ２ｄ’がｏｎとなれば、第１信
号入力部（１０）のキャパシタ（Ｃ１）に充電されてい
た電圧が第１完全対称演算増幅器（３０）の入力端子
‘−’，‘＋’に印加される。
【００１４】さらに、第１，第２抵抗部（２０）のキャ
パシタ‘ＣR ’の−側が第１完全対称演算増幅器（３
０）の出力端子‘＋’，‘−’に連結するため、第１，
第２抵抗部（２０）のキャパシタ‘ＣR ’に充電電圧を
放電することになる。
パシタ‘ＣR ’の−側が第１完全対称演算増幅器（３
０）の出力端子‘＋’，‘−’に連結するため、第１，
第２抵抗部（２０）のキャパシタ‘ＣR ’に充電電圧を
放電することになる。
【００１５】この際、スイッチ‘ＳＷ２’の大きさ、ク
ロックの上昇、下降時間、ノンオーバラップ（ｎｏｎ−
ｏｖｅｒａｐ）するクロックの時間及びキャパシタ（Ｃ
１）の大きさに伴い、スイッチがｏｎになろうとする瞬
間（クロックがローからハイに行く区間）に発生するス
イッチング雑音の大きさが決定される。
ロックの上昇、下降時間、ノンオーバラップ（ｎｏｎ−
ｏｖｅｒａｐ）するクロックの時間及びキャパシタ（Ｃ
１）の大きさに伴い、スイッチがｏｎになろうとする瞬
間（クロックがローからハイに行く区間）に発生するス
イッチング雑音の大きさが決定される。
【００１６】この雑音が第１完全対称演算増幅器（３
０）の入力に加えられ瞬間的に出力信号が線形範囲から
離脱することになる。従って、歪した信号が出ることに
なり動的範囲が低減することになる。
０）の入力に加えられ瞬間的に出力信号が線形範囲から
離脱することになる。従って、歪した信号が出ることに
なり動的範囲が低減することになる。
【００１７】これを防止するため、バイパスキャパシタ
（ＣB ）を第１完全対称演算増幅器（３０）の入力端子
両端に連結させ、ＲＣB 時定数（Ｒはスイッチ‘ＳＷ
２’の抵抗値）で電圧スイッチング雑音の大きさを減ら
すと、出力では線形範囲内で動作する信号が出ることに
なるため動的範囲を向上させることができる。この際、
第１完全対称演算増幅器（３０）の帰還キャパシタ‘Ｃ
２’と、第１，第２抵抗部（２０）のキャパシタ
‘ＣR ’とによる遮断周波数がｆＣR ／２πＣ２である
低域通過フィルタが動作するため、高周波成分が除去さ
れる。
（ＣB ）を第１完全対称演算増幅器（３０）の入力端子
両端に連結させ、ＲＣB 時定数（Ｒはスイッチ‘ＳＷ
２’の抵抗値）で電圧スイッチング雑音の大きさを減ら
すと、出力では線形範囲内で動作する信号が出ることに
なるため動的範囲を向上させることができる。この際、
第１完全対称演算増幅器（３０）の帰還キャパシタ‘Ｃ
２’と、第１，第２抵抗部（２０）のキャパシタ
‘ＣR ’とによる遮断周波数がｆＣR ／２πＣ２である
低域通過フィルタが動作するため、高周波成分が除去さ
れる。
【００１８】このように、高周波成分が除去された第１
完全対称演算増幅器（３０）の出力電圧はスイッチドキ
ャパシタ低域通過フィルタ（５０）に伝えられる。
完全対称演算増幅器（３０）の出力電圧はスイッチドキ
ャパシタ低域通過フィルタ（５０）に伝えられる。
【００１９】スイッチドキャパシタ低域通過フィルタ
（５０）の動作を見れば、図１の説明において述べたよ
うに、図３に示すクロック位相に従い各スイッチが動作
することになり、このクロックはスイッチのゲートに印
加され各スイッチをｏｎ又はｏｆｆさせる。
（５０）の動作を見れば、図１の説明において述べたよ
うに、図３に示すクロック位相に従い各スイッチが動作
することになり、このクロックはスイッチのゲートに印
加され各スイッチをｏｎ又はｏｆｆさせる。
【００２０】図１のＤ／Ａ変換部（４０）の動作と同じ
原理でスイッチドキャパシタ低域通過フィルタ（５０）
は、図２に示すようにスイッチ‘ＳＷ１’が全てｏｎと
なった後、スイッチ‘ＳＷ１ｄ’が全てｏｎとなった
時、第１完全対称演算増幅器（３０）の出力電圧は第２
信号入力部（５１）のキャパシタ‘Ｃ３’にそれぞれ充
電され、第３，第４抵抗部（５３）のキャパシタ‘Ｃ
４’両端の雑音は放電されながら０になる。
原理でスイッチドキャパシタ低域通過フィルタ（５０）
は、図２に示すようにスイッチ‘ＳＷ１’が全てｏｎと
なった後、スイッチ‘ＳＷ１ｄ’が全てｏｎとなった
時、第１完全対称演算増幅器（３０）の出力電圧は第２
信号入力部（５１）のキャパシタ‘Ｃ３’にそれぞれ充
電され、第３，第４抵抗部（５３）のキャパシタ‘Ｃ
４’両端の雑音は放電されながら０になる。
【００２１】充電が全て完了し、全てのスイッチの動作
を制御する入力クロックの位相（図３位相）に従いスイ
ッチ‘ＳＷ１ｄ’がｏｆｆした後、‘ＳＷ２’がｏｎと
なり、その次に‘ＳＷ２’がｏｎとなれば第２信号入力
部（５１）のキャパシタ‘Ｃ３’にそれぞれ充電されて
いた電圧が第２完全対称演算増幅器（５２）の入力端子
‘−’，‘＋’に印加され、第３，第４抵抗部（５３）
のキャパシタ‘Ｃ４’の−側が第２完全対称演算増幅器
（５２）の出力端子‘＋’，‘−’に連結されるため第
３，第４抵抗部（５３）のキャパシタ‘Ｃ４’に充電電
圧を放電することになるが、図１のＤ／Ａ変換部（４
０）でのように帰還キャパシタ‘Ｃ５’により遮断周波
数がＣ4 ／２πＣ5 の低域通過フィルタの役割を果たす
ことになる。
を制御する入力クロックの位相（図３位相）に従いスイ
ッチ‘ＳＷ１ｄ’がｏｆｆした後、‘ＳＷ２’がｏｎと
なり、その次に‘ＳＷ２’がｏｎとなれば第２信号入力
部（５１）のキャパシタ‘Ｃ３’にそれぞれ充電されて
いた電圧が第２完全対称演算増幅器（５２）の入力端子
‘−’，‘＋’に印加され、第３，第４抵抗部（５３）
のキャパシタ‘Ｃ４’の−側が第２完全対称演算増幅器
（５２）の出力端子‘＋’，‘−’に連結されるため第
３，第４抵抗部（５３）のキャパシタ‘Ｃ４’に充電電
圧を放電することになるが、図１のＤ／Ａ変換部（４
０）でのように帰還キャパシタ‘Ｃ５’により遮断周波
数がＣ4 ／２πＣ5 の低域通過フィルタの役割を果たす
ことになる。
【００２２】前記のように動作する従来のＤ／Ａ変換器
は、前述したように演算増幅器の入力端子から発生する
高周波成分のスイッチング雑音による演算増幅器の出力
で歪（Ｄｉｓｔｏｒｔｉｏｎ）が発生するのを防ぐた
め、演算増幅器の入力端子にキャパシタ（バイパスキャ
パシタ）を連結させ、演算増幅器の出力を線形範囲内で
動作させるようにする方法を採っている。従って、バイ
パスキャパシタ（ＣB）の値が大きいほど（ＲＣB 時定
数＜１／２×クロック周波数を満足するＣB の値）完全
対称演算増幅器の線形範囲が増加し、総高調波歪（Ｔｏ
ｔａｌ Ｈａｒｍｏｎｉｃ Ｄｉｓｔｏｒｔｉｏｎ）を
低減させ、動的範囲を増加させることになる。
は、前述したように演算増幅器の入力端子から発生する
高周波成分のスイッチング雑音による演算増幅器の出力
で歪（Ｄｉｓｔｏｒｔｉｏｎ）が発生するのを防ぐた
め、演算増幅器の入力端子にキャパシタ（バイパスキャ
パシタ）を連結させ、演算増幅器の出力を線形範囲内で
動作させるようにする方法を採っている。従って、バイ
パスキャパシタ（ＣB）の値が大きいほど（ＲＣB 時定
数＜１／２×クロック周波数を満足するＣB の値）完全
対称演算増幅器の線形範囲が増加し、総高調波歪（Ｔｏ
ｔａｌ Ｈａｒｍｏｎｉｃ Ｄｉｓｔｏｒｔｉｏｎ）を
低減させ、動的範囲を増加させることになる。
【００２３】その一例として現在フィリップス（Ｐｈｉ
ｌｉｐｓ）社では１６ビットオーディオＤ／Ａ変換器に
８５ｐＦのように大きいキャパシタを用いてチップを設
けている。しかし、前記のようにキャパシタの容量が大
きくなればキャパシタをチップ内部に設けることができ
なくなるが、ピィリップス社のＤ／Ａ変換器もまたバイ
パスキャパシタをチップ外部に連結させて設けている。
ｌｉｐｓ）社では１６ビットオーディオＤ／Ａ変換器に
８５ｐＦのように大きいキャパシタを用いてチップを設
けている。しかし、前記のようにキャパシタの容量が大
きくなればキャパシタをチップ内部に設けることができ
なくなるが、ピィリップス社のＤ／Ａ変換器もまたバイ
パスキャパシタをチップ外部に連結させて設けている。
【００２４】これは、超小型化趨勢の現代ではあまりに
も広いチップ面積を占めることになるため好ましくな
く、その逆にバイパスキャパシタ（ＣB ）の容量が小さ
い場合には動的範囲が縮小する問題点があった。
も広いチップ面積を占めることになるため好ましくな
く、その逆にバイパスキャパシタ（ＣB ）の容量が小さ
い場合には動的範囲が縮小する問題点があった。
【００２５】
【発明が解決しようとする課題】従って、本発明では前
述のような従来の問題点を解決するため、Ｄ／Ａ変換部
にバイパスキャパシタを使用せず電荷差の方法を利用し
てスイッチング雑音による演算増幅器が線形範囲から離
脱するのを防ぐようにするＤ／Ａ変換器を提供すること
を目的とする。
述のような従来の問題点を解決するため、Ｄ／Ａ変換部
にバイパスキャパシタを使用せず電荷差の方法を利用し
てスイッチング雑音による演算増幅器が線形範囲から離
脱するのを防ぐようにするＤ／Ａ変換器を提供すること
を目的とする。
【００２６】
【課題を解決するための手段】本発明による高調波歪を
低減させたスイッチドキャパシタＤ／Ａ変換器は、Ｄ／
Ａ変換部と低域通過フィルタを含むＤ／Ａ変換器におい
て、Ｄ／Ａ変換部が、複数個のアナログスイッチ及びキ
ャパシタを有する基準電圧印加部と、複数個のアナログ
スイッチを有し電圧印加部を介して入力される電圧を外
部から入力されるディジタル信号に従い完全対称演算増
幅器に伝えるディジタル信号入力部と、ディジタル信号
入力部を介して印加された電圧を増幅する完全対称演算
増幅器と、完全対称演算増幅器の入力端子に連結され、
演算増幅器で増幅した信号の出力の際に高周波成分を除
去する複数個の抵抗部とを含むことを特徴とする。
低減させたスイッチドキャパシタＤ／Ａ変換器は、Ｄ／
Ａ変換部と低域通過フィルタを含むＤ／Ａ変換器におい
て、Ｄ／Ａ変換部が、複数個のアナログスイッチ及びキ
ャパシタを有する基準電圧印加部と、複数個のアナログ
スイッチを有し電圧印加部を介して入力される電圧を外
部から入力されるディジタル信号に従い完全対称演算増
幅器に伝えるディジタル信号入力部と、ディジタル信号
入力部を介して印加された電圧を増幅する完全対称演算
増幅器と、完全対称演算増幅器の入力端子に連結され、
演算増幅器で増幅した信号の出力の際に高周波成分を除
去する複数個の抵抗部とを含むことを特徴とする。
【００２７】低域通過フィルタは複数個のアナログスイ
ッチを有し、完全対称演算増幅器の出力信号を入力させ
るアナログ信号入力部と、アナログ信号入力部で充電し
た電圧を放電させる時に発生する高周波雑音を、貯蔵し
てから放電させるための入力電荷貯蔵及び放電部と、入
力電荷貯蔵及び放電部を介して入力した電圧を増幅する
完全対称演算増幅器と、完全対称演算増幅器の出力から
発生する高周波雑音を除去する低域通過フィルタ部とを
含むことを特徴とする。
ッチを有し、完全対称演算増幅器の出力信号を入力させ
るアナログ信号入力部と、アナログ信号入力部で充電し
た電圧を放電させる時に発生する高周波雑音を、貯蔵し
てから放電させるための入力電荷貯蔵及び放電部と、入
力電荷貯蔵及び放電部を介して入力した電圧を増幅する
完全対称演算増幅器と、完全対称演算増幅器の出力から
発生する高周波雑音を除去する低域通過フィルタ部とを
含むことを特徴とする。
【００２８】さらに、低域通過フィルタは前記のように
複数個のアナログスイッチで構成せず、受動（ｐａｓｓ
ｉｖｅ）抵抗素子で構成できるが、受動抵抗素子を利用
した場合の構成は、Ｄ／Ａ変換部の完全対称演算増幅器
の出力信号を入力されるアナログ入力受動抵抗部と、ア
ナログ入力受動抵抗部を介して流れる電流に発生する高
周波雑音を除去のための高周波雑音貯蔵及び放電部と、
高周波雑音貯蔵及び放電部を介して入力した電圧を増幅
する完全対称演算増幅器と、完全対称演算増幅器の出力
から発生する高周波雑音を除去する受動低域通過フィル
タ部とを含むことを特徴とする。
複数個のアナログスイッチで構成せず、受動（ｐａｓｓ
ｉｖｅ）抵抗素子で構成できるが、受動抵抗素子を利用
した場合の構成は、Ｄ／Ａ変換部の完全対称演算増幅器
の出力信号を入力されるアナログ入力受動抵抗部と、ア
ナログ入力受動抵抗部を介して流れる電流に発生する高
周波雑音を除去のための高周波雑音貯蔵及び放電部と、
高周波雑音貯蔵及び放電部を介して入力した電圧を増幅
する完全対称演算増幅器と、完全対称演算増幅器の出力
から発生する高周波雑音を除去する受動低域通過フィル
タ部とを含むことを特徴とする。
【００２９】前述した目的及びその他の目的と特徴、長
所は添付した図と関連する次の詳細な説明を介して一層
明らかになるはずである。
所は添付した図と関連する次の詳細な説明を介して一層
明らかになるはずである。
【００３０】
【発明の実施の形態】以下、添付の図を参照して本発明
の実施形態を詳細に説明する。
の実施形態を詳細に説明する。
【００３１】本実施形態では解釈上の便宜のため、完全
対称演算増幅器の各入力端子に入力する回路は上／下完
全対称と仮定する。さらに、上側は‘＋’を意味する
‘ｐ’（ｐｏｓｉｔｉｖｅ）、下側は‘−’を意味する
‘ｎ’（ｎｅｇａｔｉｖｅ）を与えて各キャパシタを区
別し、スイッチに表記した符号もまた同時に動作するス
イッチは同一符号を与えて説明する。
対称演算増幅器の各入力端子に入力する回路は上／下完
全対称と仮定する。さらに、上側は‘＋’を意味する
‘ｐ’（ｐｏｓｉｔｉｖｅ）、下側は‘−’を意味する
‘ｎ’（ｎｅｇａｔｉｖｅ）を与えて各キャパシタを区
別し、スイッチに表記した符号もまた同時に動作するス
イッチは同一符号を与えて説明する。
【００３２】図４は、本発明により現された高調波歪を
低減させた１ビットスイッチドキャパシタＤ／Ａ変換器
の回路図であり、複数個のアナログスイッチ（ＳＷ１，
ＳＷ１ｄ，ＳＷ２，ＳＷ２ｄ）及びキャパシタ（Ｃ
１p ，Ｃ１n ）でなる基準電圧印加部（６１）と、複数
個のアナログスイッチ（ＤＳＷ２，／ＤＳＷ２）でな
り、基準電圧印加部（６１）を介して入力する電圧を外
部から入力するディジタル１ビットデータ群信号（Ｄ，
／Ｄ）に従い、第３完全対称増幅器（６３）に伝えるデ
ィジタル信号入力部（６２）と、ディジタル信号入力部
（６２）を介して印加された電圧を増幅する第３完全対
称演算増幅器（６３）及び、第３完全対称増幅器（６
３）の出力端に連結され演算増幅器（６３）で増幅した
信号出力の際に、高周波成分を除去するそれぞれの抵抗
部（６４）とでなるＤ／Ａ変換部（６０）と、Ｄ／Ａ変
換部（６０）から出力する信号を最終的にフィルタリン
グし、高調波歪を低減させる低域通過フィルタ（７０）
を含む。
低減させた１ビットスイッチドキャパシタＤ／Ａ変換器
の回路図であり、複数個のアナログスイッチ（ＳＷ１，
ＳＷ１ｄ，ＳＷ２，ＳＷ２ｄ）及びキャパシタ（Ｃ
１p ，Ｃ１n ）でなる基準電圧印加部（６１）と、複数
個のアナログスイッチ（ＤＳＷ２，／ＤＳＷ２）でな
り、基準電圧印加部（６１）を介して入力する電圧を外
部から入力するディジタル１ビットデータ群信号（Ｄ，
／Ｄ）に従い、第３完全対称増幅器（６３）に伝えるデ
ィジタル信号入力部（６２）と、ディジタル信号入力部
（６２）を介して印加された電圧を増幅する第３完全対
称演算増幅器（６３）及び、第３完全対称増幅器（６
３）の出力端に連結され演算増幅器（６３）で増幅した
信号出力の際に、高周波成分を除去するそれぞれの抵抗
部（６４）とでなるＤ／Ａ変換部（６０）と、Ｄ／Ａ変
換部（６０）から出力する信号を最終的にフィルタリン
グし、高調波歪を低減させる低域通過フィルタ（７０）
を含む。
【００３３】低域通過フィルタ（７０）は、図５に示す
ように複数個のアナログスイッチ（ＳＷ１，ＳＷ１ｄ，
ＳＷ２，ＳＷ２ｄ）でなり、第３完全対称演算増幅器
（６３）から出力した電圧を印加（Ｖ1+，Ｖ1-）される
アナログ信号入力部（７１）と、アナログ信号入力部
（７１）を介して印加された信号の高周波成分を除去す
る入力電荷貯蔵及び放電部（７２）と、入力電荷貯蔵及
び放電部（７２）を介して入力された信号を増幅する第
４完全対称演算増幅器（７３）と、第４完全対称演算増
幅器（７３）の出力端子から発生する高周波雑音を除去
するための低域通過フィルタ部（７４）を含む。
ように複数個のアナログスイッチ（ＳＷ１，ＳＷ１ｄ，
ＳＷ２，ＳＷ２ｄ）でなり、第３完全対称演算増幅器
（６３）から出力した電圧を印加（Ｖ1+，Ｖ1-）される
アナログ信号入力部（７１）と、アナログ信号入力部
（７１）を介して印加された信号の高周波成分を除去す
る入力電荷貯蔵及び放電部（７２）と、入力電荷貯蔵及
び放電部（７２）を介して入力された信号を増幅する第
４完全対称演算増幅器（７３）と、第４完全対称演算増
幅器（７３）の出力端子から発生する高周波雑音を除去
するための低域通過フィルタ部（７４）を含む。
【００３４】アナログ信号入力部（７１）のキャパシタ
‘Ｃ３ｐ，Ｃ３ｎ’は、アナログスイッチ‘ＳＷ１ｄ’
と、スイッチ‘ＳＷ２ｄ’が連結した−側とアナログス
イッチ‘ＳＷ１’と、スイッチ‘ＳＷ２’及び低域通過
フィルタ部（７４）のキャパシタ‘Ｃ４ｐ，Ｃ４ｎ’の
−側が連結された地点の間に連結され、Ｄ／Ａ変換部の
第３完全対称演算増幅器（６３）から出力する電圧を充
電及び放電させる役割を果たす。
‘Ｃ３ｐ，Ｃ３ｎ’は、アナログスイッチ‘ＳＷ１ｄ’
と、スイッチ‘ＳＷ２ｄ’が連結した−側とアナログス
イッチ‘ＳＷ１’と、スイッチ‘ＳＷ２’及び低域通過
フィルタ部（７４）のキャパシタ‘Ｃ４ｐ，Ｃ４ｎ’の
−側が連結された地点の間に連結され、Ｄ／Ａ変換部の
第３完全対称演算増幅器（６３）から出力する電圧を充
電及び放電させる役割を果たす。
【００３５】入力電荷貯蔵及び放電部（７２）は、アナ
ログスイッチ（ＳＷ１，ＳＷ１ｄ，ＳＷ２，ＳＷ２ｄ）
及びこれらのアナログスイッチの間（ＳＷ１ｄとＳＷ２
ｄが並列連結された−側と、ＳＷ１とＳＷ２が連結され
た−側の間）に連結されたキャパシタ（Ｃ６ｐ，Ｃ６
ｎ）を含み、特にキャパシタ（Ｃ６ｐ，Ｃ６ｎ）は電圧
スイッチングの際に発生するスイッチング雑音を相殺さ
せる役割を果たす。
ログスイッチ（ＳＷ１，ＳＷ１ｄ，ＳＷ２，ＳＷ２ｄ）
及びこれらのアナログスイッチの間（ＳＷ１ｄとＳＷ２
ｄが並列連結された−側と、ＳＷ１とＳＷ２が連結され
た−側の間）に連結されたキャパシタ（Ｃ６ｐ，Ｃ６
ｎ）を含み、特にキャパシタ（Ｃ６ｐ，Ｃ６ｎ）は電圧
スイッチングの際に発生するスイッチング雑音を相殺さ
せる役割を果たす。
【００３６】そして、低域通過フィルタ部（７４）にお
ける既に説明したキャパシタ（Ｃ４ｐ，Ｃ４ｎ）及びア
ナログスイッチ（ＳＷ１ｄ，ＳＷ２ｄ）は、アナログ信
号入力部（７１）のアナログスイッチ（ＳＷ１とＳＷ
２）とともに高周波雑音をフィルタリングするのに利用
される。
ける既に説明したキャパシタ（Ｃ４ｐ，Ｃ４ｎ）及びア
ナログスイッチ（ＳＷ１ｄ，ＳＷ２ｄ）は、アナログ信
号入力部（７１）のアナログスイッチ（ＳＷ１とＳＷ
２）とともに高周波雑音をフィルタリングするのに利用
される。
【００３７】一方、低域通過フィルタ（７０）のさらに
他の実施形態である受動抵抗素子で構成された回路は、
図６に示すように、アナログ信号入力部（７１）の代わ
りに受動抵抗（Ｒ１ｐ，Ｒ１ｎ）で構成され、Ｄ／Ａ変
換部（６０）の出力電圧を入力されるアナログ入力受動
抵抗部（７５）と、アナログ入力抵抗部（７５）を介し
て流れる電流に発生する、高周波雑音を除去するための
高周波雑音抵抗及び放電部（７６）と、高周波雑音貯蔵
及び放電部（７６）を介して入力した電圧を増幅する第
５完全対称演算増幅器（７７）と、第５完全対称演算増
幅器（７７）の出力から発生する高周波雑音を除去する
ために、図５の低域通過フィルタ部（７４）のキャパシ
タとアナログスイッチの代わりに受動抵抗を用いる受動
低域通過フィルタ部（７８）とを含む。
他の実施形態である受動抵抗素子で構成された回路は、
図６に示すように、アナログ信号入力部（７１）の代わ
りに受動抵抗（Ｒ１ｐ，Ｒ１ｎ）で構成され、Ｄ／Ａ変
換部（６０）の出力電圧を入力されるアナログ入力受動
抵抗部（７５）と、アナログ入力抵抗部（７５）を介し
て流れる電流に発生する、高周波雑音を除去するための
高周波雑音抵抗及び放電部（７６）と、高周波雑音貯蔵
及び放電部（７６）を介して入力した電圧を増幅する第
５完全対称演算増幅器（７７）と、第５完全対称演算増
幅器（７７）の出力から発生する高周波雑音を除去する
ために、図５の低域通過フィルタ部（７４）のキャパシ
タとアナログスイッチの代わりに受動抵抗を用いる受動
低域通過フィルタ部（７８）とを含む。
【００３８】アナログ入力受動抵抗部（７５）の受動抵
抗‘Ｒ１ｐ，Ｒ１ｎ’は、−側がそれぞれＤ／Ａ変換部
（６０）の出力端子に連結され、他側は二つのアナログ
スイッチ‘ＳＷ２’が接続するところにそれぞれ連結さ
れ、受動低域通過フィルタ部（７８）の抵抗‘Ｒ２ｐ，
Ｒ２ｎ’の−側もともに連結される。
抗‘Ｒ１ｐ，Ｒ１ｎ’は、−側がそれぞれＤ／Ａ変換部
（６０）の出力端子に連結され、他側は二つのアナログ
スイッチ‘ＳＷ２’が接続するところにそれぞれ連結さ
れ、受動低域通過フィルタ部（７８）の抵抗‘Ｒ２ｐ，
Ｒ２ｎ’の−側もともに連結される。
【００３９】また、高周波雑音貯蔵及び放電部（７６）
のキャパシタ‘Ｃ７ｐ，Ｃ７ｎ’は、図５の入力電荷貯
蔵及び放電部（７２）のキャパシタ‘Ｃ６ｐ ，Ｃ
６n ’が連結された所と同じ所に連結され、さらに、ア
ナログスイッチの連結も同じである。
のキャパシタ‘Ｃ７ｐ，Ｃ７ｎ’は、図５の入力電荷貯
蔵及び放電部（７２）のキャパシタ‘Ｃ６ｐ ，Ｃ
６n ’が連結された所と同じ所に連結され、さらに、ア
ナログスイッチの連結も同じである。
【００４０】受動低域通過フィルタ部（７８）のキャパ
シタ‘Ｃ８ｐ，Ｃ８ｎ’も図５の場合と同じく連結さ
れ、抵抗‘Ｒ２ｐ，Ｒ２ｎ’の他側はキャパシタ‘Ｃ８
ｐ，Ｃ８ｎ’の−側と第５完全対称演算増幅器（７７）
の出力端子が連結された所にそれぞれ連結される。
シタ‘Ｃ８ｐ，Ｃ８ｎ’も図５の場合と同じく連結さ
れ、抵抗‘Ｒ２ｐ，Ｒ２ｎ’の他側はキャパシタ‘Ｃ８
ｐ，Ｃ８ｎ’の−側と第５完全対称演算増幅器（７７）
の出力端子が連結された所にそれぞれ連結される。
【００４１】前記のように構成された本発明のスイッチ
ドキャパシタＤ／Ａ変換器は、Ｄ／Ａ変換部（６０）
は、遮断周波数がｆＣR ／２πＣ2 （ｆは各アナログス
イッチのクロック周波数、ＣRp＝ＣRn＝ＣR 、Ｃ２p ＝
Ｃ２n ＝Ｃ２）であり、ｄｃ利得がＣ１／ＣR である１
次スイッチドキャパシタフィルタとして動作するが、そ
の動作過程をみれば基準電圧印加部（６１）は図３のク
ロック位相に従いスイッチ‘ＳＷ１’が全てｏｎとなっ
た後、スイッチ‘ＳＷ１ｄ’が全てｏｎとなった時にキ
ャパシタ‘Ｃ１ｐ’の両端には‘Ｖref+−Ｖref ’電圧
が充電され、この時キャパシタ‘Ｃ１ｎ’両端には‘Ｖ
ref-−Ｖref ’電圧が充電される。この時、抵抗部（６
４）のキャパシタ‘ＣRp，ＣRn’の両端電圧は全て０と
なる。
ドキャパシタＤ／Ａ変換器は、Ｄ／Ａ変換部（６０）
は、遮断周波数がｆＣR ／２πＣ2 （ｆは各アナログス
イッチのクロック周波数、ＣRp＝ＣRn＝ＣR 、Ｃ２p ＝
Ｃ２n ＝Ｃ２）であり、ｄｃ利得がＣ１／ＣR である１
次スイッチドキャパシタフィルタとして動作するが、そ
の動作過程をみれば基準電圧印加部（６１）は図３のク
ロック位相に従いスイッチ‘ＳＷ１’が全てｏｎとなっ
た後、スイッチ‘ＳＷ１ｄ’が全てｏｎとなった時にキ
ャパシタ‘Ｃ１ｐ’の両端には‘Ｖref+−Ｖref ’電圧
が充電され、この時キャパシタ‘Ｃ１ｎ’両端には‘Ｖ
ref-−Ｖref ’電圧が充電される。この時、抵抗部（６
４）のキャパシタ‘ＣRp，ＣRn’の両端電圧は全て０と
なる。
【００４２】充電が終了すればスイッチ‘ＳＷ１’がｏ
ｆｆとなり、その次にスイッチ‘ＳＷ１ｄ’がｏｆｆさ
れ、この時点でスイッチ‘ＳＷ２’がｏｎとなり始める
とともに、外部から入力するディジタル１ビットデータ
群信号（Ｄ）値に従い印加された電圧が第３完全対称演
算増幅器（６３）の反転入力端子（−）、及び非反転入
力端子（＋）（又はその逆）に入力される。
ｆｆとなり、その次にスイッチ‘ＳＷ１ｄ’がｏｆｆさ
れ、この時点でスイッチ‘ＳＷ２’がｏｎとなり始める
とともに、外部から入力するディジタル１ビットデータ
群信号（Ｄ）値に従い印加された電圧が第３完全対称演
算増幅器（６３）の反転入力端子（−）、及び非反転入
力端子（＋）（又はその逆）に入力される。
【００４３】参考までに、図４のように外部から入力す
るディジタル値‘Ｄ’が１の値である場合‘／Ｄ’は０
の値なので、キャパシタ‘Ｃ１ｐ，Ｃ１ｎ’に充電され
ていた電圧がそれぞれ第３完全対称演算増幅器（６３）
の反転入力端子と、非反転入力端子に放電されることに
なる。なお、スイッチ‘ＤＳＷ２’はスイッチ‘ＳＷ
２’のクロック位相とディジタル１ビットデータ群
‘Ｄ’がロジック（Ｌｏｇｉｃ）的にアンド（ＡＮＤ）
となるのを意味し、スイッチ‘／ＤＳＷ２’はスイッチ
‘ＳＷ２’のクロック位相と‘Ｄ’の位相と相反したデ
ィジタル１ビットデータ群即ち、／Ｄがロジック的にア
ンドになるのを意味する。
るディジタル値‘Ｄ’が１の値である場合‘／Ｄ’は０
の値なので、キャパシタ‘Ｃ１ｐ，Ｃ１ｎ’に充電され
ていた電圧がそれぞれ第３完全対称演算増幅器（６３）
の反転入力端子と、非反転入力端子に放電されることに
なる。なお、スイッチ‘ＤＳＷ２’はスイッチ‘ＳＷ
２’のクロック位相とディジタル１ビットデータ群
‘Ｄ’がロジック（Ｌｏｇｉｃ）的にアンド（ＡＮＤ）
となるのを意味し、スイッチ‘／ＤＳＷ２’はスイッチ
‘ＳＷ２’のクロック位相と‘Ｄ’の位相と相反したデ
ィジタル１ビットデータ群即ち、／Ｄがロジック的にア
ンドになるのを意味する。
【００４４】さらに、印加される電圧（Ｖref+−
Ｖref-）におけるＶref+とＶref-はそれぞれ次のような
値を有する。
Ｖref-）におけるＶref+とＶref-はそれぞれ次のような
値を有する。
【００４５】Ｖref+＝Ｖref ＋ｘ Ｖref-＝Ｖref −ｘ ここで、ｘは任意の正（ｐｏｓｉｔｉｖｅ）の値を表わ
したものでＶref+＞Ｖref ＞Ｖref-の関係を有する。
したものでＶref+＞Ｖref ＞Ｖref-の関係を有する。
【００４６】一方、第３完全対称演算増幅器（６３）の
反転入力端子と非反転入力端子にディジタル信号入力部
（６２）のスイッチが連結される時、抵抗部（６４）の
スイッチ‘ＳＷ２’がｏｎとなり（スイッチ‘ＳＷ２’
は放電させるためにｏｎとなる）、次いで基準電圧印加
部（６１）のスイッチ‘ＳＷ２ｄ’と抵抗部（６４）の
スイッチ‘ＳＷ２ｄ’が同時にｏｎとなるため抵抗部
（６４）のキャパシタ‘ＣRp，ＣRn’に前記で充電され
た電圧が放電される。
反転入力端子と非反転入力端子にディジタル信号入力部
（６２）のスイッチが連結される時、抵抗部（６４）の
スイッチ‘ＳＷ２’がｏｎとなり（スイッチ‘ＳＷ２’
は放電させるためにｏｎとなる）、次いで基準電圧印加
部（６１）のスイッチ‘ＳＷ２ｄ’と抵抗部（６４）の
スイッチ‘ＳＷ２ｄ’が同時にｏｎとなるため抵抗部
（６４）のキャパシタ‘ＣRp，ＣRn’に前記で充電され
た電圧が放電される。
【００４７】この時、第３完全対称演算増幅器（６３）
の出力端子Ｖ1+とＶ1-は互いに異なる位相の信号（反転
信号即ち、位相差が１８０度の信号）が出力され、抵抗
部（６４）内のキャパシタ‘ＣRp，ＣRn’により遮断周
波数がｆＣR ／２πＣ２（ここでＣRp＝ＣRn＝ＣR 、Ｃ
２p ＝Ｃ２n ＝Ｃ２）となり高周波数成分が低減した後
出力され、ｄｃ利得はＣ１／ＣR となる（ここでＣRp＝
ＣRn＝ＣR 、Ｃ１p ＝Ｃ１n ＝Ｃ１）。
の出力端子Ｖ1+とＶ1-は互いに異なる位相の信号（反転
信号即ち、位相差が１８０度の信号）が出力され、抵抗
部（６４）内のキャパシタ‘ＣRp，ＣRn’により遮断周
波数がｆＣR ／２πＣ２（ここでＣRp＝ＣRn＝ＣR 、Ｃ
２p ＝Ｃ２n ＝Ｃ２）となり高周波数成分が低減した後
出力され、ｄｃ利得はＣ１／ＣR となる（ここでＣRp＝
ＣRn＝ＣR 、Ｃ１p ＝Ｃ１n ＝Ｃ１）。
【００４８】次いで、図５に示すように、低域通過フィ
ルタ（７０）は、図５で遮断周波数がｆＣ4 ／２πＣ5
（ここでＣ５ｐ＝Ｃ５ｎ＝Ｃ５、Ｃ４ｐ＝Ｃ４ｎ＝Ｃ
４，ｆは各アナログスイッチのクロック周波数である）
であり、ｄｃ利得がＣ3 ／Ｃ4（ここでＣ４ｐ＝Ｃ４ｎ
＝Ｃ４、Ｃ３ｐ＝Ｃ３ｎ＝Ｃ３）の１次低域通過フィル
タとして動作する。その動作を見れば、スイッチ‘ＳＷ
１’が全てｏｎとなった後、スイッチ‘ＳＷ１ｄ’が全
てｏｎになった時に第３完全対称演算増幅器（６３）の
出力電圧がアナログ信号入力部（７１）のキャパシタ
‘Ｃ３ｐ，Ｃ３ｎ’にそれぞれ充電され、入力電荷貯蔵
及び放電部（７２）のキャパシタ‘Ｃ６ｐ，Ｃ６ｎ’に
第４完全対称演算増幅器（７３）の入力高周波雑音が充
電され、低域通過フィルタ部（７４）のキャパシタ‘Ｃ
４ｐ，Ｃ４ｎ’の両端電圧は０となる。
ルタ（７０）は、図５で遮断周波数がｆＣ4 ／２πＣ5
（ここでＣ５ｐ＝Ｃ５ｎ＝Ｃ５、Ｃ４ｐ＝Ｃ４ｎ＝Ｃ
４，ｆは各アナログスイッチのクロック周波数である）
であり、ｄｃ利得がＣ3 ／Ｃ4（ここでＣ４ｐ＝Ｃ４ｎ
＝Ｃ４、Ｃ３ｐ＝Ｃ３ｎ＝Ｃ３）の１次低域通過フィル
タとして動作する。その動作を見れば、スイッチ‘ＳＷ
１’が全てｏｎとなった後、スイッチ‘ＳＷ１ｄ’が全
てｏｎになった時に第３完全対称演算増幅器（６３）の
出力電圧がアナログ信号入力部（７１）のキャパシタ
‘Ｃ３ｐ，Ｃ３ｎ’にそれぞれ充電され、入力電荷貯蔵
及び放電部（７２）のキャパシタ‘Ｃ６ｐ，Ｃ６ｎ’に
第４完全対称演算増幅器（７３）の入力高周波雑音が充
電され、低域通過フィルタ部（７４）のキャパシタ‘Ｃ
４ｐ，Ｃ４ｎ’の両端電圧は０となる。
【００４９】次いで、図３のクロック位相に従いスイッ
チ‘ＳＷ１’がｏｆｆされた後、スイッチ‘ＳＷ２’が
ｏｎされ、その次に‘ＳＷ２ｄ’がｏｎされると既に放
電されていた電圧、即ちアナログ信号入力部（７１）の
キャパシタ‘Ｃ３ｐ，Ｃ３ｎ’に放電されていた電圧が
低域通過フィルタ部（７４）のキャパシタ‘Ｃ４ｐ，Ｃ
４ｎ’に放電され、併せて入力電荷貯蔵及び放電部（７
２）のキャパシタ‘Ｃ６ｐ，Ｃ６ｎ’に放電されていた
電圧は、スイッチ‘ＳＷ２’がｏｎとなる時、極性が反
転するようになっているため瞬時に高周波雑音が相殺さ
れ、第４完全対称演算増幅器（７０）の入力端子に大き
な入力が加えられるのを抑える。
チ‘ＳＷ１’がｏｆｆされた後、スイッチ‘ＳＷ２’が
ｏｎされ、その次に‘ＳＷ２ｄ’がｏｎされると既に放
電されていた電圧、即ちアナログ信号入力部（７１）の
キャパシタ‘Ｃ３ｐ，Ｃ３ｎ’に放電されていた電圧が
低域通過フィルタ部（７４）のキャパシタ‘Ｃ４ｐ，Ｃ
４ｎ’に放電され、併せて入力電荷貯蔵及び放電部（７
２）のキャパシタ‘Ｃ６ｐ，Ｃ６ｎ’に放電されていた
電圧は、スイッチ‘ＳＷ２’がｏｎとなる時、極性が反
転するようになっているため瞬時に高周波雑音が相殺さ
れ、第４完全対称演算増幅器（７０）の入力端子に大き
な入力が加えられるのを抑える。
【００５０】これにより、演算増幅器（７３）の出力
（Ｖ0+，Ｖ0-）が瞬時に飽和（ｓａｔｕｒａｔｉｏｎ）
することを防止（線形入力範囲が超過するのを防ぐ）す
る。
（Ｖ0+，Ｖ0-）が瞬時に飽和（ｓａｔｕｒａｔｉｏｎ）
することを防止（線形入力範囲が超過するのを防ぐ）す
る。
【００５１】従って、次のスイッチ‘ＳＷ２’，‘ＳＷ
２ｄ’がｏｎとなる時、第４完全対称演算増幅器（７
３）に印加される電圧（Ｖ2+，Ｖ2-）は高周波成分が除
去された信号として出力され、スイッチ‘ＳＷ２ｄ’が
ｏｆｆされ‘ＳＷ１’スイッチがｏｎされると前記のよ
うな一連の動作等が再び繰り返される。
２ｄ’がｏｎとなる時、第４完全対称演算増幅器（７
３）に印加される電圧（Ｖ2+，Ｖ2-）は高周波成分が除
去された信号として出力され、スイッチ‘ＳＷ２ｄ’が
ｏｆｆされ‘ＳＷ１’スイッチがｏｎされると前記のよ
うな一連の動作等が再び繰り返される。
【００５２】さらに、他の実施形態の図６の低域通過フ
ィルタ動作過程を見ると、Ｄ／Ａ変換部（６０）の完全
対称演算増幅器（６３）から出力した電圧が印加される
と、高周波雑音貯蔵及び放電部（７６）内のキャパシタ
‘Ｃ７ｐ，Ｃ７ｎ’に第５完全対称演算増幅器（７７）
の入力高周波雑音が充電され、受動低域通過フィルタ部
（７８）のキャパシタ‘Ｃ８ｐ’と‘Ｃ８ｎ’の両端電
圧は０となる。
ィルタ動作過程を見ると、Ｄ／Ａ変換部（６０）の完全
対称演算増幅器（６３）から出力した電圧が印加される
と、高周波雑音貯蔵及び放電部（７６）内のキャパシタ
‘Ｃ７ｐ，Ｃ７ｎ’に第５完全対称演算増幅器（７７）
の入力高周波雑音が充電され、受動低域通過フィルタ部
（７８）のキャパシタ‘Ｃ８ｐ’と‘Ｃ８ｎ’の両端電
圧は０となる。
【００５３】次いで、クロック位相に従いスイッチング
‘ＳＷ１ｄ’がｏｆｆされた後、スイッチ‘ＳＷ２’が
ｏｎとなり、その次に‘ＳＷ２ｄ’がｏｎとなれば印加
された電圧が受動低域通過フィルタ部（７８）のキャパ
シタ‘Ｃ８ｐ’と‘Ｃ８ｎ’に放電され、併せて高周波
雑音抵抗及び放電部（７６）に充電されていた電圧はス
イッチ‘ＳＷ２’がｏｎになる時、極性が反転するよう
になっているため瞬時に高周波雑音が相殺され、第５完
全対称演算増幅器（７７）の入力端子に大きな入力が加
えられるのを抑える。
‘ＳＷ１ｄ’がｏｆｆされた後、スイッチ‘ＳＷ２’が
ｏｎとなり、その次に‘ＳＷ２ｄ’がｏｎとなれば印加
された電圧が受動低域通過フィルタ部（７８）のキャパ
シタ‘Ｃ８ｐ’と‘Ｃ８ｎ’に放電され、併せて高周波
雑音抵抗及び放電部（７６）に充電されていた電圧はス
イッチ‘ＳＷ２’がｏｎになる時、極性が反転するよう
になっているため瞬時に高周波雑音が相殺され、第５完
全対称演算増幅器（７７）の入力端子に大きな入力が加
えられるのを抑える。
【００５４】これにより、演算増幅器（７７）の出力
（Ｖ0+，Ｖ0-）が瞬時に飽和（ｓａｔｕｒａｔｉｏｎ）
することを防止（線形入力範囲が超過するのを防ぐ）す
る。
（Ｖ0+，Ｖ0-）が瞬時に飽和（ｓａｔｕｒａｔｉｏｎ）
することを防止（線形入力範囲が超過するのを防ぐ）す
る。
【００５５】以上のように動作する本発明によるＤ／Ａ
変換部及び低域通過フィルタにより高周波成分を除去す
る方式を、回路内で高周波成分が発生する原理とこれを
防止する方法という観点から、式に表わしてみれば下記
の通りである。
変換部及び低域通過フィルタにより高周波成分を除去す
る方式を、回路内で高周波成分が発生する原理とこれを
防止する方法という観点から、式に表わしてみれば下記
の通りである。
【００５６】完全対称演算増幅器の入力端子に伝える電
流Ｉ+ ＋Ｉ- を示せば、Ｖ1+電圧とＶ1-電圧は、基準電
圧を基準とする場合、互いに相反する電圧なので（位相
が１８０°異なる信号である）Ｖ1+＝Ｖ1 、Ｖ1-＝−Ｖ
1 とし、Ｖ2+＝Ｖ2 、Ｖ2-＝−Ｖ2 とすれば、 Ｉ+ ＝Ｃ３p ｆ（Ｖ1 −Ｖ2 ）（１＋ｍ1ｓｉｎ（ｐ
ｔ）＋ｍ2ｓｉｎ（２ｐｔ）＋…） Ｉ- ＝Ｃ３n ｆ（−Ｖ1 ＋Ｖ2 ）（１−ｍ1ｓｉｎ（ｐ
ｔ）−ｍ2ｓｉｎ（２ｐｔ）＋…）が成立する。
流Ｉ+ ＋Ｉ- を示せば、Ｖ1+電圧とＶ1-電圧は、基準電
圧を基準とする場合、互いに相反する電圧なので（位相
が１８０°異なる信号である）Ｖ1+＝Ｖ1 、Ｖ1-＝−Ｖ
1 とし、Ｖ2+＝Ｖ2 、Ｖ2-＝−Ｖ2 とすれば、 Ｉ+ ＝Ｃ３p ｆ（Ｖ1 −Ｖ2 ）（１＋ｍ1ｓｉｎ（ｐ
ｔ）＋ｍ2ｓｉｎ（２ｐｔ）＋…） Ｉ- ＝Ｃ３n ｆ（−Ｖ1 ＋Ｖ2 ）（１−ｍ1ｓｉｎ（ｐ
ｔ）−ｍ2ｓｉｎ（２ｐｔ）＋…）が成立する。
【００５７】２式を合せれば Ｉ+ ＋Ｉ- −ｆ（Ｖ1 −Ｖ2 ）（Ｃ３p −Ｃ３n ）＋ｆ
（Ｖ1 −Ｖ2 ）ｍ1ｓｉｎ（ｐｔ）（Ｃ３p ＋Ｃ３n ）
＋ｆ（Ｖ1 −Ｖ2 ）ｍ2ｓｉｎ（２ｐｔ）（Ｃ３p ＋Ｃ
３n ）＋… 各式でｍ1は、一番目の高周波の大きさ成分、ｍ2は、二
番目の高周波の大きさ成分、ｐは、スイッチングクロッ
クの周波数成分を表す。
（Ｖ1 −Ｖ2 ）ｍ1ｓｉｎ（ｐｔ）（Ｃ３p ＋Ｃ３n ）
＋ｆ（Ｖ1 −Ｖ2 ）ｍ2ｓｉｎ（２ｐｔ）（Ｃ３p ＋Ｃ
３n ）＋… 各式でｍ1は、一番目の高周波の大きさ成分、ｍ2は、二
番目の高周波の大きさ成分、ｐは、スイッチングクロッ
クの周波数成分を表す。
【００５８】このように状態で、Ｃ３p とＣ３n キャパ
シタがマッチング（ｍａｔｃｈｉｎｇ）されたと仮定す
れば、即ちＣ３p ＝Ｃ３n ＋Ｃ３とすれば電流の合算は
次のように示される。
シタがマッチング（ｍａｔｃｈｉｎｇ）されたと仮定す
れば、即ちＣ３p ＝Ｃ３n ＋Ｃ３とすれば電流の合算は
次のように示される。
【００５９】Ｉ+ ＋Ｉ- ＝２Ｃ１ｆｓ（Ｖ1 −Ｖ2 ）ｍ
1ｓｉｎ（ｐｔ）＋２Ｃ１ｆｓ（Ｖ1 −Ｖ2 ）ｍ2ｓｉｎ
（２ｐｔ）＋… 前記のような式でＶ1 ＝Ｖ2 の時、即ち図５でＶ1+＝Ｖ
2+、Ｖ1-＝Ｖ2-の時、歪は最少となる。
1ｓｉｎ（ｐｔ）＋２Ｃ１ｆｓ（Ｖ1 −Ｖ2 ）ｍ2ｓｉｎ
（２ｐｔ）＋… 前記のような式でＶ1 ＝Ｖ2 の時、即ち図５でＶ1+＝Ｖ
2+、Ｖ1-＝Ｖ2-の時、歪は最少となる。
【００６０】しかし、このようなことは不可能なのでＶ
2 項（図５のＶ2+及びＶ2-）の大きさを減縮することに
より高調波歪を低減させることができる。これは、完全
対称演算増幅器の利得をＡとし、この時、出力電圧が線
形的に変化可能な範囲内でＶ0 という値を有するとした
場合、Ｖ2 ＜Ｖ0 ／Ａ、即ち、演算増幅器の入力電圧が
線形範囲内で動作する値を満足させるＶ2 を作れば歪を
低減させることができる。
2 項（図５のＶ2+及びＶ2-）の大きさを減縮することに
より高調波歪を低減させることができる。これは、完全
対称演算増幅器の利得をＡとし、この時、出力電圧が線
形的に変化可能な範囲内でＶ0 という値を有するとした
場合、Ｖ2 ＜Ｖ0 ／Ａ、即ち、演算増幅器の入力電圧が
線形範囲内で動作する値を満足させるＶ2 を作れば歪を
低減させることができる。
【００６１】尚、低域通過フィルタは図５及び図６での
ように変形が可能であり、回路の特徴に従いそれぞれの
長所により選択使用できるのは勿論であり、Ｄ／Ａ変換
器に使用されたアナログスイッチもまたその種類が多様
なので、これもまた設計者の便宜及び回路の特徴に従い
変形設計できるのは勿論である。
ように変形が可能であり、回路の特徴に従いそれぞれの
長所により選択使用できるのは勿論であり、Ｄ／Ａ変換
器に使用されたアナログスイッチもまたその種類が多様
なので、これもまた設計者の便宜及び回路の特徴に従い
変形設計できるのは勿論である。
【００６２】参考までに、前記のような方法でＤ／Ａ変
換器を設けた場合、動的範囲が９６ｄＢであるディジタ
ル１ビットデータ群をＤ／Ａ変換器の入力にしてサンプ
ルリング周波数を６４×入力ワードレート＝２，８２２
４ＭＨｚにした場合、低域通過フィルタから出力したア
ナログ信号を高速フーリェ変換（ＦＦＴ）し、帯域内の
周波数スペクトルを従来の方法から得た結果と、本発明
により得た結果を比べて見た場合、従来の動的範囲は８
３ｄＢであり本発明の動作範囲は９３ｄＢとなり、本発
明によるＤ／Ａ変換器の動的範囲が１０ｄＢ向上された
ことを知ることができる。
換器を設けた場合、動的範囲が９６ｄＢであるディジタ
ル１ビットデータ群をＤ／Ａ変換器の入力にしてサンプ
ルリング周波数を６４×入力ワードレート＝２，８２２
４ＭＨｚにした場合、低域通過フィルタから出力したア
ナログ信号を高速フーリェ変換（ＦＦＴ）し、帯域内の
周波数スペクトルを従来の方法から得た結果と、本発明
により得た結果を比べて見た場合、従来の動的範囲は８
３ｄＢであり本発明の動作範囲は９３ｄＢとなり、本発
明によるＤ／Ａ変換器の動的範囲が１０ｄＢ向上された
ことを知ることができる。
【００６３】
【発明の効果】以上のような本発明によるＤ／Ａ変換器
は、従来のＤ／Ａ変換器に入力される信号の高周波成分
を除去する時、Ｄ／Ａ変換部（４０）に設けられるバイ
パスキャパシタ（ＣB ）の容量に従い高周波成分を除去
することにより生じる設置面積の増加が、バイパスキャ
パシタの代わりにアナログスイッチとキャパシタを用い
低域通過フィルタ（７０）部分から除去できるようにす
ることにより、設置面積を縮小させるとともに大きな動
的範囲を有する。
は、従来のＤ／Ａ変換器に入力される信号の高周波成分
を除去する時、Ｄ／Ａ変換部（４０）に設けられるバイ
パスキャパシタ（ＣB ）の容量に従い高周波成分を除去
することにより生じる設置面積の増加が、バイパスキャ
パシタの代わりにアナログスイッチとキャパシタを用い
低域通過フィルタ（７０）部分から除去できるようにす
ることにより、設置面積を縮小させるとともに大きな動
的範囲を有する。
【００６４】併せて本発明の好ましい実施形態は、例示
の目的のため開示されたものであり、当業者であれば本
発明の思想と範囲内で多様な修正、変更、付加等が可能
なはずであり、このような修正、変更等は以下の特許請
求の範囲に属するものと見なさなければならないだろ
う。
の目的のため開示されたものであり、当業者であれば本
発明の思想と範囲内で多様な修正、変更、付加等が可能
なはずであり、このような修正、変更等は以下の特許請
求の範囲に属するものと見なさなければならないだろ
う。
【図１】従来のスイッチドキャパシタディジタルアナロ
グ変換器の回路図。
グ変換器の回路図。
【図２】図１のスイッチドキャパシタ低域通過フィルタ
の詳細回路図。
の詳細回路図。
【図３】Ｄ／Ａ変換器内のアナログスイッチの動作を制
御するクロックタイミング図。
御するクロックタイミング図。
【図４】本発明によるスイッチドディジタルアナログ変
換器の回路図。
換器の回路図。
【図５】図４の低域通過フィルタの詳細回路図。
【図６】図４の低域通過フィルタのさらに他の実施形態
を示す詳細回路図。
を示す詳細回路図。
６０… Ｄ／Ａ変換部 ６１… 基準電圧印加部 ６２… ディジタル信号入力部 ６３，７３，７７… 完全対称演算増幅器 ６４… 抵抗部 ７０… 低域通過フィルタ ７１… アナログ信号入力部 ７２… 入力電荷貯蔵及び放電部 ７４… 低域通過フィルタ部 ７５… アナログ入力受動抵抗部 ７６… 高周波雑音貯蔵及び放電部 ７８… 受動低域通過フィルタ部 ＳＷ１，ＳＷ１ｄ，ＳＷ２，ＳＷ２ｄ… アナログスイ
ッチ Ｃ１ｐ，Ｃ１ｎ〜Ｃ８ｐ，Ｃ８ｎ，ＣRp，ＣRn… キャ
パシタ
ッチ Ｃ１ｐ，Ｃ１ｎ〜Ｃ８ｐ，Ｃ８ｎ，ＣRp，ＣRn… キャ
パシタ
Claims (8)
- 【請求項１】 ディジタル−アナログ変換部と、低域通
過フィルタを含むディジタル−アナログ変換器におい
て、 複数個のアナログスイッチ及びキャパシタを有する基準
電圧印加部と、 複数個のアナログスイッチを有し、前記電圧印加部を介
して入力される電圧を外部から入力されるディジタル信
号に従い完全対称演算増幅器に伝えるディジタル信号入
力部と、 前記ディジタル信号入力部を介して印加された電圧を増
幅する完全対称演算増幅器と、 前記完全対称演算増幅器の入力端子に連結され、演算増
幅器で増幅した信号の出力の際に高周波成分を除去する
複数個の抵抗部と、 前記完全対称演算増幅器から出力される信号を最終的に
フィルタリングし、高調波歪を低減させる低域通過フィ
ルタとを含むことを特徴とする高調波歪を低減させたス
イッチドキャパシタディジタル−アナログ変換器。 - 【請求項２】 前記低域通過フィルタは複数個のアナロ
グスイッチを有し、前記完全対称演算増幅器から出力し
た電圧を印加されるアナログ信号入力部と、 前記信号入力部を介して印加された信号の高周波成分を
除去する入力電荷貯蔵及び放電部と、 前記入力電荷貯蔵及び放電部を介し入力された信号を増
幅する完全対称演算増幅器と、 前記完全対称演算増幅器の出力から発生する高周波雑音
を除去する低域通過フィルタ部とを含むことを特徴とす
る請求項１記載の高調波歪を低減させたスイッチドキャ
パシタディジタル−アナログ変換器。 - 【請求項３】 前記入力電荷貯蔵及び放電部は、アナロ
グスイッチと、これらのアナログスイッチの間に連結さ
れ電圧スイッチングの際に発生するスイッチング雑音を
相殺させるキャパシタとを含むことを特徴とする請求項
２記載の高調波歪を低減させたスイッチドキャパシタデ
ィジタル−アナログ変換器。 - 【請求項４】 前記アナログスイッチは、−側は完全対
称演算増幅器の入力端子に連結され、他側は前記キャパ
シタに連結されるスイッチがそれぞれ並列連結した複数
のスイッチを形成し、前記複数個のスイッチに印加され
るクロックは互いに相反する位相を有するクロックであ
ることを特徴とする請求項３記載の高調波歪を低減させ
たスイッチドキャパシタディジタル−アナログ変換器。 - 【請求項５】 前記低域通過フィルタは受動抵抗素子を
有し、Ｄ／Ａ変換部の出力電圧が入力されるアナログ入
力受動抵抗部と、 前記アナログ入力受動抵抗部を介して流れる電流に発生
する高周波雑音除去のための高周波雑音抵抗及び放電部
と、 前記高周波雑音抵抗及び放電部を介し入力された電圧を
増幅する完全対称演算増幅器と、 受動抵抗素子を有し、前記完全対称演算増幅器の出力か
ら発生する高周波雑音を除去する受動低域通過フィルタ
部とを含むことを特徴とする請求項１記載の高調波歪を
低減させたスイッチドキャパシタディジタル−アナログ
変換器。 - 【請求項６】 前記高周波雑音抵抗及び放電部は、アナ
ログスイッチと、これらのアナログスイッチの間に連結
され電圧スイッチの際に発生するスイッチング雑音を相
殺させるキャパシタとを含むことを特徴とする請求項５
記載の高調波歪を低減させたスイッチドキャパシタディ
ジタル−アナログ変換器。 - 【請求項７】 前記アナログスイッチは、−側は完全対
称演算増幅器の入力端子に連結され、他側は前記キャパ
シタに連結するスイッチがそれぞれ並列連結した複数の
スイッチを形成し、前記複数個のスイッチに印加される
クロックは互いに相反する位相を有するクロックである
ことを特徴とする請求項６記載の高調波歪を低減させた
スイッチドキャパシタディジタル−アナログ変換器。 - 【請求項８】 前記基準電圧印加部に印加される電圧の
うち、第１基準電圧は−側が基準電圧に連結されたアナ
ログスイッチの基準電圧よりさらに大きい電圧であり、
第２基準電圧はアナログスイッチの基準電圧よりさらに
小さい電圧であり、前記−側が基準電圧に連結されたア
ナログスイッチの基準電圧の値は｛（第１基準電圧）−
（第２基準電圧）｝／２であることを特徴とする請求項
１記載の高調波歪を低減させたスイッチドキャパシタデ
ィジタル−アナログ変換器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR96-23279 | 1996-06-24 | ||
| KR1019960023279A KR100190766B1 (ko) | 1996-06-24 | 1996-06-24 | 고조파 왜곡을 감소시킨 스위치드 캐패시터 디지탈-아날로그변환기 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1070466A true JPH1070466A (ja) | 1998-03-10 |
| JP3184782B2 JP3184782B2 (ja) | 2001-07-09 |
Family
ID=19463087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15702797A Expired - Fee Related JP3184782B2 (ja) | 1996-06-24 | 1997-06-13 | 高調波歪を低減させたスイッチドキャパシタディジタル−アナログ変換器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5892473A (ja) |
| JP (1) | JP3184782B2 (ja) |
| KR (1) | KR100190766B1 (ja) |
| CN (1) | CN1110902C (ja) |
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