JPH08162958A - A/d変換器 - Google Patents
A/d変換器Info
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- JPH08162958A JPH08162958A JP29734894A JP29734894A JPH08162958A JP H08162958 A JPH08162958 A JP H08162958A JP 29734894 A JP29734894 A JP 29734894A JP 29734894 A JP29734894 A JP 29734894A JP H08162958 A JPH08162958 A JP H08162958A
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Abstract
ができるA/D変換器を提供することを目的とする。 【構成】 ΔΣ変調回路3から出力されるビット列デー
タDb は、コムフィルタ4を介して複数ビットのディジ
タルデータDd として出力される。リセット信号生成回
路6は、コムフィルタ4から出力されるディジタルデー
タDd を入力する。そして、リセット信号生成回路6の
ディジタルコンパレータ31,32は、入力したディジ
タルデータDd と、予め設定された設定値AMAX ,A
MIN とを比較し、その比較結果に基づいてリセット信号
RST を出力する。ΔΣ変調回路3の積分回路11,12
を構成する積分容量Ci の両端子に接続されたアナログ
スイッチSW21,SW22は、Hレベルのリセット信号RST に
基づいてオンに制御され、積分容量Ci の両端子を互い
に短絡する。
Description
換器に関するものであるものである。
換器(以下、単にA/D変換器という)51の回路図で
ある。
号Ainは、ΔΣ(デルタ・シグマ)変調回路(ΣΔ変調
回路という場合もある)52に入力される。ΔΣ変調回
路52は、入力したアナログ信号Ainの信号周波数の数
十〜数百倍のクロック信号φ 1 ,φ2 に基づいてサンプ
リングする。そして、ΔΣ変調回路52は、そのサンプ
リングしたデータを1ビットに量子化したビット列デー
タを生成、ディジタルフィルタ53へ出力するようにな
っている。
フィルタであって、コムフィルタ54とFIRフィルタ
55とから構成され、入力したビット列データをデシメ
ーション(間引き)処理し、その処理結果をディジタル
データDout として出力するようになっている。
スイッチト・キャパシタ積分回路(以下、単に積分回路
という)61,62を2段直列に接続した2次のΔΣ変
調回路である。ΔΣ変調回路52に入力されたアナログ
信号Ainは、クロック信号φ 1 ,φ2 に同期して動作す
る積分回路61、62により積分され、量子化回路63
に入力される。
リップフロップ回路65とから構成され、そのコンパレ
ータ64は、積分回路61,62を介して入力したアナ
ログ信号Ainと接地電位(OV)とを比較し、正電圧又
は負電圧を出力する。フリップフロップ回路65は、ク
ロック信号φ1 に基づいて、コンパレータ64から出力
される正電圧を入力した場合には、「1」を、負電圧を
入力した場合には「0」を出力するようになっている。
「1」又は「0」は、D/A変換回路66に入力され
る。D/A変換回路66は、フリップフロップ回路65
から入力した「1」又は「0」に応じて、入力した基準
電圧Vref を積分回路61,62へフィードバックする
ようになっている。即ち、D/A変換回路66は、
「1」を入力した場合には負電圧−Vref を、「0」を
入力した場合には正電圧+Vref を積分回路61,62
へフィードバックする。
れた負電圧−Vref 又は正電圧+Vref を、次にクロッ
ク信号φ1 ,φ2 に同期して入力したアナログ信号Ain
に加算し、その加算した電圧を積分するようになってい
る。
φ1 ,φ2 に同期して動作し、入力したアナログ信号A
inとフィードバックされた負電圧−Vref 又は正電圧+
Vref との差分を積分する。そして、量子化回路63
は、その積分結果を入力し、クロック信号φ1 に基づい
て、「1」又は「0」のビット列データDb を出力する
ようになっている。
ΔΣ変調回路52においては、許容範囲を越えた電圧の
アナログ信号Ainが入力されたり、積分器の位相遅延に
よりフィードバックループが発振したりする場合があ
る。すると、ΔΣ変調回路52は、出力されるビット列
データデータDb が発散したりする不安定な状態にな
る。
と、そのΔΣ変調回路52から出力されるビット列デー
タDb は、連続した「1」又は「0」が多くなる。その
ため、ビット列データDb の連続する「1」又は「0」
の数をカウントし、そのカウント値が所定の値以上の場
合にΔΣ変調回路52が不安定状態にあると判断するこ
とが可能となる。そのため、ΔΣ変調回路52には、不
安定状態を検出するためのカウンタ67が設けられてい
る。
力されるビット列データDb を入力し、そのビット列デ
ータDb の連続する「1」又は「0」の数をカウントす
る。そして、そのカウント値が所定の値以上になると、
カウンタ67は、Hレベルのリセット信号RST を各積分
回路61,62へ出力する。
は、それぞれアナログスイッチ68,69(図では、N
チャネルMOSトランジスタで示しているが、実際には
双方向のCMOSトランジスタである)が並列に接続さ
れ、そのアナログスイッチ68,69のゲート端子には
カウンタ67からのリセット信号が入力される。そし
て、アナログスイッチ68,69は、Hレベルのリセッ
ト信号を入力すると、それぞれ並列に接続された積分容
量Ci の両端を短絡する。すると、積分回路61,62
はリセットされるので、ΔΣ変調回路52が安定した動
作状態に復帰することができるようになっている。
のカウンタ67を設ける分、ΔΣ変調回路52の回路構
成が複雑になり、A/D変換器51の回路規模が大きく
なるという問題があった。特に、カウンタ67のビット
数が多くなると、回路規模が大幅に増大し、集積化に際
に障害となる。
れたものであって、簡単な構成でΔΣ変調回路をリセッ
トすることができるA/D変換器を提供することを目的
とする。
は、連続的に変化するアナログ信号を、そのアナログ信
号の周波数より高い周波数に従って量子化し、その量子
化した値に対応するビット列データを生成するΔΣ変調
回路と、前記ΔΣ変調回路から出力されるビット列デー
タの高周波数成分のレベルを低減し、複数ビットのディ
ジタルデータに変換して出力するディジタルフィルタ
と、前記ディジタルフィルタから出力されるディジタル
データが所定の範囲内にあるか否かを判断し、その判断
結果に応じてリセット信号を発生するリセット信号生成
回路と、を備え、前記ΔΣ変調回路は、前記リセット信
号生成回路から出力されるリセット信号に応答して初期
設定されることを要旨とする。
のA/D変換器において、前記リセット信号生成回路
は、前記ディジタルフィルタから出力されるディジタル
データの許容範囲に対応する設定値が格納され、この設
定値と前記ディジタルデータとを比較するディジタルコ
ンパレータと、前記ディジタルコンパレータの比較結果
に基づいてリセット信号を生成するオア回路と、よりな
ることを要旨とする。
のA/D変換器において、前記リセット信号生成回路
は、前記ディジタルフィルタから出力されるディジタル
データを構成する複数ビットの排他的論理和に基づいて
リセット信号を生成する排他的論理和回路であることを
要旨とする。
の内の1項に記載のA/D変換器において、前記ΔΣ変
調回路は、クロック信号に同期してアナログ信号を積分
する積分回路を含み、この積分回路が前記リセット信号
生成回路から出力されるリセット信号に応答してリセッ
トされることを要旨とする。
変調回路には、連続的に変化するアナログ信号が入力さ
れ、そのアナログ信号は周波数より高い周波数に従って
量子化され、その量子化された値に対応するビット列デ
ータが生成される。ディジタルフィルタには、ΔΣ変調
回路から出力されるビット列データが入力され、高周波
数成分のレベルが低減され、複数ビットのディジタルデ
ータに変換されて出力される。リセット信号生成回路に
は、ディジタルフィルタから出力されるディジタルデー
タが入力され、そのディジタルデータが所定の範囲内に
あるか否かが判断され、その判断結果に応じてリセット
信号が発生される。そして、ΔΣ変調回路は、リセット
信号生成回路から出力されるリセット信号に応答して初
期設定される。
信号生成回路は、ディジタルコンパレータとオア回路と
から構成される。ディジタルコンパレータには、ディジ
タルフィルタから出力されるディジタルデータの許容範
囲に対応する設定値が格納され、この設定値とディジタ
ルデータとが比較される。オア回路には、ディジタルコ
ンパレータの比較結果が入力され、その比較結果に基づ
いてリセット信号が生成される。
信号生成回路は排他的論理和回路であって、ディジタル
フィルタから出力されるディジタルデータを構成する複
数ビットの排他的論理和に基づいてリセット信号が生成
される。
回路には、クロック信号に同期してアナログ信号を積分
する積分回路が含まれ、この積分回路がリセット信号生
成回路から出力されるリセット信号に応答してリセット
される。
サンプルA/D変換器を図1〜図5に従って説明する。
変換器1は、入力回路2、ΔΣ変調回路3、コムフィル
タ4、FIR(Finite Impulse Response )フィルタ
5、リセット信号生成回路6により構成されている。
信号CLK を入力し、そのシステムクロック信号CLK に基
づいて所定の周波数のクロック信号φ1 ,φ2 を生成
し、出力するようになっている。クロック信号φ1 ,φ
2 は、所定のタイミングで交互にHレベルとなるパルス
信号である。即ち、あるタイミングのとき、クロック信
号φ1 はHレベル、クロック信号φ2 はLレベルとなっ
ている。そして、次のタイミングでは、クロック信号φ
1 はLレベル、クロック信号φ2 はHレベルとなるよう
に生成される。
からアナログ信号Ainを入力している。また、ΔΣ変調
回路3は、入力回路2からクロック信号φ1 ,φ2 を入
力している。ΔΣ変調回路3は2次のΔΣ変調回路であ
って、図2に示すように、積分回路11,12、量子化
回路13、D/A変換回路14により構成されている。
タ積分回路であって、それぞれサンプリング容量Cs 、
オペアンプOP、積分容量Ci 、アナログスイッチSW1
〜SW4 により構成されている。
信号φ1 が入力され、アナログスイッチSW1 ,SW4 には
クロック信号φ2 が入力されている。これらのアナログ
スイッチSW1 〜SW4 は、図面上ではNチャネルMOSト
ランジスタで示しているが、実際には、双方向のCMO
Sトランジスタで構成されている。そして、クロック信
号φ1 ,φ2 に基づいてアナログスイッチSW2 ,SW3 と
アナログスイッチSW1,SW4 とが交互にオン・オフ制御
されるようになっている。クロック信号φ1 ,φ2 は、
アナログスイッチSW1 ,SW2 あるいはアナログスイッチ
SW3 ,SW4 を同時にオンさせることのないようにその位
相が設定されている。
ログスイッチSW1 ,SW4 がオンに制御されると、サンプ
リング容量Cs には、外部から入力されたアナログ信号
Ainに応じた電荷が蓄積される。そして、次にクロック
信号φ1 に基づいてアナログスイッチSW2 ,SW3 がオン
に制御されると、サンプリング容量Cs に蓄積された電
荷は積分容量Ci に伝達され、オペアンプOPと積分容
量Ci とにより積分され、次段の積分回路12へ出力さ
れる。
様にクロック信号φ1 ,φ2 に基づいて動作し、前段の
積分回路11から入力した信号を積分し出力するように
なっている。
φ1 ,φ2 に同期して動作する。クロック信号φ1 に基
づいて、積分回路11はアナログ信号Ainに応じた電荷
を、次段の積分回路12は前段の積分回路11からの出
力に応じた電荷を入力する。そして、積分回路11,1
2は、入力したアナログ信号Ainをサンプリングして積
分し、その積分結果を量子化回路13へ出力するように
なっている。
リップフロップ回路FF1 とから構成されている。量子化
回路13は、積分回路11,12の積分結果を1ビット
のディジタルデータに変換し、ビット列データDb とし
て出力するようになっている。即ち、積分回路12の積
分結果はコンパレータCPに入力され、そのコンパレー
タCPにより接地電位(0V)と比較される。その比較
結果は、クロック信号φ1 に同期してフリップフロップ
回路FF1 に入力される。フリップフロップ回路FF1 は、
クロック信号φ1 に基づいて入力した比較結果が正電圧
の場合には「1」、負電圧の場合には「0」を出力する
ようになっている。
V 、アナログスイッチSW11〜SW16、フィードバック容量
Cb1,Cb2により構成されている。アナログスイッチSW
11〜SW16はアナログスイッチSW1 〜SW4 と同様に形成さ
れた双方向のアナログスイッチであって、アナログスイ
ッチSW11にはフリップフロップ回路FF1 から出力される
ビット列データDb が直接入力され、アナログスイッチ
SW12にはインバータ回路INV を介して反転されたビット
列データDb が入力される。即ち、ビット列データDb
の「0」又は「1」に応じてアナログスイッチSW11,SW
12がオン・オフ制御されるようになっている。そして、
アナログスイッチSW11,SW12は、フィードバック容量C
b1,Cb2を介して積分回路11,12に接続されてい
る。
スイッチSW1 〜SW4 と同様に形成された双方向のアナロ
グスイッチであって、アナログスイッチSW13,SW16には
クロック信号φ1 が入力され、アナログスイッチSW14,
SW15にはクロック信号φ2 が入力される。そして、クロ
ック信号φ1 ,φ2 に基づいてアナログスイッチSW13,
SW16とアナログスイッチSW14,SW15とが交互にオン・オ
フ制御されるようになっている。
ログスイッチSW12はオン、アナログスイッチSW11はオフ
に制御される。このとき、クロック信号φ2 に基づいて
アナログスイッチSW15がオンに制御されると、フィード
バック容量Cb1,Cb2には基準電圧Vref に応じた電荷
が蓄積される。尚、基準電圧Vref は、予め設定された
電圧であって、A/D変換器1の外部から供給されてい
る。
グスイッチSW16がオンに制御されると、フィードバック
容量Cb1,Cb2に蓄積された電荷は積分回路11,12
へ送られる。前記したように、クロック信号φ1 に基づ
いて、積分回路11はアナログ信号Ainに応じた電荷
を、次段の積分回路12は前段の積分回路11からの出
力に応じた電荷を入力している。従って、ビット列デー
タDb が「0」の場合、各積分回路11,12は、フィ
ードバック容量Cb1,Cb2に蓄積された基準電圧Vref
に応じた電荷を加算して入力するようになっている。
ログスイッチSW12はオフ、アナログスイッチSW11はオン
に制御される。このとき、クロック信号φ2 に基づいて
アナログスイッチSW14がオンに制御されると、フィード
バック容量Cb1,Cb2に蓄えられた電荷はアナログスイ
ッチSW14を介して放電される。次に、クロック信号φ 1
に基づいてアナログスイッチSW13がオンに制御される
と、フィードバック容量Cb1,Cb2には基準電圧Vref
に応じた電荷が蓄積される。すると、積分回路11,1
2から基準電圧Vref に応じた電荷が引き抜かれる。
ータDb が「0」の場合には基準電圧Vref を、ビット
列データDb が「1」の場合には反転した基準電圧−V
refを積分回路11,12へ出力する。そして、積分回
路11,12は、アナログ信号Ain,前段の積分結果に
対して、D/A変換回路14から出力される基準電圧V
ref 又は反転した基準電圧−Vref を加算し、その加算
結果を積分するようになっている。その加算結果は、積
分回路11,12により積分され、量子化回路13を介
して1ビットのビット列データDb として出力される。
は、リセット信号生成回路6から出力されるリセット信
号RST を入力している。図2に示すように、ΔΣ変調回
路3の積分回路11,12には、それぞれリセット用の
アナログスイッチSW21,SW22が設けられている。アナロ
グスイッチSW21,SW22はNMOSトランジスタであっ
て、そのソース端子とドレイン端子は、積分容量Ci の
両端子にそれぞれ接続され、ゲート端子は、フリップフ
ロップ回路FF2 に接続されている。フリップフロップ回
路FF2 は、クロック信号φ1 に基づいてリセット信号RS
T を入力している。即ち、クロック信号φ1 に基づいて
Hレベルのリセット信号RST を入力すると、各アナログ
スイッチSW21,SW22はオンとなり各積分回路11,12
の積分容量Ci の両端子をそれぞれ短絡させる。する
と、積分容量Ci に蓄積された電荷が放電され、積分回
路11,12はリセットするようになっている。
Σ変調回路3に接続され、ビット列データDb を入力し
ている。コムフィルタ4はLPFであって、図3に示す
ように、2次のΔΣ変調回路3に対応して3段の微分回
路21〜23と積分回路24〜26とから構成されてい
る。
算回路28とによりそれぞれ構成されている。遅延回路
27は、入力したデータを所定のサンプル数(本実施例
では、16サンプル)遅延させて減算回路28へ出力す
る。減算回路28は、入力したデータから遅延回路27
を介して入力した16サンプル前のデータを減算し、そ
の減算結果を出力するようになっている。
算回路30とによりそれぞれ構成されている。遅延回路
29は、入力したデータを所定のサンプル数(本実施例
では、1サンプル)遅延させて加算回路30へ出力す
る。加算回路30は、入力したデータに対して、遅延回
路29を介して入力したデータを加算し、その加算結果
を出力するようになっている。
入力したビット列データの低周波数成分のみを通過さ
せ、高周波数成分をカットする。そして、コムフィルタ
4は、その低周波数成分を複数のビット数(例えば、2
0ビット)のディジタルデータDd に変換し出力するよ
うになっている。
ット列データDb に含まれる量子化雑音は、そのビット
列データDb の高い周波数に偏って存在する。そのた
め、ビット列データDb の低周波数成分のみを通過させ
ることにより、量子化雑音を取り除くことができる。
出力されるディジタルデータDd を順次入力し、それら
のディジタルデータDd に対して間引き処理すること
で、所定の標本化周波数fs に従うディジタルデータD
out を生成してA/D変換器1の外部へ出力するように
なっている。
は、ΔΣ変調回路3から出力されたビット列データDb
を通常のサンプリングレートに変換し、その変換したデ
ータをディジタルデータDout として外部へ出力するよ
うになっている。
4に接続され、ディジタルデータDd を入力している。
リセット信号生成回路6は、比較回路としてのディジタ
ルコンパレータ31,32とオア回路33とから構成さ
れている。ディジタルコンパレータ31,32には、そ
れぞれ予め設定された設定値AMAX ,AMIN が格納され
ている。この設定値AMAX ,AMIN は、アナログ信号A
inの入力レベルに対するA/D変換器のS/N値に応じ
て設定されている。
D変換器では、図5に示すように、アナログ信号Ainの
入力レベルが大きい場合にS/N値が飽和特性を示す。
そして、入力レベル0dB付近では、そのS/N値が逆に
低下して落ち込み、図5の1点鎖線で示す理想的なS/
N特性に比べてかなり小さくなる。そのS/N値が最大
となるレベルのアナログ信号Ainが入力されたときに、
コムフィルタ4から出力されるディジタルデータDd が
設定値AMAX ,AMIN としてディジタルコンパレータ3
1,32にそれぞれ格納されている。
ムフィルタ4から入力したディジタルデータDd と設定
値AMAX ,AMIN とを比較し、その比較結果を出力す
る。オア回路33は、両ディジタルコンパレータ31,
32から出力される比較結果を入力し、それらの比較結
果に基づいてリセット信号RST を出力するようになって
いる。
ルデータDd が設定値AMAX よりも小さい場合にはLレ
ベル、ディジタルデータDd が設定値AMAX よりも大き
い場合にはHレベルの信号を出力する。ディジタルコン
パレータ32は、ディジタルデータDd が設定値AMIN
よりも大きい場合にはLレベル、ディジタルデータDd
が設定値AMIN よりも小さい場合にはHレベルの信号を
出力する。オア回路33は、両ディジタルコンパレータ
31,32から出力される信号の論理和をリセット信号
RST として出力する。
MAX と設定値AMIN との間、即ち、アナログ信号Ainの
レベルが設定値AMAX (AMIN )以下の場合、リセット
信号生成回路6はLレベルのリセット信号RST を出力す
る。また、ディジタルデータDd が設定値AMAX よりも
大きいか、又はディジタルデータDd が設定値AMIN よ
りも小さい、即ち、アナログ信号Ainのレベルが設定値
AMAX (AMIN )を越えた場合、リセット信号生成回路
6は、Hレベルのリセット信号RST を出力する。
力したディジタルデータDd と予め設定しておいた設定
値AMAX ,AMIN とを比較するだけなので、従来のカウ
ンタ67に比べてその回路構成が簡単になり、回路面積
が小さく形成されている。
入力される。ΔΣ変調回路3は、リセット信号生成回路
6からHレベルのリセット信号RST を入力すると、積分
回路11,12の積分容量Ci の両端子を短絡させてリ
セットするようになっている。
器1の作用を説明する。A/D変換器1に入力されたア
ナログ信号Ainは、ΔΣ変調回路3に入力される。ΔΣ
変調回路3は、入力したアナログ信号Ainをクロック信
号φ1 ,φ2 に同期して積分し、その積分結果を量子化
回路13へ出力する。量子化回路13は、入力した積分
結果と接地電位とを比較し、その比較結果に基づいて積
分結果が0Vよりも高い場合には「1」、積分結果が0
Vよりも低い場合には「0」をビット列データDb とし
て出力する。また、ΔΣ変調回路3は、D/A変換回路
14により、その出力するビット列データDb に応じて
基準電圧Vref 又は反転した基準電圧−Vref をフィー
ドバックする。積分回路11,12は、そのフィードバ
ックされた基準電圧Vref ,−Vref をアナログ信号A
inに対して加算し、その加算結果を積分する。即ち、Δ
Σ変調回路3は、積分回路11,12の積分結果が最小
となるようにフィードバックしている。
力されたビット列データDb を入力し、そのビット列デ
ータDb の低周波数帯域を制限し、20ビットのディジ
タルデータDd として出力する。FIRフィルタ5は、
コムフィルタ4から出力されるディジタルデータDd に
対して間引き処理し、所定の標本化周波数fs に従うデ
ィジタルデータDout を生成して外部へ出力する。
Σ変調回路3が発振すると、すると、ΔΣ変調回路3
は、出力されるビット列データデータDd が発散したり
する不安定な状態になる。ΔΣ変調回路3は、不安定な
状態になると、連続した「1」又は「0」のビット列デ
ータDb を出力する。この「1」又は「0」が連続した
ビット列データDb は、コムフィルタ4により高周波数
成分が除去され、ディジタルデータDd に変換される。
リセット信号生成回路6は、コムフィルタ4から出力さ
れるディジタルデータDd を入力し、そのディジタルデ
ータDd と設定値AMAX ,AMIN とを比較する。
合、そのビット列データDb からコムフィルタ4により
変換され出力されるディジタルデータDd は、設定値A
MAXより大きくなる。すると、ディジタルコンパレータ
31は、入力したディジタルデータDd が設定値AMAX
より大きいので、Hレベルのリセット信号RST を出力す
る。ΔΣ変調回路3のフリップフロップ回路FF2 は、ク
ロック信号φ1 に同期してHレベルのリセット信号RST
を入力し、アナログスイッチSW21,SW22のゲート端子へ
出力する。アナログスイッチSW21,SW22は、そのゲート
端子にHレベルの信号を入力するので、オンとなり積分
容量Ci の両端子を短絡する。すると、積分容量Ci に
蓄積された電荷が放電され、積分回路11,12はリセ
ットされる。その結果、ΔΣ変調回路3は、安定した状
態に戻ることができる。
場合、そのビット列データDb からコムフィルタ4によ
り変換され出力されるディジタルデータDd は、設定値
AMI N より小さくなる。すると、ディジタルコンパレー
タ32は、入力したディジタルデータDd が設定値A
MIN より小さいので、Hレベルのリセット信号RST を出
力する。その結果、ディジタルデータDd が設定値A
MAX より大きい場合と同様に、アナログスイッチSW21,
SW22がオンとなり積分容量Ci の両端子を短絡する。す
ると、積分容量Ci に蓄積された電荷が放電され、積分
回路11, 12はリセットされ、ΔΣ変調回路3は安定
した状態に戻る。
(AMIN )より大きい場合、不安定な状態でコムフィル
タ4から出力されるディジタルデータDd が設定値A
MAX より大きい場合、又は設定値AMIN より小さい場合
と同様に、ΔΣ変調回路3の積分回路11,12がリセ
ットされる。その結果、アナログ信号Ainの入力レベル
に対するA/D変換器1のS/N値は、図4に示すよう
に、設定値AMAX (AMI N )のときの入力レベルが0dB
となる。その結果、従来の2次のΔΣ変調回路に比べて
0dB付近でのS/N値の落ち込みがなくなるので、理想
的なS/N特性に近い特性を得ることができる。
よれば、ΔΣ変調回路3から出力されるビット列データ
Db は、コムフィルタ4を介して20ビットのディジタ
ルデータDd として出力される。リセット信号生成回路
6は、コムフィルタ4から出力されるディジタルデータ
Dd を入力する。そして、リセット信号生成回路6のデ
ィジタルコンパレータ31,32は、入力したディジタ
ルデータDd と、予め設定された設定値AMAX ,AMIN
とを比較する。そして、入力したディジタルデータDd
が設定値AMAX より大きい場合、又は入力したディジタ
ルデータDd が設定値AMIN より小さい場合、リセット
信号生成回路6は、Hレベルのリセット信号RST をΔΣ
変調回路3へ出力する。
成する積分容量Ci の両端子にはアナログスイッチSW2
1,SW22が接続され、そのアナログスイッチSW21,SW22
はHレベルのリセット信号RST に基づいてオンに制御さ
れる。すると、積分容量Ci の両端子は互いに短絡さ
れ、その積分容量Ci に蓄えられた電荷が放電される。
その結果、積分回路11,12はリセットされ、ΔΣ変
調回路3は安定した状態に戻ることができる。
に実施してもよい。 1)上記実施例では、2次のΔΣ変調回路3を用いたA
/D変換器1に具体化したが、1次又は3次以上のΔΣ
変調回路3を用いたΔΣ型A/D変換器に具体化して実
施してもよい。その際、ΔΣ変調回路3の次数に応じて
コムフィルタ4の次数を変更するようにしてもよい。
路6をディジタルコンパレータ31,32とオア回路3
3により構成したが、その回路構成を適宜変更して実施
してもよい。
回路(EOR回路)40により構成してもよい。EOR
回路40の入力端子には、ディジタルデータDd を構成
するビットD1 〜D20のうち、上位のビットD19,D20
が入力されている。EOR回路40は、ビットD19,D
20の一方が「1」の場合にHレベルのリセット信号RST
を、ビットD19,D20の両方が「0」、または両方が
「1」の場合にLレベルのリセット信号RST を出力す
る。即ち、ディジタルデータDb の値が、ビットD 19,
D20の両方が「0」、または両方が「1」で表される値
の範囲にある時、EOR回路40はLレベルのリセット
信号RST を出力する。そして、ディジタルデータDb の
値が、ビットD19,D20の一方が「1」で表される値の
範囲にある時、EOR回路40はHレベルのリセット信
号RST を出力する。この構成により、更に簡単な構成で
リセット信号RST を生成することができ、ΔΣ変調回路
3をリセットすることができるので、A/D変換器の回
路規模を小さくすることができる。
のビットの論理をとり、その結果に基づいてリセット信
号RST を生成するようにしてもよい。 3)上記実施例では、コムフィルタ4から出力されるデ
ィジタルデータDd とディジタルコンパレータ31,3
2に格納された設定値AMAX ,AMIN との比較結果に基
づいてΔΣ変調回路3をリセットするようにしたが、F
IRフィルタ5から出力されるディジタルデータDout
と設定値AMAX ,AMIN との比較結果に基づいてΔΣ変
調回路3をリセットするようにしてもよい。
/D変換器1の外部から供給するようにしたが、A/D
変換器1の内部で生成するようにしてもよい。例えば、
外部から供給されるA/D変換器1の駆動電源から基準
電圧Vref を生成するようにする。
出力されるディジタルデータDd を20ビットとした
が、任意のビット数で構成するようにしてもよい。
単な構成でΔΣ変調回路をリセットすることが可能なA
/D変換器を提供することができる。
ロック回路図。
ック回路図。
Claims (4)
- 【請求項1】 連続的に変化するアナログ信号(Ain)
を、そのアナログ信号(Ain)の周波数より高い周波数
に従って量子化し、その量子化した値に対応するビット
列データ(Db )を生成するΔΣ変調回路(3)と、 前記ΔΣ変調回路(3)から出力されるビット列データ
(Db )の高周波数成分のレベルを低減し、複数ビット
のディジタルデータ(Dd )に変換して出力するディジ
タルフィルタ(4)と、 前記ディジタルフィルタ(4)から出力されるディジタ
ルデータ(Dd )が所定の範囲内にあるか否かを判断
し、その判断結果に応じてリセット信号(RST )を発生
するリセット信号生成回路(6)と、を備え、前記ΔΣ
変調回路(3)は、前記リセット信号生成回路(6)か
ら出力されるリセット信号(RST )に応答して初期設定
されることを特徴とするA/D変換器。 - 【請求項2】 請求項1に記載のA/D変換器におい
て、 前記リセット信号生成回路(6)は、 前記ディジタルフィルタ(4)から出力されるディジタ
ルデータ(Dd )の許容範囲に対応する設定値
(AMAX ,AMIN )が格納され、この設定値(AMAX ,
AMIN )と前記ディジタルデータ(Dd )とを比較する
ディジタルコンパレータ(31,32)と、 前記ディジタルコンパレータ(31,32)の比較結果
に基づいてリセット信号(RST )を生成するオア回路
(33)と、よりなることを特徴とするA/D変換器。 - 【請求項3】 請求項1に記載のA/D変換器におい
て、 前記リセット信号生成回路(6)は、 前記ディジタルフィルタ(4)から出力されるディジタ
ルデータ(Dd )を構成する複数ビットの排他的論理和
に基づいてリセット信号(RST )を生成する排他的論理
和回路(40)であることを特徴とするA/D変換器。 - 【請求項4】 請求項1乃至3の内の1項に記載のA/
D変換器において、 前記ΔΣ変調回路(3)は、クロック信号(φ1 ,
φ2 )に同期してアナログ信号(Ain)を積分する積分
回路(11,12)を含み、この積分回路(11,1
2)が前記リセット信号生成回路(6)から出力される
リセット信号(RST )に応答してリセットされることを
特徴とするA/D変換器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP06297348A JP3113527B2 (ja) | 1994-11-30 | 1994-11-30 | A/d変換器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP06297348A JP3113527B2 (ja) | 1994-11-30 | 1994-11-30 | A/d変換器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08162958A true JPH08162958A (ja) | 1996-06-21 |
JP3113527B2 JP3113527B2 (ja) | 2000-12-04 |
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Application Number | Title | Priority Date | Filing Date |
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JP06297348A Expired - Fee Related JP3113527B2 (ja) | 1994-11-30 | 1994-11-30 | A/d変換器 |
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JP (1) | JP3113527B2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007208376A (ja) * | 2006-01-31 | 2007-08-16 | Fujitsu Ltd | アナログ−デジタル変換器及びその動作状態の検出方法 |
JP2008263258A (ja) * | 2007-04-10 | 2008-10-30 | Matsushita Electric Ind Co Ltd | デルタシグマ変調回路とそれを用いたデルタシグマad変換装置 |
JP2009521145A (ja) * | 2005-12-22 | 2009-05-28 | テレフオンアクチーボラゲット エル エム エリクソン(パブル) | 時間連続シグマデルタ変換器のフィルタ調整 |
JP2013055401A (ja) * | 2011-09-01 | 2013-03-21 | Mitsubishi Electric Corp | Δς変調器およびそれを用いたa/d変換器 |
-
1994
- 1994-11-30 JP JP06297348A patent/JP3113527B2/ja not_active Expired - Fee Related
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