JP2000307429A

JP2000307429A - オーバサンプリングｄ／ａ変換器、オーバサンプリングａ／ｄ変換器、及びスイッチトキャパシタ積分器

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Publication number: JP2000307429A
Application number: JP11110806A
Authority: JP
Inventors: Mitsuru Takahashi; 充高橋
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 1999-04-19
Filing date: 1999-04-19
Publication date: 2000-11-02

Abstract

(57)【要約】【課題】オーバサンプリングＤ／Ａ変換器の小型化、低
消費電力化を実現する。【解決手段】オーバサンプリングＤ／Ａ変換器は、周波
数４ｋＨｚまでの信号を１４ビットに変換したデジタル
データをＤ／Ａ変換するものであり、混合型変調方式の
変調器を備える。混合型変調器は、加算器２０１、予測
フィルタ２０２、ノイズシェイプフィルタ２０３、量子
化器２０４及び遅延器２０５にて構成される。本構成に
おける変調器は、１４ビットのデジタルデータのうち１
１ビットのみを入力とする。また、６ビットの積分器で
予測フィルタ２０２が構成され、該６ビットの予測信号
のうち３ビットのみをフィードバックする。これによ
り、加算器２０１のビット数が１４ビット入力に対して
３ビットに、ノイズシェイプフィルタ２０３用の積分器
のビット数が１４ビット入力に対して１１ビットにそれ
ぞれ低減される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、デジタル信号をア
ナログ信号に変換するＤ／Ａ変換器又は、アナログ信号
をデジタル信号に変換するＡ／Ｄ変換器のうち、サンプ
リング定理より高い周波数でサンプリングすることによ
って、高分解能を得るオーバサンプリング変換方式のＤ
／Ａ変換器及びＡ／Ｄ変換器と、これら変換器の構成に
用いられるスイッチトキャパシタ積分器に関するもので
ある。

【０００２】

【従来の技術】アナログ値をデジタル値に変換するＡ／
Ｄ変換器、及びデジタル値をアナログ値に変換するＤ／
Ａ変換器のうち、オーバサンプリング変換方式は、サン
プリング定理より高い周波数でサンプリングすることに
よって高分解能を得る変換方式であり、動作原理等の詳
細は、「オーバサンプリングＡ−Ｄ変換技術」（日経Ｂ
Ｐ社、湯川彰著）等で述べられている。

【０００３】図１１は、オーバサンプリングＤ／Ａ変換
器の一般的構成図である。図１１において、補間フィル
タ１０は、通常のサンプリング周波数のデジタルデータ
からサンプリング周波数を向上させたデジタルデータを
得るための回路、変調器２０は、補間フィルタ１０で得
られた高速高分解能なデジタルデータから高速低分解能
なデジタルデータを得るための回路、Ｄ／Ａ回路３０
は、変調器２０で得られた高速低分解能なデジタルデー
タをアナログ値に変換するための回路、ノイズ除去フィ
ルタ４０は、変調器２０で高分解能なデータを低分解能
なデータに変換した際に生じる量子化ノイズを除去する
ための回路である。

【０００４】一般に図１１の変調器２０にはフィードバ
ックループのフィルタの位置によって、図１２（ａ）に
示すΔ変調器、図１２（ｂ）に示すΔΣ変調器、図１２
（ｃ）に示す混合型変調器の３種類がある。ここで各変
調器の概要として、図１２（ａ）のΔ変調器は、加算器
２１１、予測フィルタ２１２、量子化器２１４及び遅延
器２１５にて構成され、入力信号と予測フィルタ２１２
の出力との差を量子化する。図１２（ｂ）のΔΣ変調器
は、加算器２１１、ノイズシェイプフィルタ２１３、量
子化器２１４及び遅延器２１５にて構成され、入力信号
と出力との差をとってこれをノイズシェイプフィルタ２
１３でフィルタ処理し、そのフィルタ出力が最小となる
ようにフィードバック制御する。また、図１２（ｃ）の
混合型変調器は、上記（ａ）及び（ｂ）を混合し、予測
フィルタ２１２とノイズシェイプフィルタ２１３とを内
蔵する。

【０００５】はじめに、周波数４ｋＨｚまでの信号を１
４ビットに変換したデジタルデータを、混合型変調によ
りＤ／Ａ変換する場合を例に、変調器の従来技術を説明
する。

【０００６】先に示した文献「オーバサンプリングＡ−
Ｄ変換技術」によると、図１２（ｃ）に示す混合型変調
器の予測フィルタ２１２及びノイズシェイプフィルタ２
１３を最も一般的且つ簡単な積分器で実現し、量子化器
２１４を１ビットで構成した場合（ブロック図を図１３
に示す）、オーバサンプリング比は１２８、予測フィル
タ２１２を実現する積分器の出力は６ビットで実現でき
る。

【０００７】従って、図１３中に丸数字で示したよう
に、混合型変調器を構成する加算器２１１及びノイズシ
ェイプフィルタ２１３を実現する積分器の演算ビット数
が１４ビット、量子化器２１４の出力が１ビット、予測
フィルタ２１２を実現する積分器の出力が６ビットとな
る。

【０００８】特公平６−９７７４３号公報に示されるオ
ーバサンプリングＤ／Ａ変換器の構成を図１４に示す。
この構成もフィルタの接続位置から見て混合型変調器の
一種であるが、今考えている入力１４ビット、量子化器
２１４の出力１ビットと条件が異なり、入力１６ビッ
ト、量子化器２１４の出力９ビットで構成されている。
しかしながら、これら従来の構成では図１３や図１４の
如く、入力のビット数と、加算器２１１のビット数と、
ノイズシェイプフィルタ２１３用の積分器のビット数と
が等しいのが一般的である。

【０００９】図１３又は図１４の構成で、回路規模を見
積もると演算ビット数の多い加算器や遅延器が大きくな
る。また、加算器は１ビットずつ加算結果とキャリィと
を計算し順番に次のビットを計算していく構成が一般的
であるため、出力確定に時間を要するだけでなく、出力
確定までの間に出力が揺らぐ可能性がある。出力が揺ら
ぐと、その度に加算器の出力に貫通電流が流れて不要な
電力を消費し、回路全体の消費電力も増加する。

【００１０】この回路規模と消費電力の問題は、演算の
ビット数が大きければ大きい程問題となる。逆に言え
ば、演算ビット数を低減できれば、それだけ回路規模と
消費電力が低減できることになる。以上のように、従来
技術による変調器に関しては演算ビット数が多いと回路
規模、消費電力が大きくなるという問題がある。

【００１１】次に、図１３の混合型変調器の出力をＤ／
Ａし、量子化ノイズを除去するフィルタ（図１１の構成
における、Ｄ／Ａ回路３０とノイズ除去フィルタ４０）
の従来の構成について説明する。

【００１２】図１３の混合型変調器は、量子化ノイズの
周波数特性が１次の高域通過特性を示すため、ノイズ除
去フィルタは一般に２次のローパスフィルタが用いられ
る。また、ＬＳＩへの内蔵を容易にするため、ノイズ除
去フイルタはスイッチトキャパシタ回路で実現されるの
が一般的である。スイッチトキャパシタ回路による２次
ローパスフィルタの構成法は、種々提案されており、文
献「スイッチトキャパシタ回路」（現代工学社、武部
幹、岩田穆、高橋宣明、国枝博昭共著）などに述べられ
ている。

【００１３】例えば、図１５（ａ）の受動ＲＬＣフィル
タを模擬することにより、図１５（ｂ）のように２次ロ
ーパスフィルタがスイッチトキャパシタ回路で構成され
る。即ち、図１５（ｂ）では、アナログスイッチ４０１
〜４１２、サンプリングキャパシタ４２１〜４２４、演
算増幅器４３０，４４０、及び積分キャパシタ４３１，
４４１により２次ローパスフィルタが構成される。な
お、図１５（ｂ）において、各々のアナログスイッチ４
０１〜４１２は四角の中の数字に示したクロックでオン
するスイッチであり、クロック１及び２は、図１６に示
すように、互いに‘１’のレベルが重なり合わないよう
な非重複時間を持つ２相クロックである。

【００１４】図１５（ｂ）のようにノイズ除去フィルタ
をスイッチトキャパシタ回路で実現した場合、フィルタ
の入力部にキャパシタを複数個設け、変調器の出力のデ
ジタルデータに応じて複数個のキャパシタの接続をスイ
ッチで切り替えてＤ／Ａを実現することも可能となる。
この場合、Ｄ／Ａ変換用に新たにバッファ回路を設ける
などの必要が無く、消費電力の面で有利となる。

【００１５】図１５（ｂ）の１段目の積分器は、信号入
力と１段目の積分器の出力自身と２段目の積分器の出力
との３つを入力とする３入力の積分器であるが、簡単の
ために図１７に示す１入力の積分器で、Ｄ／Ａの実現法
についてもう少し詳しく説明する。

【００１６】図１７の積分器において、２相クロックの
‘１’のタイミングでサンプリングキャパシタ４２１
（容量値をＣ１とする）に蓄えられる電荷Ｃ１×Ｖｉｎ
が、２相クロックの‘２’のタイミングで積分キャパシ
タ４３１（容量値をＣ０とする）に転送される。そのた
め、この時の積分器出力の変化分ΔＶｏｕｔとして、電
荷保存則より（１）式が得られる。 ΔVout=Vin×(C1/C0)…（１）一方、積分器の入力部でＤ／Ａを実現した回路図の１例
は、特公平７−７９２４３号公報に従来技術として記載
されている。特公平７−７９２４３号公報はオーバサン
プリングＡ／Ｄ変換器の変調器部分の回路に関するもの
で、この従来技術における積分器も入力とフィードバッ
ク信号とを入力とする２入力の積分器である。ここでも
簡単のため、Ｄ／Ａを実現している入力の方法を取り出
して考える。この場合の回路図を図１８に示す。

【００１７】図１８の積分器において、２進重み付けさ
れたキャパシタアレイ４５０は、各々１６Ｃ１，８Ｃ
１，４Ｃ１，２Ｃ１，Ｃ１の容量を持つ複数のキャパシ
タにて構成されている。そして、図示しない制御ロジッ
クにより、Ｄ／Ａされるべきデジタルデータに応じてス
イッチ群４５１の各スイッチが切り替えられる。キャパ
シタアレイ４５０の共通端子には、演算増幅器４５２、
積分キャパシタ４５３、及びアナログスイッチ４５４，
４５５からなる積分回路が接続されている。

【００１８】かかる場合、Ｄ／Ａされるべきデジタルデ
ータの最上位ビットが‘１’であり、以下のビットが各
々‘１’なら各々１６Ｃ１〜Ｃ１のキャパシタをプラス
の基準電圧（＋Ｖｒ）側に、以下のビットが各々‘０’
なら各々１６Ｃ１〜Ｃ１のキャパシタに接続されるスイ
ッチをどちらもオフさせる。Ｄ／Ａされるべきデジタル
データの最上位ビットが‘０’であり、以下のビットが
各々‘１’なら各々１６Ｃ１〜Ｃ１のキャパシタをマイ
ナスの基準電圧（−Ｖｒ）側に、以下のビット数が各々
‘０’なら各々１６Ｃ１〜Ｃ１のキャパシタに接続され
るスイッチをどちらもオフさせる。

【００１９】このように各スイッチを切り替える場合、
２相クロックの‘１’のタイミングでキャパシタアレイ
４５０にサンプリングされる電荷は、Ｄ／Ａされるべき
デジタルデータを最上位ビットから‘Ｄ５，Ｄ４，Ｄ
３，Ｄ２，Ｄ１，Ｄ０’と表すと、 (D0・C1+2・D1・C1+4・D2・C1+8・D3・C1+16・D4・C1)・(±Vr) と表される。但し、±はＤ５が‘１’の時プラス、Ｄ５
が‘０’の時マイナスである。

【００２０】この電荷が積分キャパシタ４５３に転送さ
れるので、（１）式に対応する出力電圧の変化分ΔＶｏ
ｕｔは、 ΔVout=(D0・C1+2・D1・C1+4・D2・C1+8・D3・C1+16・D4・C1)・
(±Vr)/(32・C0) となり、図１８の構成で、Ｄ／Ａが実現できることが分
かる。

【００２１】しかし、図１８の構成では、６ビットのＤ
／Ａを実現する場合、−Ｖｒ〜＋Ｖｒの電圧範囲を２の
６乗、即ち６４分割する必要があり、積分キャパシタ４
５３の容量値は図示の通りＣ０の３２倍となってしま
う。

【００２２】図１５（ｂ）の２次ローパスフィルタに図
１８の積分器を適用させた場合、積分キャパシタ４３１
と積分器の出力をサンプルするためのサンプリングキャ
パシタ４２２との容量比（Ｃ０／Ｃ２）、及び積分キャ
パシタ４４１と２段目の積分器の出力をサンプルするた
めのサンプリングキャパシタ４２３との容量比（Ｃ０／
Ｃ３）は一定にしなければならないので、積分キャパシ
タの容量値Ｃ０を３２倍すると、サンプリングキャパシ
タ４２２，４２３の容量値Ｃ２，Ｃ３も３２倍しなけれ
ばならない。各キャパシタの容量値Ｃ０，Ｃ１，Ｃ２，
Ｃ３そのものを小さくするとキャパシタの比精度が悪化
するために容量値を小さくすることはできず、回路のチ
ップ面積が増大するという問題が生じる。

【００２３】この問題を解決するため、特公平７−７９
２４３号公報では図１９のような積分器が提案されてい
る。なお、図１９も１入力の積分器部分のみを取り出し
た図である。図１９の積分器は図１８の一部を変更して
構成され、キャパシタアレイ４５０の共通端子と演算増
幅器４５２の反転入力端子との間に、容量値Ｃ１のキャ
パシタ４６１と、２相クロックによりオン／オフされる
アナログスイッチ４６２〜４６４とが接続されている。

【００２４】図１９は「５ビットのＤ／Ａ」を兼ねた積
分器であり、上記公報と同様、キャパシタアレイ４５０
は各々スイッチ群４５１によって「基準電圧＋Ｖｒ、又
は、−Ｖｒの何れかへ接続される」ものとする。つま
り、２進重み付けされたキャパシタアレイ４５０の接続
は、対応するデジタルデータが‘１’なら＋Ｖｒ側に、
対応するデジタルデータが‘０’なら−Ｖｒ側に各々接
続するものと考えてみる。

【００２５】この場合、図１９の２相クロックの‘２’
のタイミングにおける等価回路は図２０（ａ）となる。
図２０（ａ）において、キャパシタアレイ４５０の＋Ｖ
ｒ側に接続されたキャパシタ４７１（容量値＝Ｃｐ）と
−Ｖｒ側に接続されたキャパシタ４７２（容量値＝Ｃ
ｍ）との接点電圧をＶｘとすると、キルヒホッフの電流
則より、 sCp(Vr-Vx)+sCm(-Vr-Vx)+sC1(0−Vx)=0 …（２）を得る。（２）式よりＶｘを求めることにより、図２０
（ａ）のキャパシタ４６１に蓄えられる電荷Ｑｓ１は、

【００２６】

【数１】と求められる。積分キャパシタ４５３の電荷の変化分は
電荷保存則より−Ｑｓ１に等しいので、出力電圧の変化
分ΔＶｏｕｔは、

【００２７】

【数２】となる。（３）式では、例えばＣｐ＋Ｃｍ＝３１Ｃ１、
Ｃｐ−Ｃｍ＝２Ｃ１を解くとＣｐ＝１６．５Ｃ１、Ｃｍ
＝１４．５Ｃ１となるなど、２／３２，４／３２，…３
０／３２は実現できない。これは、特公平７−７９２４
３号公報に記載の通り図１９の構成では、５ビットのＤ
／Ａしか実現できないことを意味する（但し、特公平７
−７９２４３号公報の従来構成では、スイッチの接続に
より６ビットＤ／Ａが実現できる）。

【００２８】従って、今、欲しい６ビットＤ／Ａを実現
するためには、図１９の構成に対して、２進重み付けさ
れたキャパシタアレイ４５０に更に１ビット追加して、
３２Ｃ１を加える必要があり、図１９の入力部の総容量
は３２Ｃ１から６４Ｃ１となりこの部分のチップ面積が
倍増する。

【００２９】なお、図１９において、キャパシタアレイ
４５０は各々スイッチ群４５１によって「基準電圧＋Ｖ
ｒ、又は、−Ｖｒの何れかへ接続される」ものと考えた
が、図１８で説明したように、・Ｄ／Ａされるべきデジ
タルデータの最上位ビットが‘１’であり、以下のビッ
トが各々‘１’なら各々１６Ｃ１〜Ｃ１のキャパシタを
プラスの基準電圧（＋Ｖｒ）側に、以下のビットが各々
‘０’なら各々１６Ｃ１〜Ｃ１のキャパシタに接続され
るスイッチをどちらもオフさせる。・Ｄ／Ａされるべき
デジタルデータの最上位ビットが‘０’であり、以下の
ビットが各々‘１’なら各々１６Ｃ１〜Ｃ１のキャパシ
タをマイナスの基準電圧（−Ｖｒ）側に、以下のビット
が各々‘１’なら各々１６Ｃ１〜Ｃ１のキャパシタに接
続されるスイッチをどちらもオフさせる。という接続を
した場合を考えてみる。

【００３０】この場合、２相クロックの‘２’のタイミ
ングにおける図１９の等価回路は、図２０（ｂ）とな
り、更に図２０（ｂ）の等価回路は図２０（ｃ）とな
る。図２０（ｃ）より、入力側の等価キャパシタ４７５
（容量値＝Ｃｓ）にサンプリングされる電荷Ｑｓは、

【００３１】

【数３】となる。積分キャパシタ４５３の電荷の変化分は電荷保
存則より−Ｑｓに等しいので、出力電圧の変化分ΔＶｏ
ｕｔは、

【００３２】

【数４】となる。（４）式から分かるように、この構成では、例
えば、Ｖｒの３２分の１の電圧は実現できない（このよ
うなスイッチの接続では、Ｄ／Ａの機能を満足しないと
考えられる）。

【００３３】以上のように、ノイズ除去フィルタの入力
部でＤ／Ａを実現しようとすると、新たなバッファ回路
等必要なく低消費電力化が実現できるが、この場合、積
分キャパシタのチップの面積が大きくなりコストアップ
を招く。この問題を解決するべく上述の通り、特公平７
−７９２４３号公報が提案されているが、同公報の構成
では、Ｄ／Ａ実現のために積分器入力部のキャパシタ面
積が大きくなりコストアップを招く。

【００３４】

【発明が解決しようとする課題】上述の如く、オーバサ
ンプリングＤ／Ａ変換器の変調器については、演算ビッ
ト数が大きいため、回路規模、消費電力が大きくなると
いった問題が生じる。また、変調器の出力をＤ／Ａする
機能をノイズ除去フィルタで実現しようとした場合、Ｌ
ＳＩのチップ面積が増大するという問題が生じる。

【００３５】本発明の一の目的は、オーバサンプリング
Ｄ／Ａ変換器の小型化、低消費電力化を実現することで
あり、二の目的はオーバサンプリングＡ／Ｄ変換器の変
調器の構成等に用いられるスイッチトキャパシタ積分器
の小型化を実現することである。

【００３６】

【課題を解決するための手段】請求項１に記載の発明で
は、ある帯域のＬビットのデジタルデータを変換するた
めのオーバサンプリングＤ／Ａ変換器用の変調器におい
て、該変調器は予測フィルタを有し、Ｌビットの入力デ
ータと前記予測フィルタで予測される予測信号との差の
該帯域における最大値に基づいて、最適な入力のビット
数Ｍ（Ｍ＜Ｌ）を求め、このＬビットのうちのＭビット
のみを入力する構成としている。

【００３７】要するに、オーバサンプリングＤ／Ａ変換
器の変調器に関しては、Δ変調方式や混合型変調方式の
ように内部に予測フィルタを有する変調器を対象とした
場合、予測フィルタで予測される予測信号が入力信号と
大差ない信号であることに着目すると、Ｌビット入力の
うちＭ（Ｍ＜Ｌ）ビットのみを変調器に入力すればよ
い。それ故、変調器における内部の演算ビット数を低減
することが可能となり、ひいてはオーバサンプリングＤ
／Ａ変換器の小型化、低消費電力化を実現することがで
きる。

【００３８】請求項２に記載の発明では、ある帯域のＬ
ビットのデジタルデータを変換するためのオーバサンプ
リングＤ／Ａ変換器用の変調器において、該変調器はＮ
（Ｎ＜Ｌ）ビットの予測フィルタを有し、Ｌビットの入
力データと前記予測フィルタで予測される予測信号との
差の該帯域における最大値に基づいて、予測信号として
フィードバックする最適なフィードバック信号のビット
数Ｐ（Ｐ＜Ｎ）を求め、このＮビットの予測信号のうち
Ｐビットのみをフィードバックする構成としている。

【００３９】本構成においても請求項１と同様、変調器
における内部の演算ビット数を低減することが可能とな
る。その結果、本発明においてもオーバサンプリングＤ
／Ａ変換器の小型化、低消費電力化を実現することがで
きる。

【００４０】請求項３に記載の発明では、ある帯域のＬ
ビットのデジタルデータを変換するためのオーバサンプ
リングＤ／Ａ変換器用の変調器において、該変調器はＮ
（Ｎ＜Ｌ）ビットの予測フィルタを有し、Ｌビットの入
力データと前記予測フィルタで予測される予測信号との
差の該帯域における最大値に基づいて、最適な入力のビ
ット数Ｍ（Ｍ＜Ｌ）、及び予測信号としてフィードバッ
クする最適なフィードバック信号のビット数Ｐ（Ｐ＜
Ｎ）を求め、Ｌビット入力のうちのＭ（Ｍ＜Ｌ）ビット
のみを入力とすると共に、Ｎビットの予測信号のうちの
Ｐ（Ｐ＜Ｎ）ビットのみをフィードバックする構成とし
ている。

【００４１】本構成においても請求項１と同様、変調器
における内部の演算ビット数を低減することが可能とな
る。その結果、本発明においてもオーバサンプリングＤ
／Ａ変換器の小型化、低消費電力化を実現することがで
きる。

【００４２】上記請求項１〜３の何れか一項に記載の発
明をより具体的に示す請求項４に記載の発明では、前記
変調器は、ある帯域の１４ビットのデジタルデータを変
換するための混合型変調器であって、該混合型変調器は
１４ビットのデジタルデータのうち１１ビットのみを入
力とし、６ビットの積分器で予測フィルタを構成すると
共に、該６ビットの予測信号のうち３ビットのみをフィ
ードバックする。

【００４３】なお請求項４と請求項１〜３とを照合する
と、・「１４ビットのデジタルデータのうち１１ビットのみ
を入力する」ことは、「Ｌビットのデジタルデータのう
ちＭ（Ｍ＜Ｌ）ビットのみを入力」することに相当し、・「６ビットの予測信号のうち３ビットのみをフィード
バックする」ことは、「Ｎビットの予測信号のうちのＰ
（Ｐ＜Ｎ）ビットのみをフィードバックする」ことに相
当する。

【００４４】請求項４の発明における混合型変調器で
は、デジタルデータ入力及び予測信号が各々３ビット分
ずつ省略できるため、その省略分の構成が簡素化できる
ようになる。

【００４５】請求項５に記載の発明では、請求項４に記
載の発明において、前記混合型変調器は、入力信号とフ
ィードバック信号との加算を３ビットで行い、この３ビ
ットと１１ビット入力の下位８ビットとを合せた１１ビ
ットでノイズシェイプフィルタ用の積分器を構成する。

【００４６】本構成によれば、加算器のビット数が本来
の１４ビット入力に対して３ビットにまで低減できる
他、ノイズシェイプフィルタ用の積分器のビット数が１
４ビットから１１ビットに低減できる。この場合、加算
器では３ビット、積分器では１１ビットとして区別する
ので、各々の演算動作も好適に実施される。

【００４７】以下、請求項６〜８の発明は、補間フィル
タに関するものであり、請求項６に記載の発明では、請
求項１又は３に記載の発明において、補間フィルタは、
前記Ｌビットの入力データのうちＭビットのみを求め、
該Ｍビットデータを前記変調器に出力する。また、請求
項７に記載の発明では、請求項４又は５に記載の発明に
おいて、補間フィルタは、１４ビット入力のうち１１ビ
ットのみを求め、該１１ビットデータを前記混合型変調
器に出力する。

【００４８】請求項６，７の発明によれば、Ｌビット
（１４ビット）の入力データのうち、出力されるのはＭ
ビット（１１ビット）のみであるから、その差分だけ補
間フィルタの回路規模を小さくすることができる。これ
により、補間フィルタでの消費電力も削減できる。

【００４９】請求項８に記載の発明では、請求項７に記
載の発明において、補間フィルタは、サンプリングレー
トを２倍にするため、移動平均フィルタ２段の伝達関数
を実現するフィルタであり、１１ビットのみを求めるた
め、１２ビットのレジスタと１２ビットの加算回路とか
ら構成される。

【００５０】この場合、補間フィルタを構成するレジス
タ及び加算回路のビット数を１４ビットから１２ビット
へ２ビット分減らしても良好なる出力が得られ、同補間
フィルタの小型化が可能となる。

【００５１】請求項９に記載の発明では、入力部でＤ／
Ａ機能を兼用するスイッチトキャパシタ積分器におい
て、デジタルデータの最上位ビットにより選択されるプ
ラス側又はマイナス側の基準電圧を、クロックによって
周期的にサンプリングすると共に、クロックの他のタイ
ミングによって周期的にアナロググランド電位に接続さ
れるサンプリングキャパシタと、２進重み付けされた容
量値を持つ複数のキャパシタと、各々デジタルデータに
応じてアナロググランド電位又は積分キャパシタの何れ
か一方に接続されるスイッチ群とを備え、前記複数のキ
ャパシタの一端を前記サンプリングキャパシタに共通接
続し、他端を前記スイッチ群に接続している。

【００５２】上記構成によれば、サンプリングキャパシ
タには、デジタルデータの最上位ビットにより選択され
るプラス側又はマイナス側の基準電圧がクロックによっ
て周期的にサンプリングされ、クロックの他のタイミン
グで当該サンプリングキャパシタがアナロググランド電
位に接続される。また、各々デジタルデータに応じてス
イッチ群が選択的に開閉されると、２進重み付けされた
複数のキャパシタに当該デジタルデータに対応する電荷
が蓄えられ、その電荷が積分キャパシタに転送される。
これにより、スイッチトキャパシタ積分器の入力部にお
いてＤ／Ａ機能が実現される。

【００５３】２進重み付けされた複数のキャパシタから
積分キャパシタへ転送される電荷は、スイッチ群が選択
的に閉鎖（オン）される時にこれら複数のキャパシタに
蓄えられる電荷のみであり、この転送される電荷により
所望の積分器出力が得られる。この場合、当該積分器の
入力部における複数のキャパシタや積分キャパシタの容
量値を増加させることなくＤ／Ａの機能を実現し、回路
面積増加を最小限とする。その結果、スイッチトキャパ
シタ積分器の小型化を実現することができる。

【００５４】請求項１０に記載の発明では、入力部でＤ
／Ａ機能を兼用するスイッチトキャパシタ積分器におい
て、デジタルデータの最上位ビットにより選択されるプ
ラス側又はマイナス側の基準電圧を、クロックによって
周期的にサンプリングするための第１のスイッチング手
段と、一端を第１のスイッチング手段に接続すると共
に、他端をクロックによって周期的に開閉する第２のス
イッチング手段を介してアナロググランド電位に接続し
たサンプリングキャパシタと、２進重み付けされた容量
値を持つ複数のキャパシタと、各々デジタルデータに応
じて、アナロググランド電位か又は積分キャパシタへ電
荷を転送するための第３のスイッチング手段かの何れか
一方に接続されるスイッチ群とを備え、前記複数のキャ
パシタの一端を前記サンプリングキャパシタと前記第２
のスイッチング手段との接点に共通接続し、他端を前記
スイッチ群に接続している。

【００５５】サンプリングキャパシタには、第１のスイ
ッチング手段の閉動作に伴い、デジタルデータの最上位
ビットにより選択されるプラス側又はマイナス側の基準
電圧がサンプリングされ、第２のスイッチング手段が開
放されると該サンプリングキャパシタがアナロググラン
ド電位に接続される。また、各々デジタルデータに応じ
てスイッチ群が選択的に開閉されると、２進重み付けさ
れた複数のキャパシタに当該デジタルデータに対応する
電荷が蓄えられ、その電荷が第３のスイッチング手段を
介して積分キャパシタに転送される。これにより、スイ
ッチトキャパシタ積分器の入力部においてＤ／Ａ機能が
実現される。

【００５６】２進重み付けされた複数のキャパシタから
積分キャパシタへ転送される電荷は、スイッチ群が選択
的に閉鎖（オン）される時にこれら複数のキャパシタに
蓄えられる電荷のみであり、この転送される電荷により
所望の積分器出力が得られる。この場合、当該積分器の
入力部における複数のキャパシタや積分キャパシタの容
量値を増加させることなくＤ／Ａの機能を実現し、回路
面積増加を最小限とする。その結果、スイッチトキャパ
シタ積分器の小型化を実現することができる。

【００５７】請求項１１に記載の発明は、オーバサンプ
リングＤ／Ａ変換器に関するものであり、請求項９又は
１０に記載のスイッチトキャパシタ積分器を用い、量子
化ノイズを除去するためのノイズ除去フィルタを構成す
る。本構成によれば、変調器の出力をＤ／Ａするための
機能をノイズ除去フィルタで実現する場合において、同
ノイズ除去フィルタの小型化を図り、ひいてはオーバサ
ンプリングＤ／Ａ変換器としての小型化を図ることがで
きる。

【００５８】請求項１２に記載の発明は、アナログ信号
をデジタル信号に変換するためのオーバサンプリングＡ
／Ｄ変換器に関するものであり、請求項９又は１０に記
載のスイッチトキャパシタ積分器を用いて変調器を構成
する。本構成によれば、スイッチトキャパシタ積分器を
用いた変調器の小型化を図り、ひいてはオーバサンプリ
ングＡ／Ｄ変換器の小型化、低消費電力化を実現するこ
とができる。

【００５９】

【発明の実施の形態】以下、この発明を具体化したオー
バサンプリングＤ／Ａ変換器の一実施の形態を図面に従
って説明する。

【００６０】本実施の形態におけるオーバサンプリング
Ｄ／Ａ変換器は、大きくは既述した図１１の従来技術と
同様に、補間フィルタ１０、変調器２０、Ｄ／Ａ回路３
０及びノイズ除去フィルタ４０を有する。以下には、
（１）オーバサンプリングＤ／Ａ変換器の変調器、
（２）補間フィルタ、（３）Ｄ／Ａ回路及びノイズ除去
フィルタについて、各々の具体例を示して詳細に説明す
る。

【００６１】（１）変調器の具体例図１は、オーバサンプリングＤ／Ａ変換器用の変調器を
示し、これは図１３の従来回路と同様に、周波数４ｋＨ
ｚまでの信号を１４ビットに変換したデジタルデータを
Ｄ／Ａ変換する場合の混合型変調器のブロック図であ
る。図１の混合型変調器は、図１３と同じ基本構成を有
し、加算器２０１、予測フィルタ２０２、ノイズシェイ
プフィルタ２０３、量子化器２０４及び遅延器２０５に
て構成される。但し図１の構成では、図１３の従来回路
と比較して、加算器２０１のビット数が１４ビットから
３ビットに、ノイズシェイプフィルタ２０３のビット数
が１４ビットから１１ビットに低減されている点が大き
く異なる。

【００６２】では、ビット数をこのように減らして良い
理由を説明する。まず、図１３の従来構成における加算
器２１１の動作についてもう少し詳しく説明する。図１
３において加算器２１１は、１４ビットの入力信号から
６ビットのフィードバック信号を引き、更に、１ビット
のフィードバック信号を引いている。

【００６３】入力などのデジタルデータは２の補数表現
されているものとすると、入力の最大データは‘011111
11111111’であり、６ビットのフィードバック信号の最
大データは‘011111’である。６ビットのフィードバッ
ク信号は、入力信号を予測するデータであり、この６ビ
ットのデジタルデータが、高速高分解能な入力データを
高速低分解能なデジタルデータに変換した出力となるの
で、１４ビットのデジタルデータと６ビットのデジタル
データはアナログに変換して考えた場合、振幅が同等で
なければならない。

【００６４】即ち、６ビットのフィードバック信号の最
大データ‘011111’は、入力と同じ１４ビットで考えた
場合、少なくとも上位６ビットは‘011111’でなければ
ならず、‘011111xxxxxxxx’というデータでなければな
らない。

【００６５】下位８ビットの‘xxxxxxxx’は全て‘１’
又は‘０’としたり、何らかの法則で‘１’又は‘０’
のどちらかに決めることが考えられるが、今、目的とし
ている演算ビット数の低減という観点から全て‘０’と
考えると、この加算器２１１では下位８ビットを計算す
る必要がなく、下位８ビット分の加算器が削減できる。

【００６６】更に、引き算される１ビットのフィードバ
ック信号は、この１ビットを積分して６ビットのフィー
ドバック信号が生成されているので、この１ビットのフ
ィードバック信号は、６ビットのフィードバック信号の
ＬＳＢに相当する。即ち、先ほどと同様に入力の１４ビ
ットに合わせて表現すれば、１ビットのフィードバック
信号が‘１’なら‘000001xxxxxxxx’に相当することに
なる。

【００６７】従って、６ビットのフィードバック信号、
及び１ビットのフィードバック信号のどちらも入力と同
じ１４ビットに換算して考えた場合、下位８ビットの加
算は省略することができ、図１のように入力の下位８ビ
ットは、加算器２０１を通す必要がなく、この分の加算
器が小型化できる。

【００６８】次に、同じ場所の加算器２０１で、入力信
号及びフィードバック信号の上位３ビットを計算する必
要のない理由を図２を用いて説明する。図２は、混合型
変調器を解析するのに良く用いられるブロック図であ
り、量子化器２０４は量子化ノイズＱが加算されるモデ
ルとして表されている。

【００６９】混合型変調器の入力をＸ、出力をＹとする
と図２より、

【００７０】

【数５】を得る。従って、入力Ｘから予測信号Ｙを引いた結果
は、

【００７１】

【数６】となる。双１次ｚ変換

【００７２】

【数７】を用い（Ｔ：サンプリング周期）、（５）式をｓの関数
で表すと、

【００７３】

【数８】となる。Ｓ＝ｊω（ωは信号の角周波数）を代入し、
（６）式の大きさを求めると（（６）式はｓ平面のベク
トルであり、このベクトルの長さを求めると）、

【００７４】

【数９】と求められる。（７）式のルート内は分母分子ともωに
関して単調増加である。しかし、ωの次数は分母分子と
も等しく４次であり、４次の係数は分子の方が大きいの
で、（７）式全体でもωに対して単調増加と考えられ
る。従って、帯域４ｋＨｚまでの（７）式の最大値を求
める。このとき、入力Ｘを１で規格化すると、Ｑは６ビ
ットのＬＳＢの半分であるから約Ｑ＝０．００８、Ｔ＝
１／１．０２４ＭＨｚであり、ω＝２π（４ｋＨｚ）を
代入すると、（７）式の最大値は約０．０２４と求めら
れる。

【００７５】（５）〜（７）式は、入力信号と同じ１４
ビットで考えていれば、上位６ビットの演算結果であ
る。１／２^6＜０．０２４＜１／２^5であるから、
（７）式はこの上位６ビットのうち、下位２ビット分も
変化しないことが分かる。これは、概念的には入力信号
を予測する予測信号が正しく予測されていて、入力信号
と予測信号との差が小さく、数学的にはこの差が６ビッ
トの下位２ビット以下に収まっていることを示す。

【００７６】加算器２０１では、入力Ｘから予測信号Ｙ
を引き、更に１ビットのフィードバック信号を引き算す
る。１ビットのフィードバック信号を引くことは、
（７）式の最大値約０．０２４に量子化ノイズＱが加減
算される可能性があることを示す。これを考慮しても加
算器の出力の最大値は約０．０３２であり、６ビットの
下位２ビット分（１／２^6＋１／２^5）以下に収まって
いるので、加算器２０１の出力の振れ幅は２ビット以下
であることが分かる。

【００７７】今、考えているのは振れ幅であるから加算
器２０１の出力としては、２の補数で表した場合、‘01
1’、‘010’、‘001’、‘000’、‘111’、‘110’、
‘101’と変化する必要がある。従って、この加算器２
０１は３ビットあれば十分であることが分かる。

【００７８】加算器２０１は３ビットで十分であるが、
加算動作では無視した入力の下位８ビットは、積分され
る間に無視できなくなるため、ノイズシェイプフィルタ
２０３用の積分器は加算器２０１の出力である上位３ビ
ットと合せて１１ビットで計算する必要がある。積分動
作で、下位８ビットが無視できなくなるのは、例えば、
‘00000000000001’なる直流のデジタルデータが積分器
（ノイズシェイプフィルタ２０３）に入力された場合を
考えれば明らかである。

【００７９】以上のように、図１の丸数字で表したよう
なビット数で混合型変調器が構成でき、従来構成（図１
３）に対して、加算器２０１のビット数が１４ビットか
ら３ビットに、積分器（ノイズシェイプフィルタ２０
３）のビット数が１４ビットから１１ビットに低減でき
る。

【００８０】なお、図１の構成では、積分器（ノイズシ
ェイプフィルタ２０３）の出力の最上位ビットを量子化
器２０４の出力としている。これは、２の補数で考えた
場合、積分器の出力が‘00000000000’を中心に振れ、
最上位ビットが‘０’なら‘00000000000’より大き
く、最上位ビットが‘１’なら‘00000000000’より小
さいことを示し、量子化器２０４は積分器の出力が‘00
000000000’より大きいか小さいかを判定する働きをす
るので、積分器の最上位ビットで量子化器２０４が実現
できるためである。

【００８１】最後に、以上述べたことを確認するために
行ったシミュレーション結果を図３に示す。図３は、信
号周波数４ｋＨｚの正弦波を１．０２４ＭＨｚでサンプ
リングして１４ビットにＡ／Ｄ変換し、更に、該変換し
たデジタルデータを、図１の変調器に入力し、変調器の
出力である１．０２４ＭＨｚ、６ビットのデジタルデー
タを動作確認のためにＤ／Ａ変換した結果を見たシミュ
レーション結果を示し、横軸は時間、縦軸は振幅であ
る。図中、点線は１４ビット入力データのＤ／Ａ値を示
し、実線は６ビット出力データのＤ／Ａ値を示す。

【００８２】図３（ａ）は、従来構成と同様、加算器、
積分器ともに１４ビットで計算した結果、図３（ｂ）
は、図１の通り加算器３ビット、積分器１１ビットで計
算した結果、図３（ｃ）は、図１から更に１ビット減ら
し加算器２ビット、積分器１０ビットで計算した結果で
ある。

【００８３】図３（ａ）では、変調器の出力が入力信号
に追従して正しく予測が行われ、入力信号より少ないビ
ット数で入力信号を表現したデータとして予測信号が出
力されていることが確認できる。また、図３（ｂ）で
も、図３（ａ）同様正しく動作することが確認され、理
論通り加算器を３ビット、積分器を１１ビットに減らし
ても良いことが確認できる。図３（ｃ）は正しく動作し
ていない。これら図３（ａ）〜（ｃ）のシミュレーショ
ン結果によれば、図１の構成はビット数の最適化が成さ
れた構成であることが確認される。

【００８４】なお、以上は、周波数４ｋＨｚまでの信号
が１４ビットに変換されたデジタルデータを混合型変調
によってＤ／Ａ変換する場合を例に説明したが、これに
限る話ではない。混合型変調器以外でも予測フィルタを
有する変調器、例えばΔ変調器などに関しては、上で導
いたように、入力と予測信号との差の振れ幅の最大値を
求め、省略可能なビット数を求めることによって、計算
のビット数が低減でき、回路の小型化、低消費電力化が
可能となる。

【００８５】また、図１は、入力データが‘0000000000
0000’近傍のデジタルデータから始まり、予測信号もこ
れに追従していくものと考えた。従って、‘0000000000
0000’近傍のデジタルデータが最初に入力されない場
合、予測信号は‘00000000000000’が入力されたものと
見なして予測するので、正い予測されない場合があると
考えられる。しかし、この場合、最初のみ１４ビットデ
ータ全てを変調器に入力し、入力したデジタルデータの
上位６ビットが最初の予測信号となるよう初期設定を行
えば、問題なく動作する。

【００８６】（２）補間フィルタの具体例従来技術では特に述べていないが、従来技術によれば変
調器で例えば１４ビットが必要なため、補間フィルタも
当然１４ビット全てを求めるよう計算する。しかし、本
実施の形態によれば上述の通り、変調器に入力されるの
は１１ビットで十分である。従って、補間フィルタも下
位１１ビットだけが正しく出力されるように計算しても
十分であるし、この方が、補間フィルタの回路規模が小
さくなり、消費電力も削減できる。

【００８７】簡単な例として、１４ビット入出力でサン
プリングレートを２倍に上げるための補間フィルタにつ
いて更に詳しく説明する。補関数ｎの補間を実現する方
法として、データの存在しない時刻のデータを‘０’と
し、移動平均フィルタと呼ばれ、

【００８８】

【数１０】なる伝達関数のフィルタ２段を通して実現する方法が先
に示した文献「オーバサンプリングＡ−Ｄ変換技術」に
述べられている。

【００８９】そこで、移動平均フィルタ２段で、ｎ＝２
の補間を実現することを考える。即ち、データとデータ
との間に０なるデータを挿入し、

【００９０】

【数１１】なるフィルタを通すことを考える。なお、（８）式では
０を挿入することによって全体的にゲインが低下するの
で、これを防止するために補間数に等しい値２を掛けて
いる。

【００９１】（８）式において、データが無く０を挿入
したタイミングを考えると１サンプル前のデータは存在
するが、２サンプル前のデータも補間したデータ‘０’
であるから、（８）式は、

【００９２】

【数１２】となる。また、現時点でデータがある場合は、（８）式
は、

【００９３】

【数１３】となる。下位１１ビットのみが欲しい場合、（９）式は
下位１１ビットのみで十分であるが、（１０）式では、
表１に示すような場合が考えられ、下位１２ビットのみ
を計算すれば十分である。

【００９４】

【表１】従って、（８）式は図４に示したブロック構成で実現で
き、ビット数は図４中に丸数字で示したように遅延器
（レジスタ）１０１、加算器１０２ともに１２ビットで
構成できる。図４の補間フィルタでは、１２ビット入力
のうち上位又は下位の１１ビット分の演算データが得ら
れ、これにより、所望とする１１ビットデータが正しく
出力される。

【００９５】従来技術では、１４ビット全てを求める必
要があるため、遅延器、加算器ともに１４ビット必要で
あったのに対し、本実施の形態の装置では、遅延器、加
算器ともに２ビット分小型化できる。

【００９６】図５は、図４の動作を確認するために行っ
たシミュレーション結果である。図５（ａ）は、遅延
器、加算器を１４ビットとして、１４ビット全てを求め
た結果、図５（ｂ）は図４のように遅延器、加算器を１
２ビットとして下位１１ビットのみを求めた結果、図５
（ｃ）は図４より遅延器、加算器を１ビット減らし１１
ビットで求めた結果である。

【００９７】図５（ｂ）では、１１ビットデータのＤ／
Ａ値が図５（ａ）に一致して正しく動作していることが
確認できるのに対し、図５（ｃ）は正しく動作していな
い。図５のシミュレーション結果によれば、下位１１ビ
ットのみが欲しい場合、図４の構成で必要十分であるこ
とが確認できる。

【００９８】以上、１４ビット入力で、２倍のデータレ
ートに変換し、下位１１ビットのみが欲しい場合を例に
説明したが、これに限る話ではない。補関数ｎを３以上
とした場合にもやはり、補間フィルタの回路規模を小さ
くすることができる。

【００９９】（３）Ｄ／Ａ回路とノイズ除去フィルタの
具体例図６には、６ビットのＤ／Ａ機能を兼用したスイッチト
キャパシタ積分器の構成を示す。同積分器は入力部にＤ
／Ａ回路を内蔵しており、従来構成と同様、２相クロッ
ク１，２で開閉するアナログスイッチ３０１〜３０５、
Ｄ／Ａされるべきデジタルデータによって開閉するアナ
ログスイッチ３０６，３０７、サンプリングキャパシタ
３０８、２進重み付けされた複数のキャパシタからなる
キャパシタアレイ３０９、演算増幅器３１０、及び積分
キャパシタ３１１を備える。ここで、サンプリングキャ
パシタ３０８の容量値はＣ１、積分キャパシタ３１１の
容量値はＣ０である。

【０１００】なお本実施の形態では、アナログスイッチ
３０１，３０３，３０４が各々、本発明の「第１のスイ
ッチング手段」、「第２のスイッチング手段」、「第３
のスイッチング手段」に相当し、アナログスイッチ３０
７が「スイッチ群」に相当する。キャパシタアレイ３０
９が「複数のキャパシタ」に相当する。

【０１０１】では、図６の動作について説明する。ま
ず、Ｄ／Ａされるべきデジタルデータを上位ビットか
ら、Ｄ５，Ｄ４，Ｄ３，Ｄ２，Ｄ１，Ｄ０とし、各々Ｄ
ｉ（ｉ：５〜０）のビットが‘１’なら図６中のＤｉａ
をオンし、Ｄｉｂをオフする。また、各々Ｄｉ（ｉ：５
〜０）のビットが‘０’なら図６中のＤｉａをオフし、
Ｄｉｂをオンするものとする。このとき、２相クロック
によって周期的にプラス又はマイナスの基準電圧Ｖｄ
ｄ，０が選択的にサンプリングされる。なお、アナログ
グランドはＶｄｄ／２である。

【０１０２】２相クロック‘１’のタイミングの等価回
路は図７（ａ）となる。但し、ＣｐはＤｉ＝‘１’なる
アナログスイッチ３０７に接続されたキャパシタ３２１
の容量値の総和で、ＣｍはＤｉ＝‘０’なるアナログス
イッチ３０７に接続されたキャパシタ３２２の容量値の
総和であり、よって、Ｃｐ＋Ｃｍ＝３１Ｃ１が成り立
つ。図７（ａ）より、Ｃ１，Ｃｐ，Ｃｍの合成容量は、 C1(Cp+Cm)/{C1+(Cp+CM)}=31C1/32 となる。従って、この時サンプリングされる電荷Ｑｓ
は、 Qs=(31/32)C1(±Vdd/2) …（１１）となる。

【０１０３】また、２相クロック‘２’のタイミングの
等価回路は図７（ｂ）であり、図７（ｂ）より積分キャ
パシタ３１１に転送されるのは、キャパシタ３２１（Ｃ
ｐ）に蓄えられた電荷のみであることが分かり、２相ク
ロック‘１’のタイミングでキャパシタ３２１（Ｃｐ）
に蓄えられている電荷を求めると、（１１）式より QsCp/(Cp+Cm)=(31/32)C1(±Vdd/2)Cp/(31C1)=(Cp/32)
(±Vdd/2) と求められる。よって、積分器の出力の変化分ΔＶｏｕ
ｔを求めると、 ΔVout={Cp/(32C0)}(±Vdd/2) となる。図６よりＣｐの値は、デジタルデータにより１
Ｃ１〜３１Ｃ１の範囲で変化可能であることが分かり、
よって図６の構成で、（±Ｖｄｄ／２）を５ビット即
ち、０〜Ｖｄｄ間で考えれば６ビットのＤ／Ａを兼ねた
積分器が実現できることが分かる。この場合の入力部の
総容量は３２Ｃ１であり、特公平７−７９２４３号公報
の構成で６ビットＤ／Ａを兼用しようとした場合の６４
Ｃ１と比べて、容量値、即ちチップ面積が半分で済む。
また、積分キャパシタ３１１は、従来図１８のように３
２倍する必要が無く、その容量値はＣ０のままで良い。

【０１０４】なお、図６のＤ／Ａ兼積分器を図１５
（ｂ）のノイズ除去フィルタの入力部に適用した場合、
Ｄ／Ａ兼ノイズ除去フィルタの全体構成は図８のように
なる。図８の構成では、図６の構成に加え、アナログス
イッチ４０５〜４１２、サンプリングキャパシタ４２２
〜４２４、演算増幅器４４０、及び積分キャパシタ４４
１によりノイズ除去フィルタが構成される（但し、各部
材番号は図１５（ｂ）に同じ）。

【０１０５】以上詳述した本実施の形態によれば、以下
に示す効果が得られる。（イ）オーバサンプリングＡ／Ｄ変換器用の変調器は、
１４ビット（Ｌビット）のデジタルデータのうち１１ビ
ット（Ｍビット）のみを入力とし、且つ、６ビット（Ｎ
ビット）の予測フィルタ２０２による予測信号のうち３
ビット（Ｐビット）のみをフィードバックするので、当
該変調器における内部の演算ビット数を低減することが
可能となり、ひいてはオーバサンプリングＤ／Ａ変換器
の小型化、低消費電力化を実現することができる。

【０１０６】（ロ）変調器は、入力信号とフィードバッ
ク信号との加算を３ビットで行い、この３ビットと１１
ビット入力の下位８ビットとを合せた１１ビットでノイ
ズシェイプフィルタ２０３用の積分器を構成するので、
加算器２０１のビット数が本来の１４ビット入力に対し
て３ビットにまで低減できる他、ノイズシェイプフィル
タ２０３用の積分器のビット数が１４ビットから１１ビ
ットに低減できる。この場合、加算器２０１では３ビッ
ト、ノイズシェイプフィルタ２０３では１１ビットとし
て区別するので、各々の演算動作も好適に実施される。

【０１０７】（ハ）補間フィルタは、１４ビット（Ｌビ
ット）の入力データのうち１１ビット（Ｍビット）のみ
を求め、該１１ビットデータを変調器に出力するので、
その差分だけ補間フィルタの回路規模を小さくすること
ができる。これにより、補間フィルタでの消費電力も削
減できる。

【０１０８】（ニ）入力部でＤ／Ａ機能を兼用するスイ
ッチトキャパシタ積分器において、キャパシタアレイ３
０９や積分キャパシタ３１１の容量値を増加させること
なくＤ／Ａの機能を実現し、回路面積増加を最小限とし
た。その結果、スイッチトキャパシタ積分器の小型化を
実現することができる。

【０１０９】（ホ）上述した構成のスイッチトキャパシ
タ積分器を用いてノイズ除去フィルタを構成することに
より、同ノイズ除去フィルタの小型化を図り、ひいては
オーバサンプリングＤ／Ａ変換器としての小型化を図る
ことができる。また、上記（イ）〜（ホ）の通り、各回
路の小型化を実現することにより、コスト低減を図るこ
とができる。

【０１１０】なお本発明は、上記以外に次の形態にて具
体化できる。上記実施の形態において、図６には、演算
増幅器３１０を用いた正相積分器の具体例を示したが、
この構成を変更する。例えば図９に示されるように、演
算増幅器３１０を用いた逆相積分器を具体化する。図９
の積分器では図６と比較して、アナログスイッチ３３
１，３３２の構成が変わり、スイッチ３３１は２相クロ
ック’１’のタイミングでオンとなり、スイッチ３３２
は２相クロック’２’のタイミングでオンとなる。ま
た、本発明のスイッチトキャパシタ積分器は、その他の
積分器や、積分キャパシタの電荷を周期的にリセットす
るゲイン変換器、ゲイン変換器の入力を複数個持たせた
加算器などにも応用できる。

【０１１１】上記実施の形態では、入力部でＤ／Ａ機能
を兼用したスイッチトキャパシタ積分器をＤ／Ａ変換器
のノイズ除去フィルタに適用したが（図８参照）、これ
をオーバサンプリングＡ／Ｄ変換器の変調器などに適用
する。実際には、図１０に示されるＡ／Ｄ変換器におい
て、演算増幅器３１０の出力を量子化回路５０１の非反
転入力端子に入力し、同量子化回路５０１の出力をデジ
タル制御ロジック５０２に取り込む。そして、デジタル
制御ロジック５０２が１４ビットのデジタルデータを出
力する。本構成によれば、スイッチトキャパシタ積分器
を用いた変調器の小型化を図り、ひいてはオーバサンプ
リングＡ／Ｄ変換器の小型化、低消費電力化を実現する
ことができる。

【０１１２】上記実施の形態における変調器では、（ａ）１４ビット（Ｌビット）のデジタルデータのうち
１１ビット（Ｍビット）のみを入力とする。（ｂ）６ビット（Ｎビット）の予測フィルタによる予測
信号のうち３ビット（Ｐビット）のみをフィードバック
する。といった、２つの特徴的な構成を適用したが、この構成
を変更する。例えば上記（ａ），（ｂ）のうち、何れか
一方のみを適用する。かかる構成においても、従来構成
の変調器と比較した場合において、当該変調器における
内部の演算ビット数を低減することが可能となり、ひい
てはオーバサンプリングＤ／Ａ変換器の小型化、低消費
電力化を実現することができる。

【０１１３】上記実施の形態のＤ／Ａ変換器では、入力
部でＤ／Ａ機能を兼用するスイッチトキャパシタ積分器
を用い、ノイズ除去フィルタを実現したが、Ｄ／Ａ回路
とノイズ除去フィルタとを別個に設ける構成としてもよ
い。この構成においても、補間フィルタや変調器におけ
るビット数の低減によりＤ／Ａ変換器の小型化、低消費
電力化の効果が得られる。

【図面の簡単な説明】

【図１】オーバサンプリングＤ／Ａ変換器用の変調器の
構成を示すブロック図。

【図２】混合型変調器を解析するために使うブロック
図。

【図３】Ｄ／Ａ変換のシミュレーション結果を示す図。

【図４】補間フィルタの構成を示すブロック図。

【図５】補間フィルタの動作を確認するためのシミュレ
ーション結果を示す図。

【図６】Ｄ／Ａ兼用の積分器を示す回路図。

【図７】Ｄ／Ａ兼用の積分器を示す等価回路図。

【図８】Ｄ／Ａ兼用の積分器を適用したノイズ除去フィ
ルタを示す回路図。

【図９】Ｄ／Ａ兼用の積分器の別の形態を示す回路図。

【図１０】Ｄ／Ａ兼用の積分器を適用したオーバサンプ
リングＡ／Ｄ変換器を示す回路図。

【図１１】オーバサンプリングＤ／Ａ変換器の一般的な
構成を示すブロック図。

【図１２】Δ変調方式、ΔΣ変調方式、混合型変調方式
の変調器を示すブロック図。

【図１３】従来技術における変調器の構成を示すブロッ
ク図。

【図１４】従来技術における変調器の構成を示すブロッ
ク図。

【図１５】ノイズ除去フィルタの構成を示す回路図。

【図１６】２相クロックの動作を示すタイムチャート。

【図１７】従来技術におけるノイズ除去フィルタの積分
器の構成を示す回路図。

【図１８】従来技術においてＤ／Ａ兼用の積分器を示す
回路図。

【図１９】従来技術においてＤ／Ａ兼用の積分器を示す
回路図。

【図２０】図１９に示す積分器の等価回路図。

【符号の説明】

１０…補間フィルタ、２０…変調器、３０…Ｄ／Ａ回
路、４０…ノイズ除去フィルタ、１０１…遅延器、１０
２…加算器、２０１…加算器、２０２…予測フィルタ、
２０３…ノイズシェイプフィルタ、３０１〜３０７…ア
ナログスイッチ、３０８…サンプリングキャパシタ、３
０９…キャパシタアレイ、３１１…積分キャパシタ。

Claims

【特許請求の範囲】

【請求項１】ある帯域のＬビットのデジタルデータを変
換するためのオーバサンプリングＤ／Ａ変換器用の変調
器において、該変調器は予測フィルタを有し、Ｌビット
の入力データと前記予測フィルタで予測される予測信号
との差の該帯域における最大値に基づいて、最適な入力
のビット数Ｍ（Ｍ＜Ｌ）を求め、このＬビットのうちの
Ｍビットのみを入力する構成としたことを特徴とするオ
ーバサンプリングＤ／Ａ変換器。
【請求項２】ある帯域のＬビットのデジタルデータを変
換するためのオーバサンプリングＤ／Ａ変換器用の変調
器において、該変調器はＮ（Ｎ＜Ｌ）ビットの予測フィ
ルタを有し、Ｌビットの入力データと前記予測フィルタ
で予測される予測信号との差の該帯域における最大値に
基づいて、予測信号としてフィードバックする最適なフ
ィードバック信号のビット数Ｐ（Ｐ＜Ｎ）を求め、この
Ｎビットの予測信号のうちＰビットのみをフィードバッ
クする構成としたことを特徴とするオーバサンプリング
Ｄ／Ａ変換器。
【請求項３】ある帯域のＬビットのデジタルデータを変
換するためのオーバサンプリングＤ／Ａ変換器用の変調
器において、該変調器はＮ（Ｎ＜Ｌ）ビットの予測フィ
ルタを有し、Ｌビットの入力データと前記予測フィルタ
で予測される予測信号との差の該帯域における最大値に
基づいて、最適な入力のビット数Ｍ（Ｍ＜Ｌ）、及び予
測信号としてフィードバックする最適なフィードバック
信号のビット数Ｐ（Ｐ＜Ｎ）を求め、Ｌビット入力のう
ちのＭ（Ｍ＜Ｌ）ビットのみを入力とすると共に、Ｎビ
ットの予測信号のうちのＰ（Ｐ＜Ｎ）ビットのみをフィ
ードバックする構成としたことを特徴とするオーバサン
プリングＤ／Ａ変換器。
【請求項４】請求項１〜３の何れか一項に記載のオーバ
サンプリングＤ／Ａ変換器において、前記変調器は、ある帯域の１４ビットのデジタルデータ
を変換するための混合型変調器であって、該混合型変調
器は１４ビットのデジタルデータのうち１１ビットのみ
を入力とし、６ビットの積分器で予測フィルタを構成す
ると共に、該６ビットの予測信号のうち３ビットのみを
フィードバックすることを特徴とするオーバサンプリン
グＤ／Ａ変換器。
【請求項５】請求項４に記載のオーバサンプリングＤ／
Ａ変換器において、前記混合型変調器は、入力信号とフィードバック信号と
の加算を３ビットで行い、この３ビットと１１ビット入
力の下位８ビットとを合せた１１ビットでノイズシェイ
プフィルタ用の積分器を構成することを特徴とするオー
バサンプリングＤ／Ａ変換器。
【請求項６】入力データを補間し、該データのサンプリ
ングレートを高めるための補間フィルタを備え、該補間フィルタは、前記Ｌビットの入力データのうちＭ
ビットのみを求め、該Ｍビットデータを前記変調器に出
力することを特徴とする請求項１又は３に記載のオーバ
サンプリングＤ／Ａ変換器。
【請求項７】入力データを補間し、該データのサンプリ
ングレートを高めるための補間フィルタを備え、該補間フィルタは、１４ビット入力のうち１１ビットの
みを求め、該１１ビットデータを前記混合型変調器に出
力することを特徴とする請求項４又は５に記載のオーバ
サンプリングＤ／Ａ変換器。
【請求項８】請求項７に記載のオーバサンプリングＤ／
Ａ変換器において、前記補間フィルタは、サンプリングレートを２倍にする
ため、移動平均フィルタ２段の伝達関数を実現するフィ
ルタであり、１１ビットのみを求めるため、１２ビット
のレジスタと１２ビットの加算回路とから構成されるこ
とを特徴とするオーバサンプリングＤ／Ａ変換器。
【請求項９】入力部でＤ／Ａ機能を兼用するスイッチト
キャパシタ積分器において、デジタルデータの最上位ビットにより選択されるプラス
側又はマイナス側の基準電圧を、クロックによって周期
的にサンプリングすると共に、クロックの他のタイミン
グによって周期的にアナロググランド電位に接続される
サンプリングキャパシタと、２進重み付けされた容量値を持つ複数のキャパシタと、各々デジタルデータに応じてアナロググランド電位又は
積分キャパシタの何れか一方に接続されるスイッチ群と
を備え、前記複数のキャパシタの一端を前記サンプリングキャパ
シタに共通接続し、他端を前記スイッチ群に接続したこ
とを特徴とするスイッチトキャパシタ積分器。
【請求項１０】入力部でＤ／Ａ機能を兼用するスイッチ
トキャパシタ積分器において、デジタルデータの最上位ビットにより選択されるプラス
側又はマイナス側の基準電圧を、クロックによって周期
的にサンプリングするための第１のスイッチング手段
と、一端を第１のスイッチング手段に接続すると共に、他端
をクロックによって周期的に開閉する第２のスイッチン
グ手段を介してアナロググランド電位に接続したサンプ
リングキャパシタと、２進重み付けされた容量値を持つ複数のキャパシタと、各々デジタルデータに応じて、アナロググランド電位か
又は積分キャパシタへ電荷を転送するための第３のスイ
ッチング手段かの何れか一方に接続されるスイッチ群と
を備え、前記複数のキャパシタの一端を前記サンプリングキャパ
シタと前記第２のスイッチング手段との接点に共通接続
し、他端を前記スイッチ群に接続したことを特徴とする
スイッチトキャパシタ積分器。
【請求項１１】請求項９又は１０に記載のスイッチトキ
ャパシタ積分器を用い、量子化ノイズを除去するための
ノイズ除去フィルタを構成するオーバサンプリングＤ／
Ａ変換器。
【請求項１２】請求項９又は１０に記載のスイッチトキ
ャパシタ積分器を用いて変調器を構成するオーバサンプ
リングＡ／Ｄ変換器。