JPH10511233A - 演算増幅器のオフセット電圧に低感度のスイッチド・コンデンサ、１ビット・ディジタル／アナログ・コンバータ - Google Patents

Abstract

(57)【要約】 スイッチド・コンデンサＤＡＣシステムが、入力リード線（６２、６４）と、出力リード線（６６、６８）と、入力リード線と出力リード線との間に接続された積分コンデンサ（Ｃ３、Ｃ４）とを有する演算増幅器（６０）を含む積分回路を有する。サンプリング・スイッチ（７８）は、第１および第２の非オーバーラップ時間間隔の少なくとも１つにおいて入力電圧（Ｖ_ref）により充電される入力コンデンサ（Ｃ１、Ｃ２）を接続するように動作可能であり、第１の時間間隔が第１および第２の非オーバーラップ・サブ間隔へ細分割され、第２の時間間隔が第３および第４の非オーバーラップ・サブ間隔へ細分割される。転送スイッチ（８０）は、第１および第３のサブ間隔の少なくとも１つにおいて、電荷を入力コンデンサから積分コンデンサ（Ｃ３、Ｃ４）へ転送するため入力コンデンサを入力コンデンサからの転送電荷へ接続するように動作可能である。放電スイッチ（Ｓ８、Ｓ１０）は、第２および第４のサブ間隔の少なくとも１つにおいて入力コンデンサを放電ノードへ接続するように動作可能である。本発明の望ましい一実施例において、サンプリング・スイッチは、第１および第２のサブ間隔の１つにおいて入力コンデンサを接続し、転送スイッチは、第１および第３のサブ間隔の１つにおいて入力コンデンサを接続し、放電スイッチは、第２および第４のサブ間隔の１つにおいて入力コンデンサを接続する。

Description

【発明の詳細な説明】 演算増幅器のオフセット電圧に低感度のスイッチド・コンデンサ、１ビット・ ディジタル／アナログ・コンバータ 発明の分野 本発明は、ディジタル／アナログ・コンバータ（ＤＡＣ）に関し、特に演算増 幅器（ＯＰ−ａｍｐ）のオフセット電圧の非線形エラーを低減するための回路を 含むスイッチド・コンデンサ（ｓｗｉｔｃｈｅｄ−ｃａｐａｃｉｔｏｒ）ＤＡＣ に関する。 発明の背景 シグマ−デルタ・アナログ／ディジタル・コンバータ（ＡＤＣ）およびＤＡＣ は、適切な処理技術の開発およびディジタル・オーディオその他の用途の増加と 共に最近広く用いられるようになった。シグマ−デルタ・コンバータは、高い信 号／雑音比を達成するためオーバーサンプリング技術（即ち、ナイキスト・レー トより高い速度でのサンプリング）を利用する。このようなコンバータはまた、 優れた線形性を呈する。更にまた、シグマ−デルタ・コンバータは、その単純さ のゆえに実現が比較的簡明であり安価である。 シグマ−デルタＡＤＣは、アナログ入力電圧を予め定めた速度でディジタル出 力サンプルへ変換する。典型的なシグマ−デルタＡＤＣは、「ノイズ整形法（ｎ ｏｉｓｅ ｓｈａｐｉｎｇ）」と呼ばれるオーバーサンプリング手法を実施する ことにより、量子化ノイズ電力の主成分が典型的に（出力サンプル内の）信号帯 域幅である関心帯域の上限周波数より高い周波数レンジへシフトされるように、 ノイズ・スペクトル信号を操作するフロント・エンド変調器を含む。その後、デ ィジタル領域内で濾波（デシメーション）が行われて、ディジタル出力サンプル の高周波量子化ノイズ成分を低減する。 従来の１次シグマ−デルタＡＤＣ（ｆｉｒｓｔ ｏｒｄｅｒ ｓｉｇｍａ−ｄ ｅｌｔａ ＡＤＣ）が、図１にブロック図形態で示される。ＡＤＣは、変調器５ ０とデシメータ５９とを含む。変調器５０は、線７０上で受取られた入力電圧Ｖ ｉｎを１ビットのデータ・ストリームＸへサンプリング周波数Ｋｆ_sにより決定 される速度で変換する。変調器５０は、入力信号に対してオーバーサンプリング およびノイズ整形を行う。１ビットのデータ・ストリームＸは、線５７でデシメ ータ５９へ与えられ、このデシメータが前記データ・ストリームを低域通過濾波 してその量子化ノイズ成分を低減し、濾波されたＮビットの出力サンプルを出力 線６１へ速度ｆ_sで与える。簡単に言えば、デシメータ５９は、定数Ｋで１ビッ トのデータ・ストリームＸをデシメートする。 変調器５０は、入力信号Ｖｉｎをサンプルしてこのサンプルされた入力信号を 加算回路５４へ与える入力回路５１を含む。加算回路５４は、サンプルされた入 力信号から線６５で受取ったフィードバック信号（以下に述べる）を差引き、こ の出力信号の差を線５５で積分器５６へ与える。積分器５６は、加算回路５５か らの出力信号差を従来通り「積分」して、出力信号Ａをクロックされラッチされ るクロック・ラッチ・コンパレータ５８へ与える。加算回路５４は、積分器の入 力部と一般に見なすことができる。コンパレータ５８は、線５８Ａへ印加される クロック信号によって従来とおり速度Ｋｆ_sでクロックされる。各クロック・パ ルスごとに、コンパレータ５８が信号Ａを接地と「比較」して、１ビット出力を 生じる。一連のクロック・パルスに対する一連の出力は、線５７に変調器の１ビ ット・データ・ストリーム出力Ｘを形成する。このように、コンパレータ５８は 、有効的な１ビットＡＤＣである。 データ・ストリームＸはまた、フィードバック線６３で、１ビットＤＡＣ（図 示せず）を含むフィードバック回路５２へ与えられる。データ・ストリームＸは 、線７４で受取られた正のフィードバック基準電圧＋Ｖ_refか、あるいは線７６ で受取られた負のフィードバック基準電圧−Ｖ_refのいずれかが、フィードバッ ク線６５を介してデータ・ストリームＸにおける各ビットごとに回路６６へ印加 されるように、フィードバック回路５２内のスイッチ５３を制御し、前記回路６ ６が対応するフィードバック信号を生成してこれを加算回路５４へ供給する。変 調 器５０のフィードバック回路５２のこのスイッチング動作は、閉ループ回路に対 して周知であり、当業者には容易に理解されるはずである。 シグマ−デルタ変調器は、典型的にスイッチド・コンデンサ回路で構成される 。変調器の動作は搬送信号に関して先に一般的に述べたが、スイッチド・コンデ ンサ構成においては、信号は電荷のパケットである。このため、電荷パケットは 、入力信号がサンプルされるたびに、かつフィードバック信号が生成されるたび に、生成され、このような電荷即ち正味電荷は入力回路およびフィードバック回 路から加算回路を介して積分器へ「転送」される。 スイッチド・コンデンサ構成（ｓｗｉｔｃｈｅｄ−ｃａｐａｃｉｔｏｒ ｉｍ ｐｌｅｍｅｎｔａｔｉｏｎ）においては、積分器５０は、典型的に演算増幅器と 、フィードバック接続される積分コンデンサ（図１には示さず）とを含む。入力 回路およびフィードバック回路は、典型的に、入力電圧およびフィードバック基 準電圧をそれぞれサンブリングするためのスイッチとコンデンサを含んでいる。 動作中、入力コンデンサは、典型的に、第１の時間間隔（クロック相）において 第１のスイッチ（単数または複数）を介して電圧源（即ち、入力電圧源またはフ ィードバック基準電圧源）によって充電され、その後電荷は、第２の非オーバー ラッピング時間間隔において入力コンデンサから第２のスイッチ（単数または複 数）を介してフィードバック接続された積分コンデンサへ「転送」される。この スイッチは、高い性能と歩留まりのゆえにＣＭＯＳトランジスタを含む。 当業者は、当技術オーバーラッピング本文において用いられる如く、電荷の「 転送」とは、入力コンデンサＣ１の１つの極板と積分コンデンサＣ３の１つの極 板との間の等電位面による入力コンデンサＣの充電（サンプリング）を補償する ため、積分器出力電圧による積分コンデンサＣ３の充電を意味すること（図２参 照）を理解するはずである。このように、入力コンデンサから積分コンデンサへ の電荷の文字通り物理的な移動は生じない。 単一の入力電圧が（接地に関して）サンプルされる変調器の先の記述は、シン グル・エンデッド（片側接地された）演算増幅器の使用に基く積分器１１を前提 とする。しかし、当業者には理解されるように、積分器は、正および負の入力電 圧が個々にサンプルされる差動増幅器を含む。 片側接地されたＣＭＯＳ演算増幅器あるいは差動ＣＭＯＳ演算増幅器のいずれ も、典型的に１〜１０ｍｖの範囲内の関連入力オフセット電圧を有する（理想的 には、入力オフセット電圧は０であるべきであるが）。動作中、差動演算増幅器 の入力端子における電圧間の差は、出力電圧が０ボルトである時、入力オフセッ ト電圧と等しくなる。 シグマ−デルタＡＤＣ変調器においては、演算増幅器の入力オフセット電圧は 、フィードバック回路のコンデンサ（単数または複数）を充電し（即ち、オフセ ット電圧がフィードバック回路によってサンプルされ）、その電荷が積分器へ「 転送」される。理想的には、フィードバック回路から転送される電荷のみがサン プルされるフィードバック基準電圧による電荷であるはずである。当業者に理解 されるように、フィードバック信号から積分器へ転送される電荷の量は、典型的 には、変調器のディジタル出力信号（図１のＸ）の遷移密度（即ち、１から０、 あるいは０から１への遷移数）によって制御される。ディジタル出力信号の遷移 密度が典型的には非線形であるゆえに、入力オフセット電圧のサンプリングの結 果として得る電荷の転送もまた非線形である。入力オフセット電圧のサンプリン グによる電荷の非線形転送の結果として、かかる変調器は総合的な非線形性の性 能から免れず、「アイドル・トーン（ｉｄｌｅ ｔｏｎｅ）」として知られる反 復的なノイズ・パターンに遭遇する。以下は、このような従来技術の変調器性能 の詳細な論議である。 図１の要素と類似する要素は同じ参照番号で示される図２によれば、従来技術 のスイッチド・コンデンサＤＡＣシステムはＤＡＣ５２および積分器５６を含む ように示される。動作中、ＤＡＣ５２は基準電圧Ｖ_refをサンプルして、＋Ｖ_ref あるいは−Ｖ_refと対応する電荷を積分器５６へ転送する。基準電圧Ｖ_refは、Ｄ ＡＣの入力電圧と見なすことができる。 積分器５６は、演算増幅器６０と、この演算増幅器の非反転出力リード線６６ および反転入力リード線６２に接続された第１の積分コンデンサＣ３と、反転出 力リード線６８および非反転入力リード線６４に接続された第２の積分コンデン サＣ４とを含む。 スイッチド・コンデンサＤＡＣ５２は、基準電圧Ｖ_refの正および負の端末を それぞれ受取る入力線７４および７６を含む。第１の入力コンデンサＣ１は、第 １のスイッチング回路７８を介して入力線７４および７６に接続され、第２のス イッチング回路８０を介して演算増幅器の入力線とに接続される。第２の入力コ ンデンサＣ２は、同様に、第１のスイッチング回路７８を介して入力線７４およ び７６に接続され、第２のスイッチング回路８０を介して演算増幅器の入力線６ ２および６４とに接続される。コンデンサＣ１およびＣ２は、スイッチング回路 ７８を介して基準電圧Ｖ_refをサンプルし（即ち、これにより充電され）、電荷 をスイッチング回路８０を介してコンデンサＣ１およびＣ２に転送する。コンデ ンサＣ１およびＣ２の値は、コンデンサＣ３およびＣ４の値と同様に、等しいこ とが望ましい。 スイッチング回路７８は、記号Ｐ１またはＰ２を付したスイッチを含む。Ｐ１ を付したスイッチは、制御信号Ｐ１によって制御され、Ｐ２を付したスイッチは 制御信号Ｐ２によって制御される（図３参照）。スイッチング回路８０は、記号 Ｒ１またはＲ２を付したスイッチを含む。Ｒ１を付したスイッチは制御信号Ｒ１ により制御され、Ｒ２を付したスイッチは制御信号Ｒ２によって制御される（図 ３参照）。 図３のタイミング図に示されるのは、制御信号Ｐ１、Ｐ２、Ｒ１およびＲ２、 ならびに信号Ｒ１およびＲ２を生成するため用いられるディジタル入力信号Ｙで ある。シグマ−デルタＡＤＣ変調器の用途においては、信号Ｙは典型的にディジ タル出力信号（即ち、図１における信号Ｘ）である。これら制御信号は同じ時間 軸上に示され、一方が他方の上にある縦方向の位置は一方が他方と異なる電圧レ ベルを持つことを示すものではなく、信号の「高い」電圧レベルおよび「低い」 電圧レベルは単に相互の相対的なものである。スイッチド・コンデンサ回路にお いて周知のように、スイッチＰ１およびＰ２は、２つの重ならない時間間隔（即 ち、クロック位相）で動作する。間隙１（時間軸上に示される）の間、信号Ｐ１ は高い電圧レベルにあり、信号Ｐ２は低い電圧レベルにある。間隔２の間、信号 Ｐ１は低く信号Ｐ２は高い。 信号Ｐ１は、間隔１において（Ｐ１が高い時）Ｐ１を付したスイッチが閉じら れ（て電流を通じ）、間隔２において（Ｐ１が低い時）Ｐ１を付したスイッチが 開かれ（電流の流れを止め）るように、Ｐ１を付したスイッチを制御する。反対 に、Ｐ２を付したスイッチは、間隔１の間は開き、間隔２において閉じられる。 正確な基準電圧のサンプリングが生じるように、信号Ｐ１およびＰ２が同時に高 くないことが重要である。このように、当業者は理解するように、回路（図示せ ず）の生成する信号Ｐ１およびＰ２は、典型的に、制御信号が同時に高くないこ とを保証する「作動前破断（ｂｒｅａｋ−ｂｅｆｏｒｅ−ｍａｄｅ）」動作を確 立する。 制御信号Ｒ１およびＲ２は、下式に従って信号Ｙのレベルに依存する。 Ｒ１＝Ｐ１＊ＹＢ＋Ｐ２＊Ｙ および Ｒ２＝Ｐ１＊ＹＢ 但し、ＹＢはＹの補数、「＋」は論理的ＯＲ演算を表わし、「＊」は論理的ＡＮ Ｄ演算を表わす。Ｙが低いと、信号Ｒ１は信号Ｐ１と同じであり、信号Ｒ２は信 号Ｐ２と同じである。Ｙが高いと、信号Ｒ１は信号Ｐ２と同じであり、信号Ｒ２ は信号Ｐ１と同じである。 再び図２において、スイッチング回路７８は、入力線７４とコンデンサＣ１の 左極板との間に接続された第１のスイッチＳ１と、入力線７６とコンデンサＣ１ の左極板との間に接続された第２のスイッチＳ２と、入力線７６とコンデンサＣ ２の左極板との間に接続された第３のスイッチＳ３と、入力線７４とコンデンサ Ｃ２の左極板との間に接続された第４のスイッチＳ４とを含む。スイッチング回 路８０は、コンデンサＣ１の右極板と演算増幅器６０の反転入力線６２との間に 接続された第１のスイッチＳ５と、コンデンサＣ１の右極板と非反転入力線６４ との間に接続された第２のスイッチＳ６と、コンデンサＣ２の右極板と非反転入 力線６４との間に接続された第３のスイッチＳ７と、第２の入力コンデンサＣ２ の右極板と反転入力線６２との間に接続された第４のスイッチＳ８とを含む。ラ ベルで示されるように、スイッチＳ１とＳ３は制御信号Ｐ１により制御され、ス イッチＳ２とＳ４は制御信号Ｐ２により制御され、スイッチＳ６とＳ８は制御信 号Ｒ１により制御され、またスイッチＳ５とＳ７は制御信号Ｒ２によって制御さ れる。 当業者は容易に理解されるように、入力コンデンサＣ１およびＣ２は、スイッ チング回路７８を介して基準電圧をサンプルして、電荷をスイッチング回路８０ を介して積分コンデンサＣ３およびＣ４へ転送する。入力コンデンサの交差接続 装置は、両方の時間間隔において基準電圧をサンプルすることを可能にし、両方 の時間間隔において電荷を転送することを可能にする。図３のタイミング図は、 信号Ｙが間隔１および２において１回遷移すること、および間隔２と間隔１の間 に遷移が生じることを仮定する。 図２の従来のＤＡＣは両方の時間間隔において基準電圧をサンプルし、かつ両 時間間隔において電荷を積分コンデンサへ転送するよう有効に働くが、ＤＡＣは 、演算増幅器の入力オフセット電圧の存在のゆえに積分の非線形エラーを生じる ことがある。図４は、基準電圧が０ボルトに等しく（即ち、入力線７４および７ ６が接地される）かつ演算増幅器７０が関連する入力オフセット電圧Ｖ_osを持ち 、その結果入力オフセット電圧の作用が更に容易に分析できる場合に対する図２ の従来技術のＤＡＣを略図的に示す。このような分析は、下記の如くである。 間隔１において、信号Ｙがローであるものと仮定すると、コンデンサＣ１の左 極板がスイッチＳ１を介して接地され、コンデンサＣ１の右極板はスイッチＳ６ を介して、−Ｖ_os／２の電圧レベルにある非反転入力線６４に接続される。［演 算増幅器の入力線の共通モード電圧は、０ボルトであると仮定する。従って、反 転入力線６２は＋Ｖ_os／２の電圧レベルにあり、非反転入力線６４は−Ｖ_os／２ の電圧レベルにある。］直後の間隔２において、信号Ｙがローからハイへ遷移し ないものと仮定すると、コンデンサＣ１の左極板はスイッチＳ２を介して接地さ れ、コンデンサＣ１の右極板はスイッチＳ３を介して反転入力線６２（＋Ｖ_os／ ２の電圧レベルにある）に接続される。このように、Ｃ１＊Ｖ_osの合計電荷（コ ンデンサＣ１の右極板における電圧の変化と関連する）が、２つの間隙において コンデンサＣ１に蓄積し、Ｃ１＊Ｖ_osの同じ電荷がコンデンサＣ３へ転送される 。当業者は理解されるように、回路および等しい値のコンデンサＣ１およびＣ２ の 異なる構成により、大きさが等しく反対の電荷がコンデンサＣ２からコンデンサ Ｃ４へ転送される。従って、コンデンサＣ２の充電とコンデンサＣ２からＣ４へ の電荷の転送は個々に分析されることはない。要約すると、信号Ｙがローのまま である（遷移しない）ならば、２つの連続間隔の２番目において、Ｃ１＊Ｖ_osと 等しい電荷が積分コンデンサＣ３へ転送される。 しかし、信号Ｙが２つの連通間隔間で遷移する時、以下に述べるように、入力 コンデンサの右側の極板は同じノードに接続されたままであり、電荷は転送され ない。（信号Ｙがローであると仮定する）間隔２においては、コンデンサＣ１の 左極板はスイッチＳ２を介して接地され、コンデンサＣ１の右極板はスイッチＳ ５を介して反転入力線６２（＋Ｖ_os／２の電圧レベルにおける）に接続される。 その後の接地１においては、（信号Ｙがハイに遷移するものと仮定して）、コン デンサＣ１の左極板はスイッチＳ１を介して接地され、コンデンサＣ１の右極板 はスイッチＳ５を介して反転入力線６２に接続されたままである。このため、コ ンデンサＣ１の右極板における電圧は、間隔１および２の間では変化せず、電荷 は転送されない。要約すると、信号Ｙが２つの連続間隔間で遷移しなければＣ１ ＊Ｖ_osが転送され、信号Ｙが時間間隔間で転送しないならば、電荷は転送されな い。 従って、ある期間にわたり演算増幅器の入力オフセット電圧により転送される 合計電荷は、信号Ｙにおける遷移の密度に依存する。シグマ−デルタＡＤＣ変調 器においては、出力信号（Ｙ）における遷移密度は典型的には非線形である。図 ５は、−１ボルトないし＋１ボルトのアナログ入力電圧範囲にわたる２次シグマ −デルタＡＤＣ変調器のディジタル出力信号に対する遷移密度を示すグラフであ る。図示のように、遷移密度は、中間スケール・コードに対して７０％（即ち、 ０ボルト）に略々等しく、正と負のフルスケール・コード（即ち、±１ボルト） に対して２５％に略々等しい。その結果、図２の従来技術のＤＡＣを用いるシグ マ−デルタＡＤＣ変調器は、非線形性の精度問題およびアイドル・トーンと遭遇 するおそれがある。 従って、本発明の一般的目的は、演算増幅器のオフセット電圧の非線形性エラ ーを低減するための回路を含む高性能のスイッチド・コンデンサＤＡＣを提供す ることである。 本発明の他の目的および利点については、以下の詳細な記述から明らかになる であろう。 発明の概要 従来技術の前記短所は、本発明の方法および装置によって克服され、本発明に おいては、サンプリング時間間隔においてスイッチド・コンデンサの入力回路が 入力コンデンサを入力電圧で充電し、サブ時間間隔において電荷を入力コンデン サから積分コンデンサへ転送する。入力コンデンサの１つの極板は、転送サブ時 間間隔において、転送スイッチを介して演算増幅器の入力線に接続される。入力 コンデンサの前記極板は、放電サブ時間間隔において放電スイッチを介して放電 ノードに接続されて、前の転送時間間隔において入力コンデンサで蓄積されたオ フセット電圧電荷を放電する。 更に、本発明の望ましい実施例によれば、スイッチド・コンデンサＤＡＣシス テム（ｓｗｉｔｃｈｅｄ−ｃａｐａｃｉｔｏｒ ＤＡＣ ｓｙｓｔｅｍ）は、入 力線と、出力線と、この入力線と出力線との間に接続された積分コンデンサとを 持つ演算増幅器を含む積分回路を含んでいる。スイッチド・コンデンサＤＡＣは 、サンプリング・スイッチを介してサンプル・レートで入力電圧により充電され るように接続可能であり、かつ入力コンデンサから転送スイッチを介して積分コ ンデンサへ転送レート（ｔｒａｎｓｆｅｒ ｒａｔｅ）で転送するように接続可 能である。ＤＡＣは更に、演算増幅器オフセット電圧による電荷の転送が転送レ ートにおける非線形性とは実質的に独立的であるように、転送レートと関連する 予め定めたレートで入力コンデンサを放電ノードに接続するための放電スイッチ を含む。 本発明の一実施例において、入力コンデンサは，第１および第２の非オーバー ラップ時間間隔（ｎｏｎｏｖｅｒｌａｐｐｉｎｇ ｔｉｍｅ ｉｎｔｅｒｖａｌ ）において入力電圧で充電される。第１の時間間隔は、第１および第２の非オー バーラップ・サブ時間間隔（ｎｏｎｏｖｅｒｌａｐｐｉｎｇ ｓｕｂ−ｉｎｔｅ ｒ ｖａｌ）へ細分割され、第２の時間間隔は第３および第４の非オーバーラップ・ サブ間隔へ細分割される。電荷は、第１および第２のサブ間隔において入力コン デンサから積分コンデンサへ転送され、入力コンデンサは、第２および第４のサ ブ間隔のいずれかにおいて放電ノードに接続される。 本発明の別の実施例において、入力コンデンサは、第２および第４の両サブ間 隔において放電ノードに接続される。 図面の簡単な説明 図１は、従来技術のシグマ−デルタＡＤＣシステムのブロック図、 図２は、従来技術のスイッチド・コンデンサＤＡＣシステムの概略図、 図３は、図２のＤＡＣシステム内部のシステムの動作を制御する制御信号のタ イミング図、 図４は、特定のＤＡＣ入力電圧に対する演算増幅器の入力オフセット電圧を示 す図２のＤＡＣシステムの概略図、 図５は、２次シグマ−デルタＡＤＣ変調器の典型的なディジタル出力信号の遷 移密度のグラフ、 図６は、本発明によるＤＡＣシステムの概略図、 図７は、図６のＤＡＣシステム内部のスイッチの動作を制御する制御信号のタ イミング図、 図８は、特定のＤＡＣ入力電圧に対する演算増幅器の入力オフセット電圧を示 す図６のＤＡＣシステムの概略図、 図９は、図６のＤＡＣシステム内部のスイッチの動作を制御する制御信号の別 の実施例のタイミング図、および 図１０は、本発明による別の実施例のＤＡＣシステムの概略図である。 詳細な説明 入力コンデンサから積分コンデンサへ転送される入力オフセット電圧の量が転 送スイッチを制御する制御信号を生成するため用いられる入力制御信号の遷移密 度に依存する従来技術のスイッチド・コンデンサＤＡＣシステムとは対照的に、 本発明のＤＡＣシステムにおいて入力コンデンサから積分コンデンサへ転送され る（入力オフセット電圧による）電荷量は、入力制御信号の遷移密度には依存し ない。本発明の望ましい実施例において、入力コンデンサの１つの極板は、既知 の（例えば、接地）電圧の放電ノードへ周期的に接続されて、電荷が入力コンデ ンサから積分コンデンサへ転送される前に演算増幅器の入力オフセット電圧によ り入力コンデンサに形成された電荷を放電する。 図６は、本発明によるスイッチド・コンデンサＤＡＣ回路の第１の実施例の概 略図であり、該回路は、入力オフセット電圧により転送される電荷量がディジタ ル入力信号Ｙの遷移密度には依存しないことを保証する。このため、本発明のＤ ＡＣ回路は、信号Ｙの非線形遷移密度には無感応である。 図６のＤＡＣ回路は、スイッチＳ９およびスイッチＳ１０の付設を除いて、図 ２の従来技術のＤＡＣ回路と同一である。スイッチＳ９は、コンデンサＣ１の右 極板と接地の如き基準電圧との間に接続され、スイッチＳ１０は、コンデンサＣ ２の右極板と同じ基準電圧との間に接続されている。スイッチＳ９およびＳ１０ の動作は、図７のタイミング図に示される周期的制御信号Ｐ３によって制御され る。スイッチＳ９は、演算増幅器の入力オフセット電圧によるコンデンサＣ１に おける電荷蓄積を放電するためコンデンサＣ１の右極板を周期的に接地するよう 動作する。スイッチＳ１０は、コンデンサＣ２に関して同様に動作する。 図７のタイミング図に示されるように、間隔１および２のそれぞれが２つのサ ブ間隔へ細分割される。間隔１はサブ間隔ＡおよびＢを含み、間隔２はサブ間隔 ＣおよびＣを含む。制御信号Ｒ１およびＲ２は、下式によって支配される。 Ｒ１＝Ｐ１Ｓ＊ＹＢ＋Ｐ２Ｓ＊Ｙ および Ｒ２＝Ｐ１Ｓ＊Ｙ＋Ｐ２Ｓ＊ＹＢ 但し、Ｐ１Ｓは信号Ｐ１と似ているが短縮されたハイ持続時間を持ち、信号Ｐ２ Ｓは信号Ｐ２と似ているが同じ短縮されたハイ持続時間を持つ。信号Ｙがロー（ ｌｏｗ）ならば、信号Ｒ１はサブ間隔Ａの間はハイ（ｈｉｇｈ）でありサブ間隔 Ｂの間はローであり、信号Ｐ３はサブ間隔Ａの間はローでありサブ間隔Ｂの間は ハイである。同様に、信号Ｙがローであれば、信号Ｒ２はサブ間隔Ｃの間はハイ でありサブ間隔Ｄの間はローであり、信号Ｐ３はサブ間隔Ｃの間はローでありサ ブ 間隔Ｄの間はハイである。信号Ｙがハイならば、信号Ｒ１およびＲ２は逆になる 。信号Ｐ３が信号Ｒ１またはＲ２と同時にはハイにならないことが重要である。 このため、このような制御信号を生成する回路（図示せず）が、適切な作動前破 断動作を加える。 図８は、増幅器の入力オフセット電圧Ｖ_osの作用が更に容易に分析できるよう に、０ボルト（即ち、入力線が接地された）の入力電圧と、演算増幅器の入力オ フセット電圧Ｖ_osとを有する本発明のスイッチド・コンデンサＤＡＣを示す。こ のような分析は以下の如くである。 間隔２、即ちサブ間隔Ｃの間、信号Ｙがローであると仮定すると、コンデンサ Ｃ１の左極板がスイッチＳ２を介して接地され、コンデンサＣ１の右極板がスイ ッチＳ５を介して反転入力線６２に接続される。従って、コンデンサＣ１の右極 板は＋_vos／２の電圧レベルにある。このため、コンデンサＣ１が−Ｃ１＊Ｖ_os ／２の値に充電する。間隔２即ちサブ間隔Ｄの間、コンデンサＣ１の左極板はま だスイッチＳ２を介して接地され、コンデンサＣ１の右極板はスイッチＳ９を介 して接地される。このように、コンデンサＣ１における−Ｃ＊Ｖ_os／２の電荷が 放電される。その後の間隔１即ちサブ間隔Ａの間、信号Ｙが遷移しないものと仮 定すると、コンデンサＣ１の左極板がスイッチＳ１を介して接地され、コンデン サＣ１の右極板はスイッチＳ６を介して非反転入力線６４へ接続されることにな る。従って、コンデンサＣ１の右極板は−Ｖ_os／２の電圧レベルになり、コンデ ンサＣ１はＣ１＊Ｖ_os／２に充電することになる。このように、Ｃ１＊Ｖ_os／２ の電荷が積分コンデンサＣ４へ転送される（演算増幅器およびＤＡＣ回路の異な る構成のゆえに、−Ｃ１＊Ｖ_os／２の等しく反対の電荷が入力コンデンサＣ２か ら積分コンデンサＣ３へ転送されることになる）。 その代わり、信号Ｙが間隔２および間隔１の間で遷移したならば、以下に述べ るように、同じ電荷が間隔１において転送されることになる。コンデンサＣ１に おける電荷は依然として間隔２即ちサブ間隔Ｄの間放電されることになる。しか し、その後の間隔１即ちサブ間隔Ａの間は、コンデンサＣ１の右極板はスイッチ Ｓ５を介して反転入力線６２へ接続されることになる。従って、コンデンサＣ１ の右極板は、＋Ｖ_os／２の電圧レベルとなり、コンデンサＣ１は−Ｃ１＊Ｖ_os／ ２へ充電することになる。このように、従って、−Ｃ１＊Ｖ_os／２の電荷が（Ｃ １＊Ｖ_os／２の等しく反対の電荷がコンデンサＣ４へ転送されて）コンデンサＣ ３へ転送されることになり、これは遷移する信号Ｙ（先に述べた）なしに転送さ れるものと同じである。このように、転送時間のサブ間隔において転送される（ 入力オフセット電圧による）電荷のみが、同じ転送サブ間隔においてサンプルさ れたものである。この回路は、入力コンデンサが前の転送サブ間隔の「記憶（ｍ ｅｍｏｒｙ）」を持たないように、前の転送時間のサブ間隔からの（入力オフセ ット電圧による）電荷の蓄積を放電するように動作する。 要約すると、先に示し述べたように、入力コンデンサから転送された（入力オ フセット電圧による）電荷量は、制御信号Ｙの遷移密度に依存しない。従って、 本発明のＤＡＣ回路を使用しているシグマ−デルタＡＤＣ変調器は、従来技術の オフセット電圧の非線形性の諸問題を蒙ることはない。 制御信号Ｙが間隔１および間隔２の間に１回のみ遷移し得る（これはシグマ− デルタＤＡＣ変調器の場合典型的である）ものと仮定すると、信号Ｙのあり得る 各遷移前に１回スイッチＳ９とＳ１０を閉じるだけでよい。このように、制御信 号の別の実施例のタイミング図が図９に示される。図示のように、信号Ｐ３は、 信号Ｙの遷移前に間隔１および２（即ち、サブ間隔Ｄ）の間に１回のみハイとな る。しかし、当業者には理解されるように、制御信号Ｙの位相は、用途およびス イッチド・コンデンサ回路に応じて、制御信号Ｐ１およびＰ２に関して変化し得 る。このため、信号Ｙのあり得る各遷移前に１回、制御信号Ｐ３がハイになる（ 即ち、Ｐ３により制御されるスイッチが閉じられる）ことを前提として、制御信 号Ｐ３のタイミング図は然るべく変更され得る。 更に、当業者は理解するように、入力オフセット電圧の作用を完全に打消すた めに、演算増幅器の入力線の接続が各間隔の間に交換（逆に）される「チョッパ −スタビライザ（ｃｈｏｐｐｅｒ−ｓｔａｂｉｌｉｚｅｒ）」ＤＡＣ回路の場合 は、図７のタイミング図はこの打消しを生じるために用いられねばならない。 図１０は、本発明のＤＡＣ回路の代替的な実施例の概略図である。図１０の実 施例においては、コンデンサＣ１の右極板はスイッチ１１を介してコンデンサＣ ２の右極板へ接続され、スイッチＳ１１は制御信号Ｐ３によって制御される。コ ンデンサＣ１の値がコンデンサＣ２の値と等しいものと仮定すると、入力オフセ ット電圧によりコンデンサＣ1に蓄積される電荷は、コンデンサＣ２に蓄積され た電荷と等しく反対になる。従って、コンデンサの右極板がスイッチ１１を介し て一緒に接続されると、コンデンサにおける電荷は相互に有効に打消すことにな る。このように、図１０の回路は、図６の回路と同一に有効に動作する。しかし 、当業者は理解するように、コンデンサの右極板が固定電圧に接続される図６の 実施例の利点は、前記固定電圧が演算増幅器に対する共通モード基準電圧として 働き、動的に共通モードび電圧がドリフトしようとする傾向を正すのを助けるこ とである。 事例としてのみ開示された現在本発明に対する望ましい実施例と見なされるも のを示し記述したが、当業者には、本文に示され請求の範囲に記載された本発明 の趣旨および範囲から逸脱することなく種々のの変更および修正が可能であるこ とが明らかであろう。特に、特定のスイッチング装置およびタイミング制御パタ ーンを開示したが、入力制御信号における非線形性に依存しないオフセット電圧 電荷の転送を生じる他のものが考えられる。更に、本発明のＤＡＣを積分器を含 むシグマ−デルタＡＤＣ用例に用いられるものとして記載したが、本発明のＤＡ Ｃは代替的にスイッチド・コンデンサ利得段に接続することもできる。

【手続補正書】特許法第１８４条の８ 【提出日】１９９６年１月８日 【補正内容】 【図２】 【図３】 【図４】 【図６】 【図７】 【図８】 【図９】 【図１０】

───────────────────────────────────────────────────── 【要約の続き】 サンプリング・スイッチは、第１および第２のサブ間隔 の１つにおいて入力コンデンサを接続し、転送スイッチ は、第１および第３のサブ間隔の１つにおいて入力コン デンサを接続し、放電スイッチは、第２および第４のサ ブ間隔の１つにおいて入力コンデンサを接続する。

Claims (1)

1. 【特許請求の範囲】 １．入力リード線と、出力リード線と、前記入力リード線と出力リード線との間 に接続された積分コンデンサとを有する演算増幅器を含む積分回路を備えるシグ マ−デルタＡＤＣ変調器で使用されるスイッチド・コンデンサＤＡＣシステムに おいて、 入力コンデンサと、 第１および第２の非オーバーラップ時間間隔の少なくとも１つの時間間隔の間 、入力電圧により充電される入力コンデンサを接続するように動作可能であるサ ンプリング・スイッチであって、前記第１の時間間隔が第１および第２の非オー バーラップ・サブ間隔へ細分割され、前記第２の時間間隔が第３および第４の非 オーバーラップ・サブ間隔へ細分割される該サンプリング・スイッチと、 前記第１および第３のサブ間隔の少なくとも１つのサブ間隔において、電荷を 前記入力コンデンサから前記積分コンデンサへ転送するため入力コンデンサを接 続するよう動作可能な転送スイッチと、 前記第２および第４のサブ間隔の少なくとも１つのサブ間隔において、前記入 力コンデンサを放電ノードへ接続するよう動作可能な放電スイッチと を備えるスイッチド・コンデンサＤＡＣシステム。 ２．前記第２および第４のサブ間隔の１つのサブ間隔において、前記放電スイッ チが入力コンデンサを接続する請求項１記載のスイッチド・コンデンサＤＡＣシ ステム。 ３．前記第２および第４の両サブ間隔において、前記放電スイッチが前記入力コ ンデンサを接続する請求項２記載のスイッチド・コンデンサＤＡＣシステム。 ４．入力リード線と、出力リード線と、該入力リード線と出力リード線との間に 接続された積分コンデンサとを有する演算増幅器を含む積分回路を備えるシグマ −デルタＡＤＣ変調器で使用されるスイッチド・コンデンサＤＡＣシステムにお いて、 入力コンデンサと、 前記第１および第２の非オーバーラップ時間間隔の少なくとも１つの時間間隔 において、入力電圧により充電される入力コンデンサを接続するサンプリング・ スイッチ手段であって、前記第１の時間間隔が第１および第２の非オーバーラッ プ・サブ間隔へ細分割され、前記第２の時間間隔が第３および第４の非オーバー ラップ・サブ間隔へ細分割される該サンプリング・スイッチ手段と、 前記第１および第３のサブ間隔の少なくとも１つのサブ間隔において、電荷を 前記入力コンデンサから積分コンデンサへ転送するため該入力コンデンサを接続 する転送スイッチ手段と、 前記第２および第４のサブ間隔の少なくとも１つのサブ間隔において、前記入 力コンデンサを放電ノードへ接続する放電スイッチ手段と を備えるスイッチド・コンデンサＤＡＣシステム。 ５．前記第２および第４のサブ間隔の１つのサブ間隔において、前記放電スイッ チ手段が前記入力コンデンサを接続する請求項４記載のスイッチド・コンデンサ ＤＡＣシステム。 ６．前記第２および第４の両サブ間隔において、前記放電スイッチ手段が前記入 力コンデンサを接続する請求項４記載のスイッチド・コンデンサＤＡＣシステム 。 ７．ディジタル信号をアナログ信号へ変換する方法において、 第１の時間間隔が第１および第２の非オーバーラップ・サブ間隔へ細分割され 、第２の時間間隔が第３および第４の非オーバーラップ・サブ間隔へ細分割され る、第１および第２の非オーバーラップ時間間隔の少なくとも１つの時間間隔に おいて、入力電圧によって充電される入力コンデンサを接続するステップと、 前記第１および第３のサブ間隔の少なくとも１つのサブ間隔において、電荷を 前記入力コンデンサから積分コンデンサへ転送するように該入力コンデンサを接 続するステップと、 前記第２および第４のサブ間隔の少なくとも１つのサブ間隔において、前記入 力コンデンサを放電ノードへ接続するステップと を含むディジタル信号をアナログ信号へ変換する方法。 ８．前記入力コンデンサを放電ノードへ接続する前記ステップが、前記第２およ び第４のサブ間隔の１つのサブ間隔において、該入力コンデンサを放電ノードへ 接続するステップを含む請求項７記載のディジタル信号をアナログ信号へ変換す る方法。 ９．前記入力コンデンサを放電ノードへ接続する前記ステップが、前記第２およ び第４の両サブ間隔において該入力コンデンサを放電ノードへ接続するステップ を含む請求項８記載のディジタル信号をアナログ信号へ変換する方法。 １０．スイッチド・コンデンサＤＡＣシステムが利得コンデンサを有するスイッ チド・コンデンサ利得回路へ接続されたＤＡＣシステムであり、 入力コンデンサと、 第１および第２の非オーバーラップ時間間隔の少なくとも１つの時間間隔にお いて、入力電圧により充電される前記入力コンデンサを接続するように動作可能 なサンプリング・スイッチであって、前記第１の時間間隔が第１および第２の非 オーバーラップ・サブ間隔へ細分割され、前記第２の時間間隔が第３および第４ の非オーバーラップ・サブ間隔へ細分割される該サンプリング・スイッチと、 前記第１および第３のサブ間隔の少なくとも１つのサブ間隔において、電荷を 前記入力コンデンサから前記利得コンデンサへ転送するため該入力コンデンサを 接続するよう動作可能な転送スイッチと、 前記第２および第４のサブ間隔の少なくとも１つのサブ間隔において、前記入 力コンデンサを放電ノードへ接続するよう動作可能な放電スイッチと を備えるＤＡＣシステム。