TWI388849B - 電容介面電路 - Google Patents

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    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R27/00—Arrangements for measuring resistance, reactance, impedance, or electric characteristics derived therefrom
    • G01R27/02—Measuring real or complex resistance, reactance, impedance, or other two-pole characteristics derived therefrom, e.g. time constant
    • G01R27/26—Measuring inductance or capacitance; Measuring quality factor, e.g. by using the resonance method; Measuring loss factor; Measuring dielectric constants ; Measuring impedance or related variables
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Description

電容介面電路
本發明是有關於一種介面電路，且特別是有關於一種電容介面電路(capacitor interface circuit)。
圖1繪示為傳統電容介面電路100的電路圖。圖2繪示為圖1之電容介面電路100的操作時序圖。請合併參照圖1與圖2，電容介面電路100包括待測電容Cin、六個開關101~106、全差分放大器107(包含接收共模電壓Vcm的共模輸入端、正負兩輸入端以及正負兩輸出端)，以及兩個等電容值的回授電容108與109。其中，開關101~104分別且依序受控於控制訊號CTR1~CTR4，而開關105與106則同時受控於重置訊號RES。
傳統上，待測電容Cin的電容值可透過公式Cin=Vout/(VREFP-VREFN)*Cint1而被求得，其中VREFP為正參考電壓，VREFN為負參考電壓，Vout為電容介面電路100的輸出電壓，而Cint1為回授電容108的電容值。一般而言，正參考電壓VREFP、負參考電壓VREFN與回授電容108的電容值Cint1皆為已知的參數，故只要得知電容介面電路100的輸出電壓Vout，就可求出待測電容Cin的電容值。
本發明提供一種電容介面電路，其包括待測電容、抵銷電容、全差分放大器、第一至第八開關、第一與第二重置開關，以及第一與第二回授電容。其中，待測電容之第一端耦接參考電壓。第一開關之第一端用以接收正參考電壓，第一開關之第二端耦接待測電容之第二端，而第一開關之控制端則用以接收第一控制訊號。第二開關之第一端耦接該待測電容之第二端，而第二開關之控制端則用以接收第二控制訊號。
第三開關之第一端用以接收負參考電壓，第三開關之第二端耦接待測電容之第二端，而第三開關之控制端則用以接收第三控制訊號。第四開關之第一端耦接待測電容之第二端，而第四開關之控制端則用以接收第四控制訊號。全差分放大器之正輸入端耦接第二開關之第二端，而全差分放大器之負輸入端則耦接第四開關之第二端。第一回授電容之第一端耦接第二開關之第二端，而第一回授電容之第二端則耦接全差分放大器之負輸出端。
第一重置開關之第一端耦接第一回授電容之第一端，第一重置開關之第二端耦接第一回授電容之第二端，而第一重置開關之控制端則用以接收重置訊號。第二回授電容之第一端耦接第四開關之第二端，而第二回授電容之第二端則耦接全差分放大器之正輸出端。第二重置開關之第一端耦接第二回授電容之第一端，第二重置開關之第二端耦接第二回授電容之第二端，而第二重置開關之控制端則用以接收重置訊號。
抵銷電容之第一端耦接參考電壓。第五開關之第一端用以接收負參考電壓，第五開關之第二端耦接抵銷電容之第二端，而第五開關之控制端則用以接收第一控制訊號。第六開關之第一端耦接抵銷電容之第二端，第六開關之第二端耦接全差分放大器之正輸入端，而第六開關之控制端則用以接收第二控制訊號。第七開關之第一端用以接收正參考電壓，第七開關之第二端耦接抵銷電容之第二端，而第七開關之控制端則用以接收第三控制訊號。第八開關之第一端耦接抵銷電容之第二端，第八開關之第二端耦接全差分放大器之負輸入端，而第八開關之控制端則用以接收第四控制訊號。
於本發明的一示範性實施例中，待測電容之電容值可分為固定電容值與可變電容值，且抵銷電容的電容值實質上等於固定電容值。
應瞭解的是，上述一般描述及以下具體實施方式僅為例示性及闡釋性的，其並不能限制本發明所欲主張之範圍。
現將詳細參考本發明之幾個示範性實施例，在附圖中說明所述幾個示範性實施例之實例。另外，凡可能之處，在圖式及實施方式中使用相同標號的元件/構件代表相同或類似部分。
圖3繪示為本發明一示範性實施例之電容介面電路300的電路圖。請參照圖3，電容介面電路300包括待測電容(capacitor under test)Cin、抵銷電容(offset capacitor)Cof、八個開關301~308、兩個重置開關312與313、全差分放大器311、兩個等電容值的回授電容312與313，以及控制單元314。其中，待測電容Cin之第一端耦接參考電壓(例如為接地電位，但並不限制於此)。
開關301之第一端用以接收正參考電壓VREFP，開關301之第二端耦接待測電容Cin之第二端，而開關301之控制端則用以接收控制訊號CTR1。開關302之第一端耦接待測電容Cin之第二端，而開關302之控制端則用以接收控制訊號CTR2。開關303之第一端用以接收負參考電壓VREFN，開關303之第二端耦接待測電容Cin之第二端，而開關303之控制端則用以接收控制訊號CTR3。
開關304之第一端耦接待測電容Cin之第二端，而開關304之控制端則用以接收控制訊號CTR4。全差分放大器311之正輸入端耦接開關302之第二端，全差分放大器之負輸入端耦接開關304之第二端，而全差分放大器之共模接收端則用以接收共模電壓Vcm。回授電容312之第一端耦接開關302之第二端，而回授電容312之第二端則耦接全差分放大器311之負輸出端。
重置開關309之第一端耦接回授電容312之第一端，重置開關309之第二端耦接回授電容312之第二端，而重置開關309之控制端則用以接收重置訊號RES。回授電容313之第一端耦接開關304之第二端，而回授電容313之第二端則耦接全差分放大器311之正輸出端。重置開關310之第一端耦接回授電容313之第一端，重置開關310之第二端耦接回授電容313之第二端，而重置開關310之控制端則用以接收重置訊號RES。
抵銷電容Cof之第一端耦接參考電壓(例如為接地電位，但並不限制於此)。開關305之第一端用以接收負參考電壓VREFN，開關305之第二端耦接抵銷電容Cof之第二端，而開關305之控制端則用以接收控制訊號CTR1。開關306之第一端耦接抵銷電容Cof之第二端，開關306之第二端耦接全差分放大器311之正輸入端，而開關306之控制端則用以接收控制訊號CTR2。
開關307之第一端用以接收正參考電壓VREFP，開關307之第二端耦接抵銷電容Cof之第二端，而開關307之控制端則用以接收控制訊號CTR3。開關308之第一端耦接抵銷電容Cof之第二端，開關308之第二端耦接全差分放大器311之負輸入端，而開關308之控制端則用以接收控制訊號CTR4。
於本示範性實施例中，控制訊號CTR1~CTR4以及重置訊號RES係由控制單元314所產生。更清楚來說，圖4繪示為圖3之電容介面電路300的操作時序圖。請合併參照圖3與圖4，控制單元314會各別耦接至開關301~308的控制端，用以於電容介面電路300之運作週期T依序產生控制訊號CTR1、CTR2、CTR3以及CTR4，藉以控制開關301~308的運作。
另外，控制單元314更會各別耦接至重置開關309與310的控制端，用以於電容介面電路300之每N個(N為大於等於1的正整數，且其數值係取決於電容介面電路300之輸出電壓Vout所需的精確度)運作週期T產生重置訊號RES，藉以控制重置開關309與310的運作。
於此值得一提的是，控制單元314例如可以於電容介面電路300之每3個(甚至可以更多或更少)運作週期T產生重置訊號RES，此舉乃是為了要因應電容介面電路300得以應用在三角積分調變器(delta-sigma modulator)或三角積分轉換器(delta-sigma converter)之故，且重置訊號RES與控制訊號CTR1係同步致能。
於本示範性實施例中，待測電容Cin之電容值可分為比較固定的固定電容值Cfix與比較動態變化的可變電容值Cchg這兩個部份，亦即Cin=Cfix+Cchg。其中，固定電容值Cfix一般只隨著外在環境(例如溫度、溼度、壓力等)才會有緩慢的變化，故而於短時間內可視之為固定值的部份，且抵銷電容Cof的電容值實質上等於/接近於固定電容值Cfix。
於本示範性實施例中，在全差分放大器311不飽和的情況下(亦即全差分放大器311運作在線性區域)，可以先預設一個任意值/大約值的抵銷電容Cof1。因此，Cchg1=Cin-Cof1=Cfix+Cchg-Cof1，此時會得到較為不準確的Cchg1。當Cchg1處於長時間內只有緩慢且少許的變化時，則可將Cchg1視為固定電容值Cfix的一部份，藉以加入至抵銷電容Cof。如此一來，抵銷電容Cof=Cof1+Cchg1=Cof1+(Cin-Cof1)=Cin，而此狀況可視為Cchg=0，且Cof=Cin=Cfix。藉此，抵銷電容Cof的電容值實質上就會等於/接近於固定電容值Cfix。
在決定完抵銷電容Cof的電容值後(亦即Cof=Cfix)，以下將詳述電容介面電路300的運作流程。
請再次合併參照圖3與圖4，當控制單元314所產生的控制訊號CTR1與重置訊號RES同時致能時，重置開關309與310會被同時導通，藉以消除回授電容312與313上的電荷，從而使得電容介面電路300的輸出電壓Vout會等於0(Vout=0)。
然而，在本發明之其他示範性實施例中，當重置開關309與310同時被導通時，電容介面電路300的輸出電壓Vout亦可為一個非0的已知初始電壓Vinit(Vout=Vinit)。如此一來，只要接收電容介面電路300之輸出電壓Vout的後端電路(end processing circuit，未繪示)在進行後端處理時，先將所接收之輸出電壓Vout減去初始電壓Vinit後(Vout-Vinit)，就可視同電容介面電路300之輸出電壓Vout等於0(Vout=0)。
另外，在電容介面電路300之輸出電壓Vout等於0(Vout=0)的情況下，由於開關301與305亦會被同時導通，所以待測電容Cin的端電壓Vcin會等於正參考電壓VREFP(Vcin=VREFP)，而抵銷電容Cof的端電壓Vcof會等於負參考電壓VREFN(Vcof=VREFN)。
當控制單元314所產生的控制訊號CTR2致能時，由於開關302與306會被同時導通，所以待測電容Cin的端電壓Vcin會等於共模電壓Vcm，而抵銷電容Cof的端電壓Vcof也會等於共模電壓Vcm。因此，輸出電壓Vout=Cin/Cint1*(VREFP-Vcm)+Cof/Cint1*(VREFN-Vcm)，其中Cin為待測電容Cin的電容值，Cint1為回授電容312的電容值，而Cof為抵銷電容Cof的電容值。
當控制單元314所產生的控制訊號CTR3致能時，由於開關303與307會被同時導通，所以待測電容Cin的端電壓Vcin會等於負參考電壓VREFN，而抵銷電容Cof的端電壓Vcof會等於正參考電壓VREFP。此時，輸出電壓Vout=Cin/Cint1*(VREFP-Vcm)+Cof/Cint1*(VREFN-Vcm)。
當控制單元314所產生的控制訊號CTR4致能時，由於開關304與308會被同時導通，所以待測電容Cin的端電壓Vcin會等於共模電壓Vcm，而抵銷電容Cof的端電壓Vcof也會等於共模電壓Vcm。因此，輸出電壓Vout=(Cin-Cof)/Cint1*(VREFP-VREFN)。
於此，由於控制單元314會於電容介面電路300之每N個運作週期T產生重置訊號RES。因此，輸出電壓Vout==N*(Cin-Cof)/Cint1*(VREFP-VREFN)。另外，由上述所揭示的內容可知，待測電容Cin=Cfix+Cchg，故而可進一步推知Cchg=[Vout/(VREFP-VREFN)]*(Cint1/N)。一般而言，正參考電壓VREFP、負參考電壓VREFN、數值N與回授電容312的電容值Cint1皆為已知的參數，故只要得知電容介面電路300的輸出電壓Vout，就可求出待測電容Cin中比較動態變化之可變電容值Cchg的部份。
基於上述可知，本示範性實施例係將待測電容Cin分成可變動部份(即可變電容值Cchg)與不可變動部份(即固定電容值Cfix)，並將抵銷電容Cof的電容值設計的與待測電容Cin之固定電容值Cfix相同或接近，且利用抵銷電容Cof儲存與待測電容Cin之不可變動部份極性相反的電荷來中和待測電容Cin之不可變動部份的影響，從而使得全差分放大器311與回授電容312與313所組成的電荷轉換器僅需針對待測電容Cin之可變動部份作反應即可，藉此來增加後續資料處理的精確度。
圖5繪示為圖3之電容介面電路300的另一操作時序圖。請合併參照圖3~圖5，從圖5可以清楚出，控制單元314係於電容介面電路300之運作週期T依序產生控制訊號CTR3、CTR4、CTR1以及CTR2，且於電容介面電路300之每N個(N為大於等於1的正整數，且其數值係取決於電容介面電路300之輸出電壓Vout所需的精確度)運作週期T產生重置訊號RES，其中重置訊號RES與控制訊號CTR3係同步致能。
電容介面電路300利用圖5所揭示之操作時序圖的運作流程實質上與電容介面電路300利用圖4所揭示之操作時序圖的運作流程類似。另外，經由上述示範性實施例的解說及教示後，本領域之技術人員當可輕易推知電容介面電路300利用圖5所揭示之操作時序圖的實際運作流程，故而在此並不再加以贅述之，且該等變形的示範性實施例亦屬本發明所欲保護的範疇之一。
圖6繪示為本發明另一示範性實施例之電容介面電路600的電路圖。請合併參照圖3與圖6，電容介面電路600與300之相異處係在於電容介面電路600比電容介面電路300多了八個開關601~608，藉以組成截波穩定電路(chopper stabitization circuit)。其中，開關601之第一端耦接開關302之第二端，開關601之第二端耦接全差分放大器311之正輸入端，而開關601之控制端則用以接收控制訊號CP。
開關602之第一端耦接開關304之第二端，開關602之第二端耦接全差分放大器311之負輸入端，而開關602之控制端則用以接收控制訊號CP。開關603之第一端耦接開關302之第二端，開關603之第二端耦接開關602之第二端，而開關603之控制端則用以接收控制訊號XCP。開關604之第一端耦接開關604之第二端，開關604之第二端耦接開關601之第二端，而開關604之控制端則用以接收控制訊號XCP。
開關605之第一端耦接全差分放大器311之負輸出端，開關605之第二端耦接回授電容312之第二端，而開關605之控制端則用以接收控制訊號CP。開關606之第一端耦接全差分放大器311之正輸出端，開關606之第二端耦接回授電容313之第二端，而開關606之控制端則用以接收控制訊號CP。開關607之第一端耦接開關605之第一端，開關607之第二端耦接開關606之第二端，而開關607之控制端則用以接收控制訊號XCP。開關608之第一端耦接開關606之第一端，開關608之第二端耦接開關605之第二端，而開關608之控制端則用以接收控制訊號XCP。
於本示範性實施例中，控制訊號CTR1~CTR4、重置訊號RES，以及控制訊號CP與XCP係由控制單元614所產生。更清楚來說，圖7繪示為圖6之電容介面電路600的操作時序圖。請合併參照圖6與圖7，控制單元614會各別耦接至開關301~308的控制端，用以於電容介面電路600之運作週期T依序產生控制訊號CTR1、CTR2、CTR3以及CTR4，藉以控制開關301~308的運作。
另外，控制單元614更會各別耦接至重置開關309與310的控制端，用以於電容介面電路600之每N個(N為大於等於1的正整數，且其數值係取決於電容介面電路600之輸出電壓Vout所需的精確度)運作週期T產生重置訊號RES，藉以控制重置開關309與310的運作。
於此值得一提的是，控制單元614例如可以於電容介面電路600之每3個(甚至可以更多或更少)運作週期T產生重置訊號RES，此舉乃是為了要因應電容介面電路600得以應用在三角積分調變器(delta-sigma modulator)或三角積分轉換器(delta-sigma converter)之故，且重置訊號RES與控制訊號CTR1係同步致能。
再者，控制單元614更會各別耦接至開關601~608的控制端，用以於電容介面電路600之運作週期T依序產生相位差180度的控制訊號CP與XCP。於本示範性實施例中，控制訊號CP係於控制訊號CTR1與CTR2依序致能時而致能，並於控制訊號CTR3與CTR4依序致能時而禁能。此外，控制訊號XCP係於控制訊號CTR1與CTR2依序致能時而禁能，並於控制訊號CTR3與CTR4依序致能時而致能。
由開關601~608所組成的截波穩定電路不但可以去除全差分放大器311的偏移誤差(offset error)，且更可以去除全差分放大器311的低頻閃爍雜訊(flicker noise)，藉以致使電容介面電路600得以相對穩定及精準於電容介面電路300。
圖8繪示為圖6之電容介面電路600的另一操作時序圖。請合併參照圖6~圖8，從圖8可以清楚出，控制單元614係於電容介面電路600之運作週期T依序產生控制訊號CTR3、CTR4、CTR1以及CTR2，且於電容介面電路600之每N個(N為大於等於1的正整數，且其數值係取決於電容介面電路600之輸出電壓Vout所需的精確度)運作週期T產生重置訊號RES，其中重置訊號RES與控制訊號CTR3係同步致能。
電容介面電路600利用圖8所揭示之操作時序圖的運作流程實質上與電容介面電路600利用圖7所揭示之操作時序圖的運作流程類似。另外，經由上述示範性實施例的解說及教示後，本領域之技術人員當可輕易推知電容介面電路600利用圖8所揭示之操作時序圖的實際運作流程，故而在此並不再加以贅述之，且該等變形的示範性實施例亦屬本發明所欲保護的範疇之一。
圖9繪示為本發明一示範性實施例之電容介面電路900的電路圖。請合併參照圖3與圖9，電容介面電路900與300之相異處係在於電容介面電路900比電容介面電路300多了八個開關901~908、待測電容Cin’，以及抵銷電容Cof’。其中，待測電容Cin’之第一端耦接參考電壓(例如為接地電位，但並不限制於此)。
開關901之第一端用以接收正參考電壓VREFP，開關901之第二端耦接待測電容Cin’之第二端，而開關901之控制端則用以接收控制訊號CTR1。開關902之第一端耦接待測電容Cin’之第二端，開關902之第二端耦接全差分放大器311之負輸入端，而開關902之控制端則用以接收控制訊號CTR2。開關903之第一端用以接收負參考電壓VREFN，開關903之第二端耦接待測電容Cin’之第二端，而開關903之控制端則用以接收控制訊號CTR3。
開關904之第一端耦接待測電容Cin’之第二端，開關904之第二端耦接全差分放大器311之正輸入端，而開關904之控制端則用以接收控制訊號CTR4。抵銷電容Cof’之第一端耦接參考電壓(例如為接地電位，但並不限制於此)。開關905之第一端用以接收負參考電壓VREFN，開關905之第二端耦接抵銷電容Cof’之第二端，而開關905之控制端則用以接收控制訊號CTR1。
開關906之第一端耦接抵銷電容Cof’之第二端，開關906第二端耦接全差分放大器311之負輸入端，而開關906控制端則用以接收控制訊號CTR2。開關907之第一端用以接收正參考電壓VREFP，開關907之第二端耦接抵銷電容Cof’之第二端，而開關907之控制端則用以接收控制訊號CTR3。開關908之第一端耦接抵銷電容Cof’之第二端，開關908之第二端耦接全差分放大器311之正輸入端，而開關908之控制端則用以接收控制訊號CTR4。
於本示範性實施例中，電容介面電路900的操作時序係與電容介面電路300相似。於此，請合併參照圖3、圖4與圖9，控制單元314會各別耦接至開關301~308以及901~908的控制端，用以於電容介面電路900之運作週期T依序產生控制訊號CTR1、CTR2、CTR3以及CTR4，藉以控制開關301~308以及901~908的運作。
另外，待測電容Cin’之電容值可分為比較固定的固定電容值Cfix’與比較動態變化的可變電容值Cchg’這兩個部份，亦即Cin’=Cfix’+Cchg’。其中，固定電容值Cfix’一般只隨著外在環境(例如溫度、溼度、壓力等)才會有緩慢的變化，故而於短時間內可視之為固定值的部份，且抵銷電容Cof’的電容值實質上等於/接近於固定電容值Cfix’。
於本示範性實施例中，當控制單元314所產生的控制訊號CTR1與重置訊號RES同時致能時，重置開關309與310會被同時導通，藉以消除回授電容312與313上的電荷，從而使得電容介面電路900的輸出電壓Vout會等於0(Vout=0)。
然而，在本發明之其他示範性實施例中，當重置開關309與310同時被導通時，電容介面電路900的輸出電壓Vout亦可為一個非0的已知初始電壓Vinit(Vout=Vinit)。如此一來，只要接收電容介面電路900之輸出電壓Vout的後端電路(end processing circuit，未繪示)在進行後端處理時，先將所接收之輸出電壓Vout減去初始電壓Vinit後(Vout-Vinit)，就可視同電容介面電路900之輸出電壓Vout等於0(Vout==0)。
另外，在電容介面電路900之輸出電壓Vout等於0(Vout=0)的情況下，由於開關301、305、901與905亦會被同時導通，所以待測電容Cin與Cin’的端電壓Vcin與Vcin’會等於正參考電壓VREFP(Vcin=Vcin’=VREFP)，而抵銷電容Cof與Cof’的端電壓Vcof與Vof’會等於負參考電壓VREFN(Vcof=Vcof’=VREFN)。
當控制單元314所產生的控制訊號CTR2致能時，由於開關302、306、902與906會被同時導通，所以待測電容Cin與Cin’的端電壓Vcin與Vcin’會等於共模電壓Vcm，而抵銷電容Cof與Cof’的端電壓Vcof與Vof’也會等於共模電壓Vcm。因此，輸出電壓Vout=(Cin-Cin’)/Cint1*(VREFP-Vcm)+(Cof-Cof’)/Cint1*(VREFN-Vcm)，其中Cin與Cin’各別為待測電容Cin與Cin’的電容值，Cint1為回授電容312的電容值，而Cof與Cof’各別為抵銷電容Cof與Cof’的電容值。
當控制單元314所產生的控制訊號CTR3致能時，由於開關303、307、903與907會被同時導通，所以待測電容Cin與Cin’的端電壓Vcin與Vcin’會等於負參考電壓VREFN，而抵銷電容Cof與Cof’的端電壓Vcof與Vof’會等於正參考電壓VREFP。此時，輸出電壓Vout=(Cin-Cin’)/Cint1*(VREFP-Vcm)+(Cof-Cof’)/Cint1*(VREFN-Vcm)。
當控制單元314所產生的控制訊號CTR4致能時，由於開關304、308、904與908會被同時導通，所以待測電容Cin與Cin’的端電壓Vcin與Vcin’會等於共模電壓Vcm，而抵銷電容Cof與Cof’的端電壓Vcof與Vof’也會等於共模電壓Vcm。因此，輸出電壓Vout=((Cin-Cin’)-(Cof-Cof’))/Cint1*(VREFP-VREFN)。
基於上述可知，本示範性實施例係將待測電容Cin與Cin’各別分成可變動部份(即可變電容值Cchg與Cchg’)與不可變動部份(即固定電容值Cfix與Cfix’)，並將抵銷電容Cof與Cof’的電容值各別設計的與待測電容Cin與Cin’之固定電容值Cfix與Cfix’相同或接近，且各別利用抵銷電容Cof與Cof’儲存與待測電容Cin與Cin’之不可變動部份極性相反的電荷來中和待測電容Cin與Cin’之不可變動部份的影響，從而使得全差分放大器311與回授電容312與313所組成的電荷轉換器僅需針對待測電容Cin與Cin’之可變動部份作反應即可，藉此來增加後續資料處理的精確度。
相似地，電容介面電路900亦可利用圖5所揭示的操作時序圖，且電容介面電路900利用圖5所揭示之操作時序圖的運作流程實質上與電容介面電路900利用圖4所揭示之操作時序圖的運作流程類似。另外，經由上述示範性實施例的解說及教示後，本領域之技術人員當可輕易推知電容介面電路900利用圖5所揭示之操作時序圖的實際運作流程，故而在此並不再加以贅述之，且該等變形的示範性實施例亦屬本發明所欲保護的範疇之一。
圖10繪示為本發明另一示範性實施例之電容介面電路1000的電路圖。請合併參照圖6與圖10，電容介面電路1000與600之相異處係在於電容介面電路1000比電容介面電路600多了八個開關1001~1008、待測電容Cin’，以及抵銷電容Cof’。其中，待測電容Cin’之第一端耦接參考電壓(例如為接地電位，但並不限制於此)。
開關1001之第一端用以接收正參考電壓VREFP，開關1001之第二端耦接待測電容Cin’之第二端，而開關1001之控制端則用以接收控制訊號CTR1。開關1002之第一端耦接待測電容Cih’之第二端，開關1002之第二端耦接開關604之第一端，而開關1002之控制端則用以接收控制訊號CTR2。開關1003之第一端用以接收負參考電壓VREFN，開關1003之第二端耦接待測電容Cin’之第二端，而開關1003之控制端則用以接收控制訊號CTR3。
開關1004之第一端耦接待測電容Cin’之第二端，開關1004之第二端耦接開關603之第一端，而開關1004之控制端則用以接收控制訊號CTR4。抵銷電容Cof’之第一端耦接參考電壓(例如為接地電位，但並不限制於此)。開關1005之第一端用以接收負參考電壓VREFN，開關1005之第二端耦接抵銷電容Cof’之第二端，而開關1005之控制端則用以接收控制訊號CTR1。
開關1006之第一端耦接抵銷電容Cof’之第二端，開關1006之第二端耦接開關604之第一端，而開關1006之控制端則用以接收控制訊號CTR2。開關1007之第一端用以接收正參考電壓VREFP，開關1007之第二端耦接抵銷電容Cof’之第二端，而開關1007之控制端則用以接收控制訊號CTR3。開關1008之第一端耦接抵銷電容Cof’之第二端，開關1008之第二端耦接開關603之第一端，而開關1008之控制端則用以接收控制訊號CTR4。
於本示範性實施例中，電容介面電路1000的操作時序係與電容介面電路600相似。於此，請合併參照圖6、圖7與圖10，控制單元614會各別耦接至開關301~308以及1001~1008的控制端，用以於電容介面電路1000之運作週期T依序產生控制訊號CTR1、CTR2、CTR3以及CTR4，藉以控制開關301~308以及1001~1008的運作。
另外，待測電容Cin’之電容值可分為比較固定的固定電容值Cfix’與比較動態變化的可變電容值Cchg’這兩個部份，亦即Cin’=Cfix’+Cchg’。其中，固定電容值Cfix’一般只隨著外在環境(例如溫度、溼度、壓力等)才會有緩慢的變化，故而於短時間內可視之為固定值的部份，且抵銷電容Cof’的電容值實質上等於/接近於固定電容值Cfix’。
關於電容介面電路1000的實際運作可同時參照圖6、圖7與圖9的描述內容來推知，故而在此並不再加以贅述之。
相似地，電容介面電路1000亦可利用圖8所揭示的操作時序圖，且電容介面電路1000利用圖8所揭示之操作時序圖的運作流程實質上與電容介面電路1000利用圖7所揭示之操作時序圖的運作流程類似。另外，經由上述示範性實施例的解說及教示後，本領域之技術人員當可輕易推知電容介面電路1000利用圖8所揭示之操作時序圖的實際運作流程，故而在此並不再加以贅述之，且該等變形的示範性實施例亦屬本發明所欲保護的範疇之一。
上述示範性實施例之電容介面電路300、600、900與1000皆得以應用在三角積分調變器(delta-sigma modulator)或三角積分轉換器(delta-sigma converter)，且可以致使三角積分調變器或三角積分轉換器的輸出正比於待測電容Cin與/或Cin’之可變動部份。然而，由於三角積分調變器與三角積分轉換器的硬體架構實屬本領域具有通常知識者所熟識之技藝，故而在此並不再加以贅述之。
綜上所述，本發明係將待測電容分成可變動部份與不可變動部份，並將抵銷電容的電容值設計的與待測電容之固定電容值相同或接近，且利用抵銷電容儲存與待測電容之不可變動部份極性相反的電荷來中和待測電容之不可變動部份的影響，從而使得全差分放大器與回授電容所組成的電荷轉換器僅需針對待測電容之可變動部份作反應即可，藉此來增加後續資料處理的精確度。
100、300、600、900、1000．．．電容介面電路
101~106、301~308、601~608、901~908、1001~1008．．．開關
309、310．．．重置開關
107、311．．．全差分放大器
108、109、312、313．．．回授電容
314、614‧‧‧控制單元
Cin、Cin’‧‧‧待測電容
Cof、Cof’‧‧‧抵銷電容
VREFP‧‧‧正參考電壓
VREFN‧‧‧負參考電壓
Vout‧‧‧輸出電壓
Vcm‧‧‧共模電壓
CTR1~CTR4、CP、XCP‧‧‧控制訊號
RES‧‧‧重置訊號
Cfix、Cfix’‧‧‧待測電容的固定電容值
Cchg、Cchg’‧‧‧待測電容的可變電容值
Vcin、Vcin’‧‧‧待測電容的端電壓
Vcof、Vcof’‧‧‧抵銷電容的端電壓
T‧‧‧運作週期
圖1繪示為傳統電容介面電路的電路圖。
圖2繪示為圖1之電容介面電路的操作時序圖。
圖3繪示為本發明一示範性實施例之電容介面電路的電路圖。
圖4繪示為圖3之電容介面電路的操作時序圖。
圖5繪示為圖3之電容介面電路的另一操作時序圖。
圖6繪示為本發明另一示範性實施例之電容介面電路的電路圖。
圖7繪示為圖6之電容介面電路的操作時序圖。
圖8繪示為圖6之電容介面電路的另一操作時序圖。
圖9與圖10分別繪示為本發明另一示範性實施例之電容介面電路的電路圖。
300‧‧‧電容介面電路
301~308‧‧‧開關
309、310‧‧‧重置開關
311‧‧‧全差分放大器
312、313‧‧‧回授電容
314‧‧‧控制單元
Cin‧‧‧待測電容
Cof‧‧‧抵銷電容
VREFP‧‧‧正參考電壓
VREFN‧‧‧負參考電壓
Vout‧‧‧輸出電壓
Vcm‧‧‧共模電壓
CTR1~CTR4‧‧‧控制訊號
RES‧‧‧重置訊號
Cfix‧‧‧待測電容的固定電容值
Cchg‧‧‧待測電容的可變電容值
Vcin‧‧‧待測電容的端電壓
Vcof‧‧‧抵銷電容的端電壓

Claims (48)

  1. 一種電容介面電路，包括：一第一待測電容，其第一端耦接一參考電壓；一第一開關，其第一端用以接收一正參考電壓，其第二端耦接該第一待測電容之第二端，而其控制端則用以接收一第一控制訊號；一第二開關，其第一端耦接該第一待測電容之第二端，而其控制端則用以接收一第二控制訊號；一第三開關，其第一端用以接收一負參考電壓，其第二端耦接該第一待測電容之第二端，而其控制端則用以接收一第三控制訊號；一第四開關，其第一端耦接該第一待測電容之第二端，而其控制端則用以接收一第四控制訊號；一全差分放大器，其正輸入端耦接該第二開關之第二端，而其負輸入端則耦接該第四開關之第二端；一第一回授電容，其第一端耦接該第二開關之第二端，而其第二端則耦接該全差分放大器之負輸出端；一第一重置開關，其第一端耦接該第一回授電容之第一端，其第二端耦接該第一回授電容之第二端，而其控制端則用以接收一重置訊號；一第二回授電容，其第一端耦接該第四開關之第二端，而其第二端則耦接該全差分放大器之正輸出端；一第二重置開關，其第一端耦接該第二回授電容之第一端，其第二端耦接該第二回授電容之第二端，而其控制 端則用以接收該重置訊號；一第一抵銷電容，其第一端耦接該參考電壓；一第五開關，其第一端用以接收該負參考電壓，其第二端耦接該第一抵銷電容之第二端，而其控制端則用以接收該第一控制訊號；一第六開關，其第一端耦接該第一抵銷電容之第二端，其第二端耦接該全差分放大器之正輸入端，而其控制端則用以接收該第二控制訊號；一第七開關，其第一端用以接收該正參考電壓，其第二端耦接該第一抵銷電容之第二端，而其控制端則用以接收該第三控制訊號；以及一第八開關，其第一端耦接該第一抵銷電容之第二端，其第二端耦接該全差分放大器之負輸入端，而其控制端則用以接收該第四控制訊號，其中該第一待測電容之電容值分為一第一固定電容值與一第一可變電容值，且該第一抵銷電容的電容值實質上等於該第一固定電容值。
  2. 如申請專利範圍第1項所述之電容介面電路，其中該第一回授電容與該第二回授電容的電容值相等。
  3. 如申請專利範圍第2項所述之電容介面電路，其中該全差分放大器更包括一共模輸入端，用以接收一共模電壓。
  4. 如申請專利範圍第3項所述之電容介面電路，更包括一控制單元，耦接該第一至該第八開關之控制端，用以 於該電容介面電路之一運作週期依序產生該第一、該第二、該第三以及該第四控制訊號。
  5. 如申請專利範圍第4項所述之電容介面電路，其中該控制單元更耦接該第一與該第二重置開關之控制端，用以於該電容介面電路之每N個運作週期產生該重置訊號，N為大於等於1的正整數。
  6. 如申請專利範圍第5項所述之電容介面電路，其中該重置訊號與該第一控制訊號係同步致能。
  7. 如申請專利範圍第3項所述之電容介面電路，更包括一控制單元，耦接該第一至該第八開關之控制端，用以於該電容介面電路之一運作週期依序產生該第三、該第四、該第一以及該第二控制訊號。
  8. 如申請專利範圍第7項所述之電容介面電路，其中該控制單元更耦接該第一與該第二重置開關之控制端，用以於該電容介面電路之每N個運作週期產生該重置訊號，N為大於等於1的正整數。
  9. 如申請專利範圍第8項所述之電容介面電路，其中該重置訊號與該第三控制訊號係同步致能。
  10. 如申請專利範圍第3項所述之電容介面電路，更包括：一第二待測電容，其第一端耦接該參考電壓；一第九開關，其第一端用以接收該正參考電壓，其第二端耦接該第二待測電容之第二端，而其控制端則用以接收該第一控制訊號； 一第十開關，其第一端耦接該第二待測電容之第二端，其第二端耦接該全差分放大器之負輸入端，而其控制端則用以接收該第二控制訊號；一第十一開關，其第一端用以接收該負參考電壓，其第二端耦接該第二待測電容之第二端，而其控制端則用以接收該第三控制訊號；一第十二開關，其第一端耦接該第二待測電容之第二端，其第二端耦接該全差分放大器之正輸入端，而其控制端則用以接收該第四控制訊號；一第二抵銷電容，其第一端耦接該參考電壓；一第十三開關，其第一端用以接收該負參考電壓，其第二端耦接該第二抵銷電容之第二端，而其控制端則用以接收該第一控制訊號；一第十四開關，其第一端耦接該第二抵銷電容之第二端，其第二端耦接該全差分放大器之負輸入端，而其控制端則用以接收該第二控制訊號；一第十五開關，其第一端用以接收該正參考電壓，其第二端耦接該第二抵銷電容之第二端，而其控制端則用以接收該第三控制訊號；以及一第十六開關，其第一端耦接該第二抵銷電容之第二端，其第二端耦接該全差分放大器之正輸入端，而其控制端則用以接收該第四控制訊號。
  11. 如申請專利範圍第10項所述之電容介面電路，其中該第二待測電容之電容值分為一第二固定電容值與一第 二可變電容值，且該第二抵銷電容的電容值實質上等於該第二固定電容值。
  12. 如申請專利範圍第11項所述之電容介面電路，更包括一控制單元，耦接該第一至該第十六開關之控制端，用以於該電容介面電路之一運作週期依序產生該第一、該第二、該第三以及該第四控制訊號。
  13. 如申請專利範圍第12項所述之電容介面電路，其中該控制單元更耦接該第一與該第二重置開關之控制端，用以於該電容介面電路之每N個運作週期產生該重置訊號，N為大於等於1的正整數。
  14. 如申請專利範圍第13項所述之電容介面電路，其中該重置訊號與該第一控制訊號係同步致能。
  15. 如申請專利範圍第11項所述之電容介面電路，更包括一控制單元，耦接該第一至該第十六開關之控制端，用以於該電容介面電路之一運作週期依序產生該第三、該第四、該第一以及該第二控制訊號。
  16. 如申請專利範圍第15項所述之電容介面電路，其中該控制單元更耦接該第一與該第二重置開關之控制端，用以於該電容介面電路之每N個運作週期產生該重置訊號，N為大於等於1的正整數。
  17. 如申請專利範圍第16項所述之電容介面電路，其中該重置訊號與該第三控制訊號係同步致能。
  18. 如申請專利範圍第2項所述之電容介面電路，更包括： 一第九開關，其第一端耦接該第二開關之第二端，其第二端耦接該全差分放大器之正輸入端，而其控制端則用以接收一第五控制訊號；一第十開關，其第一端耦接該第四開關之第二端，其第二端耦接該全差分放大器之負輸入端，而其控制端則用以接收該第五控制訊號；一第十一開關，其第一端耦接該第二開關之第二端，其第二端耦接該第十開關之第二端，而其控制端則用以接收一第六控制訊號；一第十二開關，其第一端耦接該第四開關之第二端，其第二端耦接該第九開關之第二端，而其控制端則用以接收該第六控制訊號；一第十三開關，其第一端耦接該全差分放大器之負輸出端，其第二端耦接該第一回授電容之第二端，而其控制端則用以接收該第五控制訊號；一第十四開關，其第一端耦接該全差分放大器之正輸出端，其第二端耦接該第二回授電容之第二端，而其控制端則用以接收該第五控制訊號；一第十五開關，其第一端耦接該第十三開關之第一端，其第二端耦接該第十四開關之第二端，而其控制端則用以接收該第六控制訊號；以及一第十六開關，其第一端耦接該第十四開關之第一端，其第二端耦接該第十三開關之第二端，而其控制端則用以接收該第六控制訊號。
  19. 如申請專利範圍第18項所述之電容介面電路，更包括一控制單元，耦接該第一至該第八開關之控制端，用以於該電容介面電路之一運作週期依序產生該第一、該第二、該第三以及該第四控制訊號。
  20. 如申請專利範圍第19項所述之電容介面電路，其中該控制單元更耦接該第一與該第二重置開關之控制端，用以於該電容介面電路之每N個運作週期產生該重置訊號，N為大於等於1的正整數。
  21. 如申請專利範圍第20項所述之電容介面電路，其中該重置訊號與該第一控制訊號係同步致能。
  22. 如申請專利範圍第21項所述之電容介面電路，其中該控制單元更耦接該第九至該第十六開關之控制端，用以於該電容介面電路之該運作週期依序產生該第五與該第六控制訊號。
  23. 如申請專利範圍第22項所述之電容介面電路，其中該第五與該第六控制訊號的相位差為180度。
  24. 如申請專利範圍第23項所述之電容介面電路，其中該第五控制訊號係於該第一與該第二控制訊號依序致能時而致能，並於該第三與該第四控制訊號依序致能時而禁能。
  25. 如申請專利範圍第24項所述之電容介面電路，其中該第六控制訊號係於該第一與該第二控制訊號依序致能時而禁能，並於該第三與該第四控制訊號依序致能時而致能。
  26. 如申請專利範圍第18項所述之電容介面電路，更包括一控制單元，耦接該第一至該第八開關之控制端，用以於該電容介面電路之一運作週期依序產生該第三、該第四、該第一以及該第二控制訊號。
  27. 如申請專利範圍第26項所述之電容介面電路，其中該控制單元更耦接該第一與該第二重置開關之控制端，用以於該電容介面電路之每N個運作週期產生該重置訊號，N為大於等於1的正整數。
  28. 如申請專利範圍第27項所述之電容介面電路，其中該重置訊號與該第三控制訊號係同步致能。
  29. 如申請專利範圍第28項所述之電容介面電路，其中該控制單元更耦接該第九至該第十六開關之控制端，用以於該電容介面電路之該運作週期依序產生該第五與該第六控制訊號。
  30. 如申請專利範圍第29項所述之電容介面電路，其中該第五與該第六控制訊號的相位差為180度。
  31. 如申請專利範圍第30項所述之電容介面電路，其中該第五控制訊號係於該第一與該第二控制訊號依序致能時而致能，並於該第三與該第四控制訊號依序致能時而禁能。
  32. 如申請專利範圍第31項所述之電容介面電路，其中該第六控制訊號係於該第一與該第二控制訊號依序致能時而禁能，並於該第三與該第四控制訊號依序致能時而致能。
  33. 如申請專利範圍第18項所述之電容介面電路，更包括：一第二待測電容，其第一端耦接該參考電壓；一第十七開關，其第一端用以接收該正參考電壓，其第二端耦接該第二待測電容之第二端，而其控制端則用以接收該第一控制訊號；一第十八開關，其第一端耦接該第二待測電容之第二端，其第二端耦接該第十二開關之第一端，而其控制端則用以接收該第二控制訊號；一第十九開關，其第一端用以接收該負參考電壓，其第二端耦接該第二待測電容之第二端，而其控制端則用以接收該第三控制訊號；一第二十開關，其第一端耦接該第二待測電容之第二端，其第二端耦接該第十一開關之第一端，而其控制端則用以接收該第四控制訊號；一第二抵銷電容，其第一端耦接該參考電壓；一第二十一開關，其第一端用以接收該負參考電壓，其第二端耦接該第二抵銷電容之第二端，而其控制端則用以接收該第一控制訊號；一第二十二開關，其第一端耦接該第二抵銷電容之第二端，其第二端耦接該第十二開關之第一端，而其控制端則用以接收該第二控制訊號；一第二十三開關，其第一端用以接收該正參考電壓，其第二端耦接該第二抵銷電容之第二端，而其控制端則用 以接收該第三控制訊號；以及一第二十四開關，其第一端耦接該第二抵銷電容之第二端，其第二端耦接該第十一開關之第一端，而其控制端則用以接收該第四控制訊號。
  34. 如申請專利範圍第33項所述之電容介面電路，其中該第二待測電容之電容值分為一第二固定電容值與一第二可變電容值，且該第二抵銷電容的電容值實質上等於該第二固定電容值。
  35. 如申請專利範圍第34項所述之電容介面電路，更包括一控制單元，耦接該第一至該第八開關以及該第十七至該第二十四開關之控制端，用以於該電容介面電路之一運作週期依序產生該第一、該第二、該第三以及該第四控制訊號。
  36. 如申請專利範圍第35項所述之電容介面電路，其中該控制單元更耦接該第一與該第二重置開關之控制端，用以於該電容介面電路之每N個運作週期產生該重置訊號，N為大於等於1的正整數。
  37. 如申請專利範圍第36項所述之電容介面電路，其中該重置訊號與該第一控制訊號係同步致能。
  38. 如申請專利範圍第37項所述之電容介面電路，其中該控制單元更耦接該第九至該第十六開關之控制端，用以於該電容介面電路之該運作週期依序產生該第五與該第六控制訊號。
  39. 如申請專利範圍第38項所述之電容介面電路，其 中該第五與該第六控制訊號的相位差為180度。
  40. 如申請專利範圍第39項所述之電容介面電路，其中該第五控制訊號係於該第一與該第二控制訊號依序致能時而致能，並於該第三與該第四控制訊號依序致能時而禁能。
  41. 如申請專利範圍第40項所述之電容介面電路，其中該第六控制訊號係於該第一與該第二控制訊號依序致能時而禁能，並於該第三與該第四控制訊號依序致能時而致能。
  42. 如申請專利範圍第34項所述之電容介面電路，更包括一控制單元，耦接該第一至該第八開關以及該第十七至該第二十四開關之控制端，用以於該電容介面電路之一運作週期依序產生該第三、該第四、該第一以及該第二控制訊號。
  43. 如申請專利範圍第42項所述之電容介面電路，其中該控制單元更耦接該第一與該第二重置開關之控制端，用以於該電容介面電路之每N個運作週期產生該重置訊號，N為大於等於1的正整數。
  44. 如申請專利範圍第43項所述之電容介面電路，其中該重置訊號與該第三控制訊號係同步致能。
  45. 如申請專利範圍第44項所述之電容介面電路，其中該控制單元更耦接該第九至該第十六開關之控制端，用以於該電容介面電路之該運作週期依序產生該第五與該第六控制訊號。
  46. 如申請專利範圍第45項所述之電容介面電路，其中該第五與該第六控制訊號的相位差為180度。
  47. 如申請專利範圍第46項所述之電容介面電路，其中該第五控制訊號係於該第一與該第二控制訊號依序致能時而致能，並於該第三與該第四控制訊號依序致能時而禁能。
  48. 如申請專利範圍第47項所述之電容介面電路，其中該第六控制訊號係於該第一與該第二控制訊號依序致能時而禁能，並於該第三與該第四控制訊號依序致能時而致能。
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