DE102006014925B3

DE102006014925B3 - Schaltungsanordnung mit einer Abtast-Halte-Einrichtung und Verfahren zur Signalverarbeitung in einer Abtast-Halte-Einrichtung

Info

Publication number: DE102006014925B3
Application number: DE102006014925A
Authority: DE
Inventors: Dieter Dr. Draxelmayr
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2006-03-30
Filing date: 2006-03-30
Publication date: 2007-09-27
Anticipated expiration: 2026-03-31
Also published as: US20070236261A1; US7724041B2; CN101055766B; CN101055766A

Abstract

In einer Schaltungsanordnung mit einer Abtast-Halte-Einrichtung (AH) umfasst die Abtast-Halte-Einrichtung (AH) einen ersten, einen zweiten, einen dritten und einen vierten Ladungsspeicher (C1, C2, C3, C4) sowie einen ersten und einen zweiten Eingangsanschluss (Vinp, Vinn) zur Zuführung eines differenziellen Eingangssignals mit einem ersten und einem zweiten Anteil. Über einen ersten und einen zweiten Ausgangsanschluss (Vop, Von) kann ein differenzielles Ausgangssignal abgegeben werden. Die Ladungsspeicher können in einer ersten Phase eines Zeitabschnitts mit dem ersten oder dem zweiten Anteil des differenziellen Eingangssignals aufgeladen werden. In einer zweiten Phase des Zeitabschnitts wird in Abhängigkeit der Ladungen des ersten, zweiten, dritten und vierten Ladungsspeichers (C1, C2, C3, C4) das differenzielle Ausgangssignal erzeugt.

Description

Schaltungsanordnung mit einer Abtast-Halte-Einrichtung und Verfahren zur Signalverarbeitung in einer Abtast-Halte-Einrichtung Die Erfindung betrifft eine Schaltungsanordnung mit einer Abtast-Halte-Einrichtung, ein Verfahren zur Signalverarbeitung in einer Abtast-Halte-Einrichtung sowie eine Verwendung der Schaltungsanordnung.
In vielen analogen Schaltungen werden Spannungen in Kondensatoren oder anderen Ladungsspeichern gespeichert. Die gespeicherten Spannungen werden dabei oft für eine weitere Signalverarbeitung verwendet. Die Ladungsspeicher können dabei als ein schaltbares Netzwerk von mehreren Teilladungsspeichern ausgebildet sein.

Das Zwischenspeichern von Spannungen für eine spätere Weiterverarbeitung wird beispielsweise bei Analog-Digital-Umsetzern eingesetzt. 4 zeigt eine Ausführungsform eines Analog-Digital-Umsetzers mit einer Pipeline-Architektur. Der gezeigte Analog-Digital-Umsetzer zum Wandeln einer analogen Eingangsspannung Vs in einen Digitalwert Y umfasst n hintereinander geschaltete Stufen A1, A2, ..., An, die jeweils einen Binärwert B1, B2, ..., Bn mit einem oder mehreren Bits für den Digitalwert Y erzeugen und an einen Zwischenspeicher BUF abgeben. In dem Zwischenspeicher BUF werden die Binärwerte B1, B2, ..., Bn zum Digitalwert Y kombiniert. Die einzelnen Binärwerte B1, B2, ..., Bn werden dabei zeitlich nacheinander erzeugt, wobei die erste Stufe A1 aus der anliegenden Spannung Vs den Binärwert B1 erzeugt und an den Zwischenspeicher BUF abgibt. Ein Ergebnis der Verarbeitung des Spannungssig nals Vs wird als Spannungssignal Vs2 an die zweite Stufe A2 zur weiteren Verarbeitung abgegeben. Als Eingangssignal für die letzte Stufe An dient schließlich das Spannungssignal Vsn.

5 zeigt ein Ausführungsbeispiel einer herkömmlichen Abtast-Halte-Einrichtung, wie sie in einer der Stufen A1 bis An eingesetzt werden kann. Eine ähnliche Abtast-Halte-Einrichtung ist beispielsweise aus der Druckschrift DE 102 19 327 A1 bekannt. Die Abtast-Halte-Einrichtung zur Verarbeitung von differenziellen Eingangssignalen umfasst Eingangseinschlüsse Vinp und Vinn sowie Referenzpotenzialanschlüsse Vrefp und Vrefn. Des weiteren weist die Abtast-Halte-Einrichtung Kondensatoren C1, C2 auf, die mit ersten Anschlüssen über Schalter S93 bis S98 mit den Eingangsanschlüssen Vinp, Vinn und den Referenzpotenzialanschlüssen Vrefp, Vrefn verbindbar sind. Die Schalter S93 bis S98 sind dabei von einer Steuerschaltung CC steuerbar. Zweite Anschlüsse der Kondensatoren C1, C2 sind mit einem invertierenden und einem nichtinvertierenden Eingang eines Differenzverstärkers OP gekoppelt. Der nichtinvertierende Ausgang O1 des Differenzverstärkers OP ist über eine Parallelschaltung eines Rückkopplungskondensators CR1 und eines Schalters S91 an dem invertierenden Eingang des Differenzverstärkers OP angeschlossen. Ebenso ist zwischen den invertierenden Ausgang O2 des Differenzverstärkers OP und seinen nichtinvertierenden Eingang eine Parallelschaltung eines Rückkopplungskondensators CR2 und eines Schalters S92 geschaltet.

Über die Eingangsanschlüsse Vinp, Vinn kann eines der Spannungssignale Vs bis Vsn in differenzieller Form zugeführt werden. Dabei sind die Anteile eines Signals an den Eingangseinschlüssen Vinp, Vinn bezüglich eines Gleichtaktpotenzials komplementär zueinander. In einer ersten Phase, einer Abtastphase, sind die Schalter S91, S92, S93, S94 geschlos sen, während die Schalter S95, S96, S97, S98 geöffnet sind. Dadurch werden die Kondensatoren C1, C2 entsprechend der Eingangsspannung aufgeladen.

In einer darauffolgenden Phase, einer Haltephase, werden die Schalter S91, S92, S93, S94 abhängig von einer Steuerung durch die Steuerschaltung geöffnet. Beispielsweise bedingt durch einen Binärwert wird einer der Kondensatoren C1, C2 mit einem ersten Referenzpotenzialanschluss Vrefp und der andere mit einem zweiten Referenzpotenzialanschluss Vrefn gekoppelt. Referenzpotenziale an den Referenzpotenzialanschlüssen Vrefp, Vrefn sind dabei üblicherweise ebenfalls bezüglich der Bezugsspannung komplementär zueinander. Durch das Beaufschlagen der Kondensatoren C1, C2 mit den Referenzpotenzialen kann in Abhängigkeit der Schalterstellung der Schalter S95 bis S98 eine Spannung zu der in den Kondensatoren C1, C2 gespeicherten Spannung addiert oder von der gespeicherten Spannung subtrahiert werden. Ein Ergebnis dieser Operation wird an den Anschlüssen O1, O2 abgegeben.

Am Ende der Haltephase sind die Kondensatoren C1, C2 mit Ladungen beaufschlagt, die von gespeicherten Spannungen und den Schalterstellungen der Schalter S95 bis S98 abhängen. In einer darauffolgenden Abtastphase zur Speicherung von neuen. Spannungswerten der Eingangsspannung kann der Ladezustand der Kapazitäten C1, C2 den Abtastvorgang beeinflussen. Wenn eine Restladung von einem Binärwert aus der Analog-Digital-Umsetzung abhängt, kann dies, insbesondere bei hohen Abtastraten, zu sogenannten Intersymbol-Interferenzen führen. Derartige Fehler beeinträchtigen die Genauigkeit bei der Analog-Digital-Umsetzung.

Es ist daher Aufgabe der Erfindung, eine Schaltungsanordnung mit einer Abtast-Halte-Einrichtung bereit zu stellen, bei der ein Einfluss auf einen Abtastvorgang in einem Zeitabschnitt durch vorhergehende Zeitabschnitte reduziert ist. Ferner ist es Aufgabe der Erfindung, ein Verfahren zur Signalverarbeitung anzugeben, mit dem eine Abhängigkeit eines Abtastvorgangs in einem Zeitabschnitt von vorhergehenden Zeitabschnitten reduziert ist. Des Weiteren ist es Aufgabe der Erfindung, eine Verwendung für die Schaltungsanordnung anzugeben.

Diese Aufgaben werden mit den Gegenständen der unabhängigen Patentansprüche gelöst. Ausgestaltungsformen und Weiterbildungen der Erfindung sind Gegenstand der Unteransprüche.

In einer Ausführungsform ist eine Schaltungsanordnung mit einer Abtast-Halte-Einrichtung vorgesehen, bei der die Abtast-Halte-Einrichtung einen ersten, einen zweiten, einen dritten und einen vierten Ladungsspeicher umfasst, die jeweils einen ersten und einen zweiten Anschluss aufweisen. Die Abtast-Halte-Einrichtung umfasst ferner einen ersten und einen zweiten Eingangsanschluss zur Zuführung eines differenziellen Eingangssignals sowie einen ersten und einen zweiten Ausgangsanschluss und einen ersten und einen zweiten Referenzpotenzialanschluss.

Dabei ist der erste Ladungsspeicher über seinen ersten Anschluss mit dem ersten Eingangsanschluss, mit dem ersten Referenzpotenzialanschluss und mit dem zweiten Referenzpotenzialanschluss jeweils zu- und abschaltbar und über seinen zweiten Anschluss mit dem ersten Ausgangsanschluss gekoppelt. Der zweite Ladungsspeicher ist über seinen ersten Anschluss mit dem zweiten Eingangsanschluss, mit dem ersten Referenzpotenzialanschluss und mit dem zweiten Referenzpotenzialanschluss jeweils zu- und abschaltbar gekoppelt, während sein zweiter Anschluss mit dem zweiten Ausgangsanschluss gekoppelt ist.

Der jeweilige erste Anschluss des dritten und des vierten Ladungsspeichers ist mit dem ersten Eingangsanschluss, mit dem zweiten Eingangsanschluss, mit dem ersten Referenzpotenzialanschluss und mit dem zweiten Referenzpotenzialanschluss jeweils zu- und abschaltbar gekoppelt. Der jeweilige zweite Anschluss des dritten und des vierten Ladungsspeichers ist mit dem ersten und mit dem zweiten Ausgangsanschluss jeweils zu- und abschaltbar gekoppelt.

Die Kapazitäten des ersten, zweiten, dritten und vierten Ladungsspeichers sind in einer Ausführungsform im Wesentlichen gleich. Aufgrund von fertigungstechnischen Schwankungen ist jedoch eine völlige Identität des Kapazitätswerts eines Ladungsspeichers nicht zu garantieren. Die Ladungsspeicher können jedoch eine nominell gleiche Kapazität aufweisen, beispielsweise durch gleiche räumliche Abmessungen.

Durch die zu- und abschaltbaren Kopplungen, die beispielsweise als Schalter ausgeführt sind, können in der Schaltungsanordnung in verschiedenen Zeitabschnitten, die beispielsweise Taktperioden eines Abtastsignals mit einer Abtastfrequenz entsprechen, die Ladungsspeicher verschieden verschaltet werden. Beispielsweise werden in einem ersten Zeitabschnitt der erste und der dritte sowie der zweite und der vierte Ladungsspeicher jeweils zueinander parallel geschalten. In einer ersten Phase, beispielsweise einer Abtastphase des ersten Zeitabschnitts können der erste und der dritte Ladungsspeicher parallel zwischen den ersten Eingangsanschluss und den ersten Ausgangsanschluss geschaltet werden sowie der zweite und der vierte Ladungsspeicher parallel zwischen den zweiten Eingangsanschluss und den zweiten Ausgangsanschluss. Dadurch werden der erste und der dritte Ladungsspeicher mit einem ersten Anteil des Eingangssignals beaufschlagt und aufgeladen, während der zweite und der vierte Ladungsspeicher mit einem zweiten Anteil des Eingangssignals beaufschlagt und aufgeladen werden.

In einer zweiten Phase, einer Auswerte- oder Haltephase, können der erste und der dritte Ladungsspeicher zwischen den ersten Referenzpotenzialanschluss und den ersten Ausgangsanschluss und der zweite und der vierte Ladungsspeicher zwischen den zweiten Referenzpotenzialanschluss und den zweiten Ausgangsanschluss geschaltet werden. Alternativ können auch der erste und der dritte Ladungsspeicher zwischen den zweiten Referenzpotenzialanschluss und den ersten Ausgangsanschluss und der zweite und der vierte Ladungsspeicher zwischen den ersten Referenzpotenzialanschluss und den zweiten Ausgangsanschluss geschaltet werden. Dadurch sind am Ende der zweiten Phase der erste und der dritte Ladungsspeicher mit einer Spannung aufgeladen, die verschieden ist von der Spannung, mit der der zweite und der vierte Ladungsspeicher aufgeladen wurden. Die Restladung des ersten und des dritten Ladungsspeichers ist somit verschieden von der Restladung des zweiten und des vierten Ladungsspeichers.

In einer ersten Phase eines zweiten Zeitabschnitts, der unmittelbar auf den ersten Zeitabschnitt folgt, können der erste und der vierte Ladungsspeicher parallel zwischen den ersten Eingangsanschluss und den ersten Ausgangsanschluss geschaltet werden. Hingegen werden der zweite und der dritte Ladungsspeicher parallel zwischen den zweiten Eingangsanschluss und den zweiten Ausgangsanschluss geschaltet.

Der erste und der vierte sowie der zweite und der dritte Ladungsspeicher weisen zu Beginn der ersten Phase des zweiten Zeitabschnitts jeweils verschiedene Ladungen auf. Dadurch kommt es zu einem Ladungsausgleich innerhalb der jeweiligen Parallelschaltung. Die Gesamtladung des ersten und des vierten sowie des zweiten und des dritten Ladungsspeichers kann somit ausgeglichen werden. Dadurch müssen die Ladungsspeicher von dem differenziellen Eingangssignal nicht umgeladen werden. Der Ladevorgang ist folglich unabhängig von Restladungen vorhergehender Zeitabschnitte. Das Auftreten von Intersymbol-Interferenzen kann hierdurch reduziert oder aufgehoben werden.

Es kann auch ein differenzielles Eingangssignal mit Anteilen zugeführt werden, bei dem der zweite Anteil bezüglich eines Gleichtaktpotenzials zu dem ersten Anteil komplementär ist. Dadurch sind auch die jeweiligen Restladungen komplementär zueinander.

In einer zweiten Phase des zweiten Zeitabschnitts werden die in der ersten Phase gebildeten Ladungsspeicherpaare, analog wie in der zweiten Phase des ersten Zeitabschnitts, mit den Referenzpotenzialanschlüssen gekoppelt. Somit weisen der erste und der vierte Ladungsspeicher eine Restladung auf, die beispielsweise komplementär ist zu der Restladung des zweiten und des dritten Ladungsspeichers.

In einem folgenden, dritten Zeitabschnitt können die Ladungsspeicher wieder wie im ersten Zeitabschnitt verschaltet werden. Somit werden wieder Ladungsspeicher mit komplementären Restladungen miteinander verschaltet, sodass sich die Restladungen wiederum gegenseitig aufheben. Somit können dadurch, dass in jedem Zeitabschnitt Ladungsspeicher mit vorhergehen der komplementärer Restladung miteinander kombiniert werden, Abhängigkeiten von vorhergehenden Kopplungen in der Abtast-Halte-Einrichtung und damit Intersymbol-Interferenzen reduziert werden.

In einem Aspekt sind der erste und der zweite Ladungsspeicher über ihren jeweiligen ersten Anschluss mit dem ersten und mit dem zweiten Eingangsanschluss sowie über ihren jeweiligen zweiten Anschluss mit dem ersten und mit dem zweiten Ausgangsanschluss jeweils zu- und abschaltbar gekoppelt.

Beispielsweise können der erste, zweite, dritte und vierte Ladungsspeicher über ihren jeweiligen ersten Anschluss mit dem ersten und dem zweiten Eingangsanschluss und mit dem ersten und dem zweiten Referenzpotenzialanschluss sowie über ihren jeweiligen zweiten Anschluss mit dem ersten und dem zweiten Ausgangsanschluss jeweils über wenigstens einen Schalter gekoppelt sein.

Dadurch ist es möglich, dass in jedem Zeitabschnitt unterschiedliche Kombinationen von Ladungsspeichern gebildet werden, die beliebig mit dem ersten oder dem zweiten Anteil des differenziellen Eingangssignals und den Spannungen am ersten und zweiten Referenzpotenzialanschluss beaufschlagt werden können. Dabei ist darauf zu achten, dass in jedem Zeitabschnitt Ladungsspeicher durch Parallelschaltung miteinander kombiniert werden, die in einem zeitlich unmittelbar vorhergehenden Zeitabschnitt mit verschiedenen Spannungen beaufschlagt wurden und somit verschiedene Restladungen aufweisen.

In einem weiteren Aspekt umfasst die Schaltungsanordnung einen Differenzverstärker mit einem invertierenden Eingang, der mit dem ersten Ausgangsanschluss gekoppelt und einem nichtin vertierenden Eingang, der mit dem zweiten Ausgangsanschluss gekoppelt ist. Ferner weist der Differenzverstärker einen invertierenden und einen nichtinvertierenden Ausgang zur Abgabe eines differenziellen Ausgangssignals auf.

Zwischen dem invertierenden Eingang und dem nichtinvertierenden Ausgang des Differenzverstärkers kann ein erster rückkoppelnder Ladungsspeicher und dazu parallel ein erster gesteuerter Schalter geschaltet sein. Ebenso kann zwischen dem nichtinvertierenden Eingang und dem invertierenden Ausgang des Differenzverstärkers ein zweiter rückkoppelnder Ladungsspeicher und dazu parallel ein zweiter gesteuerter Schalter geschaltet sein.

Durch die Differenzverstärker können die Ladungen beziehungsweise Spannungen der Ladungsspeicher verstärkt werden und als differenzielles Ausgangssignal zur Weiterverarbeitung abgegeben werden. Beispielsweise kann das differenzielle Ausgangssignal als ein Eingangssignal für eine weitere Abtast-Halte-Einrichtung in einem Analog-Digital-Umsetzer mit einer Pipeline-Architektur dienen. Der Differenzverstärker kann auch in einer Funktion als Puffer, beispielsweise als Strompuffer wirken.

In einem weiteren Aspekt umfasst die Abtast-Halte-Einrichtung weitere Ladungsspeicher, deren Kapazitäten im Wesentlichen gleich sind. Dabei ist zu jedem des ersten, zweiten, dritten und vierten Ladungsspeichers eine gleiche Anzahl von Ladungsspeichern der weiteren Ladungsspeicher parallel schaltbar. Beispielsweise kann ein Ladungsspeicher mehrere parallel geschaltete Ladungsspeicher oder Kondensatoren umfassen. Die weiteren Ladungsspeicher können aber auch zu einem schaltbaren Ladungsspeichernetzwerk verschaltet sein. Beim Parallel schalten des ersten bis vierten und der weiteren Ladungsspeicher ist jeweils darauf zu achten, dass die Gesamtkapazitäten der Parallelschaltungen für den ersten und den zweiten Anteil des differenziellen Eingangssignals etwa gleich groß sind und dass Ladungsspeicher mit verschiedenen, beispielsweise komplementären Restladungen kombiniert werden, um die Intersymbol-Interferenzen zu reduzieren.

Zum Steuern der Schalter der Schaltungsanordnung kann eine Steuerschaltung vorgesehen werden. Dem ersten und dem zweiten Referenzpotenzialanschluss ist eine erste und eine zweite Referenzspannung zuführbar. Die erste und die zweite Referenzspannung sollten bezüglich des Gleichtaktpotenzials zueinander komplementär sein. Dadurch können entsprechend dem Referenzpotenzialanschluss, mit dem Ladungsspeicher der jeweils zweiten Phase gekoppelt sind, Referenzspannungen zu den in der jeweils ersten Phase gespeicherten Spannungen addiert oder subtrahiert werden.

In einem anderen Aspekt der Erfindung sind der invertierende und der nichtinvertierende Ausgang des Differenzverstärkers mit dem ersten und dem zweiten Referenzpotenzialanschluss gekoppelt. Dadurch kann die Schaltungsanordnung beispielsweise als Flip-Around-Sample-and-Hold-Schaltung ausgebildet sein.

In einer weiteren Ausführungsform ist eine Schaltungsanordnung mit einer Abtast-Halte-Einrichtung vorgesehen, bei der die Abtast-Halte-Einrichtung einen ersten, einen zweiten, einen dritten und einen vierten Ladungsspeicher umfasst. Zudem weist die Abtast-Halte-Einrichtung einen ersten und einen zweiten Eingangsanschluss zur Zuführung eines differenziellen Eingangssignals mit einem ersten und einem zweiten Anteil sowie einen ersten und einen zweiten Ausgangsanschluss zur Ab gabe eines differenziellen Ausgangssignals auf. Zusätzlich ist eine Steuerschaltung vorgesehen, die dazu eingerichtet ist, den ersten, zweiten, dritten und vierten Ladungsspeicher derart mit dem ersten und zweiten Eingangsanschluss sowie dem ersten und zweiten Ausgangsanschluss zu verschalten, dass in einer ersten Phase eines ersten Zeitabschnitts der erste und der dritte Ladungsspeicher mit dem ersten Anteil und der zweite und der vierte Ladungsspeicher mit dem zweiten Anteil aufgeladen. In einer zweiten Phase des ersten Zeitabschnitts bewirkt die Steuerschaltung, dass in Abhängigkeit von Ladungen des ersten, zweiten, dritten und vierten Ladungsspeichers das differenzielle Ausgangssignal erzeugt wird.

In einer ersten Phase eines zweiten Zeitabschnitts bewirkt die Steuerschaltung, dass der erste und der vierte Ladungsspeicher mit dem ersten Anteil und der zweite und der dritte Ladungsspeicher mit dem zweiten Anteil aufgeladen werden. In Abhängigkeit der Ladungen des ersten, zweiten, dritten und vierten Ladungsspeichers wird in einer zweiten Phase des zweiten Zeitabschnitts das differenzielle Ausgangssignal erzeugt. Dabei können der erste und der zweite Zeitabschnitt zeitlich abwechselnd aufeinander folgen. Beim Erzeugen des differenziellen Ausgangssignals in der zweiten Phase des ersten Zeitabschnitts wird beispielsweise die Spannung, die sich aus der Ladung des ersten und dritten Ladungsspeichers ergibt, so wie die Spannung, die sich aus der Ladung des zweiten und vierten Ladungsspeichers ergibt, ausgewertet und weiterverarbeitet. Die Ladungen des ersten und dritten Ladungsspeichers sind verschieden von den Ladungen des zweiten und vierten Ladungsspeichers. Dadurch heben sich in der ersten Phase des zweiten Zeitabschnitts beim Aufladen des ersten und vierten sowie des zweiten und dritten Ladungsspeichers die jeweiligen Restladungen gegenseitig auf. Ladevorgänge in ers ten Phasen von Zeitabschnitten sind somit jeweils unabhängig von den Ladungen vorhergehender Zeitabschnitte.

Die Kapazitäten des ersten, zweiten, dritten und vierten Ladungsspeichers können im Wesentlichen gleich sein. Ferner können der erste und der zweite Zeitabschnitt zeitlich abwechselnd aufeinander folgen. Es kann wiederum ein differenzielles Eingangssignal mit Anteilen zugeführt werden, bei dem der zweite Anteil bezüglich eines Gleichtaktpotenzials zu dem ersten Anteil komplementär ist. Dadurch sind auch die jeweiligen Restladungen komplementär zueinander.

In einem Aspekt der Erfindung bewirkt die Steuerschaltung, dass in einer jeweils ersten Phase von weiteren Zeitabschnitten eine jeweils erste Kombination aus zwei Ladungsspeichern des ersten, zweiten, dritten und vierten Ladungsspeichers mit dem ersten Anteil aufgeladen wird, während eine jeweils zweite Kombination aus zwei Ladungsspeichern des ersten, zweiten, dritten und vierten Ladungsspeichers mit dem zweiten Anteil aufgeladen wird. Dabei wurden die Ladungsspeicher der ersten und die Ladungsspeicher der zweiten Kombination in einem zeitlich unmittelbar vorhergehenden Zeitabschnitt jeweils mit zueinander komplementären Anteilen des differenziellen Eingangssignals aufgeladen. Die Steuerschaltung bewirkt zudem, dass in einer jeweils zweiten Phase der weiteren Zeitabschnitte in Abhängigkeit der Ladungen des ersten, zweiten, dritten und vierten Ladungsspeichers das differenzielle Ausgangssignal erzeugt wird.

Dadurch sind beliebige Kombinationen der vier Ladungsspeicher möglich, wobei jeweils zwei des ersten, zweiten, dritten und vierten Ladungsspeichers eine Kombination bilden. In jedem Zeitabschnitt werden zwei Ladungsspeicher jeweils kombiniert, die im unmittelbar vorhergehenden Zeitabschnitt, also beispielsweise in einer Abtastperiode, mit verschiedenen, beispielsweise zueinander komplementären Spannungen aufgeladen wurden und dadurch eine verschiedene Restladung aufweisen. Beim Kombinieren der Ladungsspeicher heben sich diese Restladungen auf, wodurch ein Aufladen im jeweils ersten Zeitabschnitt unabhängig von vorhergehenden Ladungen ist.

Die Schaltungsanordnung kann einen Differenzverstärker zur differenziellen Verstärkung des differenziellen Ausgangssignals umfassen. Ferner kann die Abtast-Halte-Einrichtung einen ersten und einen zweiten Referenzpotenzialanschluss zur Zuführung einer ersten und einer zweiten Referenzspannung aufweisen. Dabei sind die Ladungsspeicher in den zweiten Phasen der Zeitabschnitte mit dem ersten und dem zweiten Referenzpotenzialanschluss koppelbar zum Beaufschlagen der Ladungsspeicher mit der ersten oder der zweiten Referenzspannung.

Die Referenzspannungen sollten dabei bezüglich des Gleichtaktpotenzials zueinander komplementär sein. Durch Beaufschlagen der Ladungsspeicher mit den Referenzspannungen kann eine Spannungsaddition oder eine Spannungssubtraktion zu den auf den Ladungsspeichern gespeicherten Spannungen erfolgen. Das sich aus dem Ergebnis dieser Rechenoperation ergebende differenzielle Ausgangssignal kann dann direkt weiterverarbeitet oder durch den Differenzverstärker verstärkt werden.

In einem weiteren Aspekt der Erfindung umfasst die Abtast-Halte-Einrichtung eine Anzahl von weiteren Ladungsspeichern, die einem ganzzahligen Vielfachen von vier entspricht. Dabei ist die Steuerschaltung dazu eingerichtet, die weiteren Ladungsspeicher derart mit dem ersten und zweiten Eingangsanschluss sowie dem ersten und zweiten Ausgangsanschluss zu verschalten, dass in der ersten Phase eines der Zeitabschnitte eine jeweils dritte Kombination aus einer geradzahligen Anzahl von Ladungsspeichern der weiteren Ladungsspeicher mit dem ersten Anteil des differenziellen Eingangssignals aufgeladen wird. Ferner bewirkt die Steuerschaltung, dass in der ersten Phase des einen der Zeitabschnitte eine jeweils vierte Kombination aus einer geradzahligen Anzahl von Ladungsspeichern der weiteren Ladungsspeicher mit dem zweiten Anteil des differenziellen Eingangssignals aufgeladen wird. Dabei sollten die Ladungsspeicher der dritten und die Ladungsspeicher der vierten Kombination in einem zeitlich unmittelbar vorhergehenden Zeitabschnitt jeweils mit zueinander komplementären Anteilen des differenziellen Eingangssignals aufgeladen werden. In der zweiten Phase des einen der Zeitabschnitte wird das differenzielle Ausgangssignal auch in Abhängigkeit von Ladungen der weiteren Ladungsspeicher erzeugt.

Die weiteren Ladungsspeicher können ebenfalls eine im Wesentlichen gleiche Kapazität aufweisen, also nominell in ihrer Kapazität übereinstimmen. Ein Ladungsspeicher kann in einem Zeitabschnitt nur jeweils in der dritten oder der vierten Kombination mit dem ersten oder mit dem zweiten Anteil des differenziellen Eingangssignals beaufschlagt werden. Dadurch lässt sich ein Netzwerk von Ladungsspeichern aufbauen, deren Kombination beliebig variiert werden kann. Die dritte Kombination wird dabei zusammen mit der ersten Kombination und die vierte Kombination zusammen mit der zweiten Kombination mit Spannungen beaufschlagt. Die Gesamtkapazität aus erster und dritter Kombination soll immer gleich der Gesamtkapazität aus zweiter und vierter Kombination sein. Somit wird auch in diesem Aspekt eine Reduzierung von Intersymbol-Interferenzen erreicht.

Eine Schaltungsanordnung nach einer der beschriebenen Ausführungsformen kann beispielsweise in einem Analog-Digital-Umsetzer verwendet werden.

In einem Verfahren zur Signalverarbeitung in einer Abtast-Halte-Einrichtung werden ein erster, ein zweiter, ein dritter und ein vierter Ladungsspeicher bereitgestellt. In einer ersten Phase eines ersten Zeitabschnitts werden der erste und der dritte Ladungsspeicher mit einem ersten Anteil eines differenziellen Eingangssignals und der zweite und der vierte Ladungsspeicher mit einem zweiten Anteil des differenziellen Eingangssignals aufgeladen. In einer zweiten Phase des ersten Zeitabschnitts wird in Abhängigkeit von Ladungen des ersten, zweiten, dritten und vierten Ladungsspeichers ein differenzielles Ausgangssignal erzeugt. In einer ersten Phase eines zweiten Zeitabschnitts werden der erste und der vierte Ladungsspeicher mit dem ersten Anteil des differenziellen Eingangssignals und der zweite und der dritte Ladungsspeicher mit dem zweiten Anteil des differenziellen Eingangssignals aufgeladen. In einer zweiten Phase des zweiten Zeitabschnitts wird das differenzielle Ausgangssignal in Abhängigkeit der Ladungen des ersten, zweiten, dritten und vierten Ladungsspeichers erzeugt. Der erste und der zweite Zeitabschnitt können dabei zeitlich abwechselnd aufeinander folgen.

Durch das unterschiedliche Aufladen der Ladungsspeicher in unterschiedlichen Zeitabschnitten wird erreicht, dass immer Ladungsspeicher zusammen aufgeladen werden, die in einem vorhergehenden Zeitabschnitt verschieden zueinander aufgeladen wurden. Durch die verschiedenen Restladungen, die sich gegenseitig aufheben, sind Ladevorgänge möglich, die nicht auf einer Vorgeschichte von vorhergehenden Ladevorgängen basieren. Dadurch lassen sich Intersymbol-Interferenzen reduzieren.

Der erste, zweite, dritte und vierte Ladungsspeicher können mit im Wesentlichen gleicher Kapazität bereitgestellt werden. In einem Aspekt sind der erste und der zweite Anteil des differenziellen Eingangssignals bezüglich eines Gleichtaktpotenzials komplementär zueinander.

In einem weiteren Aspekt des Verfahrens werden in einer jeweils ersten Phase von weiteren Zeitabschnitten eine jeweils erste Kombination aus zwei Ladungsspeichern des ersten, zweiten, dritten und vierten Ladungsspeichers mit dem ersten Anteil des differenziellen Eingangssignals und eine jeweils zweite Kombination aus zwei Ladungsspeichern des ersten, zweiten, dritten und vierten Ladungsspeichers mit dem zweiten Anteil des differenziellen Eingangssignals aufgeladen. Dabei werden die Ladungsspeicher der ersten und die Ladungsspeicher der zweiten Kombination in einem zeitlich unmittelbar vorhergehenden Zeitabschnitt jeweils mit verschiedenen Anteilen des differenziellen Eingangssignals aufgeladen. In einer jeweils zweiten Phase der weiteren Zeitabschnitte wird in Abhängigkeit der Ladungen des ersten, zweiten, dritten und vierten Ladungsspeichers das differenzielle Ausgangssignal erzeugt. Dadurch lassen sich aus den zur Verfügung stehenden Ladungsspeichern beliebige Kombinationen bilden, die mit den Anteilen des differenziellen Eingangssignals aufgeladen werden. Bei der Wahl der Kombinationen ist darauf zu achten, dass Ladungsspeicher mit verschiedenen Restladungen kombiniert werden, welche die Gesamtladung einer Kombination unabhängig von vorhergehenden Ladevorgängen machen.

In einem anderen Aspekt des Verfahrens wird eine Anzahl von weiteren Ladungsspeichern bereitgestellt, die einem ganzzahligen Vielfachen von vier entspricht. In einer ersten Phase eines der Zeitabschnitte wird eine jeweils dritte Kombination aus einer geradzahligen Anzahl von Ladungsspeichern der weiteren Ladungsspeicher mit dem ersten Anteil des differenziellen Eingangssignals aufgeladen. Eine jeweils vierte Kombination aus einer geradzahligen Anzahl von Ladungsspeichern der weiteren Ladungsspeicher wird in dieser ersten Phase des einen der Zeitabschnitte mit dem zweiten Anteil des differenziellen Eingangssignals aufgeladen. Dabei sollen die Ladungsspeicher der dritten und die Ladungsspeicher der vierten Kombination in einem zeitlich unmittelbar vorgehenden Zeitabschnitt jeweils mit verschiedenen, beispielsweise zueinander komplementären Anteilen des differenziellen Eingangssignals aufgeladen werden. Das differenzielle Ausgangssignal wird in der zweiten Phase des einen der Zeitabschnitte auch in Abhängigkeit von Ladungen der weiteren Ladungsspeicher erzeugt.

Durch die weiteren Ladungsspeicher können Ladungsspeichernetzwerke gebildet werden. Bei den weiteren Ladungsspeichern sollten jeweils vier Ladungsspeicher eine im Wesentlichen gleiche Kapazität aufweisen. Ebenso ist beim Bilden der dritten und vierten Kombination darauf zu achten, dass die Gesamtkapazität der dritten und der vierten Kombination jeweils gleich groß ist. Dadurch ist gewährleistet, dass bei unterschiedlichen Variationen von Ladungsspeichern in der dritten und vierten Kombination Ladungsspeicher mit zueinander komplementären Restladungen kombiniert werden können. Intersymbol-Interferenzen werden somit reduziert.

In einem weiteren Aspekt des Verfahrens kann das differenzielle Ausgangssignal differenziell verstärkt werden. Zudem können beim differenziellen Verstärken in einem jeweiligen Zeitabschnitt die Ladungsspeicher, welche in dem jeweiligen Zeitabschnitt mit dem ersten Anteil des differenziellen Ein gangssignals aufgeladen sind, mit einer ersten Referenzspannung beaufschlagt werden, während die Ladungsspeicher, welche in dem jeweiligen Zeitabschnitt mit dem zweiten Anteil des differenziellen Eingangssignals aufgeladen sind, mit einer zweiten Referenzspannung beaufschlagt werden.

Dies ermöglicht eine Addition oder Subtraktion von Spannungen mit den auf den Ladungsträgern gespeicherten Spannungen.

Die Ladungsspeicher können als Kondensatoren bereitgestellt werden.

Im Folgenden wird die Erfindung anhand von Ausführungsbeispielen unter Bezugnahme auf die Zeichnungen im Detail erläutert.
Es zeigen:
1 ein erstes Ausführungsbeispiel der erfindungsgemäßen Schaltungsanordnung,
2 ein zweites Ausführungsbeispiel der erfindungsgemäßen Schaltungsanordnung,
3 ein drittes Ausführungsbeispiel der erfindungsgemäßen Schaltungsanordnung,
4 ein Ausführungsbeispiel für einen Analog-Digital-Umsetzer und
5 ein Ausführungsbeispiel einer herkömmlichen Abtast-Halte-Einrichtung.
1 zeigt ein Ausführungsbeispiel einer erfindungsgemäßen Schaltungsanordnung, die beispielsweise in einer Stufe eines mehrstufigen Analog-Digital-Umsetzers, wie in 4 gezeigt, eingesetzt werden kann. Die Schaltungsanordnung umfasst eine Abtast-Halte-Einrichtung AH mit einem ersten, einem zweiten, einem dritten und einem vierten Ladungsspeicher C1, C2, C3, C4 sowie Schalter S1 bis S10. Der erste Ladungsspeicher C1 kann über einen Schalter S1 mit einem ersten Eingangsanschluss Vinp, über einen Schalter S2 mit einem ersten Referenzpotenzialanschluss Vrefp und über einen Schalter S3 mit einem zweiten Referenzpotenzialanschluss Vrefn gekoppelt werden. Ein zweiter Anschluss des Ladungsspeichers C1 ist an einen ersten Ausgangsanschluss Vop angeschlossen. Der zweite Ladungsspeicher C2 ist mit seinem ersten Anschluss über den Schalter S4 mit dem zweiten Referenzpotenzialanschluss Vrefn, über den Schalter S5 mit dem ersten Referenzpotenzialanschluss Vrefp und über den Schalter S6 mit dem zweiten Eingangsanschluss Vinn koppelbar. Ein zweiter Anschluss des zweiten Ladungsspeichers C2 ist an den zweiten Ausgangsanschluss Von angeschlossen. Der dritte und der vierte Ladungsspeicher C3, C4 kann in Abhängigkeit von Schalterstellungen der Schalter S1 bis S8 mit dem ersten und dem zweiten Eingangsanschluss Vinp, Vinn, sowie dem ersten und dem zweiten Referenzpotenzialanschluss Vrefp, Vrefn verbunden werden. In Abhängigkeit von Schalterstellungen der Schalter S9, S10 sind jeweils zweite Anschlüsse des dritten und vierten Ladungsspeichers C3, C4 alternativ mit dem ersten oder dem zweiten Ausgangsanschluss Vop, Von koppelbar.
Ein Differenzverstärker OP ist mit seinem invertierenden Eingang an den ersten Ausgangsanschluss Vop und mit seinem nichtinvertierenden Eingang an den zweiten Ausgangsanschluss Von angeschlossen. Zwischen einem mit einem nichtinvertieren den Ausgang des Differenzverstärkers OP gekoppelten Anschluss O1 und den invertierenden Eingang des Differenzverstärkers OP ist eine Parallelschaltung eines koppelnden Ladungsspeichers CR1 und eines Schalters S91 geschaltet. In ähnlicher Weise ist zwischen einen mit dem invertierenden Ausgang des Differenzverstärkers gekoppelten zweiten Anschluss und den nichtinvertierenden Eingang des Differenzverstärkers OP eine Parallelschaltung des rückkoppelnden Ladungsspeichers CR2 und eines Schalters S92 geschaltet.
An den Eingangsanschlüssen Vinp, Vinn kann ein differenzielles Eingangssignal mit einem ersten Anteil und einem zu dem ersten Anteil bezüglich eines Gleichtaktpotenzials komplementären zweiten Anteil zugeführt werden. Referenzpotenziale an den Referenzpotenzialanschlüssen Vrefp, Vrefn sind ebenfalls bezüglich der Bezugsspannung zueinander komplementär. Ein Abtasten und Verarbeiten des differenziellen Eingangssignals erfolgt in je einem Zeitabschnitt mit einer ersten Phase, der Abtastphase und einer zweiten Phase, der Haltephase. Ein Zeitabschnitt wird beispielsweise durch die Taktperiode eines Taktsignals gebildet, welches eine Abtastfrequenz bestimmt.
In der Abtastphase eines ersten Zeitabschnitts sind die Schalter S1, S6, S91, S92 geschlossen, während die Schalter S2, S3, S4, S5 geöffnet sind. Die Schalterstellung der Schalter S7, S8, S9, S10 ist so gewählt, dass der dritte Ladungsspeicher C3 zum ersten Ladungsspeicher C1 parallel geschaltet ist und der vierte Ladungsspeicher C4 zum zweiten Ladungsspeicher C2 parallel geschaltet ist. Dadurch werden der erste und der dritte Ladungsspeicher C1, C3 gemeinsam mit dem ersten Anteil des differenziellen Eingangssignals und der zweite und der vierte Ladungsspeicher C2, C4 gemeinsam mit dem zweiten Anteil des differenziellen Eingangssignals beaufschlagt, wodurch es zu einer entsprechenden Aufladung der Ladungsspeicher C1 bis C4 kommt.
In der Haltephase des ersten Zeitabschnitts werden die Schalter S1, S6, S91, S92 geöffnet, während die Schalterstellung der Schalter S7, S8, S9, S10 unverändert bleibt. Beispielsweise in Abhängigkeit eines Binärwerts werden entweder die Schalter S2 und S4 oder die Schalter S3 und S5 geschlossen.
Üblicherweise ist das Referenzpotenzial am ersten Referenzpotenzialanschluss Vrefp höher als das Gleichtaktpotenzial, während das Referenzpotenzial am zweiten Referenzpotenzialanschluss Vrefn niedriger als das Gleichtaktpotenzial ist. Wenn in diesem Fall die Schalter S2 und S4 geschlossen sind, entspricht dies einer Addition der durch das erste und zweite Referenzpotenzial gebildeten differenziellen Referenzspannung zu den auf den Ladungsspeichern C1, C2, C3, C4 gespeicherten Spannungen. Die auf den Ladungsspeichern C1, C2, C3, C4 entsprechende Ladung wird von dem Differenzverstärker OP verstärkt und als eine differenzielle Ausgangsspannung an den Anschlüssen O1, O2 abgegeben.
Durch die gewählten Schalterstellungen sind am Ende der Haltephase des ersten Zeitabschnitts die Ladungen auf dem ersten und dem dritten Ladungsspeicher C1, C3 komplementär zu den Ladungen auf dem zweiten und dem vierten Ladungsspeicher C2, C4.
In der Abtastphase eines zweiten Zeitabschnitts, der unmittelbar auf den ersten Zeitabschnitt folgt, werden wieder die Schalter S1, S6, S91, S92 geschlossen, während die Schalter S2, S3, S4, S5 geöffnet sind. Die Schalter S7, S8, S9, S10 werden in eine Schalterstellung gebracht, welche eine Paral lelschaltung des ersten und des vierten Ladungsspeichers C1, C4, sowie eine Parallelschaltung des zweiten und des dritten Ladungsspeichers C2, C3 bewirkt. Dadurch werden jeweils Ladungsspeicher parallel geschaltet, die eine zueinander komplementäre Restladung aufweisen. Somit kommt es zu einem Ladungsausgleich zwischen den Ladungsspeichern einer Parallelschaltung. Demzufolge ist die Gesamtladung einer der Parallelschaltungen unabhängig von Signalzuständen oder Schalterstellungen in einem vorhergehenden Zeitabschnitt. Das Auftreten von Intersymbol-Interferenzen wird verringert.
In der Abtastphase des zweiten Zeitabschnitts werden also die Ladungsspeicher C1, C4 mit dem ersten Anteil des differenziellen Eingangssignals und die Ladungsspeicher C2, C3 mit dem zweiten Anteil des differenziellen Eingangssignals aufgeladen. In der Haltephase des zweiten Zeitabschnitts bleiben die Schalterstellungen der Schalter S7, S8, S9, S10 wiederum unverändert, während die Schalter S1, S6, S91, S92 geöffnet werden. Beispielsweise in Abhängigkeit eines weiteren Binärwerts werden entweder die Schalter S2 und S4 oder die Schalter S3 und S5 geschlossen, wodurch es zu einer Addition oder einer Subtraktion von Referenzspannung und auf den Ladungsspeichern gespeicherter Spannung kommt. Die Ladungen des ersten und des vierten Ladungsspeichers C1, C4 sind nun komplementär zu den Ladungen des zweiten und dritten Ladungsspeichers C2, C3.
In einem darauf folgenden Zeitabschnitt werden wieder der erste und der dritte sowie der zweite und der vierte Ladungsspeicher zueinander parallel geschaltet, wodurch wieder ein von Signalen oder Schalterzuständen unabhängiges Ladungsverhältnis bewirkt wird.
Der Differenzverstärker OP kann auch weggelassen werden. In diesem Fall muss nur dafür gesorgt werden, dass die Ausgangsanschlüsse Vop, Von in der Abtastphase jeweils auf Potenzialen liegen, die gleich oder komplementär bezüglich des Gleichtaktpotenzials sind. Bei gleichem Potential liegen die Ausgangsanschlüsse Vop, Von vorzugsweise auf dem Gleichtaktpotenzial. Die Ladungsspeicher C1, C2, C3, C4 können jeweils durch einen Kondensator oder ein anderes kapazitives Element gebildet sein, deren Kapazität jeweils im Wesentlichen gleich groß ist. Alternativ kann jeder Ladungsspeicher eine Vielzahl von beispielsweise parallel geschalteten Kondensatoren aufweisen, wobei die Gesamtkapazität der Ladungsspeicher C1, C2, C3, C4 jeweils gleich groß sein soll.
2 zeigt ein zweites Ausführungsbeispiel der erfindungsgemäßen Schaltungsanordnung. Funktions- beziehungsweise wirkungsgleiche Bauelemente tragen dabei gleiche Bezugszeichen. Die Abtast-Halte-Einrichtung AH umfasst den ersten, zweiten, dritten und vierten Ladungsspeicher C1, C2, C3, C4. Diese sind an ihrem ersten Anschluss über Schalter mit dem ersten und zweiten Eingangsanschluss Vinp, Vinn sowie den ersten und zweiten Referenzpotenzialanschluss Vrefp, Vrefn gekoppelt. Ihre zweiten Anschlüsse sind jeweils über Schalter mit den Ausgangsanschlüssen Vop, Von gekoppelt. Dazu sind an den ersten Ladungsspeicher C1 die Schalter S11, S12, S13, S14, S15, S16, an den zweiten Ladungsspeicher C2 die Schalter S21, S22, S23, S24, S25, S26, an den dritten Ladungsspeicher C3 die Schalter S31, S32, S33, S34, S35, S36 und an den vierten Ladungsspeicher C4 die Schalter S41, S42, S43, S44, S45, S46 angeschlossen. Eine Schalterstellung der Schalter ist über eine Steuerschaltung CC steuerbar.
In einer ersten Phase eines Zeitabschnitts werden jeweils zwei Ladungsspeicher in einer ersten Kombination mit dem ersten Eingangsanschluss Vinp und zwei Ladungsspeicher in einer zweiten Kombination mit dem zweiten Eingangsanschluss Vinn gekoppelt. Dadurch werden die erste Kombination mit dem ersten Anteil des differenziellen Eingangssignals und die zweite Kombination mit dem zweiten Anteil des differenziellen Eingangssignals aufgeladen. In einer zweiten Phase des Zeitabschnitts werden die Schalter so betätigt, dass eine der Kombinationen aus der ersten Phase mit dem ersten Referenzpotenzialanschluss Vrefp und die andere Kombination mit dem zweiten Referenzpotenzialanschluss Vrefn gekoppelt ist. Die ausgangsseitigen Schalter bleiben dabei unverändert. Beim Bilden der Kombinationen ist darauf zu achten, dass die Ladungsspeicher, welche kombiniert werden in einem vorhergehenden Zeitabschnitt komplementär zueinander aufgeladen wurden, um die für die Reduzierung der Intersymbol-Interferenzen nötige Kompensation der Restladungen zu gewährleisten.
Die Steuerschaltung CC ist beispielsweise Teil eines Analog-Digital-Umsetzers, der durch Steuerung der Schalter die Ladungsspeicher mit Referenzspannungen beaufschlagt, um eine Restspannung oder Residuenspannung für eine nächste Stufe in einer Pipeline-Architektur, wie sie beispielsweise in 4 gezeigt ist, zu erzeugen. Durch eine entsprechende Schalterstellung ist wahlweise eine Addition oder eine Subtraktion der Referenzspannung möglich.
Mit den vier Ladungsspeichern C1, C2, C3, C4 sind somit sechs Kombinationen von je zwei Ladungsspeichern möglich, wie auch in Tabelle 1 gezeigt. Die Tabelle 1 zeigt mögliche Kombinationen der Ladungsspeicher C1, C2, C3, C4 in zeitlich aufeinander folgenden Zeitabschnitten 1 bis 6. Die Schalterstellungen sind dabei so zu wählen, dass ein Ladungsspeicher entweder in einer ersten Kombination P1 zur Beaufschlagung mit dem ersten Anteil des differenziellen Eingangssignal oder in einer Kombination P2 zur Beaufschlagung mit dem zweiten Anteil angeordnet ist.
Tabelle 1
Beispielsweise werden in einem ersten Zeitabschnitt der erste und der zweite Ladungsspeicher C1, C2 in der ersten Kombination P1 angeordnet, während der dritte und der vierte Ladungsspeicher in der zweiten Kombination P2 angeordnet sind. Die Ladungen des ersten und des zweiten Ladungsspeichers C1, C2 sind somit komplementär zu den Ladungen des dritten und des vierten Ladungsspeichers C3, C4. Im zweiten Zeitabschnitt wird eine neue erste Kombination aus dem ersten Ladungsspeicher C1 und dem dritten Ladungsspeicher C3 gebildet, also eine Kombination aus Ladungsspeicher mit komplementären Restladungen. Ebenso weisen der zweite und der vierte Ladungsspeicher C2, C4 in der zweiten Kombination P2 zueinander komplementäre Ladungen auf. Die Ladungsspeicher in den Kombinationen werden derart variiert, dass in jedem Zeitabschnitt Ladungsträger mit komplementären Restladungen kombiniert werden.
Die Kombinationen eines siebten Zeitabschnitts, der hier nicht mehr gezeigt ist, entsprechen den Kombinationen des ersten Zeitabschnitts, das heißt die in Tabelle 1 gezeigten sechs Zeitabschnitte wiederholen sich periodisch.
Tabelle 1 zeigt nur eine beispielhafte Abfolge von Zeitabschnitten. Die Reihenfolge der Zeitabschnitte lässt sich beliebig variieren, solange immer Kombinationen aus Ladungsspeichern mit komplementären Restladungen gebildet werden.
Wenn die Kapazitäten der Ladungsspeicher nicht völlig identisch sind, also die Ladungsspeicher beispielsweise herstellungsbedingt geringfügige Abweichungen haben, sind die Ladungen auf den Ladungsspeichern am Ende eines Zeitabschnitts nicht völlig gleich und damit nicht vollständig komplementär zueinander. Bei der Kombination im nächsten Zeitabschnitt erfolgt somit kein vollständiger Ladungsausgleich, was geringe Auswirkungen auf den Ladevorgang mit dem Eingangssignal haben kann. Durch beliebige Kombinationen der Ladungsspeicher, wie in Tabelle 1 in Verbindung mit 2 gezeigt, können sich diese Auswirkungen jedoch im zeitlichen Mittel gegenseitig aufheben. Dabei spricht man auch von einem dynamischen Anpassen von Elementen, englisch dynamic element matching. Dies führt zu einer weiteren Reduzierung von Intersymbol-Interferenzen.
3 zeigt ein drittes Ausführungsbeispiel der erfindungsgemäßen Schaltungsanordnung. Zusätzlich zu den in 2 gezeigten Ladungsspeichern und Schaltern umfasst die Abtast-Halte-Einrichtung AH einen fünften, sechsten, siebten, und achten Ladungsspeicher C5, C6, C7, C8. Dabei sind die weiteren Ladungsspeicher C5, C6, C7, C8 ebenfalls über Schalter mit den Eingangsanschlüssen Vinp, Vinn, den Referenzpotenzi alanschlüssen Vrefp, Vrefn und den Ausgangsanschlüssen Vop, Von gekoppelt. An die Ausgangsanschlüsse Vop, Von ist, wie in 1 gezeigt, ein Differenzverstärker zur Verstärkung des differenziellen Ausgangssignals angeschlossen.
Über einen Gleichtaktpotenzialanschluss Vb kann dem Differenzverstärker OP das Gleichtaktpotenzial für die differenziellen Signale zugeführt werden. Das Gleichtaktpotenzial kann gleichzeitig der Gleichtaktspannung, englisch: common mode voltage, des Differenzverstärkers OP oder der Schaltungsanordnung entsprechen.
Auch die Schalter S51 bis S56, S61 bis S66, S71 bis S76 und S81 bis S86 werden über die Steuerschaltung CC angesteuert. Die Steuerung der Schalter S91, S92 erfolgt wiederum über die Steuerschaltung CC.
Dabei können jeweils vier Ladungsträger oder alle acht Ladungsträger C1 bis C8 die gleiche Kapazität aufweisen. Wenn die acht Ladungsträger die gleiche Kapazität aufweisen, werden in den verschiedenen Zeitabschnitten Kombinationen aus je vier Ladungsspeichern gebildet, von denen eine mit dem ersten Anteil des Eingangssignals und die andere mit dem zweiten Anteil des Eingangssignals an den Eingangsanschlüssen Vinp, Vinn aufgeladen wird. Beim Bilden einer neuen Kombination in einem nächsten Zeitabschnitt soll die Gesamtladung der Ladungsspeicher ausgeglichen sein. Dies wird erreicht durch einen Austausch der Hälfte, das heißt von 50% der Ladungsspeicher in jeweils einer Kombination. Bei acht Ladungsspeichern werden somit jeweils zwei Ladungsspeicher aus einer Kombination mit zwei Ladungsspeichern aus der anderen Kombination ausgetauscht. Durch die ausgeglichene Gesamtladung führt dies zu der gewünschten Reduzierung der Intersymbol-Interferenzen.
Wenn jeweils vier Ladungsspeicher die gleiche Kapazität aufweisen, können Variationen der ersten vier gleichen Ladungsspeicher in einer ersten und einer zweiten Kombination und der zweiten vier Ladungsspeicher in einer dritten und einer vierten Kombination gebildet werden. Auch hier werden jeweils die Hälfte der Ladungsträger zwischen der ersten und der zweiten Kombination sowie zwischen der dritten und der vierten Kombination ausgetauscht. Das Bilden von erster, zweiter, dritter und vierter Kombination ist auch für acht Ladungsspeicher mit gleicher Kapazität möglich. Somit werden jeweils Kombinationen mit komplementär vorgeladenen Ladungsspeichern gebildet. Dadurch ist die Abhängigkeit eines Abtastvorgangs in einer Abtastphase von der Vergangenheit reduziert.
Wenn die erste und die dritte Kombination mit dem ersten Anteil des Eingangssignals und die zweite und vierte Kombination mit dem zweiten Anteil des Eingangssignals in der Abtastphase beaufschlagt werden, ist es beispielsweise auch möglich, dass in der Haltephase die erste und die vierte Kombination mit der Referenzspannung am ersten Referenzpotenzialanschluss Vrefp und die zweite und dritte Kombination mit der zweiten Referenzspannung am zweiten Referenzpotenzialanschluss Vrefn beaufschlagt werden. Dadurch können in der Haltephase unterschiedliche Rechenoperationen mit den Referenzspannungen realisiert werden. Beim Bilden der Kombinationen ist jedoch darauf zu achten, dass die Ladungsspeicher neuer Kombinationen mit zueinander komplementären Referenzspannungen beaufschlagt waren.
Durch die verschiedenen Kombinationsmöglichkeiten kann auch in der Schaltungsanordnung nach 3 bei geringfügigen Abweichungen der Kapazitätswerte der Ladungsspeicher C1 bis C8 von ihrem nominellen Wert ein dynamisches Anpassen der Elemente durchgeführt werden. Somit lassen sich die Auswirkungen auf den Ladevorgang durch nicht vollständig ausgeglichene Restladungen im zeitlichen Mittel vernachlässigen.
Auch wenn die Erfindung anhand des Beispiels eines Analog-Digital-Wandlers dargestellt wurde, lässt sich das erfindungsgemäße Prinzip auf alle differenzielle Schaltungen mit geschalteten Ladungsspeichern, englisch switched capacitor, übertragen, wobei die Ladungsspeicher jeweils differenziell angeordnet sind. Bei der Analog-Digital-Umsetzung lässt sich das erfindungsgemäße Prinzip neben der Pipeline-Architektur auch bei Architekturen mit sukzessiver Approximation einsetzen.
Bislang wurden Schaltungen mit Schaltern S91, S92 im Rückkopplungspfad eines Differenzverstärkers OP gezeigt. In einer weiteren Klasse von Switched-Capacitor-Schaltungen, den Flip-Around-Sample-and-Hold-Schaltungen, werden diese Schalter nicht benötigt. Stattdessen werden Schalter vorgesehen, die in einer Auswertephase die jeweils ersten Anschlüsse der Ladungsspeicher mit einem Bezugspotenzial verbinden, beispielsweise mit den Ausgangsanschlüssen des Differenzverstärkers OP. In diesem Fall bilden die Ausgangsanschlüsse des Differenzverstärkers OP die Referenzpotenzialanschlüsse. Das erfindungsgemäße Prinzip lässt sich somit auch auf diese Schaltungen anwenden.
Im Vergleich zu einer herkömmlichen Abtast-Halte-Einrichtung, wie sie beispielsweise in 5 gezeigt ist, werden nach dem erfindungsgemäßen Prinzip doppelt so viele Ladungsspeicher benötigt. Jedoch kann die Kapazität der Ladungsspeicher um die Hälfte reduziert werden, da immer wenigstens zwei La dungsspeicher parallel betrieben werden und somit die Gesamtkapazität der Parallelschaltung der Kapazität des Ladungsspeichers in der herkömmlichen Abtast-Halte-Einrichtung entspricht. Durch die reduzierte Kapazität eines einzelnen Ladungsspeichers im erfindungsgemäßen Prinzip sinkt auch die Größe des Ladungsspeichers, so dass der Platzbedarf von zwei Ladungsspeichern mit halber Kapazität etwa dem des einen Ladungsspeichers mit der vollen Kapazität entspricht. Der Platzbedarf der Ladungsspeicher der erfindungsgemäßen Schaltungsanordnung entspricht also ungefähr dem Platzbedarf der Ladungsspeicher in einer herkömmlichen Abtast-Halte-Einrichtung. Somit wird auch keine zusätzliche Verlustleistung erzeugt.
Eine Erhöhung der Anzahl der Ladungsspeicher entspricht also im Wesentlichen der Zerlegung eines Ladungsspeichers in zwei Anteile mit gleicher Kapazität. Da die Gesamtkapazität einer Parallelschaltung nach dem erfindungsgemäßen Prinzip nicht größer ist als die Kapazität eines herkömmlich eingesetzten Ladungsspeichers, ist auch die Strombelastung zur Aufladung der Ladungsspeicher nicht erhöht. Die Quelle, welche das Eingangssignal bereitstellt, muss somit nicht mehr Last treiben als für eine herkömmliche Abtast-Halte-Einrichtung.

C1, ..., C8: Ladungsspeicher
CR1, CR2: Ladungsspeicher
Vinp, Vinn: Eingangsanschlüsse
Vop, Von: Ausgangsanschlüsse
Vrefp, Vrefn: Referenzpotenzialanschlüsse
VP: Gleichtaktpotenzialanschluss
OP: Differenzverstärker
CC: Steuerschaltung
A1, A2, An: Wandlerstufen
BUF: Zwischenspeicher
B1, B2, Bn: Ergebnisanteil
Y: Wandlerergebnis
S1, ..., S98: Schalter
Vs, Vs2, Vsn: Spannungssignal
AH: Abtast-Halte-Einrichtung
O1, O2: Anschlüsse

Claims

Schaltungsanordnung mit einer Abtast-Halte-Einrichtung, die Abtast-Halte-Einrichtung (AH) umfassend – einen ersten, einen zweiten, einen dritten und einen vierten Ladungsspeicher (C1, C2, C3, C4), die jeweils einen ersten und einen zweiten Anschluss aufweisen; – einen ersten und einen zweiten Eingangsanschluss (Vinp, Vinn) zur Zuführung eines differenziellen Eingangssignals; – einen ersten und einen zweiten Ausgangsanschluss (Vop, Von); – einen ersten und einen zweiten Referenzpotenzialanschluss (Vrefp, Vrefn); wobei – der erste Ladungsspeicher (C1) über seinen ersten Anschluss mit dem ersten Eingangsanschluss (Vinp) sowie mit dem ersten und mit dem zweiten Referenzpotenzialanschluss (Vrefp, Vrefn) jeweils zu- und abschaltbar gekoppelt ist und über seinen zweiten Anschluss mit dem ersten Ausgangsanschluss (Vop) gekoppelt ist; – der zweite Ladungsspeicher (C2) über seinen ersten Anschluss mit dem zweiten Eingangsanschluss (Vinn) sowie mit dem ersten und mit dem zweiten Referenzpotenzialanschluss (Vrefp, Vrefn) jeweils zu- und abschaltbar gekoppelt ist und über seinen zweiten Anschluss mit dem zweiten Ausgangsanschluss (Von) gekoppelt ist; und – der dritte und der vierte Ladungsspeicher (C3, C4) über ihren jeweiligen ersten Anschluss mit dem ersten Eingangsanschluss (Vinp), mit dem zweiten Eingangsanschluss (Vinn), mit dem ersten Referenzpotenzialanschluss (Vrefp) und mit dem zweiten Referenzpotenzialanschluss (Vrefn) sowie über ihren jeweiligen zweiten Anschluss mit dem ersten und mit dem zweiten Ausgangsanschluss (Vop, Von) jeweils zu- und abschaltbar gekoppelt sind.
Schaltungsanordnung nach Anspruch 1, bei der die Kapazitäten des ersten, zweiten, dritten und vierten Ladungsspeichers (C1, C2, C3, C4) im Wesentlichen gleich sind.
Schaltungsanordnung nach Anspruch 1 oder 2, bei der dem ersten und dem zweiten Eingangsanschluss (Vinp, Vinn) das differenzielle Eingangssignal mit einem erstem Anteil und einem zu dem ersten Anteil bezüglich eines Gleichtaktpotenzials komplementären zweiten Anteil zuführbar ist.
Schaltungsanordnung nach einem der Ansprüche 1 bis 3, bei der der erste und der zweite Ladungsspeicher (C1, C2) über ihren jeweiligen ersten Anschluss mit dem ersten und mit dem zweiten Eingangsanschluss (Vinp, Vinn) sowie über ihren jeweiligen zweiten Anschluss mit dem ersten und mit dem zweiten Ausgangsanschluss (Vop, Von) jeweils zu- und abschaltbar gekoppelt sind.
Schaltungsanordnung nach einem der Ansprüche 1 bis 4, bei der der erste, zweite, dritte und vierte Ladungsspeicher (C1, C2, C3, C4) über ihren jeweiligen ersten Anschluss mit dem ersten und dem zweiten Eingangsanschluss (Vinp, Vinn) und mit dem ersten und dem zweiten Referenzpotenzialanschluss (Vrefp, Vrefn) sowie über ihren jeweiligen zweiten Anschluss mit dem ersten und dem zweiten Ausgangsanschluss (Vop, Von) jeweils über wenigstens einen Schalter (S1, ..., S46) gekoppelt sind.
Schaltungsanordnung nach einem der Ansprüche 1 bis 5, bei der die Abtast-Halte-Einrichtung (AH) weitere Ladungsspeicher (C5, C6, C7, C8) umfasst, deren Kapazitäten im Wesentlichen gleich sind, wobei zu jedem des ersten, zweiten, dritten und vierten Ladungsspeichers (C1, C2, C3, C4) eine gleiche Anzahl von Ladungsspeichern der weiteren Ladungsspeicher (C5, C6, C7, C8) parallel schaltbar ist.
Schaltungsanordnung nach einem der Ansprüche 1 bis 6, bei der eine Steuerschaltung (CC) zum Steuern der Schalter der Schaltungsanordnung vorgesehen ist.
Schaltungsanordnung nach einem der Ansprüche 1 bis 7, umfassend einen Differenzverstärker (OP) – mit einem invertierenden Eingang, der mit dem ersten Ausgangsanschluss (Vop) gekoppelt ist; – mit einem nichtinvertierenden Eingang, der mit dem zweiten Ausgangsanschluss (Von) gekoppelt ist; und – mit einem invertierenden und einem nichtinvertierenden Ausgang (O1, O2) zur Abgabe eines differenziellen Ausgangssignals.
Schaltungsanordnung nach Anspruch 8, bei der – zwischen den invertierenden Eingang und den nichtinvertierenden Ausgang (O1) des Differenzverstärkers (OP) ein erster rückkoppelnder Ladungsspeicher (CR1) und dazu parallel ein erster gesteuerter Schalter (S91) geschaltet ist; und – zwischen den nichtinvertierenden Eingang und den invertierenden Ausgang (O2) des Differenzverstärkers (OP) ein zweiter rückkoppelnder Ladungsspeicher (CR2) und dazu parallel ein zweiter gesteuerter Schalter (S92) geschaltet ist.
Schaltungsanordnung nach einem der Ansprüche 1 bis 9, bei der dem ersten und dem zweiten Referenzpotenzialanschluss (Vrefp, Vrefn) eine erste und eine zweite Referenzspannung zuführbar ist.
Schaltungsanordnung nach Anspruch 8, bei der der invertierende und der nichtinvertierende Ausgang (O1, O2) des Differenzverstärkers (OP) mit dem ersten und dem zweiten Referenzpotenzialanschluss (Vrefp, Vrefn) gekoppelt sind.
Schaltungsanordnung nach einem der Ansprüche 1 bis 11, bei der die Ladungsspeicher (C1, ..., C8) als Kondensatoren ausgeführt sind.
Schaltungsanordnung mit einer Abtast-Halte-Einrichtung, die Abtast-Halte-Einrichtung (AH) umfassend – einen ersten, einen zweiten, einen dritten und einen vierten Ladungsspeicher (C1, C2, C3, C4); – einen ersten und einen zweiten Eingangsanschluss (Vinp, Vinn) zur Zuführung eines differenziellen Eingangssignals mit einem ersten und einem zweiten Anteil; – einen ersten und einen zweiten Ausgangsanschluss (Vop, Von) zur Abgabe eines differenziellen Ausgangssignals; – eine Steuerschaltung (CC), die dazu eingerichtet ist, den ersten, zweiten, dritten und vierten Ladungsspeicher (C1, C2, C3, C4) derart mit dem ersten und zweiten Eingangsanschluss (Vinp, Vinn) sowie dem ersten und zweiten Ausgangsanschluss (Vop, Von) zu verschalten, dass – in einer ersten Phase eines ersten Zeitabschnitts der erste und der dritte Ladungsspeicher (C1, C3) mit dem ersten Anteil und der zweite und der vierte Ladungsspeicher (C2, C4) mit dem zweiten Anteil aufgeladen werden; – in einer zweiten Phase des ersten Zeitabschnitts in Abhängigkeit von Ladungen des ersten, zweiten, dritten und vierten Ladungsspeichers (C1, C2, C3, C4) das differenzielle Ausgangssignal erzeugt wird; – in einer ersten Phase eines zweiten Zeitabschnitts der erste und der vierte Ladungsspeicher (C1, C4) mit dem ersten Anteil und der zweite und der dritte Ladungsspeicher (C2, C3) mit dem zweiten Anteil aufgeladen werden; und – in einer zweiten Phase des zweiten Zeitabschnitts in Abhängigkeit der Ladungen des ersten, zweiten, dritten und vierten Ladungsspeichers (C1, C2, C3, C4) das differenzielle Ausgangssignal erzeugt wird.
Schaltungsanordnung nach Anspruch 13, bei der die Kapazitäten des ersten, zweiten, dritten und vierten Ladungsspeichers (C1, C2, C3, C4) im Wesentlichen gleich sind.
Schaltungsanordnung nach Anspruch 13 oder 14, bei der der erste und der zweite Anteil des differenziellen Eingangssignals als bezüglich eines Gleichtaktpotenzials komplementär zueinander zuführbar sind.
Schaltungsanordnung nach einem der Ansprüche 13 bis 15, bei der der erste und der zweite Zeitabschnitt zeitlich abwechselnd aufeinander folgen.
Schaltungsanordnung nach einem der Ansprüche 13 bis 16, bei der die Steuerschaltung (CC) dazu eingerichtet ist, in einer jeweils ersten Phase von weiteren Zeitabschnitten den ersten, zweiten, dritten und vierten Ladungsspeicher (C1, C2, C3, C4) derart mit dem ersten und zweiten Eingangsanschluss (Vinp, Vinn) sowie dem ersten und zweiten Ausgangsanschluss (Vop, Von) zu verschalten, dass – eine jeweils erste Kombination aus zwei Ladungsspeichern des ersten, zweiten, dritten und vierten Ladungsspeichers (C1, C2, C3, C4) mit dem ersten Anteil aufgeladen wird; und – eine jeweils zweite Kombination aus zwei Ladungsspeichern des ersten, zweiten, dritten und vierten Ladungsspeichers (C1, C2, C3, C4) mit dem zweiten Anteil aufgeladen wird; wobei – die Ladungsspeicher der ersten und die Ladungsspeicher der zweiten Kombination in einem zeitlich unmittelbar vorhergehenden Zeitabschnitt jeweils mit verschiedenen Anteilen des differenziellen Eingangssignals aufgeladen wurden; und – in einer jeweils zweiten Phase der weiteren Zeitabschnitte in Abhängigkeit der Ladungen des ersten, zweiten, dritten und vierten Ladungsspeichers (C1, C2, C3, C4) das differenzielle Ausgangssignal erzeugt wird.
Schaltungsanordnung nach einem der Ansprüche 13 bis 17, umfassend einen Differenzverstärker (OP) zur differenziellen Verstärkung des differenziellen Ausgangssignals.
Schaltungsanordnung nach einem der Ansprüche 13 bis 18, bei der die Abtast-Halte-Einrichtung (AH) einen ersten und einen zweiten Referenzpotenzialanschluss (Vrefp, Vrefn) zur Zuführung einer ersten und einer zweiten Referenzspannung aufweist, wobei die Steuerschaltung (CC) dazu eingerichtet ist, die Ladungsspeicher in den zweiten Phasen der Zeitabschnitte mit dem ersten oder dem zweiten Referenzpotenzialanschluss zu koppeln zum Beaufschlagen der Ladungsspeicher mit der ersten oder der zweiten Referenzspannung.
Schaltungsanordnung nach einem der Ansprüche 13 bis 19, bei der die Abtast-Halte-Einrichtung eine Anzahl von weiteren Ladungsspeichern (C5, C6, C7, C8) umfasst, die einem ganzzahligen Vielfachen von vier entspricht; wobei die Steuerschaltung (CC) dazu eingerichtet ist, die weiteren Ladungsspeicher (C5, C6, C7, C8) derart mit dem ersten und zweiten Eingangsanschluss (Vinp, Vinn) sowie dem ersten und zweiten Ausgangsanschluss (Vop, Von) zu verschalten, dass – in der ersten Phase eines der Zeitabschnitte eine jeweils dritte Kombination aus einer geradzahligen Anzahl von Ladungsspeichern der weiteren Ladungsspeicher (C5, C6, C7, C8) mit dem ersten Anteil des differenziellen Eingangssignals aufgeladen wird; – in der ersten Phase des einen der Zeitabschnitte eine jeweils vierte Kombination aus einer geradzahligen Anzahl von Ladungsspeichern der weiteren Ladungsspeicher (C5, C6, C7, C8) mit dem zweiten Anteil des differenziellen Eingangssignals aufgeladen wird; – die Ladungsspeicher der dritten und die Ladungsspeicher der vierten Kombination in einem zeitlich unmittelbar vorhergehenden Zeitabschnitt jeweils mit verschiedenen Anteilen des differenziellen Eingangssignals aufgeladen wurden; und – in der zweiten Phase des einen der Zeitabschnitte das differenzielle Ausgangssignal auch in Abhängigkeit von Ladungen der weiteren Ladungsspeicher (C5, C6, C7, C8) erzeugt wird.
Verwendung einer Schaltungsanordnung nach einem der Ansprüche 1 bis 20 in einem Analog-Digital-Umsetzer.
Verfahren zur Signalverarbeitung in einer Abtast-Halte-Einrichtung, umfassend: – Bereitstellen eines ersten, eines zweiten, eines dritten und eines vierten Ladungsspeichers (C1, C2, C3, C4); – Aufladen in einer ersten Phase eines ersten Zeitabschnitts des ersten und des dritten Ladungsspeichers (C1, C3) mit einem erstem Anteil eines differenziellen Eingangssignals und des zweiten und des vierten Ladungsspeichers (C2, C4) mit einem zweiten Anteil des differenziellen Eingangssignals; – Erzeugen eines differenziellen Ausgangssignals in einer zweiten Phase des ersten Zeitabschnitts in Abhängigkeit von Ladungen des ersten, zweiten, dritten und vierten Ladungsspeichers (C1, C2, C3, C4); – Aufladen in einer ersten Phase eines zweiten Zeitabschnitts des ersten und des vierten (C1, C4) Ladungsspeichers mit dem erstem Anteil des differenziellen Eingangssignals und des zweiten und des dritten Ladungsspeichers (C2, C3) mit dem zweiten Anteil des differenziellen Eingangssignals; – Erzeugen des differenziellen Ausgangssignals in einer zweiten Phase des zweiten Zeitabschnitts in Abhängigkeit der Ladungen des ersten, zweiten, dritten und vierten Ladungsspeichers (C1, C2, C3, C4).
Verfahren nach Anspruch 22, bei dem der erste und der zweite Zeitabschnitt zeitlich abwechselnd aufeinander folgen.
Verfahren nach Anspruch 22 oder 23, bei dem der erste, zweite, dritte und vierte Ladungsspeicher (C1, C2, C3, C4) mit im Wesentlichen gleicher Kapazität bereitgestellt werden.
Verfahren nach einem der Ansprüche 22 bis 24, bei dem der erste und der zweite Anteil des differenziellen Eingangssignals bezüglich eines Gleichtaktpotenzials komplementär zueinander sind.
Verfahren nach einem der Ansprüche 22 bis 25, bei dem in einer jeweils ersten Phase von weiteren Zeitabschnitten – eine jeweils erste Kombination aus zwei Ladungsspeichern des ersten, zweiten, dritten und vierten Ladungsspeichers (C1, C2, C3, C4) mit dem ersten Anteil des differenziellen Eingangssignals aufgeladen wird; und – eine jeweils zweite Kombination aus zwei Ladungsspeichern des ersten, zweiten, dritten und vierten Ladungsspeichers (C1, C2, C3, C4) mit dem zweiten Anteil des differenziellen Eingangssignals aufgeladen wird; wobei – die Ladungsspeicher der ersten und die Ladungsspeicher der zweiten Kombination in einem zeitlich unmittelbar vorhergehenden Zeitabschnitt jeweils mit verschiedenen Anteilen des differenziellen Eingangssignals aufgeladen wurden; und – in einer jeweils zweiten Phase der weiteren Zeitabschnitte in Abhängigkeit der Ladungen des ersten, zweiten, dritten und vierten Ladungsspeichers (C1, C2, C3, C4) das differenzielle Ausgangssignal erzeugt wird.
Verfahren nach einem der Ansprüche 22 bis 26, – bei dem eine Anzahl von weiteren Ladungsspeichern (C5, C6, C7, C8) bereitgestellt wird, die einem ganzzahligen Vielfachen von vier entspricht; – bei dem in der ersten Phase eines der Zeitabschnitte eine jeweils dritte Kombination aus einer geradzahligen Anzahl von Ladungsspeichern der weiteren Ladungsspeicher (C5, C6, C7, C8) mit dem ersten Anteil des differenziellen Eingangssignals aufgeladen wird; und – bei dem in der ersten Phase des einen der Zeitabschnitte eine jeweils vierte Kombination aus einer geradzahligen Anzahl von Ladungsspeichern der weiteren Ladungsspeicher (C5, C6, C7, C8) mit dem zweiten Anteil des differenziellen Eingangssignals aufgeladen wird; wobei – die Ladungsspeicher der dritten und die Ladungsspeicher der vierten Kombination in einem zeitlich unmittelbar vorhergehenden Zeitabschnitt jeweils mit verschiedenen Anteilen des differenziellen Eingangssignals aufgeladen wurden; und – in der zweiten Phase des einen der Zeitabschnitte das differenzielle Ausgangssignal auch in Abhängigkeit von Ladungen der weiteren Ladungsspeicher (C5, C6, C7, C8) erzeugt wird.
Verfahren nach einem der Ansprüche 22 bis 27, bei dem das differenzielle Ausgangssignal differenziell verstärkt wird.
Verfahren nach Anspruch 28, bei dem beim differenziellen Verstärken in einem jeweiligen Zeitabschnitt – die Ladungsspeicher, welche in dem jeweiligen Zeitabschnitt mit dem ersten Anteil des differenziellen Eingangssignals aufgeladen sind, mit einer ersten Referenzspannung beaufschlagt werden; und – die Ladungsspeicher, welche in dem jeweiligen Zeitabschnitt mit dem zweiten Anteil des differenziellen Ein gangssignals aufgeladen sind, mit einer zweiten Referenzspannung beaufschlagt werden.
Verfahren nach einem der Ansprüche 22 bis 29, bei dem die Ladungsspeicher als Kondensatoren bereitgestellt werden.