JPH11220340A - 演算増幅器構成 - Google Patents

Abstract

(57)【要約】 【課題】 オフセットの小さい演算増幅器構成を提供す
る。 【解決手段】 演算増幅器構成は、二段演算増幅器の他
に、構成の通常動作を定期的に中断するオフセット補償
中に第一の段の入力オフセットを追跡し、保持する第三
の段を含む。そのために、四つのスイッチにクロックが
供給され、これにより第一の段がオフセット補償中に第
二の段から減結合され、これにより第三の段のフィード
バックループが通常モード中に遮断される。これにより
オフセット補償中に入力が構成から減結合され、同時に
両方の入力端子が短絡する。第二の段の両端間のミラー
コンデンサは、出力がオフセット補償モード中にドリフ
トすることを防ぐ。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、請求項１の前提部
分に記載の演算増幅器構成に関する。

【０００２】

【従来の技術】このような演算増幅器構成は、例えば論
文「ＭＯＳ ＯｐｅｒａｔｉｏｎａｌＡｍｐｌｉｆｉｅ
ｒ Ｄｅｓｉｇｎ−Ａ Ｔｕｔｏｒｉａｌ Ｏｖｅｒｖ
ｉｅｗ」、Ｐａｕｌ Ｒ．Ｇｒａｙ及びＲｏｂｅｒｔ
Ｇ．Ｍｅｙｅｒ著、ＩＥＥＥＪｏｕｒｎａｌ ｏｆ Ｓ
ｏｌｉｄ Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ、Ｖｏｌ．Ｓ
Ｃ−１７、Ｎｒ６、Ｄｅｃｅｍｂｅｒ １９８２、ｐｐ
９６９−９８２から当技術分野ですでに知られている。
上記論文のｐ９７１には基本的な二段ＣＭＯＳ演算増幅
器の概略図が図４に示されている。この図は請求項１の
非特徴部分に記載されている構成に対応する。実際、ト
ランジスタＭ５及びＭ８から構成されたバイアス段なら
びに電流源バイアスと一緒に、抵抗性負荷としてそれぞ
れトランジスタＭ３及びＭ４を有するトランジスタＭ１
及びＭ２によって形成された差動入力対は請求項１の非
特徴部分の第一の演算増幅器を構成し、トランジスタＭ
６及びＭ７によって形成されたインバータ出力段は請求
項１の非特徴部分の第二の演算増幅器を構成する。請求
項１の非特徴部分で言及した第二の演算増幅器のＤＣ基
準電圧は、記載の従来技術では、入力段のダイナミック
レンジの値の半分に等しいドレインソース電圧に対して
トランジスタＭ７によって供給されるＤＣ電流をシンク
するためにトランジスタＭ６のゲート上に必要なＤＣ電
圧に等しい。記載の従来技術の図のコンデンサは、構成
の出力と第一の演算増幅器段の出力との間に結合され
た、請求項１の非特徴部分に記載の補償コンデンサに対
応する。

【０００３】上記のような演算増幅器構成には、両方の
増幅器を実現するために使用される特定の回路に応じ
て、低出力インピーダンス及び高い駆動能力を有する利
点がある。しかし、この構成には、例えば第一の演算増
幅器の差動入力対の不整合によるオフセットにこの構成
の全利得を掛けたものがこの構成の出力に現れるので、
オフセット問題が発生する。これは、この構成を微弱な
入力信号の正確な測定を実施するために使用するときに
は許容されない。

【０００４】

【発明が解決しようとする課題】本発明の目的は、従来
のオフセット問題が大幅に軽減される上記の知られてい
るタイプの演算増幅器構成を提供することである。

【０００５】

【課題を解決するための手段】本発明によれば、この目
的は、前記演算増幅器構成が更に請求項１の特徴部分に
記載されているように構成されることにより達成され
る。

【０００６】

【発明の実施の形態】これにより、第一の段を第一のス
イッチの存在によって第二の段から減結合することがで
きる。そのような減結合またはオフセット補償期間中、
演算増幅器からの入力信号を減結合した後で第二のスイ
ッチを閉じることによって第一の演算増幅器の両方の入
力は短絡する。同時に、第一の演算増幅器の出力は、こ
のオフセット補償期間中に閉じられる第三のスイッチを
含む単一フィードバックループを介して第三の演算増幅
器の入力に結合される。更に、第二の増幅器の両端間の
補償容量は、構成全体の出力を前の通常モードに対して
変化させないことを確保する。同時に、第一増幅器入力
オフセット電圧は第三増幅器出力電圧に加えられ、フィ
ードバックにより、第三増幅器出力も第一増幅器オフセ
ットに依存する。この構成の通常動作モードに対応する
第二の期間中、第二の段が再び第一の段に結合され、且
つ第二のスイッチを開き、入力信号を第一の演算増幅器
の入力端子に再結合することによって第一の増幅器が再
び通常モードで動作し、且つ第三の段のフィードバック
ループが第三のスイッチを開くことによって遮断された
場合、第一増幅器出力に現れるオフセットは、以下に詳
述するようにこの第三の増幅器のオープンループ利得に
ほとんど等しいファクタだけ減少する。これは、この第
三の増幅器の入力電圧を、それが前のオフセット補償モ
ード中に有していた値に保持するホールドコンデンサが
第三の増幅器の入力に存在するためである。

【０００７】本発明の他の特徴は、前記ＤＣ電圧及び前
記ＤＣ基準電圧が請求項２に従って選択されることであ
る。

【０００８】このようにすると、両方のＤＣ電圧間の差
のために生じることがあるシステム誤差が回路中に現れ
ることがなくなり、構成全体のよりよい挙動が保証され
る。

【０００９】本発明の他の特徴は請求項３に記載されて
いる。

【００１０】従って、前に説明したように、第三の演算
増幅器のオープンループ利得の大きさは、第一の段の入
力に現れるオフセットに対応する得られたオフセット減
少の量を決定する。あるいは、第一の段の入力の所与の
オフセット及びこの値に対する第一の最大ターゲットに
対して、第三の演算増幅器のオープンループ利得に対す
る第一の境界条件が与えられる。

【００１１】本発明の他の特徴は請求項４に記載されて
いる。

【００１２】実際、オフセットが接合点の電圧に及ぼす
影響が、第三の演算増幅器の入力の通常差動入力電圧の
影響よりも小さくなければ、オフセットは補償できない
ことは明らかである。これは請求項４に要約されてお
り、同時に第一及び第三の演算増幅器のオープンループ
利得の第二の境界条件を構成する。

【００１３】本発明の他の特徴は請求項５に記載されて
いる。

【００１４】これは、第一の演算増幅器と第三の演算増
幅器のオープンループ利得の積に関連する他の境界条件
を提示する。この条件が満たされるとき、二つの他の等
価入力オフセット成分、すなわち第三の演算増幅器の固
有のオフセットによる第一の成分、第三の演算増幅器の
有限の利得による第二の成分が回避される。

【００１５】本発明の他の特徴は請求項６に記載されて
いる。

【００１６】固有のＭＯＳ容量を有する、以下ＭＯＳト
ランジスタと略す第一の金属酸化物半導体から構成され
る第三のスイッチの場合、クロックフィードスルーによ
る電荷再分配ならびにソース端子またはドレイン端子中
の漏れなどの効果は余分の等価オフセット成分をもたら
すことがあり、その等価入力値はこの場合も正確なオフ
セット減少を保証するために第三のターゲット最大オフ
セット値よりも低くなければならない。

【００１７】本発明の他の特徴は請求項７に記載されて
いる。

【００１８】同様に、第一のスイッチを構成する第二の
ＭＯＳトランジスタの場合、漏れ及びクロックフィード
スルーに対して同じ考察が行われる。第三のスイッチに
対する違いは、第一のスイッチは第二の演算増幅器の両
端間のフィードバックループ中の補償コンデンサに結合
され、従って寄生効果の一部が構成全体の出力にも現れ
ることである。

【００１９】本発明の他の特徴は請求項８に記載されて
いる。

【００２０】このようにすると、すべての個々のオフセ
ット寄与の和が一つの所定の絶対最大ターゲット入力オ
フセット値によって制限され、適切なオフセット減少、
従って構成の適切な機能が保証される。

【００２１】本発明の他の特徴は請求項９に記載されて
いる。

【００２２】実際、理想的でない第二及び第三のスイッ
チを含む構成の実施形態の場合、第一の増幅器の出力端
子をホールドコンデンサに接続する前に、まず第一の増
幅器の入力を短絡させるよう注意する必要がある。これ
は、オフセット補償中にオフセット蓄積コンデンサの働
きをするホールドコンデンサでの不要な振幅をできるだ
け少なくするためである。従って、第二及び第三のスイ
ッチの開き及び閉じに対する上述の考察が適用されるよ
うに、一つの反転クロック信号の代わりに、第一の反転
クロック信号及び第二の反転クロック信号が互いに若干
の所定の遅延によって特徴付けられたクロック生成手段
によって生成される。

【００２３】本発明の他の特徴は請求項１０に記載され
ている。

【００２４】同様に、理想的でない第一及び第四のスイ
ッチの場合、第二の演算増幅器段がまず減結合され、そ
の後入力信号が第一の演算増幅器の入力から減結合され
る。これは、オフセット補償中、出力の電圧は直前の通
常出力電圧にできるだけ近いことが望まれるので重要で
ある。第一の演算増幅器が減結合され、その後短絡し、
且つ第二の段がまだ第一の段に結合されている場合、構
成全体の出力はその通常出力電圧から離れて駆動される
ことがある。従って、第四及び第一のスイッチが互いに
若干の所定の遅延とともに開かれ、閉じられるように第
一及び第二のクロック信号がクロック生成手段によって
生成される。

【００２５】本発明の他の特徴は請求項１１に記載され
ている。

【００２６】入力信号を入力から分離し、同時に第一の
演算増幅器の入力を短絡させるときに入力信号が妨害さ
れることを防止するために、入力信号を入力端子から分
離する動作と、両方の入力端子を短絡させる動作との間
に若干の遅延が加えられる。これは、第二のクロック信
号と第一の反転クロック信号がもはや反転信号でないば
かりでなく、反転信号の立上りエッジと立下りエッジが
第二のスイッチの閉じと第四のスイッチの開きとの間で
五分の一の所定の遅延時間だけ互いにシフトされ、且つ
第二のスイッチの開きと第四のスイッチの閉じとの間で
六分の一の所定の遅延時間だけ互いにシフトされるよう
にクロック生成回路を適合させることによって実現され
る。

【発明の実施の形態】添付の図面を参照して行う一実施
形態についての以下の説明を読めば、本発明の上記その
他の目的及び特徴がより明らかになり、また本発明自体
が最もよく理解されよう。

【００２７】図１に示される演算増幅器構成は、例え
ば、自動車用途や通信用途に必要とされるような正確な
測定に使用される。一つの自動車用途では、この構成
は、感知抵抗の両端間の小さい電圧差を測定するために
使用され、従ってこの測定では、測定した入力信号がそ
れに加えられる演算増幅器のオフセットに非常に敏感で
ある。

【００２８】図１に示される本発明の演算増幅器構成は
基本的に、例えば、すでに言及したＰ．Ｇｒａｙの従来
技術の論文のような様々な文献に詳しく記載されている
よく知られた二段演算増幅器から構成される。基本的
に、そのような二段構成は、ＩＮＮ１で示される第一の
入力端子とＩＮＰ１で示される第二の入力端子とを有す
る図１で第一の演算増幅器ＯＡ１と呼ばれる前置増幅器
段から構成される。この図で、ＩＮＮ１は負の極性型の
ものであり、ＩＮＰ１は正の極性型のものである。しか
しながら、他の実施形態では、両方のタイプを交換する
ことができる。この第一の演算増幅器の第一の入力端子
ＩＮＮ１はＩＮ１で示される第一の構成入力端子に結合
され、この第一の演算増幅器の第二の入力端子ＩＮＰ１
はＩＮ２で示される第二の構成入力端子に結合される。
両方の構成入力端子ＩＮ１及びＩＮ２間には、ｖｉｎで
示される差動入力信号が加えられる。第一の演算増幅器
ＯＡ１は更にＯＵＴ１で示される第一増幅器出力端子を
有し、この第一増幅器出力端子は第二の演算増幅器ＯＡ
２の第二増幅器負入力端子ＩＮＮ２に結合される。この
第二の演算増幅器ＯＡ２は更にＩＮＰ２で示される第二
増幅器正入力端子を有し、これにＶｒｅｆ２で示される
ＤＣ電圧が印加される。一般にミラーコンデンサと呼ば
れ、図１にＣｃで示される補償フィードバックコンデン
サは、第二の演算増幅器の第二増幅器出力端子ＯＵＴ２
とＩＮＮ２で示される第二増幅器負入力端子との間に結
合される。第二増幅器出力端子ＯＵＴ２はＯＵＴで示さ
れる構成出力端子に結合される。

【００２９】この一般に知られている二段増幅器構成の
他に、演算増幅器構成ＯＯＡは更にＯＡ３で示される第
三の演算増幅器を含む。この第三の演算増幅器ＯＡ３は
ＩＮＰ３で示される第三増幅器正入力端子を有し、これ
にＶｒｅｆ３で示される他のＤＣ電圧が印加される。こ
の第三の演算増幅器は更にＩＮＮ３で示される第三増幅
器負入力端子を含み、これはＣｈで示されるホールドコ
ンデンサを介して接地電位に結合される。ＯＵＴ３で示
される第三増幅器出力端子は、Ｊで示される共通の接合
点で第一の演算増幅器ＯＡ１の第一増幅器出力端子ＯＵ
Ｔ１に結合される。

【００３０】更に、本発明の演算増幅器構成はそれぞれ
ＳＷ１、ＳＷ２、ＳＷ３及びＳＷ４で示される四つのス
イッチを含む。第一のスイッチＳＷ１の直列端子は第二
増幅器負入力端子ＩＮＮ２と接合点Ｊの間に結合され
る。第二のスイッチＳＷ２の直列端子は第一の演算増幅
器ＯＡ１の二つの入力端子ＩＮＮ１とＩＮＰ１の間に結
合される。第三のスイッチＳＷ３の直列端子は第三増幅
器出力端子ＯＵＴ３と第三増幅器負入力端子ＩＮＮ３と
の間に結合される。最後に、第四のスイッチＳＷ４の直
列端子は第一の構成入力端子ＩＮ１と第一の演算増幅器
ＯＡ１の第一の入力端子ＩＮＮ１との間に結合される。

【００３１】これら四つの各スイッチＳＷ１〜ＳＷ４
は、それぞれ図１でＰＨｌ１、ＰＨｌ２、ＰＨｌ３、及
びＰＨｌ４で示される四つのクロック信号によって制御
される。これら四つのクロック信号はＣＧで示されるク
ロック生成手段によって生成され、このクロック生成手
段は、演算増幅器構成の構成クロック入力端子ｃｌｋｉ
ｎに結合されたクロック入力端子ｃｌｋを含み、且つ一
般にマスタクロックとも呼ばれる入力クロック信号がそ
れに加えられる。クロック生成手段ＣＧは四つの適切な
各クロック信号ＰＨｌ１、ＰＨｌ２、ＰＨｌ３、及びＰ
Ｈｌ４を生成し、且つそれらをそれぞれｃｌｋ１、ｃｌ
ｋ２、ｃｌｋ３、及びｃｌｋ４で示されるＣＧの四つの
各出力端子に供給するように構成される。

【００３２】次に、この構成の動作について、まず遅延
なしに開き、また閉じ、且つ直列端子での漏れなど寄生
効果や電荷再分配などを伴わないスイッチを意味する理
想的なスイッチを含む実施形態について説明する。本明
細書の後のパラグラフでは、以下ＭＯＳと略す金属酸化
物半導体、スイッチとしてのトランジスタを含む他の実
施形態について説明する。

【００３３】四つの理想的なスイッチの場合、演算増幅
器構成の適切な動作のためには、二つの反転クロック信
号のみが必要である。この場合、ＰＨｌ１はＰＨｌ４に
等しく、ＰＨｌ２はＰＨｌ３に等しく、一方ＰＨｌ１は
ＰＨｌ２の反転信号であり、逆もまた同様である。これ
は、ＰＨｌ１とＰＨｌ２が加えられるスイッチをそれら
が反対に制御していることを意味する。ＳＷ２など、Ｐ
Ｈｌ２が加えられるスイッチをＰＨｌ２が閉じている場
合、同時にＳＷ１など、ＰＨｌ１が同時に加えられるス
イッチは開き、逆もまた同様である。

【００３４】この場合、クロック生成手段は、入力また
はマスタクロック信号から二つの反対のクロックを生成
するだけでよく、ＰＨｌ１は、図１で第一のクロック出
力端子ｃｌｋ１及び第二のクロック出力端子ｃｌｋ４に
よって構成されるＣＧのクロック出力に供給されるＣＧ
のクロック信号に対応する。ＰＨｌ２は、図１で第一の
反転クロック出力端子ｃｌｋ２及び第二の反転クロック
出力端子ｃｌｋ３によって構成されるＣＧの反転クロッ
ク出力に供給されたＣＧのクロック信号に対応する。

【００３５】差動クロック位相に関連する、二つの反転
クロック信号の二つの位相は、この構成の動作中に弁別
される。オフセット補償相とも呼ばれる第一の相では、
第二のスイッチＳＷ２及び第三のスイッチＳＷ３は閉じ
られ、ＳＷ４及びＳＷ１は開く。第二のスイッチを閉じ
ることによって、ＯＡ１に現れる唯一の入力信号はＶｏ
ｆｆで示される固有のオフセットになる。

【００３６】接合点Ｊの電圧Ｖｊは、第一の演算増幅器
によって供給される出力電圧と、第三の演算増幅器によ
って供給される出力電圧との和である。第一の演算増幅
器によって供給される出力電圧は、そのオープンループ
利得Ａ１と固有のオフセットＶｏｆｆとの積のマイナス
として与えられる。このモードで第三の演算増幅器によ
って供給される出力電圧は、その各オープンループ利得
Ａ３と、Ｖｒｅｆ３であるその正の入力端子に印加され
る電圧と、Ｖｊであるその負の入力端子に印加される電
圧との間の差との積に等しい。第一の近似では、ＯＡ３
の固有のオフセットは無視されることに留意されたい。

【００３７】従って、Ｖｊｏｃで示されるこのモード中
のＶｊでの電圧は式（１）で与えられる。

【００３８】

【数１】 これを再計算すると

【００３９】

【数２】 となる。

【００４０】通常モードとも呼ばれるこの構成の動作の
第二の相では、第二のスイッチＳＷ２及び第三のスイッ
チＳＷ３は開き、第一のスイッチＳＷ１及び第二のスイ
ッチＳＷ４は閉じられる。ホールドコンデンサＣｈのた
めに、第三増幅器負入力端子ＩＮＮ３の電圧は、式
（２）で与えられたように前の相のＶｊｏｃ電圧のまま
である。

【００４１】Ｖｊｎで示される通常モード中の接合点Ｊ
の電圧は、

【００４２】

【数３】 あるいは、Ｖｊｏｃを式（２）の第２項で置き換えると

【００４３】

【数４】 となる。

【００４４】式（４）から、第１項は所望のものであ
り、第三の増幅器のオープンループ利得Ａ３を十分大き
くなるように選択することによって第一の増幅器のオフ
セットの影響を小さし、非補償演算増幅器と比較して第
一の増幅器の入力のオフセットの影響をファクタ（１＋
Ａ３）で小さくできることが分かる。Ｖｏｆｆｍａｘ１
が非補償回路の第一のターゲット最大入力オフセット値
を表し、Ｖｏｆｆが構成入力の通常現れるオフセットを
表すものとして、第一のターゲットオフセット減少が第
一のターゲット比Ｖｏｆｆ／Ｖｏｆｆｍａｘ１として得
られた場合、これは

【００４５】

【数５】 を意味する。

【００４６】式（５）は、第三の演算増幅器のオープン
ループ利得Ａ３が満たす必要のある第一の境界条件を表
す。

【００４７】式（１）からも理解される通り、項「Ａ
１．Ｖｏｆｆｓｅｔ」が絶対値で項「Ａ３．（Ｖｒｅｆ
３−Ｖｊ）よりも小さくなければオフセットは補償でき
ないことに留意する必要がある。後者の項は、それ自体
そのダイナミックレンジに関連する第三の演算増幅器の
最大差動入力電圧振幅によって制限される。Ｖｉｎｍａ
ｘ３がこの最大差動入力電圧振幅を表す場合、以下の式
が適用される。

【００４８】

【数６】 これは、構成の適切な動作を保証する場合、第一及び第
三の演算増幅器のオープンループ利得Ａ１及びＡ３の他
の境界条件を表す。

【００４９】式（４）は更に、通常モード中、接合点Ｊ
の第三の増幅器によって供給される電圧は、予想される
ように、Ｖｒｅｆ３に等しくなく、この値からファクタ
Ａ３／（１＋Ａ３）だけわずかにずれることを示す。こ
の効果は、第三の演算増幅器の有限の利得Ａ３のために
余分のシステム等価オフセット寄与とも考えられる。こ
れは、ＯＡ１の入力に戻って計算した場合、

【００５０】

【数７】 によって与えられる等価オフセット値を有する。

【００５１】この値も第二のターゲット最大入力オフセ
ットＶｏｆｆｍａｘ２を超えない場合、

【００５２】

【数８】 が成り立つ。

【００５３】従って、ＤＣ基準電圧Ｖｒｅｆ３が大きく
なるにつれ、オープンループ利得Ａ１と１＋オープンル
ープ利得Ａ３との積はこの効果を小さくするために大き
くなる必要がある。

【００５４】前の計算中、第三の演算増幅器の固有のオ
フセットＶｏｆｆ３の影響は考慮されていない。当業者
であれば、通常モード中の接合点Ｊの電圧に対するこの
効果をＶｏｆｆ３／（Ａ３＋１）に等しくなるように容
易に計算することができる。これも第二のターゲット最
大入力オフセット値Ｖｏｆｆｍａｘ２によって制限され
る構成の入力の等価オフセットに戻って計算すると、両
方の式の第１項が等しいので、

【００５５】

【数９】 が得られる。

【００５６】一般に、Ｖｏｆｆ３またはＶｒｅｆ３は、
式（８）または（９）の最も厳密な方を満たせば、他方
はそれに応じて満たされるような最大値を有する。従っ
て、Ｖｏｆｆ３とＶｒｅｆ３の間の最大値を選択し、且
つＡ３またはＡ１の値を最も厳密な式に従って選択すれ
ば十分である。

【００５７】以上、本構成の機能的挙動について第二の
演算増幅器ＯＡ２を考慮せずに説明した。この出力段の
機能は、余分の利得を全回路に加えること、及び出力を
低インピーダンスにすることである。この第二の演算増
幅器の両端間のフィードバックコンデンサとして結合さ
れた補償コンデンサまたはミラーコンデンサＣｃは、第
一のスイッチＳＷ１を開いている間、従ってオフセット
補償の相に進むとき、出力電圧が通常モード中に有する
値からずれるのを防ぐ。それにより、構成の適切な機能
が保証される。従って、補償コンデンサＣｃを有するこ
の第二の段は補償中のホールド段とも言える。

【００５８】第二増幅器正入力端子ＩＮＰ２に供給され
るＤＣ電圧Ｖｒｅｆ２の値は以下の考察から得られる。

【００５９】オフセット補償モード中、ＳＷ１が開いて
いるとき、第二増幅器負入力端子ＩＮＮ２に現れる電圧
ＶＩＮＮ２と、第二増幅器正入力端子ＩＮＰ２に現れる
電圧Ｖｒｅｆ２と、Ｖｏｕｔ２で示される第二増幅器出
力電圧との間の関係は

【００６０】

【数１０】 で与えられる。

【００６１】同時に、オフセット補償モード中、接合点
Ｊ、従ってスイッチの反対側の電圧は式（２）によって
与えられ、Ｖｒｅｆ３に近づく。

【００６２】他方、スイッチＳＷ１を閉じる瞬間に、構
成の出力が大きく妨害されないようにスイッチの両側の
電圧が等しくなることが好ましい。これは、式（２）に
よって与えられ、オフセット補償モード中、Ｖｒｅｆ３
にほぼ等しい接合点Ｊの電圧も式１１の第１項によって
表されるように式（１０）からＶＩＮＮ２に等しくなら
なければならないことを意味する。

【００６３】

【数１１】 Ｖｒｅｆ３がＶｒｅｆ２にほぼ等しい場合のみ、スイッ
チを閉じる間、大きな過渡は起こらない。これは、この
場合、対応するＤＣ出力電圧Ｖｏｕｔ２がゼロになり、
切替動作中に一定に保たれるためである。

【００６４】ＤＣ電圧Ｖｒｅｆ２とＶｒｅｆ３の間に差
が生じる場合、この差はこの場合も、式（１２）によっ
て与えられるように、ターゲット最大システム入力オフ
セット値Ｖｏｆｆｓｙｓｍａｘを超えない等価入力オフ
セットに関連する。

【００６５】

【数１２】 以上、理想的なスイッチを含む構成について説明した。
以下では、スイッチとしてＭＯＳトランジスタを有する
実施形態について考察する。この場合、スイッチの直列
端子は対応するＭＯＳトランジスタのソース端子及びド
レイン端子に対応し、スイッチの制御端子は対応するＭ
ＯＳトランジスタのゲート端子に対応する。

【００６６】このようなＭＯＳトランジスタは固有のＭ
ＯＳゲート容量を有し、従って例えばＣｈと直列なＳＷ
３やＣｃと直列なＳＷ１などの、トランジスタと直列な
コンデンサに蓄積された電荷の一部は、それ自体及びト
ランジスタのＭＯＳ容量に分配される。この電荷再分配
は、主としてスイッチの開きまたは閉じ中に起こり、一
般にクロックフィードスルーと呼ばれ、それぞれ接合点
Ｊ及び第二の演算増幅器の負の入力端子ＩＮＮ２の電圧
降下をもたらす。後者の端子ＩＮＮ２の電圧はまた構成
の出力の電圧に影響を及ぼす。

【００６７】クロックフィードスルーの他に、コンデン
サに直列のＭＯＳトランジスタに関連する他の効果は、
ＭＯＳトランジスタのソース端子またはドレイン端子を
介するコンデンサに蓄積された電荷の漏れである。どち
らの効果も、通常は小さいが、この場合も以下に示すよ
うに超えられることのない等価最大入力オフセットとし
て再計算できる。

【００６８】スイッチＳＷ３の場合、第三増幅器負入力
端子ＩＮＮ３の電圧のクロックフィードスルーの効果は

【００６９】

【数１３】 で表される。上式で、ΔＶｃｆはクロックフィードスル
ー電圧成分を表し、∝は「比例」を表し、ＶｊｓｗはＳ
Ｗ３を構成するＭＯＳトランジスタのゲートの電圧振幅
を表し、Ｃｈはホールドコンデンサの容量の値を表し、
Ｃｓｗ３は第三のスイッチＳＷ３を構成するＭＯＳトラ
ンジスタのゲート容量を表す。

【００７０】通常動作期間、即ちＳＷ３が開いていると
きの、ＭＯＳスイッチＳＷ３のソース領域またはドレイ
ン領域からの漏れ電流を合計すれば、ホールドコンデン
サＣｈから漏れ出た電荷が表される。この電荷をホール
ドコンデンサ自体で割ると、正常モード中にＩＮＮ３の
電圧から引かれるべきΔＶｌ（ｔ）で示される漏れ補正
ファクタが得られる。

【００７１】

【数１４】 上式で、∝は比例を示し、Ｉｓｌｅａｋは第三のスイッ
チＳＷ３を構成するＭＯＳトランジスタのソースまたは
ドレイン端子のソースまたはドレイン漏れ電流を表し、
Ｃｈはホールドコンデンサを表す。

【００７２】当業者であれば、再び両方の項が正常モー
ド中に式（４）に及ぼす効果を計算することは容易であ
り、これにより接合点Ｊの電圧ＶＪを得ることが可能で
あり、それにより再びこれらの項の影響に対するオープ
ンループ利得Ａ３、Ａ１の境界条件を推定し、式（１
５）で与えられる等価の第三のターゲット最大オフセッ
ト値Ｖｏｆｆｍａｘに関連付けることができる。

【００７３】

【数１５】 この式から、比Ａ１／Ａ３を大きくすればこれらの効果
が最小限に抑えられることが推定される。他方、短いゲ
ート長及び幅を有する小さいＭＯＳトランジスタを使用
すれば、ゲート容量ならびにソース及びドレイン漏れ電
流に直接関連するソース及びドレイン領域がより小さい
寸法の使用によってかなり小さくなるのでこれらの効果
はまたかなり小さくなる。

【００７４】通常モードからオフセット補償モードまた
はホールドモードへの切替え中、Ｑｉｃｆで表される小
量の電荷は同様に第一のスイッチＳＷ１と直列のミラー
容量または補償容量Ｃｃ中に注入される。この電荷は、
ＳＷ１を構成するトランジスタのゲートの電圧ステップ
及びこのトランジスタＣｓｗ１のゲート容量に比例す
る。

【００７５】他方、いくらかの電荷は、ＳＷ１を構成す
るＭＯＳトランジスタのソースまたはドレイン漏れ電流
によって補償コンデンサから漏れ出る。この電荷は−Ｑ
ｉｌ（ｔ）で示され、この場合もオフセット補償時間及
びソースまたはドレイン漏れ電流に比例する。

【００７６】両方の電荷成分の和は、Ｃｃ中に注入され
た全電荷Ｑｉ（ｔ）に対応し、全電荷Ｑｉ（ｔ）自体は
等価電圧ステップＶｓｔｅｐ（ｔ）＝Ｑｉ（ｔ）／Ｃｃ
に関連する。第二の演算増幅器ＯＡ２及びそのミラー容
量Ｃｃから構成される積分器の機能によって、この等価
電圧ステップは、入力端子ＩＮＮ２でＶｓｔｅｐ（ｔ）
／（Ａ２＋１）として得られ、第二の増幅器出力端子Ｏ
ＵＴ２．Ａ２でＶｓｔｅｐ（ｔ）．Ａ２／（１＋Ａ２）
として得られ、それにより第二の演算増幅器ＯＡ２のオ
ープンループ利得を表す。

【００７７】第二の増幅器出力端子は構成出力端子ＯＵ
Ｔに結合されるので、後者の電圧成分も構成の出力に得
られる。

【００７８】構成全体の出力電圧のＤＣ誤差のみが重要
であり、従ってこの誤差はオフセット補償モード中にの
み発生することを仮定すれば、構成の出力電圧に対する
全体の効果は

【００７９】

【数１６】 で表される。

【００８０】上式でＶｅｒｒｏｒは構成の出力電圧のＤ
Ｃ誤差を表し、Ｔｏｃはオフセット補償持続時間を表
し、Ｔｐｅｒｉｏｄは全期間（オフセット補償＋通常モ
ード）を表す。

【００８１】Ａが構成全体の全利得を表す場合、等価オ
フセットは、この場合もＤＣ誤差電圧から計算され、式
（１７）で与えられる第四のターゲット最大オフセット
によって制限される。

【００８２】

【数１７】 この場合もクロックフィードスルーならびに漏れの影響
は、ＳＷ１を構成するＭＯＳトランジスタの寸法を十分
小さくすればかなり小さくすることができる。

【００８３】従って、式（５）、（８）及び（９）、
（１２）、（１５）及び（１７）はすべて、オープンル
ープ利得、クロック期間、ＤＣ電圧などをそれぞれＶｏ
ｆｆｍａｘ１、Ｖｏｆｆｍａｘ２、Ｖｏｆｆｓｍａｘｓ
ｙｓ、Ｖｏｆｆｍａｘ３、及びＶｏｆｆｍａｘ４である
構成の入力の等価ターゲットオフセット値を超えないよ
うに選択することができる境界条件を表す。これら六つ
の式は、ＯＡ１の入力オフセットＶｏｆｆに関連する六
つの等価オフセット寄与項、すなわち制限された利得Ａ
３によるシステムオフセット及びＯＡ３のオフセットＶ
ｏｆｆ３、Ｖｒｅｆ２とＶｒｅｆ３との差、及び理想的
でないスイッチＳＷ３及びＳＷ１に関連するクロックフ
ィードスルー及び漏れの効果に対応する。それらのすべ
ての和は、Ｖｏｆｆｍａｘで示されるある所定の絶対最
大ターゲットオフセット値を超えない。その値は例えば
周囲のシステム考慮事項によって与えられる。この場
合、安全且つ控えめな近似は、六つのすべてのファクタ
のすべての境界上限を加えることにより得られる。これ
は次式の第２項であり、得られる和は、ここでもＶｏｆ
ｆｍａｘを超えず、構成設計パラメータを決定すること
ができる最終的な被覆境界条件を表す。

【００８４】 この式で、第二のターゲット最大入力オフセット値は二
回現れる。これは、第三の演算増幅器のオフセットＶｏ
ｆｆ３によるオフセット及びこの同じ演算増幅器ＯＡ３
の有限の利得によるオフセット寄与の上限を表すからで
ある。

【００８５】留意すべき最後の点はスイッチのタイミン
グまたはクロッキングに関するものである。上記では二
つの対向するクロック信号ＰＨｌ１とＰＨｌ２のみを使
用している。スイッチとしてＭＯＳトランジスタを使用
する場合、スイッチの開きまたは閉じの間に若干の遅延
が生じる。前に説明したように、この開きまたは閉じは
更に電荷注入を伴うことがあるので、良好なオフセット
補償を得るためには正確なタイミングが不可欠である。
以下の事項が考慮される。

【００８６】オフセット補償中、出力の電圧は直前の正
常出力電圧にできるだけ近くなることが望まれる。従っ
て、第二の演算増幅器がホールド状態に入った後で、第
一の段の入力端子が入力信号から減結合され、その後短
絡されなければならない。これは、ＳＷ１が開いた後
で、ＳＷ４が開き、ＳＷ２が閉じなければならないこと
を意味する。そうでないと、各スイッチが開くか、また
は閉じるときの遅延のために、出力がその通常出力電圧
から離れて駆動されることがある。

【００８７】ＳＷ１を開いた後で、通常モードからオフ
セット補償モードに切り替えるとき、ＳＷ４は開き、そ
の後ＳＷ２が閉じる。ＳＷ３は最後に閉じられる。これ
はホールドコンデンサＣｈでの不要な電圧振幅を防ぐた
めである。

【００８８】オフセット補償モードが終わると、シーケ
ンスは逆になる。まずＣｈを分離し、次にＳＷ２を開
き、ＳＷ４を閉じ、最後にＳＷ１を閉じる。

【００８９】以上から、二つの反対のクロック信号はも
はや使用できないことは明らかである。従って、図１に
示すように、上述の条件を満たすクロック信号を有する
異なる四つのクロックを使用する実施形態が必要にな
る。しかしながら、最も重要でないシーケンスはＳＷ４
及びＳＷ２からのシーケンスであるので、ＰＨｌ２及び
ＰＨｌ４が反対のクロックまたは反転したクロックであ
る実施形態は正しく動作する。

【００９０】図１で、各スイッチＳＷ１、ＳＷ２、ＳＷ
３、及びＳＷ４を制御するクロックはそれぞれＰＨｌ
１、ＰＨｌ２、ＰＨｌ３、及びＰＨｌ４で示される。ス
イッチが論理「１」値を有するクロック信号によって閉
じられる場合、及びスイッチが論理「０」を有するクロ
ック信号によって開く場合について、構成の一実施形態
のクロックのタイミング挙動を図２に概略的に示す。こ
の図から、ＰＨｌ２及びＰＨｌ４は、単なる反転クロッ
ク信号であり、ＰＨｌ１はまず論理「０」に低下し、そ
の結果スイッチＳＷ１が開き、その後ＰＨｌ２が高にな
り、同時にＰＨｌ４が低になり、その結果ＳＷ４が開
き、ＳＷ２が閉じることが分かる。ＳＷ１の開きとＳＷ
２の閉じとの間の時間遅延を図２にｄ３で示す。この所
定の時間遅延はスイッチＳＷ４及びＳＷ１用に使用され
る特定の実施形態に依存する。従って、これらのスイッ
チがＭＯＳトランジスタである場合、この所定の遅延
は、これらのトランジスタの固有切替遅延及びそれらが
どの程度互いに関連するかによる。それにより、固有切
替遅延は、一般に当業者によく知られているように、形
状、使用する技術、更にはゲート電圧振幅の影響を受け
る。図２にｄ１で示される他の所定の時間遅延の後、Ｐ
Ｈｌ３は高にセットされ、その結果スイッチＳＷ３が閉
じる。

【００９１】オフセット補償モードから通常モードに進
むとき、ｄ２及びｄ４でそれぞれ表される、ＰＨｌ２と
ＰＨｌ３との間の遅延、ＰＨｌ１とＰＨｌ４との間の遅
延を前述のように考慮に入れる必要がある。

【００９２】遅延ｄ１及びｄ２にもかかわらず、第二の
反転クロック信号ＰＨｌ３は、例えばＰＨｌ４に対し
て、またはＰＨｌ１に対しても実質的に反転していると
考えることができるので、大部分の時間にわたって、こ
れらの信号は依然それらが加えられるスイッチを反対に
制御していることに留意されたい。同じことはＰＨｌ
２、またＰＨｌ３に対するＰＨｌ１についても当てはま
る。

【００９３】当業者であれば、一つのマスタクロックか
ら、図２に示すように、適切な制御クロック信号を生成
するクロック生成手段ＣＧの一実施形態を実現すること
ができる。同様に、第四のスイッチの開きと第二のスイ
ッチの閉じとの間の第五の遅延、ならびに第二のスイッ
チの開きと第四のスイッチの閉じとの間の第六の遅延が
必要とされるより一般的な場合、これらのクロック信号
を実現する適切な回路は良く知られている。これらの回
路は本発明の重要な部分をなさないので、より詳細な実
施態様または実施形態についてはそれ以上説明しない。

【００９４】本発明の原理について特定の装置に関連し
て述べたが、この説明は例としてのみ行ったものであ
り、請求の範囲に定義されている本発明の範囲を限定す
るものではないことは明らかである。

【図面の簡単な説明】

【図１】本発明による演算増幅器構成を概略的に示す図
である。

【図２】図１の構成の一実施形態の異なるスイッチ用の
制御信号の働きをする差動クロック入力信号を概略的に
示す図である。

【符号の説明】

Ｃｃ 補償コンデンサ ＣＧ クロック生成手段 Ｃｈ ホールドコンデンサ ＯＡ１ 第一の演算増幅器 ＯＡ２ 第二の演算増幅器 ＯＡ３ 第三の演算増幅器 ＯＡＡ 演算増幅器構成

Claims (11)

【特許請求の範囲】
1. 【請求項１】 差動入力電圧（ｖｉｎ）が印加される第
   一の構成入力端子（ＩＮ１）と第二の構成入力端子（Ｉ
   Ｎ２）とを含み、更に出力電圧を供給する構成出力端子
   （ＯＵＴ）を含む演算増幅器構成（ＯＡＡ）であって、
   該演算増幅器機成は更に、 第一の極性型（−）の第一の入力端子（ＩＮＮ１）を有
   し、且つ前記第一の構成入力端子（ＩＮ１）に結合さ
   れ、前記第一の極性型と反対の第二の極性型（＋）の第
   二の入力端子（ＩＮＰ１）及び第一増幅器出力端子（Ｏ
   ＵＴ１）を有する第一の演算増幅器（ＯＡ１）と、 第二増幅器負入力端子（ＩＮＮ２）を有しており前記第
   一の演算増幅器（ＯＡ１）の第一増幅器出力端子（ＯＵ
   Ｔ１）に結合された演算増幅器であって、ＤＣ電圧（Ｖ
   ｒｅｆ２）が供給される第二演算増幅器正入力端子（Ｉ
   ＮＰ２）を有しており、前記構成出力端子（ＯＵＴ）に
   結合されており、更に補償コンデンサ（Ｃｃ）を介して
   前記第二増幅器負入力端子（ＩＮＮ２）に結合された第
   二増幅器出力端子（ＯＵＴ２）を含む第二の演算増幅器
   （ＯＡ２）とを含み、該演算増幅器機成は更に、 ホールドコンデンサ（Ｃｈ）を介して接地電位に結合さ
   れた第三増幅器負入力端子（ＩＮＮ３）を有しており、
   更にＤＣ基準電圧（Ｖｒｅｆ３）が供給される第三増幅
   器正入力端子（ＩＮＰ３）を有しており更に共通の接合
   点（Ｊ）で前記第一増幅器出力端子（ＯＵＴ１）に結合
   された第三増幅器出力端子（ＯＵＴ３）を有する第三の
   演算増幅器（ＯＡ３）と、 入力クロック信号が加えられる構成クロック入力端子
   （ｃｌｋｉｎ）に結合されたクロック入力端子（ｃｌ
   ｋ）、クロック出力及び反転クロック出力を含み、前記
   クロック出力に供給すべきクロック信号及び前記クロッ
   ク信号に対して実質的に反転した前記反転クロック出力
   に供給すべき反転クロック信号を前記入力クロック信号
   から生成するように構成されたクロック生成手段（Ｃ
   Ｇ）と、 前記接合点（Ｊ）にそれぞれ結合され、且つ前記第二増
   幅器負入力端子（ＩＮＮ２）にそれぞれ結合された直列
   端子と、前記クロック生成手段（ＣＧ）の前記クロック
   出力に結合された第一スイッチ制御端子とを有する第一
   のスイッチ（ＳＷ１）と、 前記第一の入力端子（ＩＮＮ１）にそれぞれ結合され、
   且つ前記第一の演算増幅器（ＯＡ１）の前記第二の入力
   端子（ＩＮＰ１）にそれぞれ結合された直列端子と前記
   クロック生成手段（ＣＧ）の前記反転クロック出力に結
   合された第二スイッチ制御端子とを有する第二のスイッ
   チ（ＳＷ２）と、 前記第三増幅器負入力端子（ＩＮＮ３）にそれぞれ結合
   され、且つ前記第三増幅器出力端子（ＯＵＴ３）にそれ
   ぞれ結合された直列端子と、前記クロック生成手段（Ｃ
   Ｇ）の前記反転クロック出力に結合された第三スイッチ
   制御端子とを有する第三のスイッチ（ＳＷ３）と、 前記第一の構成入力端子（ＩＮ１）にそれぞれ結合さ
   れ、且つ前記第一の演算増幅器（ＯＡ１）の前記第一の
   入力端子（ＩＮＮ１）にそれぞれ結合された直列端子
   と、前記クロック生成手段（ＣＧ）の前記クロック出力
   に結合された第四スイッチ制御端子とを有する第四のス
   イッチ（ＳＷ４）とを含むことを特徴とする演算増幅器
   構成。
2. 【請求項２】 前記ＤＣ電圧（Ｖｒｅｆ２）と前記ＤＣ
   基準電圧（Ｖｒｅｆ３）との差が、前記第一の演算増幅
   器のオープンループ利得（Ａ１）にターゲット最大シス
   テム入力オフセット値を掛けた値よりも小さいことを特
   徴とする請求項１に記載の演算増幅器構成。
3. 【請求項３】 前記第三の演算増幅器（ＯＡ３）のオー
   プンループ利得に加えられるものが前記第一の演算増幅
   器（ＯＡ１）の入力のオフセットと第一のターゲット最
   大入力オフセット値との間の比よりも大きいことを特徴
   とする請求項１に記載の演算増幅器構成。
4. 【請求項４】 前記第一の演算増幅器（ＯＡ１）の入力
   のオフセットに前記第一の演算増幅器（ＯＡ１）のオー
   プンループ利得を掛けた値が前記第三の演算増幅器（Ｏ
   Ａ３）の前記オープンループ利得に前記第三の演算増幅
   器（ＯＡ３）の最大差動入力電圧を掛けた値よりも小さ
   いことを特徴とする請求項３に記載の演算増幅器構成。
5. 【請求項５】 前記第三の演算増幅器（ＯＡ３）の前記
   オープンループ利得に加えられるものに、前記第一の演
   算増幅器（ＯＡ１）の前記オープンループ利得と第二の
   ターゲット最大入力オフセット値とを掛けた値が、前記
   ＤＣ基準電圧（Ｖｒｅｆ３）と前記第三の演算増幅器
   （ＯＡ３）の最大オフセット値との間の最大値よりも小
   さくなり得ないことを特徴とする請求項１に記載の演算
   増幅器構成。
6. 【請求項６】 前記第三のスイッチ（ＳＷ３）を構成す
   る第一のＭＯＳトランジスタにおいて、 前記第一の演算増幅器（ＯＡ１）の前記オープンループ
   利得と前記第三の演算増幅器（ＯＡ３）の前記オープン
   ループ利得との比に第三のターゲット最大入力オフセッ
   ト値を掛けた値が、前記第三のスイッチ（ＳＷ３）を構
   成する前記第一のＭＯＳトランジスタと前記ホールドコ
   ンデンサ（Ｃｈ）との間の電荷再分配による第一の電圧
   降下と、前記ホールドコンデンサ（Ｃｈ）に結合された
   前記第一のＭＯＳトランジスタの直列端子の漏れによる
   第二の電圧降下との和よりも小さくなり得ないことを特
   徴とする請求項１に記載の演算増幅器構成。
7. 【請求項７】 前記第一のスイッチ（ＳＷ１）を構成す
   る第二のＭＯＳトランジスタとミラーコンデンサ（Ｃ
   ｃ）との間の電荷再分配による第三の電圧降下と前記第
   二のＭＯＳトランジスタ及び前記補償コンデンサ（Ｃ
   ｃ）の直列端子の漏れによる第四の電圧降下との和に、
   前記第一のスイッチが開いている持続時間と前記第一の
   スイッチを開き、閉じる期間の全持続時間との比を掛
   け、更に前記第二の演算増幅器（ＯＡ２）のオープンル
   ープ利得と前記第二の演算増幅器（ＯＡ２）の前記オー
   プンループ利得に加えられたものとの比を掛け、更に前
   記演算増幅器構成（ＯＡＡ）の全利得で割った値が、 第四のターゲット最大入力オフセット値を超え得ないこ
   とを特徴とする請求項１に記載の演算増幅器構成。
8. 【請求項８】 前記ターゲット最大システム入力オフセ
   ット値、前記第一のターゲット最大入力オフセット値、
   前記第二のターゲット最大入力オフセット値×２、前記
   第三のターゲット最大入力オフセット値、及び前記第四
   のターゲット最大入力オフセット値の和が、前記構成の
   所定の絶対最大ターゲット入力オフセット値を超え得な
   いことを特徴とする請求項２、４、５、６及び７のいず
   れか一項に記載の演算増幅器構成。
9. 【請求項９】 前記クロック生成手段（ＣＧ）の前記反
   転クロック出力が、前記第二スイッチ制御端子に結合さ
   れた第一の反転クロック出力端子（ｃｌｋ２）及び前記
   第三スイッチ制御端子に結合された第二の反転クロック
   出力端子（ｃｌｋ３）を含み、 前記反転クロック信号が第一の反転クロック信号（ＰＨ
   ｌ２）及び第二の反転クロック信号（ＰＨｌ３）から構
   成され、 前記クロック生成手段（ＣＧ）が前記第一の反転クロッ
   ク出力端子（ｃｌｋ２）に供給すべき前記第一の反転ク
   ロック信号（ＰＨｌ２）及び前記第二の反転クロック出
   力端子（ｃｌｋ３）に供給すべき前記第二の反転クロッ
   ク信号（ＰＨｌ３）を前記入力クロック信号から生成す
   るように構成され、それにより前記第三のスイッチ（Ｓ
   Ｗ３）の閉じが前記第二のスイッチ（ＳＷ２）の閉じよ
   りも第一の所定の遅延時間（ｄ１）だけ遅れて起こり、
   且つ前記第二のスイッチ（ＳＷ２）の開きが前記第三の
   スイッチ（ＳＷ３）の開きよりも第二の所定の遅延時間
   （ｄ２）だけ遅れて起こるように前記第一の反転クロッ
   ク信号（ＰＨｌ２）が前記第二のスイッチ（ＳＷ２）を
   制御し、且つ前記第二の反転クロック信号（ＰＨｌ３）
   が前記第三のスイッチ（ＳＷ３）を制御することを特徴
   とする請求項１に記載の演算増幅器構成。
10. 【請求項１０】 前記クロック生成手段（ＣＧ）の前記
    クロック出力が、前記第一スイッチ制御端子に結合され
    た第一のクロック出力端子（ｃｌｋ１）及び前記第四ス
    イッチ制御端子に結合された第二のクロック出力端子
    （ｃｌｋ４）を含み、 前記クロック信号が第一のクロック信号（ＰＨｌ１）及
    び第二のクロック信号（ＰＨｌ４）から構成され、 前記クロック生成手段（ＣＧ）が前記第一のクロック出
    力端子（ｃｌｋ１）に供給すべき前記第一のクロック信
    号（ＰＨｌ１）及び前記第二のクロック出力端子（ｃｌ
    ｋ４）に供給すべき前記第二のクロック信号（ＰＨｌ
    ４）を前記入力クロック信号から生成するように構成さ
    れ、それにより前記第四のスイッチの開きが前記第一の
    スイッチ（ＳＷ１）の開きよりも第三の所定の遅延時間
    （ｄ３）だけ遅れて起こり、且つ前記第一のスイッチ
    （ＳＷ１）の閉じが前記第四のスイッチ（ＳＷ４）の閉
    じよりも第四の所定の遅延時間（ｄ４）だけ遅れて起こ
    るように前記第一のクロック信号（ＰＨｌ１）が前記第
    一のスイッチ（ＳＷ１）を制御し、且つ前記第二のクロ
    ック信号（ＰＨｌ４）が前記第四のスイッチ（ＳＷ４）
    を制御することを特徴とする請求項１に記載の演算増幅
    器構成。
11. 【請求項１１】 前記クロック生成手段（ＣＧ）が更
    に、前記第二のスイッチの閉じが前記第四のスイッチの
    開きよりも第五の所定の遅延時間だけ遅れて起こり、且
    つ前記第四のスイッチ（ＳＷ４）の閉じが前記第二のス
    イッチ（ＳＷ２）の開きよりも第六の所定の遅延時間だ
    け遅れて起こるように前記第二のクロック信号（ＰＨｌ
    ４）及び前記第一の反転クロック信号（ＰＨｌ２）を生
    成するように構成されることを特徴とする請求項９及び
    １０に記載の演算増幅器構成。