JP2017038269A - 増幅回路、積分回路、電圧比較回路および電圧時間変換回路 - Google Patents

Abstract

【課題】回路構成の複雑化および素子数の増加を抑制しつつ増幅器のオフセット電圧の影響を低減することが可能な増幅回路、積分回路、電圧比較回路および電圧時間変換回路を提供する。【解決手段】増幅器ＡＭ１の出力端子Ｏ１と増幅器ＡＭ２の反転入力端子Ｉ３との間にはキャパシタＣ１が接続される。増幅器ＡＭ２の反転入力端子Ｉ３と出力端子Ｏ２との間にはスイッチＳＷが接続される。増幅器ＡＭ２の非反転入力端子Ｉ４には入力電圧Ｖｉｎ３が与えられる。第１の期間には、スイッチＳ２，Ｓ３を通して増幅器ＡＭ１の非反転入力端子Ｉ１および反転入力端子Ｉ２に共通電圧Ｖｃｏｍが与えられ、スイッチＳＷがオンする。第２の期間には、スイッチＳ１，Ｓ４を通して増幅器ＡＭ１の非反転入力端子Ｉ１および反転入力端子Ｉ２にそれぞれ入力電圧Ｖｉｎ１，Ｖｉｎ２が与えられ、スイッチＳＷがオフする。【選択図】図１

Description

本発明は、増幅回路、積分回路、電圧比較回路および電圧時間変換回路に関する。

例えば、赤外線アレイセンサ等の各種センサの微弱な信号を読み出すための読み出し回路には、複数の増幅器が用いられる。複数の増幅器を用いた回路では、各増幅器のオフセット電圧が信号の検出精度に大きな影響を与える。そのため、増幅器のオフセット電圧を低減するための技術が開発されている。増幅器のオフセット電圧を低減する技術としては、オートゼロ技術およびチョッピング技術がある。特許文献１には、オートゼロ技術を用いた増幅回路が記載されている。また、特許文献２には、チョッピング技術を用いた演算増幅回路が記載されている。

特開２０１５−１９２８０号公報 特開２０１４−１４７０５０号公報

従来のオートゼロ技術およびチョッピング技術を用いて増幅器のオフセット電圧を低減する場合、回路構成が複雑化するとともに素子数が増加する。そこで、回路構成の複雑化および素子数の増加を抑制しつつ増幅器のオフセット電圧が出力電圧に与える影響を低減することが望まれる。

本発明の目的は、回路構成の複雑化および素子数の増加を抑制しつつ増幅器のオフセット電圧の影響を低減することが可能な増幅回路、積分回路、電圧比較回路および電圧時間変換回路を提供することである。

（１）第１の発明に係る増幅回路は、第１の入力端子、第２の入力端子および第１の出力端子を有し、第１の入力端子の電圧と第２の入力端子の電圧との差を増幅して第１の出力端子に出力する第１の増幅器と、第３の入力端子、第４の入力端子および第２の出力端子を有し、第３の入力端子の電圧と第４の入力端子の電圧との差を増幅して第２の出力端子に出力する第２の増幅器と、第１の増幅器の第１の出力端子と第２の増幅器の第３の入力端子との間に接続される容量素子と、第１の増幅器の第１および第２の入力端子に接続される電圧切り替え手段と、第２の増幅器の第３の入力端子と第２の出力端子との間に接続されるスイッチ手段とを備え、電圧切り替え手段は、第１の期間において第１および第２の入力端子を等電位にし、第１の期間に続く第２の期間において第１の入力端子に第１の入力電圧を与えるとともに第２の入力端子に第２の入力電圧を与えるように構成され、スイッチ手段は、第１の期間においてオンし、第２の期間においてオフするように構成され、第２の増幅器の第４の入力端子には、第１および第２の期間において第３の入力電圧が与えられる。

この増幅回路においては、第１の期間において、第１の増幅器の第１および第２の入力端子が等電位にされることにより、第１の出力端子に出力換算オフセット電圧が出力される。それにより、容量素子の入力側端子が出力換算オフセット電圧により充電される。また、スイッチ手段がオンすることにより、第２の増幅器がバッファ接続され、第２の増幅器の入力換算オフセット電圧により容量素子の出力側端子が充電される。

第２の期間において、第１の増幅器により第１の入力電圧と第２の入力電圧との差が増幅され、増幅された電圧と出力換算オフセット電圧との加算電圧が第１の出力端子に出力される。このとき、容量素子に保持される電圧の変化分は、第１の増幅器により増幅された電圧であるので、第２の増幅器の第３の入力端子には出力換算オフセット電圧が与えられない。したがって、第１の増幅器の出力換算オフセット電圧がキャンセルされる。

また、第２の増幅器により第３の入力端子の電圧と第３の入力電圧との差が増幅される。このとき、容量素子の出力側端子が入力換算オフセット電圧により充電されているので、第２の増幅器の入力換算オフセット電圧が容量素子の出力側端子に保持された入力換算オフセット電圧によりキャンセルされる。

これらの結果、回路構成の複雑化および素子数の増加を抑制しつつ第１の増幅器のオフセット電圧および第２の増幅器のオフセット電圧の影響を低減することが可能となる。

（２）第２の発明に係る積分回路は、第１の入力端子、第２の入力端子および第１の出力端子を有し、第１の入力端子の電圧と第２の入力端子の電圧との差を増幅して第１の出力端子に出力する第１の増幅器と、第３の入力端子、第４の入力端子および第２の出力端子を有し、第３の入力端子の電圧と第４の入力端子の電圧との差を増幅して第２の出力端子に出力する第２の増幅器と、第１の増幅器の第１の出力端子と第２の増幅器の第３の入力端子との間に接続される第１の容量素子と、第１の増幅器の第１の出力端子と第２の増幅器の第２の出力端子との間に接続される第２の容量素子と、第１の増幅器の第１および第２の入力端子に接続される電圧切り替え手段と、第２の増幅器の第３の入力端子と第２の出力端子との間に接続されるスイッチ手段とを備え、電圧切り替え手段は、第１の期間において第１および第２の入力端子を等電位にし、第１の期間に続く第２の期間において第１の入力端子に第１の入力電圧を与えるとともに第２の入力端子に第２の入力電圧を与えるように構成され、スイッチ手段は、第１の期間においてオンし、第２の期間においてオフするように構成され、第２の増幅器の第４の入力端子には、第１および第２の期間において第３の入力電圧が与えられる。

この積分回路においては、第１の期間において、第１の増幅器の第１および第２の入力端子が等電位にされることにより、第１の出力端子に出力換算オフセット電圧が出力される。それにより、第１の容量素子の入力側端子が出力換算オフセット電圧により充電される。また、スイッチ手段がオンすることにより、第２の増幅器がバッファ接続され、第２の増幅器の入力換算オフセット電圧により第１の容量素子の出力側端子が充電される。

第２の期間において、第１の増幅器により第１の入力電圧と第２の入力電圧との差が増幅され、増幅された電圧と出力換算オフセット電圧との加算電圧が第１の出力端子に出力される。このとき、第１の容量素子に保持される電圧の変化分は、第１の増幅器により増幅された電圧であるので、第２の増幅器の第３の入力端子に出力換算オフセット電圧が与えられない。したがって、第１の増幅器の出力換算オフセット電圧がキャンセルされる。

また、第２の増幅器により第３の入力端子の電圧と第３の入力電圧との差が増幅されるとともに第２の容量素子により積分される。このとき、第１の容量素子の出力側端子が入力換算オフセット電圧により充電されているので、第２の増幅器の入力換算オフセット電圧が第１の容量素子の出力側端子に保持された入力換算オフセット電圧によりキャンセルされる。

これらの結果、回路構成の複雑化および素子数の増加を抑制しつつ第１の増幅器のオフセット電圧および第２の増幅器のオフセット電圧の影響を低減することが可能となる。

（３）第３の発明に係る電圧比較回路は、第１の入力端子、第２の入力端子および第１の出力端子を有し、第１の入力端子の電圧と第２の入力端子の電圧との差を増幅して第１の出力端子に出力する第１の増幅器と、第３の入力端子、第４の入力端子および第２の出力端子を有し、第３の入力端子の電圧と第４の入力端子の電圧との差を増幅して第２の出力端子に出力する第２の増幅器と、第１の増幅器の第１の出力端子と第２の増幅器の第３の入力端子との間に接続される第１の容量素子と、第１の増幅器の第１の出力端子と第２の増幅器の第２の出力端子との間に接続される第２の容量素子と、第１の増幅器の第１および第２の入力端子に接続される電圧切り替え手段と、第２の増幅器の第３の入力端子と第２の出力端子との間に接続されるスイッチ手段と、電圧比較器とを備え、電圧切り替え手段は、第１の期間において第１および第２の入力端子を等電位にし、第１の期間に続く第２の期間において第１の入力端子に第１の入力電圧を与えるとともに第２の入力端子に第２の入力電圧を与えるように構成され、スイッチ手段は、第１の期間においてオンし、第２の期間においてオフするように構成され、第２の増幅器の第４の入力端子には、第１および第２の期間において第３の入力電圧が与えられ、電圧比較器は、第２の増幅器の第２の出力端子の電圧と第４の入力電圧との比較結果を示す電圧を出力するように構成される。

この電圧比較回路においては、第１の期間において、第１の増幅器の第１および第２の入力端子が等電位にされることにより、第１の出力端子に出力換算オフセット電圧が出力される。それにより、第１の容量素子の入力側端子が出力換算オフセット電圧により充電される。また、スイッチ手段がオンすることにより、第２の増幅器がバッファ接続され、第２の増幅器の入力換算オフセット電圧により第１の容量素子の出力側端子が充電される。

第２の期間において、第１の増幅器により第１の入力電圧と第２の入力電圧との差が増幅され、増幅された電圧と出力換算オフセット電圧との加算電圧が第１の出力端子に出力される。このとき、第１の容量素子に保持される電圧の変化分は、第１の増幅器により増幅された電圧であるので、第２の増幅器の第３の入力端子には出力換算オフセット電圧が与えられない。したがって、第１の増幅器の出力換算オフセット電圧がキャンセルされる。

また、第２の増幅器により第３の入力端子の電圧と第３の入力電圧との差が増幅されるとともに第２の容量素子により積分される。このとき、第１の容量素子の出力側端子が入力換算オフセット電圧により充電されているので、第２の増幅器の入力換算オフセット電圧が第１の容量素子の出力側端子に保持された入力換算オフセット電圧によりキャンセルされる。

さらに、第２の増幅器の第２の出力端子の電圧と第４の入力電圧との比較結果を示す電圧が出力される。

これらの結果、回路構成の複雑化および素子数の増加を抑制しつつ第１の増幅器のオフセット電圧および第２の増幅器のオフセット電圧の影響を低減することが可能となる。

（４）第４の発明に係る電圧比較回路は、第１の入力端子、第２の入力端子および第１の出力端子を有し、第１の入力端子の電圧と第２の入力端子の電圧との差を増幅して第１の出力端子に出力する第１の増幅器と、第３の入力端子、第４の入力端子および第２の出力端子を有し、第３の入力端子の電圧と第４の入力端子の電圧との差を増幅して第２の出力端子に出力する第２の増幅器と、第１の増幅器の第１の出力端子と第２の増幅器の第３の入力端子との間に接続される第１の容量素子と、第１の増幅器の第１の出力端子と第２の増幅器の第２の出力端子との間に接続される第２の容量素子と、第１の増幅器の第１および第２の入力端子に接続される電圧切り替え手段と、第５の入力端子、第６の入力端子および第３の出力端子を有し、第５の入力端子の電圧と第６の入力端子の電圧との差を増幅して第３の出力端子に出力する第３の増幅器と、第３の増幅器の第５の入力端子と第３の出力端子との間に接続される第１のスイッチ手段と、第１導電型チャネルトランジスタおよび第２導電型チャネルトランジスタにより構成されるインバータと、第３の増幅器の第３の出力端子とインバータの入力端子との間に接続される第３の容量素子と、インバータの入力端子とインバータの出力端子との間に接続される第２のスイッチ手段と、インバータの出力端子の電圧を保持する電圧保持手段とを備え、第３の増幅器の第５の入力端子は第２の増幅器の第３の入力端子に接続され、第３の増幅器の第６の入力端子は第２の増幅器の出力端子に接続され、電圧切り替え手段は、第１の期間において第１および第２の入力端子を等電位にし、第１の期間に続く第２の期間において第１の入力端子に第１の入力電圧を与えるとともに第２の入力端子に第２の入力電圧を与えるように構成され、第１および第２のスイッチ手段は、第１の期間においてオンし、第２の期間においてオフするように構成され、第２の増幅器の第４の入力端子には、第１および第２の期間において第３の入力電圧が与えられる。

この電圧比較回路においては、第１の期間において、第１の増幅器の第１および第２の入力端子が等電位にされることにより、第１の出力端子に出力換算オフセット電圧が出力される。それにより、第１の容量素子の入力側端子が出力換算オフセット電圧により充電される。また、第１のスイッチ手段がオンすることにより、第３の増幅器がバッファ接続される。それにより、第２の増幅器の第２の出力端子に第３の入力電圧と第２の増幅器の入力換算オフセット電圧との加算電圧から第３の増幅器の入力換算オフセット電圧を減算した電圧が出力される。さらに、第３の増幅器の第３の出力端子に第３の入力電圧と第２の増幅器の入力換算オフセット電圧との加算電圧が出力される。第１の容量素子の出力側端子は第３の出力端子の電圧により充電される。また、第２のスイッチ手段がオンすることにより、インバータの入力端子および出力端子の電圧が中間電圧となる。

第２の期間において、第１の増幅器により第１の入力電圧と第２の入力電圧との差が増幅され、増幅された電圧と出力換算オフセット電圧との加算電圧が第１の出力端子に出力される。このとき、第１の容量素子に保持される電圧の変化分は、第１の増幅器により増幅された電圧であるので、第２の増幅器の第３の入力端子には出力換算オフセット電圧が与えられない。したがって、第１の増幅器の出力換算オフセット電圧がキャンセルされる。

また、第２の増幅器により第３の入力端子の電圧と第３の入力電圧との差が増幅されるとともに第１の容量素子により積分される。このとき、第１の容量素子の出力側端子が第２の増幅器の入力換算オフセット電圧により充電されているので、第２の増幅器の入力換算オフセット電圧が第１の容量素子の出力側端子に保持された入力換算オフセット電圧によりキャンセルされる。

さらに、第３の増幅器により第５の入力端子の電圧と第２の増幅器の第２の出力端子の電圧との差が増幅される。このとき、第２の増幅器の第２の出力端子の電圧は、第３の入力電圧と第２の増幅器の入力換算オフセット電圧との加算電圧から第３の増幅器の入力換算オフセット電圧を減算した電圧であるので、第３の増幅器の入力換算オフセット電圧がキャンセルされるとともに、第２の増幅器の入力換算オフセット電圧が第２の出力端子の電圧によりキャンセルされる。

また、第３の容量素子に保持される電圧の変化分は、第２の期間に第３の増幅器から出力される電圧であるので、第３の容量素子の出力側端子には第２の増幅器の入力換算オフセット電圧は出力されない。それにより、第２の増幅器の入力換算オフセット電圧がキャンセルされる。

さらに、第３の容量素子の出力側端子の電圧の変化分と中間電圧との差がインバータにより増幅される。それにより、第３の増幅器により増幅された電圧と中間電圧との比較結果を示す電圧が出力される。

これらの結果、回路構成の複雑化および素子数の増加を抑制しつつ第１の増幅器のオフセット電圧、第２の増幅器のオフセット電圧および第３の増幅器のオフセット電圧の影響を低減することが可能となる。

（５）第５の発明に係る電圧時間変換回路は、第３または第４の発明に係る電圧比較回路と、電圧比較回路の出力信号が予め定められた論理レベル以上または以下にある期間を測定する測定手段とを備える。

この電圧時間変換回路においては、第１の入力電圧と第２の入力電圧との差が時間に変換される。この場合、回路構成の複雑化および素子数の増加を抑制しつつ少なくとも第１の増幅器のオフセット電圧および第２の増幅器のオフセット電圧の影響を低減することが可能となる。

本発明によれば、回路構成の複雑化および素子数の増加を抑制しつつ増幅器のオフセット電圧の影響を低減することが可能となる。

本発明の第１の実施の形態に係るシングルエンド構成の増幅回路の回路図である。 本発明の第２の実施の形態に係るシングルエンド構成の積分回路の回路図である。 本発明の第３の実施の形態に係るシングルエンド構成の電圧比較回路の回路図である。 本発明の第４の実施の形態に係るシングルエンド構成の電圧比較回路の回路図である。 図４の電圧比較回路の動作を説明するための電圧波形図である。 本発明の第５の実施の形態に係る差動構成の電圧比較回路の回路図である。 図６の電圧比較回路の動作を説明するための電圧波形図である。 本発明の第６の実施の形態に係るシングルエンド構成の電圧比較回路の回路図である。 （ａ）はインバータの構成を示す回路図であり、（ｂ）はインバータの入力電圧と出力電圧との関係を示す図である 本発明の第７の実施の形態に係る電圧時間変換回路の回路図である。 本発明の第８の実施の形態に係るセンサ出力読み出し回路の回路図である。 図１１のセンサ出力読み出し回路の動作を説明するための電圧波形図である。 本発明の第９の実施の形態に係るセンサ出力読み出し回路の回路図である。 図１３のセンサ出力読み出し回路の主要部の動作を説明するための回路図である。 図１３のセンサ出力読み出し回路の主要部の電圧波形図である。

以下、図面を参照しながら本発明の実施の形態に係る増幅回路、積分回路、電圧比較回路および電圧時間変換回路について詳細に説明する。

（１）第１の実施の形態
図１は本発明の第１の実施の形態に係るシングルエンド構成の増幅回路の回路図である。図１の増幅回路１は、増幅器ＡＭ１，ＡＭ２、キャパシタＣ１、スイッチＳＷ、電圧切り替え回路１１およびスイッチ制御回路１２を含む。

増幅器ＡＭ１は、非反転入力端子Ｉ１、反転入力端子Ｉ２および出力端子Ｏ１を有する。増幅器ＡＭ２は、反転入力端子Ｉ３、非反転入力端子Ｉ４および出力端子Ｏ２を有する。増幅器ＡＭ１，ＡＭ２は演算増幅器からなる。増幅器ＡＭ２の利得Ａ２は増幅器ＡＭ１の利得Ａ１に比べて高い。

電圧切り替え回路１１は、スイッチＳ１〜Ｓ４を含み、増幅器ＡＭ１の非反転入力端子Ｉ１および反転入力端子Ｉ２に接続される。非反転入力端子Ｉ１には、スイッチＳ１を通して入力電圧Ｖｉｎ１が与えられ、スイッチＳ２を通して共通電圧Ｖｃｏｍが与えられる。反転入力端子Ｉ２には、スイッチＳ３を通して共通電圧Ｖｃｏｍが与えられ、スイッチＳ４を通して入力電圧Ｖｉｎ２が与えられる。

増幅器ＡＭ１の出力端子Ｏ１と増幅器ＡＭ２の反転入力端子Ｉ３との間には、キャパシタＣ１が接続される。増幅器ＡＭ２の反転入力端子Ｉ３と出力端子Ｏ２との間にはスイッチＳＷが接続される。増幅器ＡＭ２の非反転入力端子Ｉ４には、入力電圧Ｖｉｎ３が与えられる。

スイッチ制御回路１２は、電圧切り替え回路１１およびスイッチＳＷを制御するための制御信号Φ１，Φ２を発生する。電圧切り替え回路１１のスイッチＳ１〜４は制御信号Φ１に応答してオンまたはオフする。スイッチＳＷは、制御信号Φ２に応答してオンまたはオフする。

増幅器ＡＭ１，ＡＭ２はそれぞれオフセット電圧を有する。図１には、増幅器ＡＭ１のオフセット電圧が出力換算オフセット電圧Ｖｏｓ１として示され、増幅器ＡＭ２はオフセット電圧が入力換算オフセット電圧Ｖｏｓ２として示される。

次に、図１の増幅回路１の動作について説明する。第１の期間（リセット期間）には、制御信号Φ１に応答して電圧切り替え回路１１のスイッチＳ２，Ｓ３がオンし、スイッチＳ１，Ｓ４がオフする。それにより、増幅回路１の非反転入力端子Ｉ１および反転入力端子Ｉ２に共通電圧Ｖｃｏｍが与えられる。すなわち、非反転入力端子Ｉ１と反転入力端子Ｉ２とが短絡される。その結果、増幅器ＡＭ１の出力端子Ｏ１に出力換算オフセット電圧Ｖｏｓ１が出力される。この場合、キャパシタＣ１の入力側端子が出力換算オフセット電圧Ｖｏｓ１により充電される。ただし、正確にはここでいう出力換算オフセット電圧Ｖｏｓ１にはオフセット電圧がない場合の出力ＤＣバイアス電圧も含んでいる。以下の動作説明においてこのＤＣバイアス電圧の議論は不要なためあえて含めていない。

また、第１の期間には、制御信号Φ２に応答してスイッチＳＷがオンする。それにより、増幅器ＡＭ２がバッファ接続される。ここで、第１の期間における出力端子Ｏ２の電圧をＶ０とすると、次式が成り立つ。

｛（Ｖｉｎ３＋Ｖｏｓ２）−Ｖ０）・Ａ２＝Ｖ０ …（１）
上式より、次式が導かれる。

Ｖ０＝（Ｖｉｎ３＋Ｖｏｓ２）・Ａ２／（１＋Ａ２） …（２）
上記のように、増幅器ＡＭ２の利得Ａ２は高いため、電圧Ｖ０は次式のように近似される。

Ｖ０＝（Ｖｉｎ３＋Ｖｏｓ２）・Ａ２／（１＋Ａ２）≒Ｖｉｎ３＋Ｖｏｓ２ …（３）
したがって、増幅器ＡＭ２の出力端子Ｏ２の電圧Ｖ０および反転入力端子Ｉ３の電圧は（Ｖｉｎ３＋Ｖｏｓ２）となる。その結果、キャパシタＣ１の出力側端子が電圧（Ｖｉｎ３＋Ｖｏｓ２）により充電される。

第１の期間に続く第２の期間（増幅期間）には、制御信号Φ１に応答して電圧切り替え回路１１のスイッチＳ２，Ｓ３がオフし、スイッチＳ１，Ｓ４がオンする。それにより、増幅器ＡＭ１の非反転入力端子Ｉ１および反転入力端子Ｉ２にそれぞれ入力電圧Ｖｉｎ１，Ｖｉｎ２が与えられる。増幅器ＡＭ１は、入力電圧Ｖｉｎ１，Ｖｉｎ２の差ΔＶ１を利得Ａ１で増幅し、増幅された電圧ΔＶ１・Ａ１に出力換算オフセット電圧Ｖｏｓ１が加算された電圧（ΔＶ１・Ａ１＋Ｖｏｓ１）を出力端子Ｏ１に出力する。それにより、キャパシタＣ１の入力側端子の電圧はＶｏｓ１から（Ｖｏｓ１＋ΔＶ１・Ａ１）に変化する。この場合、キャパシタＣ１に保持される電圧の変化分はΔＶ１・Ａ１である。したがって、出力換算オフセット電圧Ｖｏｓ１はキャパシタＣ１の出力側端子に伝達されない。このようにして、出力換算オフセット電圧Ｖｏｓ１がキャンセルされる。

また、第２の期間には、制御信号Φ２に応答してスイッチＳＷがオフする。このとき、上記のようにキャパシタＣ１に保持される電圧がΔＶ１・Ａ１変化するので、増幅器ＡＭ２の反転入力端子Ｉ３の電圧は（Ｖｉｎ３＋Ｖｏｓ２＋ΔＶ１・Ａ１）となる。したがって、増幅器ＡＭ２は、非反転入力端子Ｉ４に与えられる入力電圧Ｖｉｎ３に入力換算オフセット電圧Ｖｏｓ２が加算された電圧（Ｖｉｎ３＋Ｖｏｓ２）と反転入力端子Ｉ３の電圧（Ｖｉｎ３＋Ｖｏｓ２＋ΔＶ１・Ａ１）との差ΔＶ２を利得Ａ２で増幅する。それにより、出力端子Ｏ２の電圧はΔＶ２・Ａ２＝−ΔＶ１・Ａ１・Ａ２となる。このようにして、入力換算オフセット電圧Ｖｏｓ２がキャンセルされる。

本実施の形態に係る増幅器ＡＭ１においては、キャパシタＣ１により増幅器ＡＭ１の出力換算オフセット電圧Ｖｏｓ１および増幅器ＡＭ２の入力換算オフセット電圧Ｖｏｓ２がキャンセルされる。したがって、回路構成の複雑化および素子数の増加を抑制しつつ増幅器ＡＭ１のオフセット電圧および増幅器ＡＭ２のオフセット電圧の影響を低減することが可能となる。

（２）第２の実施の形態
図２は本発明の第２の実施の形態に係るシングルエンド構成の積分回路の回路図である。図２の積分回路２が図１の増幅回路１と異なるのは、キャパシタＣ２をさらに含む点である。キャパシタＣ２は、増幅器ＡＭ１の出力端子Ｏ１と増幅器ＡＭ２の出力端子Ｏ２との間に接続される。

図２の積分回路２においても、第１の期間にスイッチＳ２，Ｓ３，ＳＷがオンし、スイッチＳ１，Ｓ４がオフする。その後、第２の期間にスイッチＳ２，Ｓ３，ＳＷがオフし、スイッチＳ１，Ｓ４がオンする。それにより、増幅器ＡＭ２およびキャパシタＣ２により出力端子Ｏ１の電圧が積分され、積分された出力電圧Ｖｏｕｔが出力端子Ｏ２に出力される。

本実施の形態に係る積分回路２においては、第１の実施の形態に係る増幅回路１と同様に、キャパシタＣ１により増幅器ＡＭ１の出力換算オフセット電圧Ｖｏｓ１および増幅器ＡＭ２の入力換算オフセット電圧Ｖｏｓ２がキャンセルされる。したがって、回路構成の複雑化および素子数の増加を抑制しつつ増幅器ＡＭ１のオフセット電圧および増幅器ＡＭ２のオフセット電圧の影響を低減することが可能となる。

（３）第３の実施の形態
図３は本発明の第３の実施の形態に係るシングルエンド構成の電圧比較回路の回路図である。図３の電圧比較回路３ａが図２の積分回路２と異なるのは、比較器ＣＭＰをさらに含む点である。比較器ＣＭＰは、例えば演算増幅器からなり、非反転入力端子Ｉ７、反転入力端子Ｉ８および出力端子Ｏ４を有する。比較器ＣＭＰの非反転入力端子Ｉ７は増幅器ＡＭ２の出力端子Ｏ２に接続され、比較器ＣＭＰの反転入力端子Ｉ８には入力電圧Ｖｉｎ４が与えられる。

図３の電圧比較回路３ａにおいても、第１の期間にスイッチＳ２，Ｓ３，ＳＷがオンし、スイッチＳ１，Ｓ４がオフする。その後、第２の期間にスイッチＳ２，Ｓ３，ＳＷがオフし、スイッチＳ１，Ｓ４がオンする。それにより、増幅器ＡＭ２およびキャパシタＣ２により積分された出力電圧Ｖｏｕｔが出力端子Ｏ１に出力される。比較器ＣＭＰは、出力端子Ｏ２の出力電圧Ｖｏｕｔと入力電圧Ｖｉｎ４とを比較し、比較結果を示す出力信号Ｖｃｍｐを出力端子Ｏ４に出力する。出力端子Ｏ２の出力電圧Ｖｏｕｔが入力電圧Ｖｉｎ４よりも高い場合には、出力信号Ｖｃｍｐがハイレベルとなり、出力端子Ｏ２の出力電圧Ｖｏｕｔが入力電圧Ｖｉｎ４以下の場合には、出力信号Ｖｃｍｐがローレベルとなる。

本実施の形態に係る電圧比較回路３ａにおいては、第１の実施の形態に係る増幅回路１および第２の実施の形態に係る積分回路２と同様に、キャパシタＣ１により増幅器ＡＭ１の出力換算オフセット電圧Ｖｏｓ１および増幅器ＡＭ２の入力換算オフセット電圧Ｖｏｓ２がキャンセルされる。したがって、回路構成の複雑化および素子数の増加を抑制しつつ増幅器ＡＭ１のオフセット電圧および増幅器ＡＭ２のオフセット電圧の影響を低減することが可能となる。

（４）第４の実施の形態
図４は本発明の第４の実施の形態に係るシングルエンド構成の電圧比較回路の回路図である。図４の電圧比較回路３ｂが図３の電圧比較回路３ａと異なるのは、電圧切り替え回路１１の代わりに電圧切り替え回路１１ａが設けられる点である。

電圧切り替え回路１１ａは、スイッチＳＲ１，ＳＡ１，ＳＢ１，ＳＲ２，ＳＡ２，ＳＢ２を含み、増幅器ＡＭ１の非反転入力端子Ｉ１および反転入力端子Ｉ２に接続される。非反転入力端子Ｉ１には、スイッチＳＲ１，ＳＡ１，ＳＢ１を通して共通電圧Ｖｃｏｍが与えられる。反転入力端子Ｉ２には、スイッチＳＲ２，ＳＡ２，ＳＢ２を通してそれぞれ共通電圧Ｖｃｏｍ、入力電圧Ｖｉｎおよび基準電圧Ｖｒが与えられる。基準電圧Ｖｒは共通電圧Ｖｃｏｍよりも低く、入力電圧Ｖｉｎは共通電圧Ｖｃｏｍよりも高い。また、増幅器ＡＭ２の非反転入力端子Ｉ４および比較器ＣＭＰの反転入力端子Ｉ８には共通電圧Ｖｃｏｍが与えられる。

図５は図４の電圧比較回路３ｂの動作を説明するための電圧波形図である。第１の期間Ｔ１において、スイッチＳＲ１，ＳＲ２，ＳＷがオンし、スイッチＳＡ１，ＳＢ１，ＳＡ２，ＳＢ２はオフする。それにより、増幅器ＡＭ１の非反転入力端子Ｉ１および反転入力端子Ｉ２に共通電圧Ｖｃｏｍが与えられる。その結果、増幅器ＡＭ２の出力電圧Ｖｏｕｔは共通電圧Ｖｃｏｍとなる。また、第１の期間Ｔ１には、スイッチＳＷがオンする。

第２の期間Ｔ２において、スイッチＳＡ１，ＳＡ２がオンし、スイッチＳＲ１，ＳＲ２，ＳＢ１，ＳＢ２がオフする。それにより、増幅器ＡＭ１の非反転入力端子Ｉ１および反転入力端子Ｉ１にそれぞれ共通電圧Ｖｃｏｍおよび入力電圧Ｖｉｎが与えられる。増幅器ＡＭ２およびキャパシタＣ２の積分動作により増幅器ＡＭ２の出力電圧Ｖｏｕｔが直線的に低下する。ここで、第２の期間Ｔ２の長さは一定である。そのため、入力電圧Ｖｉｎが高いほど、出力電圧Ｖｏｕｔの傾斜角度が大きくなり、第２の期間Ｔ２の終了時点での出力電圧Ｖｏｕｔはより低くなる。第２の期間Ｔ２においては、出力電圧Ｖｏｕｔが共通電圧Ｖｃｏｍよりも低いため、比較器ＣＭＰの出力信号Ｖｃｍｐはローレベルとなる。

第３の期間Ｔ３において、スイッチＳＢ１，ＳＢ２がオンし、スイッチＳＲ１，ＳＲ２，ＳＡ１，ＳＡ２がオフする。それにより、増幅器ＡＭ１の非反転入力端子Ｉ１および反転入力端子Ｉ１にそれぞれ共通電圧Ｖｃｏｍおよび基準電圧Ｖｒが与えられる。増幅器ＡＭ２およびキャパシタＣ２の積分動作により増幅器ＡＭ２の出力電圧Ｖｏｕｔが直線的に上昇する。この場合、基準電圧Ｖｒは一定であるため、出力電圧Ｖｏｕｔの傾斜角度は一定である。出力電圧Ｖｏｕｔが共通電圧Ｖｃｏｍよりも高くなると、比較器ＣＭＰの出力信号Ｖｃｍｐはハイレベルとなる。

図４の電圧比較回路３ｂにおいては、異なる極性の二重積分動作が行われる。なお、第２の期間Ｔ２の開始時点ｔ１から比較器ＣＭＰの出力信号Ｖｃｍｐがハイレベルに立ち上がる時点ｔ２までの時間Δｔは、入力電圧Ｖｉｎと共通電圧Ｖｃｏｍとの差に依存する。

（５）第５の実施の形態
図６は本発明の第５の実施の形態に係る差動構成の電圧比較回路の回路図である。図６の電圧比較回路３ｃが図４の電圧比較回路３ｂと異なるのは、次の点である。

増幅器ＡＭ１は一対の出力端子Ｏ１，Ｏ１ｂを有し、増幅器ＡＭ２は一対の出力端子Ｏ２，Ｏ２ｂを有する。増幅器ＡＭ１の出力端子Ｏ１ｂと増幅器ＡＭ２の非反転入力端子Ｉ４との間にキャパシタＣ１ｂが接続され、増幅器ＡＭ１の出力端子Ｏ１ｂと増幅器ＡＭ２の出力端子Ｏ２ｂとの間にキャパシタＣ２ｂが接続される。増幅器ＡＭ２の非反転入力端子Ｉ４と出力端子Ｏ２ｂとの間にスイッチＳＷｂが接続される。増幅器ＡＭ２の出力端子Ｏ２ｂは比較器ＣＭＰの反転入力端子Ｉ８に接続される。増幅器ＡＭ１にはコモンモードフィードバック回路１５が接続され、増幅器ＡＭ２にはコモンモードフィードバック回路１６が接続される。

図７は図６の電圧比較回路３ｃの動作を説明するための電圧波形図である。第１の期間Ｔ１、第２の期間Ｔ２および第３の期間Ｔ３におけるスイッチＳＲ１，ＳＡ１，ＳＢ１，ＳＲ２，ＳＡ２，ＳＢ２の動作は、図４の電圧比較回路３ｂと同様である。また、第１の期間Ｔ１においては、スイッチＳＷ，ＳＷｂがオンし、第２の期間Ｔ２および第３の期間Ｔ３においては、スイッチＳＷ，ＳＷｂがオフする。

図６の電圧比較回路３ｃの増幅器ＡＭ１，ＡＭ２は差動増幅動作を行う。図７において、増幅器ＡＭ２の出力端子Ｏ２の出力電圧Ｖｏｕｔを太い実線Ｌ１で示し、増幅器ＡＭ２の出力端子Ｏ２ｂの出力電圧／Ｖｏｕｔを太い破線Ｌ２で示す。比較器ＣＭＰの出力信号Ｖｃｍｐは、出力電圧Ｖｏｕｔが出力電圧／Ｖｏｕｔよりも高いときにハイレベルとなり、出力電圧Ｖｏｕｔが出力電圧／Ｖｏｕｔ以下のときにローレベルとなる。

図６の電圧比較回路３ｃにおいては、異なる極性の二重積分動作が行われる。なお、本実施の形態においても、第２の期間Ｔ２の開始時点ｔ１から比較器ＣＭＰの出力信号Ｖｃｍｐがハイレベルに立ち上がる時点ｔ２までの時間Δｔは、入力電圧Ｖｉｎと共通電圧Ｖｃｏｍとの差に依存する。

（６）第６の実施の形態
図８は本発明の第６の実施の形態に係るシングルエンド構成の電圧比較回路の回路図である。図８の電圧比較回路３ｄが図３の電圧比較回路３ａと異なるのは、比較器ＣＭＰ、スイッチＳＷおよびスイッチ制御回路１２の代わりに増幅器ＡＭ３、スイッチＳＷ１、比較器ＣＭＰ１およびスイッチ制御回路１３が設けられる点である。比較器ＣＭＰ１は、キャパシタＣ３、インバータＩＮ１、スイッチＳＷ１および電圧保持回路２０を含む。

増幅器ＡＭ３は、反転入力端子Ｉ５、非反転入力端子Ｉ６および出力端子Ｏ３を有する。増幅器ＡＭ３の利得Ａ３は、増幅器ＡＭ１の利得Ａ１よりも高い。また、増幅器ＡＭ３はオフセット電圧を有する。図８には、オフセット電圧が入力換算オフセット電圧Ｖｏｓ３として示される。増幅器ＡＭ３の反転入力端子Ｉ５は増幅器ＡＭ２の反転入力端子Ｉ３に接続され、非反転入力端子Ｉ６は増幅器ＡＭ２の出力端子Ｏ２に接続される。スイッチＳＷ１は増幅器ＡＭ３の反転入力端子Ｉ５と出力端子Ｏ３との間に接続される。

比較器ＣＭＰ１は、キャパシタＣ３、インバータＩＮ１、スイッチＳＷ２および電圧保持回路２０を含む。キャパシタＣ３は増幅器ＡＭ３の出力端子Ｏ３とインバータＩＮ１の入力端子Ｉ９との間に接続される。スイッチＳＷ２はインバータＩＮ１の入力端子Ｉ９と出力端子Ｏ９との間に接続される。

電圧保持回路２０は、インバータＩＮ２，ＩＮ７およびラッチ回路ＬＡ１，ＬＡ２を含む。インバータＩＮ２の入力端子はインバータＩＮ１の出力端子Ｏ９に接続される。ラッチ回路ＬＡ１は、スイッチＳＷ３，ＳＷ４およびインバータＩＮ３，ＩＮ４により構成される。ラッチ回路ＬＡ２は、スイッチＳＷ５，ＳＷ６およびインバータＩＮ５，ＩＮ６により構成される。ラッチ回路ＬＡ１，ＬＡ２は、インバータＩＮ２の出力端子とインバータＩＮ７の入力端子との間に接続される。

スイッチ制御回路１３は、電圧切り替え回路１１、スイッチＳＷ１，ＳＷ２を制御するための制御信号Φ１，Φ２を発生し、ラッチ回路ＬＡ１，ＬＡ２を制御するためのクロック信号ｆｓ，／ｆｓを発生する。スイッチＳＷ１は、制御信号Φ２に応答してオンまたはオフし、スイッチＳＷ２は、制御信号Φ３に応答してオンまたはオフする。さらに、ラッチ回路ＬＡ１，ＬＡ２のスイッチＳＷ４，ＳＷ５はクロック信号ｆｓに応答してオンまたはオフし、スイッチＳＷ３，ＳＷ６はクロック信号／ｆｓに応答してオンまたはオフする。クロック信号／ｆｓは、クロック信号ｆｓの反転信号である。クロック信号ｆｓ，／ｆｓの周波数は制御信号Φ１，Φ２，Φ３の周波数の例えば１０００倍程度である。例えば、制御信号Φ１，Φ２，Φ３の周波数は４ｋＨｚであり、クロック信号ｆｓ，／ｆｓの周波数は４ＭＨｚである。

次に、図８の電圧比較回路３ｄの動作について説明する。電圧切り替え回路１１および増幅器ＡＭ１の動作は、図１〜図３の電圧切り替え回路１１および増幅器ＡＭ１の動作と同様である。増幅器ＡＭ１の出力換算オフセット電圧Ｖｏｓ１はキャパシタＣ１によりキャンセルされる。

第１の期間には、制御信号Φ２に応答してスイッチＳＷ１がオンする。それにより、増幅器ＡＭ３がバッファ接続される。ここで、第１の期間における増幅器ＡＭ２の出力端子Ｏ２の電圧をＶｏ１とし、増幅器ＡＭ３の出力端子Ｏ３の電圧をＶｏ２とすると、次式が成り立つ。

Ｖｏ２＝｛Ａ３／（１＋Ａ３）｝・（Ｖｏ１＋Ｖｏｓ３） …（４）
Ｖｏ１＝｛（Ｖｉｎ３＋Ｖｏｓ２）−Ｖｏ２｝・Ａ２ …（５）
上式（４），（５）および利得Ａ３が高いことから次式が導かれる。

Ｖｏ１＝Ｖｉｎ３＋Ｖｏｓ２−Ｖｏｓ３ …（６）
上式（６）を上式（４）に代入すると、次式が得られる。

Ｖｏ２＝｛Ａ３／（１＋Ａ３）｝・（Ｖｉｎ３＋Ｖｏｓ２−Ｖｏｓ３＋Ｖｏｓ３）＝｛Ａ３／（１＋Ａ３）｝・（Ｖｉｎ３＋Ｖｏｓ３） …（７）
利得Ａ３が高いため、上式（７）は次式で近似される。

Ｖｏ２＝Ｖｉｎ３＋Ｖｏｓ２ …（８）
上式（８）より、キャパシタＣ１の出力側端子が電圧Ｖｏ２（＝Ｖｉｎ３＋Ｖｏｓ２）により充電される。また、キャパシタＣ３の入力側端子が電圧Ｖｏ２（＝Ｖｉｎ３＋Ｖｏｓ２）により充電される。さらに、キャパシタＣ２の出力側端子が電圧Ｖｏ１（＝Ｖｉｎ３＋Ｖｏｓ２−Ｖｏｓ３）により充電される。

第２の期間には、制御信号Φ２に応答してスイッチＳＷ１がオフする。このとき、第１の実施の形態と同様に、キャパシタＣ１に保持される電圧がΔＶ１・Ａ１変化するので、増幅器ＡＭ２の反転入力端子Ｉ３の電圧はＶｏ２＋ΔＶ１・Ａ１（＝Ｖｉｎ３＋Ｖｏｓ２＋ΔＶ１・Ａ１）となる。したがって、増幅器ＡＭ２は、非反転入力端子Ｉ４に与えられる入力電圧Ｖｉｎ３に入力換算オフセット電圧Ｖｏｓ２が加算された電圧（Ｖｉｎ３＋Ｖｏｓ２）と反転入力端子Ｉ３の電圧（Ｖｉｎ３＋Ｖｏｓ２＋ΔＶ１・Ａ１）との差ΔＶ２を利得Ａ２で増幅する。それにより、出力端子Ｏ２の電圧はΔＶ２・Ａ２＝−ΔＶ１・Ａ１・Ａ２変化する。このようにして、入力換算オフセット電圧Ｖｏｓ２がキャンセルされる。

このとき、キャパシタＣ２の出力側端子が電圧Ｖｏ１により充電されているため、増幅器ＡＭ３の非反転入力端子Ｉ６の電圧はＶｏ１＋ΔＶ２・Ａ２（＝Ｖｉｎ３＋Ｖｏｓ２−Ｖｏｓ３−ΔＶ１・Ａ１・Ａ２）となる。また、増幅器ＡＭ３の反転入力端子Ｉ５の電圧は、増幅器ＡＭ２の反転入力端子Ｉ３の電圧と同様に、Ｖｏ２＋ΔＶ１・Ａ１＝（Ｖｉｎ３＋Ｖｏｓ２＋ΔＶ１・Ａ１）となる。

したがって、増幅器ＡＭ３は、非反転入力端子Ｉ６の電圧（Ｖｏ１＋ΔＶ２・Ａ２）に入力換算オフセット電圧Ｖｏｓ３が加算された電圧（Ｖｉｎ３＋Ｖｏｓ２−ΔＶ１・Ａ１・Ａ２）と反転入力端子Ｉ５の電圧（Ｖｉｎ３＋Ｖｏｓ２＋ΔＶ１・Ａ１）との差ΔＶ３を利得Ａ３で増幅する。それにより、出力端子Ｏ３の出力電圧は次式で示されるΔＶ３・Ａ３変化する。

ΔＶ３・Ａ３
＝｛Ｖｉｎ３＋Ｖｏｓ２−ΔＶ１・Ａ１・Ａ２−（Ｖｉｎ３＋Ｖｏｓ２＋ΔＶ１・Ａ１）｝・Ａ３
＝（−ΔＶ１・Ａ１・Ａ２−ΔＶ１・Ａ１）
＝ΔＶ１・Ａ１（Ａ２＋１） …（９）
上式（９）のように、入力換算オフセット電圧Ｖｏｓ３がキャンセルされる。

また、キャパシタＣ３に保持される電圧の変化分はΔＶ３・Ａ３（＝−ΔＶ１・Ａ１（Ａ２＋１））である。したがって、キャパシタＣ３の出力側端子には入力換算オフセット電圧Ｖｏｓ２は伝達されず、インバータＩＮ１の入力端子には、電圧ΔＶ３・Ａ３（＝−ΔＶ１・Ａ１（Ａ２＋１））が入力される。このようにして、入力換算オフセット電圧Ｖｏｓ２がキャンセルされる。

図９（ａ）はインバータＩＮ１の構成を示す回路図であり、図９（ｂ）はインバータＩＮ１の入力電圧と出力電圧との関係を示す図である。図９に示すように、インバータＩＮ１は、ＰチャネルＭＯＳＦＥＴ（金属酸化物半導体電界効果トランジスタ）２１およびＮチャネルＭＯＳＦＥＴ２２により構成される。ＰチャネルＭＯＳＦＥＴ２１およびＮチャネルＭＯＳＦＥＴ２２のゲートは入力電圧Ｖｉを受ける入力端子Ｉ９に接続され、ＰチャネルＭＯＳＦＥＴ２１およびＮチャネルＭＯＳＦＥＴ２２のドレインは出力電圧Ｖｏを出力する出力端子Ｏ９に接続される。ＰチャネルＭＯＳＦＥＴ２１のソースには電源電圧ＶＤＤが与えられ、ＮチャネルＭＯＳＦＥＴ２２のソースにはグランド電圧ＧＮＤが与えられる。

図９（ｂ）に示すように、出力電圧範囲の中間電圧Ｖｂを中心とする一定範囲では、入力電圧Ｖｉの増加に対して出力電圧Ｖｏが直線的に減少する。したがって、インバータＩＮ１は、中間電圧Ｖｂを中心とする一定範囲において、高利得の反転増幅器として働く。

第１の期間には、制御信号Φ３に応答してスイッチＳＷ２がオンする。それにより、インバータＩＮ１の入力端子Ｉ９と出力端子Ｏ９とが短絡される。その結果、インバータＩＮ１の入力電圧Ｖｉと出力電圧Ｖｏとが中間電圧Ｖｂとなる。第２の期間には、制御信号Φ３に応答してスイッチＳＷ３がオフする。それにより、インバータＩＮ１の入力端子Ｉ９にキャパシタＣ３の出力側端子の電圧が入力電圧Ｖｉとして与えられる。インバータＩＮ１は、入力電圧Ｖｉと中間電圧Ｖｂとの差を反転増幅する。

電圧保持回路２０のインバータＩＮ２は、インバータＩＮ１の出力電圧Ｖｏのレベルを反転し、ハイレベルまたはローレベルの信号を出力する。

ラッチ回路ＬＡ１，ＬＡ２は、クロック信号ｆｓ，／ｆｓに応答して入力動作および保持動作を交互に行う。まず、クロック信号／ｆｓに応答して、スイッチＳＷ３，ＳＷ６がオンし、クロック信号ｆｓに応答して、スイッチＳＷ４，ＳＷ５がオフする。それにより、ラッチ回路ＬＡ１が入力動作を行う。この場合、インバータＩＮ２の出力信号がインバータＩＮ３に入力され、インバータＩＮ３の出力信号がインバータＩＮ４に入力される。このとき、ラッチ回路ＬＡ２が保持動作を行う。

次に、クロック信号／ｆｓに応答して、スイッチＳＷ３，ＳＷ６がオフし、クロック信号ｆｓに応答して、スイッチＳＷ４，ＳＷ５がオンする。それにより、ラッチ回路ＬＡ１が保持動作を行う。それにより、インバータＩＮ３の入力信号および出力信号がラッチ回路ＬＡ１に保持される。このとき、ラッチ回路ＬＡ２は入力動作を行う。それにより、インバータＩＮ３の出力信号がインバータＩＮ５に入力され、インバータＩＮ５の出力信号がインバータＩＮ６に入力される。

インバータＩＮ７はラッチ回路ＬＡ２のインバータＩＮ５の出力信号のレベルを反転し、出力信号Ｖｃｍｐを出力する。それにより、クロック信号ｆｓ，／ｆｓの半周期ごとにインバータＩＮ１の出力電圧Ｖｏのレベルに応じて出力信号Ｖｃｍｐのレベルが確定される。したがって、電圧保持回路２０の出力信号Ｖｃｍｐは入力電圧Ｖｉと中間電圧Ｖｂとの比較結果を表す。具体的には、入力電圧Ｖｉが中間電圧Ｖｂよりも高い場合に出力信号Ｖｃｍｐはハイレベルとなり、入力電圧Ｖｉが中間電圧Ｖｂ以下の場合に出力信号ｃｍｐはローレベルとなる。

本実施の形態に係る電圧比較回路３ｄにおいては、キャパシタＣ１により増幅器ＡＭ１の出力換算オフセット電圧Ｖｏｓ１および増幅器ＡＭ３の入力換算オフセット電圧Ｖｏｓ３がキャンセルされ、キャパシタＣ３により増幅器ＡＭ２の入力換算オフセット電圧Ｖｏｓ２がキャンセルされる。したがって、回路構成の複雑化および素子数の増加を抑制しつつ増幅器ＡＭ１のオフセット電圧、増幅器ＡＭ２のオフセット電圧および増幅器ＡＭ３のオフセット電圧の影響を低減することが可能となる。

（７）第７の実施の形態
図１０は本発明の第７の実施の形態に係る電圧時間変換回路の回路図である。図１０の電圧時間変換回路４が図８の電圧比較回路３ｄと異なるのは、カウンタ３０がさらに設けられる点である。

カウンタ３０には、スイッチ制御回路１３によりクロック信号ｆｓが与えられる。カウンタ３０は、電圧保持回路２０の出力信号Ｖｃｍｐに基づいて予め定められた期間においてクロック信号ｆｓのパルス数をカウントし、カウント値を表すカウント信号Ｏｃｎｔを出力する。この場合、カウント信号Ｏｃｎｔの値は予め定められた期間の長さを表す。

例えば、カウンタ３０は、電圧保持回路２０の出力信号Ｖｃｍｐがハイレベルである期間においてクロック信号ｆｓのパルス数をカウントし、カウント値を表すカウント信号Ｏｃｎｔを出力する。この場合、カウント信号Ｏｃｎｔの値は電圧保持回路２０の出力信号Ｖｃｍｐがハイレベルである時間を表す。すなわち、カウント信号Ｏｃｎｔは、入力電圧Ｖｉが中間電圧Ｖｂよりも高い期間の長さを表す。なお、カウンタ３０は、電圧保持回路２０の出力信号Ｖｃｍｐがローレベルである期間においてクロック信号ｆｓのパルス数をカウントし、カウント値を表すカウント信号Ｏｃｎｔを出力してもよい。

さらに、カウンタ３０はクロック信号ｆｓまたは／ｆｓのタイミングで出力信号Ｖｃｍｐがハイレベルまたはローレベルにあることをカウントする構成でもよい。

このように、図１０の電圧時間変換回路４は電圧を時間に変換する機能を有する。本実施の形態に係る電圧時間変換回路４においては、図８の電圧比較回路３ｄと同様に、回路構成の複雑化および素子数の増加を抑制しつつ増幅器ＡＭ１のオフセット電圧、増幅器ＡＭ２のオフセット電圧および増幅器ＡＭ３のオフセット電圧の影響を低減することが可能となる。

（８）第８の実施の形態
図１１は本発明の第８の実施の形態に係るセンサ出力読み出し回路の回路図である。図１１のセンサ出力読み出し回路１００は、電圧発生回路６０、センサアレイ７０、増幅器ＡＭ１〜ＡＭ３、キャパシタＣ１，Ｃ２、スイッチＳＲ１，ＳＡ１，ＳＢ１，ＳＲ２，ＳＡ２，ＳＢ２，ＳＲ３、比較器ＣＭＰ１、カウンタ３０および減算器４０を含む。

電圧発生回路６０は、共通電圧Ｖｃｏｍｈ、共通電圧Ｖｃｏｍおよび基準電圧Ｖｒを発生する。共通電圧Ｖｃｏｍｈは、共通電圧Ｖｃｏｍよりも高く、基準電圧Ｖｒは共通電圧Ｖｃｏｍよりも低い。

センサアレイ７０は、例えば赤外線センサアレイであり、複数のセンサ素子ＴＰを含む。複数のセンサ素子ＴＰは、高電位端子と低電位端子との間に並列に接続される。センサアレイ７０の低電位端子には共通電圧Ｖｃｏｍｈが与えられ、高電位端子の電圧が入力電圧Ｖｉｎとして増幅器ＡＭ１に与えられる。

増幅器ＡＭ１は、ＰチャネルＭＯＳＦＥＴ３１，３２，３５およびＮチャネルＭＯＳＦＥＴ３３，３４により構成される。ＰチャネルＭＯＳＦＥＴ３１，３２のゲートはそれぞれ非反転入力端子Ｉ１および反転入力端子Ｉ２に接続される。ＰチャネルＭＯＳＦＥＴ３１とＮチャネルＭＯＳＦＥＴ３３との接続点は出力端子Ｏ１に接続される。増幅器ＡＭ１は、電圧／電流変換器として働く。

非反転入力端子Ｉ１には、スイッチＳＡ１，ＲＢ１，ＳＢ１を介して共通電圧Ｖｃｏｍが与えられ、反転入力端子Ｉ２には、スイッチＳＡ２，ＳＲ２，ＳＢ２を介してそれぞれ入力電圧Ｖｉｎ、共通電圧Ｖｃｏｍおよび基準電圧Ｖｒが与えられる。比較器ＣＭＰ１は、図８の比較器ＣＭＰ１と同様の構成を有する。なお、比較器ＣＭＰ１の代わりに演算増幅器からなる図３の比較器ＣＭＰを用いてもよい。

図１２は図１１のセンサ出力読み出し回路１００の動作を説明するための電圧波形図である。第１の期間Ｔ１において、スイッチＳＲ１，ＳＲ２，ＳＲ３がオンし、スイッチＳＡ１，ＳＢ１，ＳＡ２，ＳＢ２がオフする。それにより、増幅器ＡＭ１の非反転入力端子Ｉ１および反転入力端子Ｉ２に共通電圧Ｖｃｏｍが与えられる。その結果、増幅器ＡＭ３の出力電圧Ｖｏｕｔ’はＶｃｏｍとなる。

第２の期間Ｔ２において、スイッチＳＡ１，ＳＡ２がオンし、スイッチＳＲ１，ＳＲ２，ＳＢ１，ＳＢ２がオフする。それにより、増幅器ＡＭ１の非反転入力端子Ｉ１および反転入力端子Ｉ２にそれぞれ共通電圧Ｖｃｏｍおよび入力電圧Ｖｉｎが与えられる。この場合、増幅器ＡＭ１のＰチャネルＭＯＳＦＥＴ３１およびＮチャネルＭＯＳＦＥＴ３３に実線の矢印で示す電流ｉ１が流れる。増幅器ＡＭ２およびキャパシタＣ２の積分動作により増幅器ＡＭ３の出力電圧Ｖｏｕｔ’が直線的に低下する。ここで、第２の期間Ｔ２の長さは一定である。そのため、入力電圧Ｖｉｎが高いほど、第２の期間Ｔ２の終了時点での出力電圧Ｖｏｕｔ’の値はより低くなる。出力電圧Ｖｏｕｔ’が基準電圧Ｖｒよりも低いときに、比較器ＣＭＰ１の出力信号Ｖｃｍｐはローレベルとなる。

第３の期間Ｔ３において、スイッチＳＢ１，ＳＢ２がオンし、スイッチＳＲ１，ＳＲ２，ＳＡ１，ＳＡ２がオフする。それにより、増幅器ＡＭ１の非反転入力端子Ｉ１および反転入力端子Ｉ２にそれぞれ共通電圧Ｖｃｏｍおよび基準電圧Ｖｒが与えられる。この場合、増幅器ＡＭ１のＰチャネルＭＯＳＦＥＴ３２およびＮチャネルＭＯＳＦＥＴ３４に点線の矢印で示す電流ｉ２が流れる。増幅器ＡＭ２およびキャパシタＣ２の積分動作により増幅器ＡＭ３の出力電圧Ｖｏｕｔ’が直線的に上昇する。出力電圧Ｖｏｕｔ’が基準電圧Ｖｒよりも高くなると、比較器ＣＭＰ１の出力信号Ｖｃｍｐはハイレベルとなる。

第２の期間Ｔ２の開始時点ｔ１から比較器ＣＭＰ１の出力信号Ｖｃｍｐがハイレベルに立ち上がる時点ｔ２までの時間Δｔは、入力電圧Ｖｉｎと共通電圧Ｖｃｏｍとの差が大きいほど長くなる。

カウンタ３０には、第２の期間Ｔ２の開始時点ｔ１から比較器ＣＭＰ１の出力信号Ｖｃｍｐがハイレベルに立ち上がる時点ｔ２までの期間において、クロック信号ｆｓのパルス数をカウントし、カウント値を表すカウント信号Ｏｃｎｔを出力する。

センサアレイ７０の全てのセンサ素子ＴＰがオンしているときのカウンタ３０のカウント信号Ｏｃｎｔの値Ｎｒが予め求められる。実際の測定時にカウンタ３０から出力されるカウント信号Ｏｃｎｔの値をＮｉとする。減算器４０は、値Ｎｉから値Ｎｒを減算し、減算値（Ｎｉ−Ｎｒ）を測定信号ＣＴとして出力する。それにより、センサ出力読み出し回路１００の全体のオフセットをキャンセルすることができる。

図１１のセンサ出力読み出し回路１００では、図８の電圧比較回路３ｄと同様に、回路構成の複雑化および素子数の増加を抑制しつつ増幅器ＡＭ１のオフセット電圧、増幅器ＡＭ２のオフセット電圧および増幅器ＡＭ３のオフセット電圧の影響を低減することが可能となる。したがって、センサアレイ７０の出力を高精度で読み出すことができる。

（９）第９の実施の形態
図１３は本発明の第９の実施の形態に係るセンサ出力読み出し回路の回路図である。図１３のセンサ出力読み出し回路１００ａが図１１のセンサ出力読み出し回路１００と異なるのは次の点である。

図１３のセンサ出力読み出し回路１００ａは、図１１の増幅器ＡＭ２の代わりにインバータＩＮ８を含み、図１１の増幅器ＡＭ３および比較器ＣＭＰ１の代わりにインバータＩＮ９を含む。インバータＩＮ８の入力端子Ｉ１０はキャパシタＣ１の出力側端子に接続される。インバータＩＮ８の入力端子Ｉ１０と出力端子Ｏ１０との間にスイッチＳＲ４が接続され、増幅器ＡＭ１の出力端子Ｏ１とインバータＩＮ８の出力端子Ｏ１０との間にキャパシタＣ２が接続される。インバータＩＮ８の出力端子Ｏ１０とカウンタ３０の入力端子との間にインバータＩＮ９が接続される。

図１４は図１３のセンサ出力読み出し回路１００ａの主要部の動作を説明するための回路図である。図１５は図１３のセンサ出力読み出し回路１００ａの主要部の電圧波形図である。

図１４のインバータＩＮ８，ＩＮ９は、図９のインバータＩＮ１と同様の構成を有する。インバータＩＮ８は高利得の反転増幅器として働く。また、インバータＩＮ９は比較器として働く。

図１５に示すように、第１の期間Ｔ１において、スイッチＳＲ１，ＳＲ２がオンし、スイッチＳＡ１，ＳＢ１，ＳＡ２，ＳＢ２はオフする。それにより、増幅器ＡＭ１の非反転入力端子Ｉ１および反転入力端子Ｉ２に共通電圧Ｖｃｏｍが与えられる。また、スイッチＳＲ４がオンする。それにより、インバータＩＮ８の入力端子Ｉ１０の電圧および出力端子Ｏ１０の電圧が中間電圧Ｖｂとなる。その結果、インバータＩＮ８の出力電圧Ｖｏｕｔ１は中間電圧Ｖｂとなる。

第２の期間Ｔ２において、スイッチＳＡ１，ＳＡ２がオンし、スイッチＳＢ１，ＳＢ２，ＳＲ１，ＳＲ２がオフする。それにより、増幅器ＡＭ１の非反転入力端子Ｉ１および反転入力端子Ｉ２にそれぞれ共通電圧Ｖｃｏｍおよび入力電圧Ｖｉｎが与えられる。インバータＩＮ８およびキャパシタＣ２の積分動作によりインバータＩＮ８の出力電圧Ｖｏｕｔ１が直線的に低下する。この場合、出力電圧Ｖｏｕｔ１が中間電圧Ｖｂよりも低いので、インバータＩＮ９の出力信号Ｖｃｍｐはローレベルとなる。

第３の期間Ｔ３において、スイッチＳＢ１，ＳＢ２がオンし、スイッチＳＡ１，ＳＡ２，ＳＲ１，ＳＲ２がオフする。それにより、増幅器ＡＭ１の非反転入力端子Ｉ１および反転入力端子Ｉ２にそれぞれ共通電圧Ｖｃｏｍおよび基準電圧Ｖｒが与えられる。インバータＩＮ８およびキャパシタＣ２の積分動作によりインバータＩＮ８の出力電圧Ｖｏｕｔ１が直線的に上昇する。出力電圧Ｖｏｕｔ１が中間電圧Ｖｂよりも高くなると、インバータＩＮ９の出力信号Ｖｃｍｐはハイレベルとなる。

第２の期間Ｔ２の開始時点ｔ１からインバータＩＮ９の出力信号Ｖｃｍｐがハイレベルに立ち上がる時点ｔ２までの時間Δｔは、入力電圧Ｖｉｎと共通電圧Ｖｃｏｍとの差が大きいほど長くなる。

図１３のセンサ出力読み出し回路１００ａの他の動作は、図１１のセンサ出力読み出し回路１００の動作と同様である。

図１３のセンサ出力読み出し回路１００では、回路構成の複雑化および素子数の増加を抑制しつつ増幅器ＡＭ１のオフセット電圧の影響を低減することが可能となる。したがって、センサアレイ７０の出力を高精度で読み出すことができる。

（１０）他の実施の形態
図１のシングルエンド構成の増幅回路１を差動構成の増幅回路に変更することも可能である。また、図２のシングルエンド構成の積分回路２を差動構成の積分回路に変更することも可能である。

（１１）請求項の各構成要素と実施の形態の各要素との対応
以下、請求項の各構成要素と実施の形態の各要素との対応の例について説明するが、本発明は下記の例に限定されない。

上記実施の形態では、増幅器ＡＭ１が第１の増幅器の例であり、増幅器ＡＭ２が第２の増幅器の例であり、増幅器ＡＭ３が第３の増幅器の例であり、非反転入力端子Ｉ１が第１の入力端子の例であり、反転入力端子Ｉ２が第２の入力端子の例であり、反転入力端子Ｉ３が第３の入力端子の例であり、非反転入力端子Ｉ４が第４の入力端子の例であり、反転入力端子Ｉ５が第５の入力端子の例であり、非反転入力端子Ｉ６が第６の入力端子の例であり、出力端子Ｏ１が第１の出力端子の例であり、出力端子Ｏ２が第２の出力端子の例であり、出力端子Ｏ３が第３の出力端子の例である。

電圧切り替え回路１１，１１ａが電圧切り替え手段の例であり、キャパシタＣ１が容量素子または第１の容量素子の例であり、キャパシタＣ２が第２の容量素子の例であり、キャパシタＣ３が第３の容量素子の例であり、スイッチＳＷがスイッチ手段の例であり、スイッチＳＷ１，ＳＲ３が第１のスイッチ手段の例であり、スイッチＳＷ２が第２のスイッチ手段の例であり、比較器ＣＭＰ，ＣＭＰ１が電圧比較器の例であり、カウンタ３０が時間測定手段の例である。

入力電圧Ｖｉｎ１および共通電圧Ｖｃｏｍが第１の入力電圧の例であり、入力電圧Ｖｉｎ２、入力電圧Ｖｉｎおよび基準電圧Ｖｒが第２の入力電圧の例であり、入力電圧Ｖｉｎ３、共通電圧Ｖｃｏｍ、非反転入力端子Ｉ４の電圧（図６）および基準電圧Ｖｒ（図１１）が第３の入力電圧の例であり、入力電圧Ｖｉｎ４、共通電圧Ｖｃｏｍおよび非反転入力端子Ｉ６の電圧（図６）が第４の入力電圧の例である。

請求項の各構成要素として、請求項に記載されている構成または機能を有する他の種々の要素を用いることもできる。

本発明は、電圧の増幅、電圧の積分、電圧の比較および電圧時間変換等に利用することができる。

１ 増幅回路
２ 積分回路
３ａ，３ｂ，３ｃ，３ｄ 電圧比較回路
４ 電圧時間変換回路
１１，１１ａ 電圧切り替え回路
１２，１３ スイッチ制御回路
２０ 電圧保持回路
２１，３１，３２，３５ ＰチャネルＭＯＳＦＥＴ
２２，３３，３４ ＮチャネルＭＯＳＦＥＴ
３０ カウンタ
４０ 減算器
６０ 電圧発生回路
７０ センサアレイ
１００，１００ａ センサ出力読み出し回路
ＡＭ１〜ＡＭ３ 増幅器
Ｃ１〜Ｃ３，Ｃ１ｂ，Ｃ２ｂ キャパシタ
ＣＭＰ，ＣＭＰ１ 比較器
ＩＮ１〜ＩＮ９ インバータ
ＬＡ１，ＬＡ２ ラッチ回路
Ｉ２，Ｉ３，Ｉ５，Ｉ８ 反転入力端子
Ｉ１，Ｉ４，Ｉ６，Ｉ７ 非反転入力端子
Ｉ９，Ｉ１０ 入力端子
Ｏ１，Ｏ１ｂ，Ｏ２，Ｏ２ｂ，Ｏ３，Ｏ４，Ｏ９，Ｏ１０ 出力端子
ＳＷ，ＳＷ１〜ＳＷ６，ＳＷｂ，Ｓ１〜Ｓ４，ＳＡ１，ＳＡ２，ＳＢ１，ＳＢ２，ＳＲ１，ＳＲ２，ＳＲ３，ＳＲ４ スイッチ

Claims (5)

1. 第１の入力端子、第２の入力端子および第１の出力端子を有し、前記第１の入力端子の電圧と前記第２の入力端子の電圧との差を増幅して前記第１の出力端子に出力する第１の増幅器と、
   第３の入力端子、第４の入力端子および第２の出力端子を有し、前記第３の入力端子の電圧と前記第４の入力端子の電圧との差を増幅して前記第２の出力端子に出力する第２の増幅器と、
   前記第１の増幅器の前記第１の出力端子と前記第２の増幅器の前記第３の入力端子との間に接続される容量素子と、
   前記第１の増幅器の前記第１および第２の入力端子に接続される電圧切り替え手段と、
   前記第２の増幅器の前記第３の入力端子と前記第２の出力端子との間に接続されるスイッチ手段とを備え、
   前記電圧切り替え手段は、第１の期間において前記第１および第２の入力端子を等電位にし、前記第１の期間に続く第２の期間において前記第１の入力端子に第１の入力電圧を与えるとともに前記第２の入力端子に第２の入力電圧を与えるように構成され、
   前記スイッチ手段は、前記第１の期間においてオンし、前記第２の期間においてオフするように構成され、
   前記第２の増幅器の前記第４の入力端子には、前記第１および第２の期間において第３の入力電圧が与えられる、増幅回路。
2. 第１の入力端子、第２の入力端子および第１の出力端子を有し、前記第１の入力端子の電圧と前記第２の入力端子の電圧との差を増幅して前記第１の出力端子に出力する第１の増幅器と、
   第３の入力端子、第４の入力端子および第２の出力端子を有し、前記第３の入力端子の電圧と前記第４の入力端子の電圧との差を増幅して前記第２の出力端子に出力する第２の増幅器と、
   前記第１の増幅器の前記第１の出力端子と前記第２の増幅器の前記第３の入力端子との間に接続される第１の容量素子と、
   前記第１の増幅器の前記第１の出力端子と前記第２の増幅器の前記第２の出力端子との間に接続される第２の容量素子と、
   前記第１の増幅器の前記第１および第２の入力端子に接続される電圧切り替え手段と、
   前記第２の増幅器の前記第３の入力端子と前記第２の出力端子との間に接続されるスイッチ手段とを備え、
   前記電圧切り替え手段は、第１の期間において前記第１および第２の入力端子を等電位にし、前記第１の期間に続く第２の期間において前記第１の入力端子に第１の入力電圧を与えるとともに前記第２の入力端子に第２の入力電圧を与えるように構成され、
   前記スイッチ手段は、前記第１の期間においてオンし、前記第２の期間においてオフするように構成され、
   前記第２の増幅器の前記第４の入力端子には、前記第１および第２の期間において第３の入力電圧が与えられる、積分回路。
3. 第１の入力端子、第２の入力端子および第１の出力端子を有し、前記第１の入力端子の電圧と前記第２の入力端子の電圧との差を増幅して前記第１の出力端子に出力する第１の増幅器と、
   第３の入力端子、第４の入力端子および第２の出力端子を有し、前記第３の入力端子の電圧と前記第４の入力端子の電圧との差を増幅して前記第２の出力端子に出力する第２の増幅器と、
   前記第１の増幅器の前記第１の出力端子と前記第２の増幅器の前記第３の入力端子との間に接続される第１の容量素子と、
   前記第１の増幅器の前記第１の出力端子と前記第２の増幅器の前記第２の出力端子との間に接続される第２の容量素子と、
   前記第１の増幅器の前記第１および第２の入力端子に接続される電圧切り替え手段と、
   前記第２の増幅器の前記第３の入力端子と前記第２の出力端子との間に接続されるスイッチ手段と、
   電圧比較器とを備え、
   前記電圧切り替え手段は、第１の期間において前記第１および第２の入力端子を等電位にし、前記第１の期間に続く第２の期間において前記第１の入力端子に第１の入力電圧を与えるとともに前記第２の入力端子に第２の入力電圧を与えるように構成され、
   前記スイッチ手段は、前記第１の期間においてオンし、前記第２の期間においてオフするように構成され、
   前記第２の増幅器の前記第４の入力端子には、前記第１および第２の期間において第３の入力電圧が与えられ、
   前記電圧比較器は、前記第２の増幅器の前記第２の出力端子の電圧と第４の入力電圧との比較結果を示す電圧を出力するように構成される、電圧比較回路。
4. 第１の入力端子、第２の入力端子および第１の出力端子を有し、前記第１の入力端子の電圧と前記第２の入力端子の電圧との差を増幅して前記第１の出力端子に出力する第１の増幅器と、
   第３の入力端子、第４の入力端子および第２の出力端子を有し、前記第３の入力端子の電圧と前記第４の入力端子の電圧との差を増幅して前記第２の出力端子に出力する第２の増幅器と、
   前記第１の増幅器の前記第１の出力端子と前記第２の増幅器の前記第３の入力端子との間に接続される第１の容量素子と、
   前記第１の増幅器の前記第１の出力端子と前記第２の増幅器の前記第２の出力端子との間に接続される第２の容量素子と、
   前記第１の増幅器の前記第１および第２の入力端子に接続される電圧切り替え手段と、
   第５の入力端子、第６の入力端子および第３の出力端子を有し、前記第５の入力端子の電圧と前記第６の入力端子の電圧との差を増幅して前記第３の出力端子に出力する第３の増幅器と、
   前記第３の増幅器の前記第５の入力端子と前記第３の出力端子との間に接続される第１のスイッチ手段と、
   第１導電型チャネルトランジスタおよび第２導電型チャネルトランジスタにより構成されるインバータと、
   前記第３の増幅器の前記第３の出力端子と前記インバータの入力端子との間に接続される第３の容量素子と、
   前記インバータの入力端子と前記インバータの出力端子との間に接続される第２のスイッチ手段と、
   前記インバータの前記出力端子の電圧を保持する電圧保持手段とを備え、
   前記第３の増幅器の前記第５の入力端子は前記第２の増幅器の前記第３の入力端子に接続され、
   前記第３の増幅器の前記第６の入力端子は前記第２の増幅器の出力端子に接続され、
   前記電圧切り替え手段は、第１の期間において前記第１および第２の入力端子を等電位にし、前記第１の期間に続く第２の期間において前記第１の入力端子に第１の入力電圧を与えるとともに前記第２の入力端子に第２の入力電圧を与えるように構成され、
   前記第１および第２のスイッチ手段は、前記第１の期間においてオンし、前記第２の期間においてオフするように構成され、
   前記第２の増幅器の前記第４の入力端子には、前記第１および第２の期間において第３の入力電圧が与えられる、電圧比較回路。
5. 請求項３または４に記載の電圧比較回路と、
   前記電圧比較回路の出力信号が予め定められた論理レベル以上または以下にある期間を測定する測定手段とを備える、電圧時間変換回路。

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