JP4922204B2 - 信号検出回路 - Google Patents

Description

本発明は信号検出回路に関するものである。

折り畳み式携帯電話機に搭載される開閉検出装置などの位置センサとして、ホール効果を利用したホール素子によって所定の位置における磁界を検出する磁気検出回路が利用されている。磁気検出回路は、磁界又は磁束密度に比例した電圧を出力するホール素子と、ホール素子の出力電圧を増幅する増幅器と、増幅器の出力に基づいてホール素子からの出力の有無を判定する比較器と、を備える。

この磁気検出回路をシリコンで作ることにより１チップ型のホールＩＣにすることができ、装置の小型化に有利である。ここで、シリコンホール素子の出力電圧は微少であるため、検出回路内のノイズや、増幅器や比較器のオフセット電圧が問題となる。

増幅器の入力オフセット電圧の影響を抑制する磁界センサとして、ホール素子と、ホール素子の出力電圧を第１のタイミングと第２のタイミングとで逆極性になるように切り替えて出力するスイッチ回路と、スイッチ回路の出力を増幅して出力する増幅器と、一端が前記増幅器の一方の出力端子に接続され前記増幅器の出力電圧を保持するキャパシタと、前記キャパシタの他端と前記増幅器の他方の出力端子との間に接続されたスイッチと、を備える磁界センサが提案されている（例えば特許文献１参照）。

増幅器の増幅率をβ、入力オフセット電圧をＶｏｆｆとすると、第１のタイミングではホール素子の出力電圧Ｖｈが増幅器に入力され、電圧Ｖ１＝β（Ｖｈ＋Ｖｏｆｆ）が出力され、前記スイッチが閉じることにより、キャパシタにこの電圧Ｖ１が充電される。次に、第２のタイミングでは、ホール素子から第１のタイミングと逆極性の出力電圧−Ｖｈ’が増幅器に入力され、前記スイッチが開き、電圧Ｖ２＝β（−Ｖｈ’＋Ｖｏｆｆ）が増幅器から出力される。ここで、磁気センサの出力Ｖは電圧Ｖ２とキャパシタの増幅器側端子の電圧−Ｖ１との和になる。従ってＶ＝Ｖ２＋（−Ｖ１）＝−β（Ｖｈ＋Ｖｈ’）となり、増幅器の入力オフセット電圧Ｖｏｆｆの影響を相殺した出力が得られる。

また、ホール素子の出力電圧Ｖｈ、Ｖｈ’は同相の有効信号成分と逆相の素子オフセット電圧を含むため、ＶｈとＶｈ’が加算されることでホール素子の素子オフセット電圧による影響も相殺することができる。

しかしこの磁界センサを用いた磁気検出回路では比較器のオフセット電圧をキャンセルする機能がなく、比較値にばらつきが生じるという問題を有していた。
特許第３３１５３９７号明細書

本発明は、検出閾値電圧を任意の値に設定でき、出力に含まれるオフセット信号成分の影響を低減し、高精度な検出を行うことができる信号検出回路を提供することを目的とする。

本発明の一態様による信号検出回路は、第１及び第２の信号入力端子と、第１及び第２の入力端子及び第１及び第２の出力端子を有し、前記第１及び第２の入力端子からそれぞれ入力された信号を増幅して前記第１及び第２の出力端子から出力する第１の増幅器と、第１の期間では前記第１の増幅器の第１の入力端子と前記第１の信号入力端子、及び第２の入力端子と前記第２の信号入力端子を接続し、第２の期間では前記第１の増幅器の第２の入力端子と前記第１の信号入力端子、及び第１の入力端子と前記第２の信号入力端子を接続するスイッチ部と、一端が前記第１の出力端子と接続された第１のキャパシタと、一端が前記第２の出力端子と接続された第２のキャパシタと、一端が前記第２のキャパシタの他端と接続され、前記第１の期間はオフし、前記第２の期間はオンする第１のスイッチと、前記第１のキャパシタの他端と接続された反転入力端子、前記第１のスイッチの他端と接続された非反転入力端子、及び比較結果出力端子を有し、前記反転入力端子及び前記非反転入力端子からそれぞれ入力される信号を比較し、比較結果を前記比較結果出力端子から出力する第２の増幅器と、前記比較結果出力端子と前記反転入力端子との間に接続され、前記第１の期間はオンし、前記第２の期間はオフする第２のスイッチと、一端が前記第２のキャパシタの他端及び前記第１のスイッチの一端と接続され、前記第１の期間はオンし、前記第２の期間はオフする第３のスイッチと、一端が前記第１のスイッチの他端及び前記第２の増幅器の非反転入力端子に接続され、前記第１の期間はオンし、前記第２の期間はオフする第４のスイッチと、前記第３のスイッチの他端と前記第４のスイッチの他端との間に接続された閾値電圧源と、前記第３のスイッチの他端又は前記第４のスイッチの他端のいずれか一方に接続された基準電圧源と、を備えるものである。

本発明によれば、検出閾値電圧を任意の値に設定でき、出力に含まれるオフセット信号成分の影響を低減し、高精度な検出を行うことができる。

以下、本発明の実施形態による信号検出回路について、図面に基づいて説明する。

（第１の実施形態）図１に第１の実施形態に係る信号検出回路の概略構成を示す。信号検出回路は、入力端子１ａ、１ｂから入力された電圧信号の出力先を切り替えるスイッチ回路１、スイッチ回路１の出力を端子２ｃ及び２ｄで受信して増幅し端子２ａ及び２ｂから出力するアンプ２、アンプ２の端子２ａに一方の端子３ａが接続されたキャパシタ３、アンプ２の端子２ｂに一方の端子４ａが接続されたキャパシタ４、キャパシタ４の他方の端子４ｂと一端が接続されたスイッチＳ１及びＳ２、スイッチＳ１の他端と接続される非反転入力端子５ａ及びキャパシタ３の他方の端子３ｂと接続される反転入力端子５ｂを有するアンプ５、アンプ５の出力端子５ｃとキャパシタ４の端子４ｂ及びアンプ５の反転入力端子５ｂとの間に接続されたスイッチＳ３、スイッチＳ１の他端及びアンプ５の非反転入力端子５ａに一端が接続されたスイッチＳ４、スイッチＳ４の他端とスイッチＳ２の他端との間に接続され判定閾値電圧Ｖｒｅｆを有する判定閾値電圧源１１、判定閾値電圧源１１及びスイッチＳ２の他端に接続され基準電圧Ｖ０を有する基準電圧源１２を備える。

スイッチ回路１の接続切り替え、スイッチＳ１〜Ｓ４のオンオフ制御はスイッチ制御回路６により行われる。判定閾値電圧Ｖｒｅｆは任意の値に設定することが出来る。

各スイッチの接続状態のタイミングチャートを図２に示す。図２に示すように、動作の１周期はオフセット成分を記憶する期間であるサンプルフェイズと、入力信号と判定閾値電圧Ｖｒｅｆの比較結果を出力する期間である比較フェイズとから成る。

サンプルフェイズでは、スイッチ回路１は、入力端子１ａから入力された信号がアンプ２の端子２ｃに与えられ、入力端子１ｂから入力された信号がアンプ２の入力端子２ｄに与えられるような接続状態になる。また、スイッチＳ１はオフし、スイッチＳ２〜Ｓ４はオンする。

キャパシタ３には入力端子１ａから入力されアンプ２により増幅された電圧と判定閾値電圧Ｖｒｅｆとの差分が保持される。また、キャパシタ４には入力端子１ｂから入力されアンプ２により増幅された電圧が保持される。

比較フェイズでは、スイッチ回路１は、入力端子１ａから入力された信号がアンプ２の端子２ｄに与えられ、入力端子１ｂから入力された信号がアンプ２の入力端子２ｃに与えられるような接続状態になる。また、スイッチＳ１はオンし、スイッチＳ２〜Ｓ４はオフする。

サンプルフェイズにてキャパシタ３、４に保持された電圧と、アンプ２からの出力電圧との差分がアンプ５に与えられ、アンプ５は比較結果を出力する。アンプ５は、サンプルフェイズではスイッチＳ３がオンし、全帰還をかけてバッファとして動作し、比較フェイズではスイッチＳ３がオフし、無帰還でコンパレータとして動作する。

各ノード電圧（基準電位Ｖ０との電位差）とキャパシタ３、４に保持される電圧を信号成分、オフセット成分に分けて以下に説明する。入力端子１ａに与えられる電圧をＶｉｎ１、入力端子１ｂに与えられる電圧をＶｉｎ２、アンプ２の利得をＧａ、アンプ２の出力端子２ａからの出力電圧をＶｏｕｔ１、出力端子２ｂからの出力電圧をＶｏｕｔ２、アンプ５の利得をＧｃ、アンプ５の出力電圧をＶｏｕｔ３とする。

まず信号成分について説明する。

サンプルフェイズでのスイッチ接続状態を図３（ａ）に示す。アンプ２の入力端子２ｃには電圧Ｖｉｎ１、入力端子２ｄには電圧Ｖｉｎ２が与えられる。従って、アンプ２の出力電圧Ｖｏｕｔ１、Ｖｏｕｔ２はそれぞれ
Ｖｏｕｔ１＝Ｖｉｎ１×Ｇａ／２、 Ｖｏｕｔ２＝Ｖｉｎ２×Ｇａ／２・・・（１）
となる。

スイッチＳ１がオフ、スイッチＳ４がオンしているため、アンプ５の非反転入力端子５ａの入力電圧はＶｒｅｆになる。スイッチＳ３がオンしているためアンプ５はバッファとして動作し、アンプ５の出力端子５ｃでは非反転入力端子５ａの入力がそのまま出力される。従って、アンプ５の出力電圧Ｖｏｕｔ３は
Ｖｏｕｔ３＝Ｖｒｅｆ・・・（２）
となる。

キャパシタ３の端子３ａ側の電圧はアンプ２の出力Ｖｏｕｔ１、端子３ｂ側の電圧はアンプ５の出力Ｖｏｕｔ３であるため、キャパシタ３に保持される電圧Ｖｃａｐ３は端子３ａ側を正にとると、
Ｖｃａｐ３＝Ｖｏｕｔ１−Ｖｏｕｔ３
となり、この式に式（１）及び（２）を代入すると、
Ｖｃａｐ３＝Ｖｉｎ１×Ｇａ／２−Ｖｒｅｆ・・・（３）
となる。

キャパシタ４の端子４ａ側の電圧はアンプ２の出力Ｖｏｕｔ２、端子４ｂ側の電圧はスイッチＳ２がオンしているのでＶ０となり、キャパシタ４に保持される電圧Ｖｃａｐ４は端子４ａ側を正にとると、
Ｖｃａｐ４＝Ｖｏｕｔ２
となり、この式に式（１）を代入すると
Ｖｃａｐ４＝Ｖｉｎ２×Ｇａ／２・・・（４）
となる。

比較フェイズでのスイッチ接続状態を図３（ｂ）に示す。アンプ２の入力端子２ｃには電圧Ｖｉｎ２、入力端子２ｄには電圧Ｖｉｎ１が与えられる。従って、アンプ２の出力電圧Ｖｏｕｔ１、Ｖｏｕｔ２はそれぞれ
Ｖｏｕｔ１＝Ｖｉｎ２×Ｇａ／２、 Ｖｏｕｔ２＝Ｖｉｎ１×Ｇａ／２・・・（５）
となる。

スイッチＳ３はオフしているため、アンプ５の反転入力端子５ｂへの入力電圧Ｖｉｎ３は、アンプ２の出力電圧Ｖｏｕｔ１からサンプルフェイズでキャパシタ３に保持された電圧Ｖｃａｐ３を引いた電圧であり、
Ｖｉｎ３＝Ｖｏｕｔ１−Ｖｃａｐ３
となり、この式に式（３）及び（５）を代入すると、
Ｖｉｎ３＝（Ｖｉｎ２×Ｇａ／２）−（Ｖｉｎ１×Ｇａ／２−Ｖｒｅｆ）
＝（Ｖｉｎ２−Ｖｉｎ１）×Ｇａ／２＋Ｖｒｅｆ・・・（６）
となる。

スイッチＳ２及びＳ４はオフし、スイッチＳ１はオンしているため、アンプ５の非反転入力端子５ａへの入力電圧Ｖｉｎ４は、アンプ２の出力電圧Ｖｏｕｔ２からサンプルフェイズでキャパシタ４に保持された電圧Ｖｃａｐ４を引いた電圧であり、
Ｖｉｎ４＝Ｖｏｕｔ２−Ｖｃａｐ４
となり、この式に式（４）及び（５）を代入すると、
Ｖｉｎ４＝（Ｖｉｎ１×Ｇａ／２）−（Ｖｉｎ２×Ｇａ／２）
＝（Ｖｉｎ１−Ｖｉｎ２）×Ｇａ／２・・・（７）
となる。

アンプ５の利得はＧｃであるため、アンプ５の出力電圧Ｖｏｕｔ３は
Ｖｏｕｔ３＝（Ｖｉｎ４−Ｖｉｎ３）×Ｇｃ
となり、この式に式（６）及び（７）を代入すると、
Ｖｏｕｔ３＝（（Ｖｉｎ１−Ｖｉｎ２）×Ｇａ／２−（（Ｖｉｎ２−Ｖｉｎ１）×Ｇａ／２＋Ｖｒｅｆ））×Ｇｃ
＝（（Ｖｉｎ１−Ｖｉｎ２）×Ｇａ−Ｖｒｅｆ）×Ｇｃ・・・（８）
となる。

式（８）より、入力信号（Ｖｉｎ１−Ｖｉｎ２）をアンプ２の利得Ｇａ倍した値から判定閾値電圧Ｖｒｅｆを引いた値をアンプ５の利得Ｇｃ倍した値がアンプ５から出力されることがわかる。つまり、アンプ５から入力信号（Ｖｉｎ１−Ｖｉｎ２）と判定閾値電圧Ｖｒｅｆの比較結果が出力されることがわかる。

次に、オフセット成分について説明する。アンプ２の端子２ｃ側の入力オフセット電圧をＶｏｆｓ１、端子２ｄ側の入力オフセット電圧をＶｏｆｓ２、アンプ５の入力間オフセット電圧をＶｏｆｓ３とする。

サンプルフェイズ（図３（ａ））ではアンプ２の出力電圧Ｖｏｕｔ１、Ｖｏｕｔ２はそれぞれ
Ｖｏｕｔ１＝Ｖｏｆｓ１×Ｇａ／２、Ｖｏｕｔ２＝Ｖｏｆｓ２×Ｇａ／２・・・（９）
となる。

スイッチＳ３はオンしているため、アンプ５はバッファとして動作する。アンプ５の出力端子５ｃには入力オフセット電圧成分がそのまま出力されるため、
Ｖｏｕｔ３＝Ｖｏｆｓ３・・・（１０）
となる。

キャパシタ３の端子３ａ側の電圧はアンプ２の出力Ｖｏｕｔ１、端子３ｂ側の電圧はアンプ５の出力Ｖｏｕｔ３であるため、キャパシタ３に保持される電圧Ｖｃａｐ３は端子３ａ側を正にとると、
Ｖｃａｐ３＝Ｖｏｕｔ１−Ｖｏｕｔ３
となり、この式に式（９）及び（１０）を代入すると、
Ｖｃａｐ３＝Ｖｏｆｓ１×Ｇａ／２−Ｖｏｆｓ３・・・（１１）
となる。

キャパシタ４の端子４ａ側の電圧はアンプ２の出力Ｖｏｕｔ２、端子４ｂ側の電圧はＶ０であるため、キャパシタ４に保持される電圧Ｖｃａｐ４は端子４ａ側を正にとると、
Ｖｃａｐ４＝Ｖｏｕｔ２
となり、この式に式（９）を代入すると
Ｖｃａｐ４＝Ｖｏｆｓ２×Ｇａ／２・・・（１２）
となる。

比較フェイズ（図３（ｂ））でのアンプ２の出力のオフセット電圧成分はサンプルフェイズと同じであるので、アンプ２の出力電圧Ｖｏｕｔ１、Ｖｏｕｔ２はそれぞれ
Ｖｏｕｔ１＝Ｖｏｆｓ１×Ｇａ／２、Ｖｏｕｔ２＝Ｖｏｆｓ２×Ｇａ／２・・・（１３）
となる。

スイッチＳ３はオフしているため、アンプ５の反転入力端子５ｂへの入力電圧Ｖｉｎ３は、アンプ２の出力電圧Ｖｏｕｔ１からキャパシタ３の電圧Ｖｃａｐ３を引いた電圧であり、
Ｖｉｎ３＝Ｖｏｕｔ１−Ｖｃａｐ３
となり、この式に式（１１）及び（１３）を代入すると、
Ｖｉｎ３＝（Ｖｏｆｓ１×Ｇａ／２）−（Ｖｏｆｓ１×Ｇａ／２−Ｖｏｆｓ３）
＝Ｖｏｆｓ３・・・（１４）
となる。

スイッチＳ２及びＳ４はオフし、スイッチＳ１はオンしているため、アンプ５の非反転入力端子５ａへの入力電圧Ｖｉｎ４は、アンプ２の出力電圧Ｖｏｕｔ２からキャパシタ４の電圧Ｖｃａｐ４を引いた電圧であり、
Ｖｉｎ４＝Ｖｏｕｔ２−Ｖｃａｐ４
となり、この式に式（１２）及び（１３）を代入すると、
Ｖｉｎ４＝（Ｖｏｆｓ２×Ｇａ／２）−（Ｖｏｆｓ２×Ｇａ／２）
＝０・・・（１５）
となる。

アンプ５の利得はＧｃであるため、アンプ５の出力電圧Ｖｏｕｔ３は
Ｖｏｕｔ３＝（Ｖｉｎ４−Ｖｉｎ３＋Ｖｏｆｓ３）×Ｇｃ
となり、この式に式（１４）及び（１５）を代入すると、
Ｖｏｕｔ３＝（０−Ｖｏｆｓ３＋Ｖｏｆｓ３）×Ｇｃ
＝０・・・（１６）
となる。

式（１６）からアンプ２及びアンプ５のオフセット成分は相殺され、アンプ５の出力にオフセット成分が含まれないことがわかる。

上記実施形態による信号検出回路は図１に示すようにアンプ２の出力とキャパシタ３、４はスイッチ等を介さず直接接続されているので、入力信号の相の切り替え時の電位の変化はアンプ２の入力オフセットの影響を受けない。このように本実施形態による信号検出回路により、検出閾値電圧（Ｖｒｅｆ）を任意の値に設定でき、出力に含まれるオフセット信号成分の影響をキャンセルし、高精度な検出を行うことができる。

図１に示すように基準電圧源１２は判定閾値電圧源１１とスイッチＳ２の他端に接続するようにしていたが、判定閾値電圧源１１とスイッチＳ４の他端に接続するようにしてもよい。

（比較例）図４に比較例による信号検出回路の概略構成を示す。この信号検出回路はチョッパー・アンプとオートゼロ・コンパレータを組み合わせて、アンプとコンパレータの入力オフセット電圧とノイズをキャンセルするものである。

信号検出回路は入力端子５１ａ、５１ｂから入力された入力信号の出力先を切り替えるスイッチ回路５１、スイッチ回路５１の出力を端子５２ｃ及び５２ｄで受信して増幅しそれぞれ端子５２ａ及び５２ｂから出力するアンプ５２、アンプ５２の出力端子５２ａに一方の端子５３ａが接続されたキャパシタ５３、非反転入力端子５４ａがアンプ５２の端子５２ｂに接続され反転入力端子５４ｂがキャパシタ５３の他方の端子５３ｂに接続されたコンパレータ５４、コンパレータ５４の出力端子５４ｃとキャパシタ５３の他方の端子５３ｂ及びコンパレータ５４の反転入力端子５４ｂとの間に接続されたスイッチＳ５１を備える。スイッチ回路５１の接続切り替え、スイッチＳ５１のオンオフ制御はスイッチ制御回路５５により行われる。

第１のタイミング（サンプルフェイズ）ではスイッチ回路５１は、入力端子５１ａから入力された信号がアンプ５２の端子５２ｃに与えられ、入力端子５１ｂから入力された信号がアンプ５２の入力端子５２ｄに与えられるような接続状態になる。また、スイッチＳ５１がオンする。

キャパシタ５３にはアンプ５２の出力、入力オフセット及びコンパレータ５４の入力オフセットが保持される。

第２のタイミング（比較フェイズ）ではスイッチ回路５１は、入力端子５１ａから入力された信号がアンプ５２の端子５２ｄに与えられ、入力端子５１ｂから入力された信号がアンプ５２の入力端子５２ｃに与えられるような接続状態になる。また、スイッチＳ５１はオフする。

キャパシタ５３に保持された電圧成分がアンプ５２の逆極性出力から差し引かれ、信号成分以外（オフセット成分、ノイズ）は相殺される。

しかし、このような信号検出回路ではコンパレータ５４において閾値電圧を設定することができず、信号有無の検出閾値を任意の値に設定できない。また、入力信号に閾値分のオフセット電圧を持たせることも考えられるが、入力信号が小さい場合は、正確な閾値の設定は困難である。

（第２の実施形態）図５に第２の実施形態に係る信号検出回路の概略構成を示す。ホール素子７は４つの端子ｈ１〜ｈ４を有し、端子ｈ１及びｈ３はそれぞれスイッチＳ５及びＳ７を介して電源電圧Ｖｄｄが与えられ、端子ｈ２及びｈ４はそれぞれスイッチＳ６及びＳ８を介して接地される。

また、ホール素子７の端子ｈ１及びｈ３はそれぞれスイッチＳ９及びＳ１１を介してアンプ２の端子２ｃに接続され、端子ｈ２及びｈ４はそれぞれスイッチＳ１０及びＳ１２を介してアンプ２の端子２ｄに接続される。

アンプ２、キャパシタ３、４、アンプ５、判定電圧源１１、基準電圧源１２、スイッチＳ１〜Ｓ４の接続に関しては上記第１の実施形態と同様であるため、説明を省略する。

スイッチＳ１〜Ｓ１２のオンオフ制御はスイッチ制御回路６により行われる。

各スイッチの接続状態のタイミングチャートを図６に示す。動作の１周期は上記第１の実施形態と同様にサンプルフェイズと比較フェイズとから成り、スイッチＳ１〜Ｓ４の接続状態に関しては図２に示すタイミングチャートと同様であるため省略する。

サンプルフェイズではスイッチＳ５、Ｓ６、Ｓ１０、Ｓ１１がオンし、スイッチＳ７、Ｓ８、Ｓ９、Ｓ１２がオフする。

これによりホール素子７の端子対ｈ１・ｈ２間に電源電圧Ｖｄｄが印加されて駆動電流が流れ、端子対ｈ３・ｈ４間に発生するホール起電力がスイッチＳ１０、Ｓ１１を介してアンプ２への入力信号となる。

比較フェイズではスイッチＳ７、Ｓ８、Ｓ９、Ｓ１２がオンし、スイッチＳ５、Ｓ６、Ｓ１０、Ｓ１１がオフする。

これによりホール素子７の端子対ｈ３・ｈ４間に電源電圧Ｖｄｄが印加されて駆動電流が流れ、端子対ｈ１・ｈ２間に発生するホール起電力がスイッチＳ９、Ｓ１２を介してアンプ２への入力信号となる。

このように、スイッチＳ５〜Ｓ８のオンオフにより電源電圧Ｖｄｄが印加される端子対が切り替えられる。ここで、サンプルフェイズと比較フェイズでは、アンプ２の端子２ｃ、２ｄに入力されるホール起電力の極性は逆になっている。

上記第１の実施形態から分かるように、アンプ２及びアンプ５のオフセット成分は相殺されるため、アンプ５からはオフセット成分を含まない入力信号（ホール素子７のホール起電力）と判定閾値電圧Ｖｒｅｆの比較結果が出力される。

また、判定閾値電圧Ｖｒｅｆと比較される入力信号（ホール素子７のホール起電力）は端子対ｈ１・ｈ２間に発生するホール起電力と端子対ｈ３・ｈ４間に発生するホール起電力が足し合わされた値になる。端子対ｈ１・ｈ２間に発生するホール起電力と端子対ｈ３・ｈ４間に発生するホール起電力とでは、磁界の強さに応じた有効信号成分は同相で、ホール素子の非対称性により生じる素子オフセット成分は逆相となるため、２つのホール起電力を足し合わせることで、この素子オフセット成分も低減することができる。

このように、本実施形態による信号検出回路により、判定閾値電圧（Ｖｒｅｆ）を任意の値に設定でき、出力に含まれるオフセット信号成分の影響をキャンセルし、高精度な検出を行うことができる。

上述した実施の形態はいずれも一例であってこれらに限定されるものではない。例えば図７（ａ）に示すように、ホール素子の電源電圧Ｖｄｄを抵抗Ｒ１〜Ｒ３で分圧することで判定閾値電圧Ｖｒｅｆ、基準電圧Ｖ０を作るようにしても良い。これによりホール起電力と同様に判定閾値電圧Ｖｒｅｆも電源電圧Ｖｄｄに比例することになる。従って、ホール素子による磁場の検出閾値が電源電圧に依存しなくなり、高精度な磁気センサを実現できる。

また、図７（ｂ）に示すように、アンプ５の出力端子５ｃにラッチ回路８を設けるようにしても良い。サンプルフェイズや比較フェイズのうち回路の応答時間よりも早い期間は判定結果が正確に出力されていない期間である。従って、ラッチ回路８により直前の比較フェイズにおいてアンプ５から出力される判定レベルを保持することで、正しい判定レベルの出力を続けることが出来る。ラッチ回路８はスイッチ制御回路６により制御される。

また、図７（ｃ）に示すように、ホール素子の電源電圧Ｖｄｄを抵抗Ｒ１〜Ｒ４で分圧することで２つの判定閾値電圧Ｖｒｅｆ１、Ｖｒｅｆ２（Ｖｒｅｆ１＜Ｖｒｅｆ２）を作り、スイッチＳ１３、Ｓ１４により検出閾値を切り替えて、検出閾値にヒステリシスを持たせるようにしても良い。スイッチＳ１３、Ｓ１４のオンオフ制御はラッチ回路８の出力に基づいて行われる。ラッチ回路８の出力が検出状態の場合、スイッチＳ１３をオフ、スイッチＳ１４をオンして判定閾値電圧をＶｒｅｆ１にし、非検出状態の場合はスイッチＳ１３をオン、スイッチＳ１４をオフして判定閾値電圧をＶｒｅｆ２にして検出閾値を高くする。

また、上記実施形態では比較フェイズとサンプルフェイズが連続していたが、比較フェイズとサンプルフェイズとの間に休止期間を設けて信号検出回路を停止するような間欠動作を行っても良い。これにより回路の消費電流を低減することができる。

また、図８に示すように、スイッチＳ１５〜Ｓ１８、ＯＲゲート９、ラッチ回路８及び１０をさらに備える構成にしてもよい。スイッチＳ１５〜Ｓ１８はスイッチ制御回路６によりオンオフ制御される。

スイッチＳ５〜Ｓ１２、Ｓ１５〜Ｓ１８の接続状態のタイミングチャートを図９に示す。奇数回目のサンプルフェイズ及び比較フェイズではスイッチＳ１５及びＳ１６がオンし、スイッチＳ１７及びＳ１８がオフする。偶数回目のサンプルフェイズ及び比較フェイズではスイッチＳ１５及びＳ１６がオフし、スイッチＳ１７及びＳ１８がオンする。

ラッチ回路８は奇数回目の比較フェイズ終了時にアンプ５の出力をラッチする。ＯＲゲート９はアンプ５の出力及びラッチ回路８の出力が与えられる。ラッチ回路１０は偶数回目の比較フェイズ終了時にＯＲゲート９の出力をラッチする。スイッチＳ１３、Ｓ１４のオンオフ制御はラッチ回路１０の出力に基づいて行われる。

このような信号検出回路により、入力信号の極性に関わらず、信号強度の絶対値を検出することができる。従って、磁石と組み合わせて開閉検出に用いる場合、磁石の極性を合わせる必要がなく、セットの組み立てが容易になる。

本発明の技術的範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

第１の実施形態に係る信号検出回路の概略構成図。 第１の実施形態に係る信号検出回路の動作を示すタイミングチャート。 第１の実施形態に係る信号検出回路のサンプルフェイズ及び比較フェイズにおける模式図。 比較例による信号検出回路の概略構成図。 第２の実施形態に係る信号検出回路の概略構成図。 第２の実施形態に係る信号検出回路の動作を示すタイミングチャート。 変形例による信号検出回路の概略構成図。 変形例による信号検出回路の概略構成図。 変形例に係る信号検出回路の動作を示すタイミングチャート。

符号の説明

１ スイッチ回路
２、５ アンプ
３、４ キャパシタ
６ スイッチ制御回路
７ ホール素子
８、１０ ラッチ回路
９ ＯＲゲート
１１ 判定閾値電圧源
１２ 基準電圧源
Ｓ１〜Ｓ１８ スイッチ

Claims (10)

1. 第１及び第２の信号入力端子と、
   第１及び第２の入力端子及び第１及び第２の出力端子を有し、前記第１及び第２の入力端子からそれぞれ入力された信号を増幅して前記第１及び第２の出力端子から出力する第１の増幅器と、
   第１の期間では前記第１の増幅器の第１の入力端子と前記第１の信号入力端子、及び第２の入力端子と前記第２の信号入力端子を接続し、第２の期間では前記第１の増幅器の第２の入力端子と前記第１の信号入力端子、及び第１の入力端子と前記第２の信号入力端子を接続するスイッチ部と、
   一端が前記第１の出力端子と接続された第１のキャパシタと、
   一端が前記第２の出力端子と接続された第２のキャパシタと、
   一端が前記第２のキャパシタの他端と接続され、前記第１の期間はオフし、前記第２の期間はオンする第１のスイッチと、
   前記第１のキャパシタの他端と接続された反転入力端子、前記第１のスイッチの他端と接続された非反転入力端子、及び比較結果出力端子を有し、前記反転入力端子及び前記非反転入力端子からそれぞれ入力される信号を比較し、比較結果を前記比較結果出力端子から出力する第２の増幅器と、
   前記比較結果出力端子と前記反転入力端子との間に接続され、前記第１の期間はオンし、前記第２の期間はオフする第２のスイッチと、
   一端が前記第２のキャパシタの他端及び前記第１のスイッチの一端と接続され、前記第１の期間はオンし、前記第２の期間はオフする第３のスイッチと、
   一端が前記第１のスイッチの他端及び前記第２の増幅器の非反転入力端子に接続され、前記第１の期間はオンし、前記第２の期間はオフする第４のスイッチと、
   前記第３のスイッチの他端と前記第４のスイッチの他端との間に接続された閾値電圧源と、
   前記第３のスイッチの他端又は前記第４のスイッチの他端のいずれか一方に接続された基準電圧源と、
   を備えることを特徴とする信号検出回路。
2. 互いに直交する線上に位置する第１及び第２の端子対を有するホール素子と、
   前記第１の期間に前記第１の端子対間に電圧が印加され、前記第２の期間に前記第２の端子対間に前記電圧が印加されるように前記電圧が印加される端子対を切り替える切り替え回路と、
   第３及び第４の信号入力端子と、
   をさらに備え、
   前記第１及び第２の信号入力端子はそれぞれ前記第１の端子対に接続され、前記第３及び第４の信号入力端子は前記第１の端子対と逆極性になるようにそれぞれ前記第２の端子対に接続され、前記スイッチ部は前記第１の期間では前記第１の増幅器の第１の入力端子と前記第３の信号入力端子、及び第２の入力端子と前記第４の信号入力端子を接続し、前記第２の期間では前記第１の増幅器の第１の入力端子と前記第１の信号入力端子、及び第２の入力端子と前記第２の信号入力端子を接続することを特徴とする請求項１に記載の信号検出回路。
3. 前記閾値電圧源及び前記基準電圧源は前記電圧を直列に接続された複数の抵抗で分圧したものであることを特徴とする請求項２に記載の信号検出回路。
4. 前記第２の増幅器の比較結果出力端子に接続されたラッチ回路をさらに備え、前記ラッチ回路は前記第２の期間終了の際に前記比較結果出力端子からの出力をラッチすることを特徴とする請求項１乃至３のいずれかに記載の信号検出回路。
5. 前記第２の増幅器の比較結果出力端子に接続されたラッチ回路と、
   前記閾値電圧源と前記第４のスイッチの他端との間に接続された第５のスイッチと、
   をさらに備え、
   前記ラッチ回路は前記第２の期間終了の際に前記比較結果出力端子からの出力をラッチし、前記第５のスイッチは前記ラッチ回路の出力に基づき前記第４のスイッチの他端と接続する前記抵抗の端子を切り替えることを特徴とする請求項３に記載の信号検出回路。
6. 前記第２の増幅器の比較結果出力端子に接続された第１のラッチ回路と、
   前記比較結果及び前記第１のラッチ回路の出力の論理和を出力する論理回路と、
   前記論理回路の出力端子に接続された第２のラッチ回路と、
   をさらに備え、
   前記スイッチ部は、偶数回目の前記第１の期間では前記第１の増幅器の第２の入力端子と前記第１の信号入力端子、及び第１の入力端子と前記第２の信号入力端子を接続し、偶数回目の第２の期間では前記第１の増幅器の第１の入力端子と前記第１の信号入力端子、及び第２の入力端子と前記第２の信号入力端子を接続し、前記第１のラッチ回路は奇数回目の前記第２の期間終了の際に前記比較結果出力端子からの出力をラッチし、前記第２のラッチ回路は偶数回目の前記第２の期間終了の際に前記論理回路の出力をラッチすることを特徴とする請求項１に記載の信号検出回路。
7. 前記第２の増幅器の比較結果出力端子に接続された第１のラッチ回路と、
   前記比較結果及び前記第１のラッチ回路の出力の論理和を出力する論理回路と、
   前記論理回路の出力端子に接続された第２のラッチ回路と、
   互いに直交する線上に位置する第１及び第２の端子対を有するホール素子と、
   前記第１の期間に前記第１の端子対間に所定電圧が印加され、前記第２の期間に前記第２の端子対間に前記所定電圧が印加されるように前記所定電圧が印加される端子対を切り替える切り替え回路と、
   第３及び第４の信号入力端子と、
   をさらに備え、
   前記第１及び第２の信号入力端子はそれぞれ前記第１の端子対に接続され、前記第３及び第４の信号入力端子は前記第１の端子対と逆極性になるようにそれぞれ前記第２の端子対に接続され、
   前記スイッチ部は奇数回目の前記第１の期間では前記第１の増幅器の第１の入力端子と前記第３の信号入力端子、及び第２の入力端子と前記第４の信号入力端子を接続し、奇数回目の前記第２の期間では前記第１の増幅器の第１の入力端子と前記第１の信号入力端子、及び第２の入力端子と前記第２の信号入力端子を接続し、偶数回目の前記第１の期間では前記第１の増幅器の第１の入力端子と前記第４の信号入力端子、及び第２の入力端子と前記第３の信号入力端子を接続し、偶数回目の前記第２の期間では前記第１の増幅器の第１の入力端子と前記第２の信号入力端子、及び第２の入力端子と前記第１の信号入力端子を接続し、前記第１のラッチ回路は奇数回目の前記第２の期間終了の際に前記比較結果出力端子からの出力をラッチし、前記第２のラッチ回路は偶数回目の前記第２の期間終了の際に前記論理回路の出力をラッチすることを特徴とする請求項１に記載の信号検出回路。
8. 前記閾値電圧源及び前記基準電圧源は前記所定電圧を直列に接続された複数の抵抗で分圧したものであることを特徴とする請求項７に記載の信号検出回路。
9. 前記直列に接続された複数の抵抗は、一端に前記所定電圧が印加される第１の抵抗と、一端が前記第１の抵抗の他端及び前記第４のスイッチの他端に接続される第２の抵抗と、一端が前記第２の抵抗の他端及び前記第３のスイッチの他端に接続され他端が接地される第３の抵抗と、から構成されることを特徴とする請求項８に記載の信号検出回路。
10. 前記閾値電圧源と前記第４のスイッチの他端との間に接続された第５のスイッチをさらに備え、
    前記第５のスイッチは前記第２のラッチ回路の出力に基づき前記第４のスイッチの他端と接続する前記抵抗の端子を切り替えることを特徴とする請求項９に記載の信号検出回路。

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