JP2008032431A - 磁気センサ回路、半導体装置、磁気センサ装置 - Google Patents

Abstract

【課題】ホール素子の素子オフセット電圧による影響を低減し、且つ、増幅器において生じる入力オフセット電圧による影響をも低減し得る磁気センサ回路の提供を目的とする。
【解決手段】本発明に係る磁気センサ回路は、ホール素子１０Ｘ、１０Ｙと、切替スイッチ回路２０Ｘ、２０Ｙと、増幅ユニット３０Ｘ、３０Ｙと、比較ユニット６０と、キャパシタ４１Ｘ、４２Ｘ、４１Ｙ、４２Ｙと、スイッチ回路５１、５２と、を有して成り、切替スイッチ２０Ｘ、２０Ｙを用いて、ホール素子１０Ｘ、１０Ｙで各々得られるホール電圧を第１状態、第２状態で切り替えて出力し、増幅ユニット３０Ｘ、３０Ｙをそれぞれ差動状態で動作させ、かつ、両者の出力差が設定されたヒステリシス幅よりも大きければ、検出信号Ｓｄｅｔの出力論理を変遷する構成とされている。
【選択図】図６

Description

本発明は、ホール素子や磁気抵抗素子等磁電変換素子の出力電圧を増幅器で増幅し、設
置された場所の磁気を検知して、磁気検知信号を出力する磁気センサ回路、及び、これを集積化して成る半導体装置、並びに、これを用いた磁気センサ装置に関するものである。

磁気センサ回路は、一般に、磁界の強さに比例した出力電圧を出力するホール素子と、ホール素子の出力電圧を増幅する増幅器と、増幅器の出力電圧を所定の基準電圧と比較して比較結果を出力する比較器と、を備えて成り、磁界センサが設置された場所の磁界が一定の基準より強いか弱いかに応じて、２値（高（Ｈ）レベルまたは低（Ｌ）レベル）の信号を出力するようになっている。

磁界の強さに応じた正確な比較結果を得るためには、増幅器から出力される信号に含まれるオフセット信号成分を抑制して、増幅器から出力される信号のばらつきを小さく抑える必要がある。そのオフセット信号成分が生じる主要な要因は、ホール素子の出力電圧に含まれるオフセット信号成分（以下「素子オフセット電圧」と呼ぶ。）と、増幅器の入力端子において存在するオフセット信号成分（以下「入力オフセット電圧」と呼ぶ。）である。素子オフセット電圧は、主に、ホール素子本体がパッケージから受ける応力等によって発生する。また、入力オフセット電圧は、主に、増幅器の入力回路を構成する素子の特性のばらつき等によって発生する。

それらオフセット電圧による影響を低減する磁界センサが、特許文献１に開示されている。すなわち、磁界センサに用いられるホール素子は、一般に、図１１に示すホール素子１のように、４つの端子Ａ・Ｃ・Ｂ・Ｄに関して幾何学的に等価な形状の板状に形成されている。ここで、幾何学的に等価な形状とは、同図に示した四角形のホール素子１のように、同図に示す状態での形状と、これを９０度回転させた状態（Ａ−Ｃが、Ｂ−Ｄに一致するように回転した状態）での形状とが同一であることを意味する。このようなホール素子１の端子Ａ・Ｃ間に電源電圧を印加したときに端子Ｂ・Ｄ間に生じる電圧と、端子Ｂ・Ｄ間に電源電圧を印加したときに端子Ａ・Ｃ間に生じる電圧とでは、磁界の強さに応じた有効信号成分は同相で、素子オフセット電圧は逆相となる。

まず、第１のタイミングでは、スイッチ回路２を介して、ホール素子１の端子Ａ・Ｃ間に電源電圧が印加されるとともに、端子Ｂ・Ｄ間の電圧が電圧増幅器３に入力される。そこで、電圧増幅器３からは、端子Ｂ・Ｄ間の電圧と電圧増幅器３の入力オフセット電圧との和に比例した電圧Ｖ１が出力される。また、この第１のタイミングでは、スイッチ５が閉じることにより、キャパシタ４がその電圧Ｖ１に充電される。

次に、第２のタイミングでは、スイッチ回路２を介して、ホール素子１の端子Ｂ・Ｄ間に電源電圧が印加されるとともに、第１のタイミングとは逆極性となるように端子Ｃ・Ａ間の電圧が電圧増幅器３に入力される。そこで、電圧増幅器３からは、端子Ｃ・Ａ間の電圧と電圧増幅器３の入力オフセット電圧との和に比例した電圧Ｖ２が出力される。

入力オフセット電圧の影響は、入力電圧の極性に係らず、第１のタイミングと同じなので、電圧増幅器３の出力電圧Ｖ２は、第１のタイミングとは逆極性の端子Ｃ・Ａ間の電圧と入力オフセット電圧との和に比例した電圧となる。

また、この第２のタイミングでは、スイッチ５が開き、出力端子６・７の間で、電圧増幅器３の反転出力端子３ａおよび非反転出力端子３ｂとキャパシタ４とが直列に接続された状態となる。このとき、キャパシタ４の充電電圧は、第１のタイミングでの電圧増幅器３の出力電圧Ｖ１に保持されたまま変化しない。出力端子６・７間の電圧（磁界センサの出力電圧）Ｖは、電圧増幅器３の反転出力端子３ａを基準としたときの非反転出力端子３ｂの電圧Ｖ２と、キャパシタ４の端子４ｂを基準としたときの端子４ａの電圧−Ｖ１との和、すなわち、電圧Ｖ２から電圧Ｖ１を減じたものとなる。したがって、入力オフセット電圧の影響を相殺した電圧Ｖが磁界センサの出力電圧として得られる。

また、素子オフセット電圧による影響を低減するとともに、増幅器において生じる入力オフセット電圧による影響をも低減し得る磁界センサとしては、特許文献２に開示されたものが知られている。この磁界センサは、ホール素子、スイッチ回路、電圧電流変換増幅器、記憶素子としてのキャパシタ、スイッチ、および抵抗により構成されている。

また、複数のホール素子を単一のシリコン基板に作り込む技術については特許文献３などに開示・提案されており、センサ出力にヒステリシスを持たせる技術については特許文献４などに開示・提案されている。
特許第３３１５３９７号明細書 特開平８−２０１４９１号公報 特開昭６３−７９３８６号公報 特開平４−２７１５１３号公報 特開平１０−１７０５３３号公報

特許文献１の磁界センサでは、理想的な状態では、オフセットキャンセルは的確に行われることが期待できるが、実際には、キャパシタ４と電圧増幅器３とによる構成では、完全な差動形式とはならない。このために、例えば、キャパシタ４による遅延（鈍り）や、電源電圧のリップルやノイズによって、オフセットキャンセルを充分に行うことができないおそれがあった。

また、特許文献２の磁界センサでは、２つの電圧電流変換増幅器と、２つのキャパシタと、４つのスイッチを必要としているから、入力オフセット電圧の影響を抑制するための回路規模を小さく抑えることが困難であるという問題点があった。

なお、特許文献３には、上記のオフセットキャンセル技術に関して、何ら開示されておらず、素子オフセット電圧や入力オフセット電圧の影響を回避するためには、リペアや応力の管理などが必要だった。

また、本出願人は、特願２００５−２３０７８１（特願２００５−０３１７１５の国内優先出願）を提案（図１〜図５を参照）したが、これらは、１つのセンサ入力に対応するもので、複数のセンサ入力に対応して、簡単な構成で精度良くセンシングを行い得る構成を示すものではなかった。

そこで、本発明は、上記の問題点に鑑み、磁気検出のための回路構成を差動回路構成として、ホール素子や磁気抵抗素子等の磁電変換素子による素子オフセット電圧による影響を低減し、且つ、増幅器において生じる入力オフセット電圧による影響をも低減することが可能な磁気センサ回路、及び、これを集積化して成る半導体装置、並びに、これを用いた磁気センサ装置を提供することを目的とする。

上記の目的を達成すべく、本発明に係る磁気センサ回路は、印加される磁気に応じた出力電圧を第１端子対もしくは第２端子対に発生する第１の磁電変換素子と、第１の磁電変換素子と並設され、印加される磁気に応じた出力電圧を第３端子対もしくは第４端子対に発生する第２の磁電変換素子と、前記第１端子対に電源電圧を印加し、前記第２端子対に発生する出力電圧を第１出力端と第２出力端間に出力する第１切替状態と、前記第２端子対に電源電圧を印加し、前記第１端子対に発生する出力電圧を前記第１出力端と前記第２出力端間に出力する第２切替状態とを有するように切り替えられる第１の切替スイッチ回路と、前記第３端子対に電源電圧を印加し、前記第４端子対に発生する出力電圧を第３出力端と第４出力端間に出力する第１切替状態と、前記第４端子対に電源電圧を印加し、前記第３端子対に発生する出力電圧を前記第３出力端と前記第４出力端間に出力する第２切替状態とを有するように切り替えられる第２の切替スイッチ回路と、第１増幅入力端に入力される前記第１出力端の電圧を、所定増幅度で増幅した第１増幅電圧を、第１増幅出力端に出力するとともに、第２増幅入力端に入力される前記第２出力端の電圧を、前記所定増幅度で増幅した第２増幅電圧を、第２増幅出力端に出力する第１の増幅ユニットと、第３増幅入力端に入力される前記第３出力端の電圧を、所定増幅度で増幅した第３増幅電圧を、第３増幅出力端に出力するとともに、第４増幅入力端に入力される前記第４出力端の電圧を、前記所定増幅度で増幅した第４増幅電圧を、第４増幅出力端に出力する第２の増幅ユニットと、第１比較入力端に入力される第１比較電圧を第２比較入力端に入力される第２比較電圧と比較し、前記第１比較電圧が前記第２比較電圧を超えるときに比較出力を発生する比較ユニットと、前記第１増幅出力端と前記第１比較入力端との間に設けられた第１キャパシタと、前記第２増幅出力端と前記第２比較入力端との間に設けられた第２キャパシタと、前記第３増幅出力端と前記第２比較入力端との間に設けられた第３キャパシタと、前記第４増幅出力端と前記第１比較入力端との間に設けられた第４キャパシタと、前記第１比較入力端に、前記第１切替状態時に第１基準電圧を印加するための第１スイッチ回路と、前記第２比較入力端に、前記第１切替状態時に第２基準電圧を印加するための第２スイッチ回路と、を有する構成（第１の構成）とされている。

また、本発明に係る磁気センサ回路は、印加される磁気に応じた出力電圧を第１端子対もしくは第２端子対に発生する第１の磁電変換素子と、第１の磁電変換素子と並設され、印加される磁気に応じた出力電圧を第３端子対もしくは第４端子対に発生する第２の磁電変換素子と、前記第１端子対に電源電圧を印加し、前記第２端子対に発生する出力電圧を第１出力端と第２出力端間に出力する第１切替状態と、前記第２端子対に電源電圧を印加し、前記第１端子対に発生する出力電圧を前記第１出力端と前記第２出力端間に出力する第２切替状態とを有するように切り替えられる第１の切替スイッチ回路と、前記第３端子対に電源電圧を印加し、前記第４端子対に発生する出力電圧を第３出力端と第４出力端間に出力する第１切替状態と、前記第４端子対に電源電圧を印加し、前記第３端子対に発生する出力電圧を前記第３出力端と前記第４出力端間に出力する第２切替状態とを有するように切り替えられる第２の切替スイッチ回路と、第１増幅入力端に入力される前記第１出力端の電圧と第２増幅入力端に入力される前記第２出力端の電圧との差分を、所定増幅度で増幅した第１増幅電圧を、第１増幅出力端に出力する第１の増幅ユニットと、第３増幅入力端に入力される前記第３出力端の電圧と第４増幅入力端に入力される前記第４出力端の電圧との差分を、所定増幅度で増幅した第２増幅電圧を、第２増幅出力端に出力する第２の増幅ユニットと、第１比較入力端に入力される第１比較電圧を第２比較入力端に入力される第２比較電圧と比較し、前記第１比較電圧が前記第２比較電圧を超えるときに比較出力を発生する比較ユニットと、前記第１増幅出力端と前記第１比較入力端との間に設けられた第１キャパシタと、前記第２増幅出力端と前記第２比較入力端との間に設けられた第２キャパシタと、前記第１比較入力端に、前記第１切替状態時に第１基準電圧を印加するための第１スイッチ回路と、前記第２比較入力端に、前記第１切替状態時に第２基準電圧を印加するための第２スイッチ回路と、を有する構成（第２の構成）とされている。

なお、上記第１または第２の構成から成る磁気センサ回路において、前記第２基準電圧は、前記比較ユニットの動作に所定閾値を持たせるように、前記第１基準電圧と所定電圧だけ異なる構成（第３の構成）にするとよい。

また、上記第１の構成から成る磁気センサ回路にて、前記第１の増幅ユニットは、前記第１出力端の電圧を非反転入力端に入力し、出力端から前記第１増幅電圧を出力する第１演算増幅器と、該第１演算増幅器の前記出力端と反転入力端との間に設けられた第１帰還抵抗器と、前記第２出力端の電圧を非反転入力端に入力し、出力端から前記第２増幅電圧を出力する第２演算増幅器と、該第２演算増幅器の前記出力端と反転入力端との間に設けられた第２帰還抵抗器と、前記第１演算増幅器の反転入力端と前記第２演算増幅器の反転入力端との間に設けられた第３帰還抵抗器とを有し、前記第２の増幅ユニットは、前記第３出力端の電圧を非反転入力端に入力し、出力端から前記第３増幅電圧を出力する第３演算増幅器と、該第３演算増幅器の前記出力端と反転入力端との間に設けられた第４帰還抵抗器と、前記第４出力端の電圧を非反転入力端に入力し、出力端から前記第４増幅電圧を出力する第４演算増幅器と、該第４演算増幅器の前記出力端と反転入力端との間に設けられた第５帰還抵抗器と、前記第３演算増幅器の反転入力端と前記第４演算増幅器の反転入力端との間に設けられた第６帰還抵抗器とを有する構成（第４の構成）にするとよい。

また、上記第２の構成から成る磁気センサ回路にて、前記第１の増幅ユニットは、一端が前記第１出力端に接続される第１入力抵抗器と、一端が前記第２出力端に接続される第２入力抵抗器と、反転入力端が前記第１入力抵抗器の他端に接続され、非反転入力端が前記第２入力抵抗器の他端に接続され、出力端から前記第１増幅電圧を出力する第１演算増幅器と、該第１演算増幅器の前記出力端と反転入力端との間に設けられた第１帰還抵抗器とを有し、前記第２の増幅ユニットは、一端が前記第３出力端に接続される第３入力抵抗器と、一端が前記第４出力端に接続される第４入力抵抗器と、反転入力端が前記第３入力抵抗器の他端に接続され、非反転入力端が前記第４入力抵抗器の他端に接続され、出力端から前記第２増幅電圧を出力する第２演算増幅器と、該第２演算増幅器の前記出力端と反転入力端との間に設けられた第２帰還抵抗器とを有し、前記第１演算増幅器の非反転入力端と前記第２演算増幅器の非反転入力端との間には、第３帰還抵抗器が設けられている構成（第５の構成）にするとよい。

また、上記第１乃至第５いずれかの構成から成る磁気センサ回路は、前記比較ユニットからの比較出力をクロック信号でラッチして、ラッチ出力を出力するラッチ回路を設けるとともに、前記クロック信号は前記第２切替状態にあるタイミングで発生される構成（第６の構成）にするとよい。

また、上記第６の構成から成る磁気センサ回路は、前記ラッチ出力に応じて、前記第１比較入力端に印加される電圧と前記第２比較入力端に印加される電圧との高低が反転されるように、前記第１基準電圧と前記第２基準電圧の少なくとも一方を変更する構成（第７の構成）にするとよい。

また、本発明に係る半導体装置は、上記第１乃至第７いずれかの構成から成る磁気センサ回路を集積化して成る構成（第８の構成）とされている。

また、本発明に係る磁気センサ装置は、上記第８の構成から成る半導体装置と、ターゲットに対して前記半導体装置の背面側に設けられた磁石と、を有して成る構成（第９の構成）とされている。

また、本発明に係るセンサ回路は、各々複数の出力を出力する第１及び第２のアナログセンサ回路と、該アナログセンサ回路の複数の出力をそれぞれ増幅する第１及び第２の増幅器と、該第１及び第２の増幅器の複数の出力が結合されて入力され各出力を比較する比較器と、該比較器の出力に応じて前記第１及び第２の出力にヒステリシスを持たせるための電圧を供給するヒステリシス回路と、を有するセンサ回路であって、前記第１及び第２の増幅器の出力と前記比較器の各入力の間に直列接続されたキャパシタをそれぞれ有し、該キャパシタと前記比較器との間で第１及び第２の増幅器の出力が結合されるとともに、前記ヒステリシス用の電圧は、前記キャパシタと前記比較器の入力の間に供給することにより、ゼロ値を跨いだヒステリシス特性を有する構成（第１０の構成）とされている。

なお、上記第１０の構成から成るセンサ回路において、前記第１及び第２の増幅器は、それぞれ、前記アナログセンサ回路の複数の出力をそれぞれ増幅して出力する複数の増幅手段を有して成る構成（第１１の構成）にするとよい。

また、上記第１１の構成から成るセンサ回路において、前記アナログセンサ回路は、磁気に応じた出力電圧を第１端子対もしくは第２端子対に発生する磁電変換素子と、第１端子対に電源電圧を印加し、第２端子対に発生する出力電圧を第１出力端子対と第２出力端子対間に出力する第１切替状態と、第２端子対に電源電圧を印加し、第１端子対に発生する出力電圧を第１出力端子対と第２出力端子対間に出力する第２切替状態とを有するように切り替えられる切替スイッチ回路を有して成る構成（第１２の構成）にするとよい。

本発明によれば、第１、第２の増幅ユニットをそれぞれ差動状態で動作させるから、磁電変換素子（ホール素子や磁気抵抗素子など）の素子オフセット電圧、及び、第１、第２の増幅ユニットの入力オフセット電圧を、十分に低減することができる。

また、第１、第２キャパシタ、並びに、第３、第４キャパシタに、第１切替状態で、電荷を所定状態にチャージして比較ユニットの入力電圧基準値を所定値に設定するから、入力ダイナミックレンジを大きく設定することができる。

また、第１、第２の増幅ユニットを特有の構成を用いた平衡入力−平衡出力型とするから、電圧増幅利得を大きく採ることができる。これによって、第１、第２の増幅ユニットにおいて基準電圧を用意しなくても良いから、基準電圧を磁電変換素子の出力電圧に合わせる調整が不要となる。また、帰還抵抗器の数を削減できる。

また、比較ユニットへの第１、第２基準電圧を異ならせ、且つ、比較出力によるラッチ動作に応じた基準電圧の変更によって、比較ユニットにヒステリシス特性を持たせることができる。また、そのヒステリシス幅も、第１基準電圧や第２基準電圧の変更量（両基準電圧の相対的な高低）を設定するだけでよいから、設計及び調整が容易である。

以下、本発明に係る磁気センサ回路の実施例について図を参照して説明する。本発明の磁気センサ回路は、折りたたみ型携帯電話機の開閉検知センサや、モータの回転位置検知センサなど、磁気の状態（磁界の強さ）を検知するセンサとして広い用途に使用される。その磁気センサ素子としては、印加される磁界の変化に応じて電気的特性が変化され、その変化に応じた出力電圧を取り出し得るものであれば良く、ホール素子や、磁気抵抗素子などの磁電変換素子が使用できる。以下の実施例では、ホール素子を用いた磁気センサ回路について説明する。

［第１の実施例］
図１〜５は、本発明者が特願２００５−２３０７８１（特願２００５−０３１７１５の国内優先出願）にて出願済みである本発明の第１の実施例に係る磁気センサ回路の構成を示す図である。図１において、ホール素子１０は、図１１に示した従来のものと同様に、４つの端子Ａ・Ｃ・Ｂ・Ｄに関して幾何学的に等価な形状の板状に形成されている。

このようなホール素子１０の第１端子対Ａ−Ｃに電源電圧Ｖｃｃを印加したときに第２端子対Ｂ−Ｄに生じるホール電圧と、第２端子対Ｂ−Ｄ間に電源電圧Ｖｃｃを印加したときに第１端子対Ｃ−Ａに生じるホール電圧と、を比較した場合、ホール素子１０に印加される磁界の強さに応じた有効信号成分は同相で、素子オフセット成分（素子オフセット電圧）は逆相となる。

切替スイッチ回路２０は、ホール素子１０への電源電圧Ｖｃｃの印加方法と、ホール素子１０からのホール電圧の取り出し方法を切り替える。

より具体的に述べると、切替スイッチ回路２０は、第１切替信号ＳＷ１に応じてオンされるスイッチ２１、２３、２５、２７と、第２切替信号ＳＷ２に応じてオンされるスイッチ２２、２４、２６、２８を有している。この第１、第２切替信号ＳＷ１、ＳＷ２は、互いに重ならないように、且つ、電源オン信号ＰＯＷが発生される所定期間の前半部分で第１切替信号ＳＷ１が発生され、その後半部分で第２切替信号ＳＷ２が発生される。なお、電源オン信号ＰＯＷは、間欠的に、例えば一定周期毎に所定期間だけ発生される。

第１切替信号ＳＷ１が発生されている第１切替状態では、端子Ａに電源電圧Ｖｃｃが印加され、端子Ｃがグランドに接続されるとともに、端子Ｂと端子Ｄ間に磁界の強さに応じたホール電圧が発生する。その端子Ｂ・Ｄ間の電圧は、印加される磁界方向によるが、ここでは、端子Ｂの電圧Ｖｂが低く、端子Ｄの電圧Ｖｄが高い場合を想定する。なお、電圧は、特に断らない限り、グランドに対する電位を表す。

第１切替信号ＳＷ１から第２切替信号ＳＷ２への切替は、高速度で行われるので、第２切替状態においても、第１切替状態と同じ磁界方向にあると想定する。第２切替信号ＳＷ２が発生されている第２切替状態では、端子Ｂに電源電圧Ｖｃｃが印加され、端子Ｄがグランドに接続されるとともに、端子Ｃと端子Ａ間に磁界の強さに応じたホール電圧が発生する。端子Ｃ・Ａ間の電圧は、端子Ｃの電圧Ｖｃが低く、端子Ａの電圧Ｖａが高くなる。

これにより、切替スイッチ回路２０の第１出力端ｉの電圧は、第１切替状態では電圧Ｖｂであり、第２切替状態では電圧Ｖａである。一方、切替スイッチ回路２０の第２出力端ｉｉの電圧は、第１切替状態では電圧Ｖｄであり、第２切替状態では電圧Ｖｃである。

増幅ユニット３０は、第１出力端ｉに接続される第１増幅入力端の電圧を、第１増幅回路３１によって所定の増幅度αで増幅し、第１増幅出力端ｉｉｉに第１増幅電圧を発生する。第１増幅回路３１には、入力オフセット電圧Ｖｏｆｆａ１が存在するから、第１増幅入力端の電圧にその入力オフセット電圧Ｖｏｆｆａ１が加算される。

また、第２出力端ｉｉに接続される第２増幅入力端の電圧を、第２増幅回路３２によって所定の増幅度αで増幅し、第２増幅出力端ｉｖに第２増幅電圧を発生する。第２増幅回路３２にも、入力オフセット電圧Ｖｏｆｆａ２が存在するから、第２増幅入力端の電圧にその入力オフセット電圧Ｖｏｆｆａ２が加算される。

この増幅ユニット３０の第１，第２増幅回路３１、３２には、電源オン信号ＰＯＷによってオンされるスイッチ回路３４及びスイッチ回路３５を介して電源電圧Ｖｃｃが印加される。したがって、増幅ユニット３０は、電源オン信号ＰＯＷに応じて、間欠的に、例えば一定周期毎に所定期間だけ駆動される。また、第１，第２増幅回路３１、３２が電流駆動型のものであるときには、スイッチ回路３４及びスイッチ回路３５は、スイッチ機能付きの電流源回路で構成されることがよい。

第１キャパシタ４１は、第１増幅出力端ｉｉｉと、比較ユニット６０の第１比較入力端ｖとの間に接続されている。また、第２キャパシタ４２は、第２増幅出力端ｉｖと、比較ユニット６０の第２比較入力端ｖｉとの間に接続されている。

比較ユニット６０は、第１比較入力端ｖに入力される第１比較電圧と第２比較入力端ｖｉに入力される第２比較電圧とを比較し、第１比較電圧が第２比較電圧を超えるときに比較出力を発生する。なお、比較ユニット６０は、極めて高い入力インピーダンスを持つように構成されている。例えば、その入力回路は、ＭＯＳトランジスタ回路で構成される。この比較ユニット６０には、電源オン信号ＰＯＷによってオンされるスイッチ回路６１を介して電源電圧が印加される。したがって、比較ユニット６０は、電源オン信号ＰＯＷに応じて、間欠的に、例えば一定周期毎に所定期間だけ駆動される。また、スイッチ回路６１は、スイッチ機能付きの電流源回路であってもよい。

その第１比較入力端ｖには、第１切替信号ＳＷ１によってオンされる第１スイッチ回路５１及び基準電圧切替回路５３を介して第１基準電圧Ｖｒｅｆ１が供給される。その基準電圧切替回路５３は、磁気センサ回路が磁気を検出したときには、その検出信号Ｓｄｅｔによって切り替えられる。基準電圧切替回路５３が切り替えられたときには、第１比較入力端ｖには、修正第１基準電圧Ｖｒｅｆ１Ａが供給され得るようになる。

また、第２比較入力端ｖｉには、第１切替信号ＳＷ１によってオンされる第２スイッチ回路５２を介して第２基準電圧Ｖｒｅｆ２が供給される。第１基準電圧Ｖｒｅｆ１は、修正第１基準電圧Ｖｒｅｆ１Ａよりも所定値だけ低い値に設定され、且つ、修正第１基準電圧Ｖｒｅｆ１Ａは、第２基準電圧Ｖｒｅｆ２よりも所定値だけ低い値に設定されることがよい。なお、修正第１基準電圧Ｖｒｅｆ１Ａとして、第２基準電圧Ｖｒｅｆ２を用いることもできる。

この第１、第２比較入力端ｖ、ｖｉに供給される電圧を、比較出力が発生されていないときには、第１基準電圧Ｖｒｅｆ１及び第２基準電圧Ｖｒｅｆ２にし、比較出力が発生されたときには、修正第１基準電圧Ｖｒｅｆ１Ａ及び第２基準電圧Ｖｒｅｆ２にすることにより、比較ユニット６０の動作にヒステリシス特性を付与することができる。これにより検出を安定して行うことができる。また、そのヒステリシス幅は、第１基準電圧Ｖｒｅｆ１、修正第１基準電圧Ｖｒｅｆ１Ａ、及び、第２基準電圧Ｖｒｅｆ２のレベルを調整することにより、容易に変更できる。

ラッチ回路７０は、比較出力をクロック信号ＣＫのタイミングでラッチする。このラッチ回路７０としては、Ｄ型フリップフロップが好適である。このラッチ回路７０のラッチ出力を、バッファ増幅器８０で増幅して、検出信号Ｓｄｅｔを得る。

図２は、増幅ユニットの第１の例を示す図である。この図２の増幅ユニット３０Ａは、第１増幅回路３１Ａと第２増幅回路３２Ａを有している。第１増幅回路３１Ａは、演算増幅器３１−１の反転入力端と出力端ｉｉｉとの間に帰還抵抗器３１−２を接続し、反転入力端と基準電圧Ｖｒｅｆ０との間に帰還抵抗器３１−３を接続する。そして、非反転入力端に入力される第１出力端ｉの電圧を増幅し、第１増幅出力端ｉｉｉに第１増幅電圧を出力する。また、第２増幅回路３２Ａは、同様の構成を有しており、非反転入力端に入力される第２出力端ｉｉの電圧を増幅し、第２増幅出力端ｉｖに第２増幅電圧を出力する。

この図２の増幅ユニット３０Ａでは、帰還抵抗器３１−２、３２−２の抵抗値をＲ２、帰還抵抗器３１−３、３２−３の抵抗値をＲ１とすると、増幅度αは、約Ｒ２／Ｒ１である。但し、Ｒ２≫Ｒ１。

図３は、増幅ユニットの第２の例を示す図である。この図３の増幅ユニット３０Ｂは、第１出力端ｉの電圧を非反転入力端に入力し、出力端ｉｉｉから第１増幅出力を出力する第１演算増幅器３１−１と、該第１演算増幅器３１−１の出力端ｉｉｉと反転入力端との間に設けられた第１帰還抵抗器３１−２と、第２出力端ｉｉの電圧を非反転入力端に入力し、出力端ｉｖから第２増幅出力を出力する第２演算増幅器３２−１と、この第２演算増幅器３２−１の出力端ｉｖと反転入力端との間に設けられた第２帰還抵抗器３２−２と、その第１演算増幅器３１−１の反転入力端と第２演算増幅器３２−１の反転入力端との間に設けられた第３帰還抵抗器３３とを有している。

このように、増幅ユニット３０Ｂは、第１増幅回路３１Ｂと第２増幅回路３２Ｂとで、第３帰還抵抗器３３を共有する形式、すなわち、平衡入力−平衡出力形式の増幅回路である。増幅ユニット３０Ｂでは、図２の増幅ユニット３０Ａに比して、帰還抵抗器の数を削減できるし、また、第１、第２増幅回路３１Ａ、３１Ｂの基準電圧は、その回路内で自動的に設定されるから、基準電圧を設定することが不要となる。

また、増幅ユニット３０Ｂでは、特有の構成を用いた平衡入力−平衡出力型とすることにより、電圧増幅利得を大きく採ることができる。即ち、帰還抵抗器３１−２、３２−２の抵抗値をＲ２、第３帰還抵抗器３３の抵抗値をＲ１とすると、増幅度αは約２×Ｒ２／Ｒ１（但し、Ｒ２≫Ｒ１）となる。増幅度が２倍になることにより、回路設計を容易に行うことができるし、また、感度の低いホール素子も使いこなしやすくなる。なお、増幅ユニット３０Ａ、３０Ｂの動作電源電圧は、図１のように、スイッチ回路３４、３５を介して、それぞれの増幅回路に供給される。

図４は、基準電圧発生回路９０の構成を示す図である。この図４の基準電圧発生回路９０では、電源電圧Ｖｃｃを分圧抵抗器９１〜９５で分圧して、基準電圧Ｖｒｅｆ０、第１基準電圧Ｖｒｅｆ１、修正第１基準電圧Ｖｒｅｆ１Ａ、第２基準電圧Ｖｒｅｆ２を発生する。これらの基準電圧は、分圧抵抗器９１〜９５の電源電圧Ｖｃｃ側のＰ型ＭＯＳトランジスタ９６とグランド側のＮ型ＭＯＳトランジスタ９７がオンされているときに発生される。このＭＯＳトランジスタ９６、９７は、インバータ９８、９９を介して、電源オン信号ＰＯＷに応じてオンされる。なお、電源オン信号ＰＯＷに代えて、第１切替信号ＳＷ１に応じて、ＭＯＳトランジスタ９６、９７をオンするようにしてもよい。

次に、以上のように構成される本発明の磁気センサ回路の動作を、図５のタイミングチャートをも参照して説明する。なお、電源オン信号ＰＯＷ、第１切替信号ＳＷ１、第２切替信号ＳＷ２、及びクロック信号ＣＫは、後述する制御回路から発生される。

まず、電源オン信号ＰＯＷが、第１周期Ｔ１毎に、所定時間Ｔ２だけ発生される。これにより、磁気センサ回路は、間欠的に電源電圧Ｖｃｃが供給されて、動作する。例えば、携帯電話機の開閉検出のためには、第１周期Ｔ１を５０ｍｓとし、所定時間Ｔ２を２５μｓとすることができる。これにより、携帯電話機の電池の電力消費を著しく少なくできるし、且つ、開閉状態の検出動作に不具合を生じることもない。第１周期Ｔ１や所定時間Ｔ２の長さは、本発明の磁気センサ回路が適用される用途に応じて、適切な時間長に設定されることがよい。なお、磁気センサ回路は、間欠的に動作させるのではなく、連続的に動作させることとしてもよい。

さて、電源オン信号ＰＯＷが印加される時点ｔ１とほぼ同時に、第１切替信号ＳＷ１が発生される。第１切替信号ＳＷ１の発生により、切替スイッチ回路２０はスイッチ２１、２３、２５、２７がオンして第１切替状態になり、第１、第２スイッチ回路５１、５２がオンする。

ホール素子１０の第１端子対の端子Ａ・Ｃに電源電圧Ｖｃｃ及びグランド電圧が印加され、第２端子対である端子Ｂ・Ｄにホール電圧が発生する。このとき、端子Ｂには電圧Ｖｂが発生し、端子Ｄには電圧Ｖｄが発生する。

増幅ユニット３０の第１増幅出力端ｉｉｉには、電圧Ｖｂが増幅された第１増幅電圧α（Ｖｂ−Ｖｏｆｆａ１）が発生し、また、第２増幅出力端ｉｖには、電圧Ｖｄが増幅された第２増幅電圧α（Ｖｄ−Ｖｏｆｆａ２）が発生する。このαは、増幅ユニット３０の増幅度であり、Ｖｏｆｆａ１、Ｖｏｆｆａ２は、第１増幅回路３１、第２増幅回路３２の入力オフセット電圧である。

この第１切替状態時では、第１、第２スイッチ回路５１、５２がオンしており、また、基準電圧切替回路５３が切り替えられていないとすると、スイッチ５３−２がオンしている。したがって、比較ユニット６０の第１比較入力端ｖには、第１基準電圧Ｖｒｅｆ１が印加され、また、第２比較入力端ｖｉには、第２基準電圧Ｖｒｅｆ２が印加されている。

これにより、第１キャパシタ４１は、その両端子の差電圧、Ｖｒｅｆ１−α（Ｖｂ−Ｖｏｆｆａ１）、に充電される。一方、第２キャパシタ４２は、その両端子の差電圧、Ｖｒｅｆ２−α（Ｖｄ−Ｖｏｆｆａ２）、に充電される。

時点ｔ２になると、第１切替信号ＳＷ１がなくなり、第１切替状態は終了する。所定の短時間τだけ遅れて、時点ｔ３で第２切替信号ＳＷ２が発生される。この所定短時間τを設けることにより、切替スイッチ回路２０の第１切替状態と第２切替状態との間に、どちらの切替状態でもない期間が設定される。第２切替信号ＳＷ２の発生により、切替スイッチ回路２０はスイッチ２２、２４、２６、２８がオンして第２切替状態になり、また、第１、第２スイッチ回路５１、５２はオフする。

そして、ホール素子１０の第２端子対の端子Ｂ・Ｄに電源電圧Ｖｃｃ及びグランド電圧が印加され、第２端子対である端子Ｃ・Ａにホール電圧が発生する。このとき、端子Ｃには電圧Ｖｃが発生し、端子Ａには電圧Ｖａが発生する。

増幅ユニット３０の第１増幅出力端ｉｉｉには、電圧Ｖａが増幅された第１増幅電圧α（Ｖａ−Ｖｏｆｆａ１）が発生し、また、第２増幅出力端ｉｖには、電圧Ｖｃが増幅された第２増幅電圧α（Ｖｃ−Ｖｏｆｆａ２）が発生する。

この第２切替状態時では、第１、第２スイッチ回路５１、５２がオフしている。なお、未だ、基準電圧切替回路５３は切り替えられていないので、スイッチ５３−２がオン状態に維持されている。

第１キャパシタ４１、第２キャパシタ４２に充電されている電荷は変化することなく保持されるので、比較ユニット６０の第１比較入力端ｖの第１比較電圧Ｖｃｏｍｐ１及び第２比較入力端ｖｉの第２比較電圧Ｖｃｏｍｐ２は次の式１、２のようになる。
Ｖｃｏｍｐ１＝Ｖｒｅｆ１−［α（Ｖｂ−Ｖｏｆｆａ１）−α（Ｖａ−Ｖｏｆｆａ１）］
＝Ｖｒｅｆ１−α（Ｖｂ−Ｖａ） ・・・（１）
Ｖｃｏｍｐ２＝Ｖｒｅｆ２−［α（Ｖｄ−Ｖｏｆｆａ２）−α（Ｖｃ−Ｖｏｆｆａ２）］
＝Ｖｒｅｆ２−α（Ｖｄ−Ｖｃ） ・・・（２）

この式１、２に示される通り、第１、第２比較電圧Ｖｃｏｍｐ１、Ｖｃｏｍｐ２には、入力オフセット電圧Ｖｏｆｆａ１、Ｖｏｆｆａ２が含まれていない。即ち、入力オフセット電圧Ｖｏｆｆａ１、Ｖｏｆｆａ２は、第１切替状態と第２切替状態の操作を通じて、相殺されている。

そして、比較ユニット６０で、第１、第２比較電圧Ｖｃｏｍｐ１、Ｖｃｏｍｐ２が比較される。すなわち、第１比較電圧Ｖｃｏｍｐ１と第２比較電圧Ｖｃｏｍｐ２との差が取られて、第１比較電圧Ｖｃｏｍｐ１が第２比較電圧Ｖｃｏｍｐ２を超えるとき（Ｖｃｏｍｐ１＞Ｖｃｏｍｐ２）に比較出力が発生される。この比較ユニット６０での比較を式で表すと、式３のようになる。
Ｖｃｏｍｐ１−Ｖｃｏｍｐ２
＝Ｖｒｅｆ１−Ｖｒｅｆ２−α（Ｖｂ−Ｖａ）＋α（Ｖｄ−Ｖｃ）・・・（３）

ところで、ホール素子１０から発生されるホール電圧には、磁界の強さに比例した信号成分電圧と素子オフセット電圧とが含まれている。本発明のようなホール素子１０の第１切替状態で端子Ｂ・Ｄ間に生じる電圧と、第２切替状態で端子Ｃ・Ａ間に生じる電圧とでは、磁界の強さに応じた有効信号成分は同相で、素子オフセット電圧は逆相となる。

電圧Ｖｂ、Ｖｄ、Ｖａ、Ｖｃに含まれる素子オフセット電圧を、Ｖｂｏｆｆｅ、Ｖｄｏｆｆｅ、Ｖａｏｆｆｅ、Ｖｃｏｆｆｅとすると、ホール素子の９０°キャンセル式から、Ｖｂｏｆｆｅ−Ｖｄｏｆｆｅ＝Ｖａｏｆｆｅ−Ｖｃｏｆｆｅとなる。この式を変形すると次の式４が得られる。
Ｖｂｏｆｆｅ−Ｖａｏｆｆｅ＝Ｖｄｏｆｆｅ−Ｖｃｏｆｆｅ ・・・（４）

この式４は、式３による第１比較電圧Ｖｃｏｍｐ１と第２比較電圧Ｖｃｏｍｐ２との比較において、素子オフセット電圧がキャンセルされていることを示している。

このように、ホール素子１０の素子オフセット電圧及び増幅ユニット３０の入力オフセット電圧はともに、比較ユニット６０における比較動作においてキャンセルされている。

次に、時点ｔ４において、クロック信号ＣＫが立ち上がる。ラッチ回路７０は、このクロック信号ＣＫの立ち上がりで、比較ユニット６０からの比較出力をラッチする。比較出力がラッチされると、バッファ増幅器８０から検出信号Ｓｄｅｔが発生される。また、時点ｔ５で、電源オン信号ＰＯＷはなくなり、また、ほぼ同時に第２切替信号ＳＷ２もなくなる。なお、ここでは、クロック信号ＣＫを、反転し且つ遅延させて、第２切替信号ＳＷ２を形成している。

さて、第２切替状態において、第１比較電圧Ｖｃｏｍｐ１が、第２比較電圧Ｖｃｏｍｐ２より小さいとき、比較出力は発生していない（即ち、Ｌレベル）から、検出信号Ｓｄｅｔは発生されない。しかし、第１比較電圧Ｖｃｏｍｐ１が、第２比較電圧Ｖｃｏｍｐ２を超えているときには、比較出力が発生する（即ち、Ｈレベル）から、検出信号Ｓｄｅｔが発生される。

この検出信号Ｓｄｅｔの発生によって、基準電圧切替回路５３が切り替えられ、スイッチ５３−２がオフし、スイッチ５３−１がオンする。これにより、比較ユニット６０の第１比較入力端ｖには、第１切替状態において、修正第１基準電圧Ｖｒｅｆ１Ａが印加されるようになる。したがって、次の周期における所定時間Ｔ２においては、比較ユニット６０における比較動作の閾値が低くされる。すなわち、比較ユニット６０は、ヒステリシス動作を行う。そのヒステリシス幅は、Ｖｒｅｆ１Ａ−Ｖｒｅｆ１である。また、そのヒステリシス幅も、第１、修正第１基準電圧Ｖｒｅｆ１、Ｖｒｅｆ１Ａを設定するだけでよいから、設計及び調整が容易である。

また、本発明では、第１、第２キャパシタ４１、４２に、第１切替状態で、電荷を所定状態にチャージして比較ユニット６０の入力電圧基準値を所定の第１、第２基準電圧Ｖｒｅｆ１、Ｖｒｅｆ２に設定する。この第１、第２基準電圧Ｖｒｅｆ１、Ｖｒｅｆ２を、電源電圧Ｖｃｃの中点電圧（Ｖｃｃ／２）に、可能な限り近い電圧にすることによって、入力ダイナミックレンジを大きく設定することができる。

また、増幅ユニット３０、比較ユニット６０など、主要なユニットへの電源電圧Ｖｃｃの供給を第１周期Ｔ１毎の間欠動作とし、この間欠動作と検出信号Ｓｄｅｔによるラッチ動作とを結合させることにより、電力消費を低減し、且つ、安定した磁気検出も確保することができる。

このように、間欠動作により電力消費が低減されること、安定して磁気を検出できることにより、本発明の磁気センサ回路は、電池等を電源とする携帯端末（例、折りたたみ型や回転型などの携帯電話機）のセンサ回路として、特に適している。

なお、ホール素子１０への磁界が或る一方向に向いていることとして説明したが、その磁界が逆方向である場合には、当然ながら、発生されるホール電圧も逆極性になる。この場合には、ホール電圧の極性に合わせて、回路構成が組まれることになる。

［第２の実施例］
図６は、本発明の第２の実施例に係る磁気センサ回路の構成を示す図である。

第２の実施例に係る磁気センサ回路は、第１のホール素子１０Ｘと、第２のホール素子１０Ｙと、第１の切替スイッチ回路２０Ｘと、第２の切替スイッチ回路２０Ｙと、第１の増幅ユニット３０Ｘと、第２の増幅ユニット３０Ｙと、第１キャパシタ４１Ｘと、第２キャパシタ４２Ｘと、第３キャパシタ４１Ｙと、第４キャパシタ４２Ｙと、第１スイッチ回路５１と、第２スイッチ回路５２と、基準電圧切替回路５３と、比較ユニット６０と、ラッチ回路７０と、バッファ増幅器８０と、基準電圧発生回路９０と、制御回路１００と、を有して成る。

第１のホール素子１０Ｘは、印加される磁気に応じた出力電圧を第１端子対（Ａ・Ｃ）もしくは第２端子対（Ｂ・Ｄ）に発生する。

第２のホール素子１０Ｙは、第１のホール素子１０Ｘと並設され、印加される磁気に応じた出力電圧を第３端子対（Ｅ・Ｇ）もしくは第４端子対（Ｆ・Ｈ）に発生する。

第１の切替スイッチ回路２０Ｘは、第１、第２切替信号ＳＷ１、ＳＷ２に応じて、第１端子対（Ａ・Ｃ）に電源電圧Ｖｃｃを印加し、第２端子対（Ｂ・Ｄ）に発生する出力電圧を第１出力端Ｉと第２出力端ＩＩ間に出力する第１切替状態と、第２端子対（Ｂ・Ｄ）に電源電圧Ｖｃｃを印加して、第１端子対（Ａ・Ｃ）に発生する出力電圧を第１出力端Ｉと第２出力端ＩＩ間に出力する第２切替状態とを有するように切り替えられる。

第２の切替スイッチ回路２０Ｙは、第１、第２切替信号ＳＷ１、ＳＷ２に応じて、第３端子対（Ｅ・Ｇ）に電源電圧Ｖｃｃを印加して、第４端子対（Ｆ・Ｈ）に発生する出力電圧を第３出力端ＩＩＩと第４出力端ＩＶ間に出力する第１切替状態と、第４端子対（Ｆ・Ｈ）に電源電圧Ｖｃｃを印加し、第３端子対（Ｅ・Ｇ）に発生する出力電圧を第３出力端ＩＩＩと第４出力端ＩＶ間に出力する第２切替状態とを有するように切り替えられる。

なお、第１の切替スイッチ回路２０Ｘ、及び、第２の切替スイッチ回路２０Ｙの内部構成や動作については、先出の図１で示した切替スイッチ回路２０と同様であるため、詳細な説明は省略する。

第１の増幅ユニット３０Ｘは、第１増幅入力端（＋）に入力される第１出力端Ｉの電圧を所定増幅度αで増幅した第１増幅電圧を、第１増幅出力端（＋）に出力するとともに、第２増幅入力端（−）に入力される第２出力端ＩＩの電圧を、所定増幅度αで増幅した第２増幅電圧を、第２増幅出力端（−）に出力する。

第２の増幅ユニット３０Ｙは、第３増幅入力端（＋）に入力される第３出力端ＩＩＩの電圧を所定増幅度αで増幅した第３増幅電圧を、第３増幅出力端（＋）に出力するとともに、第４増幅入力端（−）に入力される第４出力端ＩＶの電圧を、所定増幅度αで増幅した第４増幅電圧を、第４増幅出力端（−）に出力する。

なお、第１の増幅ユニット３０Ｘ、及び、第２の増幅ユニット３０Ｙの内部構成や動作については、先出の図２で示した増幅ユニット３０Ａや、図３で示した増幅ユニット３０Ｂと同様の構成を採用すればよく、特に、図３で示した増幅ユニット３０Ｂに倣って、第１、第２の増幅ユニット３０Ｘ、３０Ｙをそれぞれ平衡入力−平衡出力型にするとよい。このような構成とすることにより、電圧増幅利得を大きく採ることが可能となる。また、第１、第２の増幅ユニット３０Ｘ、３０Ｙにおいて基準電圧を用意しなくても良いから、基準電圧を第１、第２のホール素子１０Ｘ、１０Ｙの出力電圧に合わせる調整が不要となる。さらに、第１、第２の増幅ユニット３０Ｘ、３０Ｙを構成する帰還抵抗器の数を削減することも可能となる。

第１キャパシタ４１Ｘは、第１の増幅ユニット３０Ｘの第１増幅出力端（＋）と、比較ユニット６０の第１比較入力端（＋）との間に設けられている。

第２キャパシタ４２Ｘは、第１の増幅ユニット３０Ｘの第２増幅出力端（−）と、比較ユニット６０の第２比較入力端（−）との間に設けられている。

第３キャパシタ４１Ｙは、第２の増幅ユニット３０Ｙの第３増幅出力端（＋）と、比較ユニット６０の第２比較入力端（−）との間に設けられている。

第４キャパシタ４２Ｙは、第２の増幅ユニット３０Ｙの第４増幅出力端（−）と、比較ユニット６０の第１比較入力端（＋）との間に設けられている。

比較ユニット６０は、第１比較入力端（＋）に入力される第１比較電圧Ｖｃｏｍｐ１を第２比較入力端（−）に入力される第２比較電圧Ｖｃｏｍｐ２と比較し、第１比較電圧Ｖｃｏｍｐ１が第２比較電圧Ｖｃｏｍｐ２を超えるときに比較出力を発生（ローレベルからハイレベルに論理を遷移）する。

制御回路１００は、第１切替信号ＳＷ１、第２切替信号ＳＷ２、及び、クロック信号ＣＫを出力する。なお、クロック信号ＣＫは、ラッチ回路７０のクロック入力端に供給されるパルス信号であって、先述した第２切替状態にあるタイミングで立ち上げられる。

ラッチ回路７０は、比較ユニット６０の比較出力をクロック信号ＣＫの立ち上がりのタイミングでラッチする。

バッファ増幅器８０は、ラッチ回路７０の出力を増幅して、検出信号Ｓｄｅｔを得る。

このように、本発明の第２実施例に係る磁気センサ回路は、２つのホール素子を有する磁気センサ回路に第１実施例のオフセットキャンセル技術を応用した構成であり、第１、第２の切替スイッチ回路２０Ｘ、２０Ｙを用いて、第１、第２のホール素子１０Ｘ、１０Ｙで各々得られるホール電圧を第１状態、第２状態で切り替えて出力し、第１、第２の増幅ユニット３０Ｘ、３０Ｙをそれぞれ差動状態で動作させ、かつ、両者の出力差が設定されたヒステリシス幅よりも大きければ、検出信号Ｓｄｅｔの出力論理を変遷する構成とされている。

このような構成とすることにより、第１、第２のホール素子１０Ｘ、１０Ｙで得られる出力の大小を判定するに際して、第１、第２のホール素子１０Ｘ、１０Ｙの素子オフセット電圧による影響、及び、第１、第２の増幅ユニット３０Ｘ、３０Ｙの入力オフセット電圧による影響を、十分に低減することができるので、リペアや応力の管理などを要することなく、磁気センサ回路の検出精度を高めることが可能となる。

なお、比較ユニット６０の第１比較入力端（＋）には、第１切替信号ＳＷ１によってオンされる第１スイッチ回路５１及び基準電圧切替回路５３を介して第１基準電圧Ｖｒｅｆ１が供給される。基準電圧切替回路５３は、磁気センサ回路が磁気を検出したときには、その検出信号Ｓｄｅｔによって切り替えられる。基準電圧切替回路５３が切り替えられたときには、比較ユニット６０の第１比較入力端（＋）には、修正第１基準電圧Ｖｒｅｆ１Ｂが供給されるようになる。また、比較ユニット６０の第２比較入力端（−）には、第１切替信号ＳＷ１によってオンされる第２スイッチ回路５２を介して第２基準電圧Ｖｒｅｆ２が供給される。

ここで、基準電圧発生回路９０では、第１基準電圧Ｖｒｅｆ１が第２基準電圧Ｖｒｅｆ２よりも所定値だけ低い値に設定され、修正第１基準電圧Ｖｒｅｆ１Ｂが第２基準電圧Ｖｒｅｆ２よりも所定値だけ高い値に設定されている。すなわち、上記構成から成る磁気センサ回路では、ラッチ回路７０のラッチ出力（すなわち、検出信号Ｓｄｅｔ）に応じて、比較ユニット６０の第１比較入力端（＋）に印加される電圧と第２比較入力端（−）に印加される電圧との高低が反転されるように、第１基準電圧Ｖｒｅｆ１が修正第１基準電圧Ｖｒｅｆ１Ｂに切り替えられる。

このような設定により、比較ユニット６０の動作に適切なヒステリシス特性（後出の図８に示すように、ゼロ値を跨いだヒステリシス特性）を付与することができるので、磁気検出を安定して行うことが可能となる。また、そのヒステリシス幅は、第１基準電圧Ｖｒｅｆ１、修正第１基準電圧Ｖｒｅｆ１Ｂ、及び、第２基準電圧Ｖｒｅｆ２のレベルを調整することにより、容易に変更できる。なお、上記では、第１基準電圧Ｖｒｅｆ１の電圧値を切り替える構成を例に挙げたが、本発明の構成はこれに限定されるものではなく、ラッチ回路７０のラッチ出力（すなわち、検出信号Ｓｄｅｔ）に応じて、比較ユニット６０の第１比較入力端（＋）に印加される電圧と第２比較入力端（−）に印加される電圧との高低を反転し得るのであれば、いかなる切替手法を用いても構わない。

図７は、本発明の第２の実施例に係る磁気センサ回路の適用例を示す図である。

本発明の第２の実施例に係る磁気センサ回路の適用例としては、図７（ａ）に示すように、回転運動するターゲット（ギア）２０００ａの回転速度や回転角度、若しくは、図７（ｂ）に示すように、直線運動するターゲット（スリットレール）２０００ｂのスライド速度やスライド量を検出するための磁気センサ装置１０００への適用を挙げることができる。なお、ターゲット２０００ａ、２０００ｂは、いずれも強磁性体（例えば鉄）で形成されているものとする。また、図７（ｂ）では、ターゲット２０００ｂが直線運動しているのではなく、磁気センサ装置１０００が直線運動している場合を例示している。

上記した磁気センサ装置１０００は、図６で示した磁気センサ回路を集積化して成る半導体装置と、ターゲット２０００ａ、２０００ｂに対して前記半導体装置の背面側に設けられた磁石ＭＧと、を有して成る。

図７（ａ）の場合、ターゲット２０００ａの回転運動に応じて、ターゲット２０００ａのギア歯ＧＲと第１、第２のホール素子１０Ｘ、１０Ｙとの距離が変化するので、図８に示すように、各々で検出される磁界の強度差（すなわち、Ｖｃｏｍｐ１−Ｖｃｏｍｐ２）が周期的に変化し、延いては検出信号Ｓｄｅｔの出力論理が周期的に変化する。従って、検出信号Ｓｄｅｔを監視することにより、ターゲット２０００ａの回転速度や回転角度を精度良く検出することが可能となる。

また、図７（ｂ）の場合、磁気センサ装置１０００のスライド移動に応じて、ターゲット２０００ｂのスリットＳＬと第１、第２のホール素子１０Ｘ、１０Ｙとの距離が変化するので、上記と同様、図８に示すように、各々で検出される磁界の強度差が周期的に変化し、延いては検出信号Ｓｄｅｔの出力論理が周期的に変化する。従って、検出信号Ｓｄｅｔを監視することにより、ターゲット２０００ｂのスライド速度やスライド量を精度良く検出することが可能となる。

また、図７（ａ）、（ｂ）に示した磁気センサ装置１０００は、ホール素子と磁石との間にターゲットを挟む形ではないので、配設レイアウトの自由度を高めることができ、また、配設スペースを縮小することも可能となる。

なお、第１、第２のホール素子１０Ｘ、１０Ｙをいずれも単一のシリコン上に作り込んでおけば、磁気センサ装置１０００を搭載したセットの組立が容易となる上、両ホール素子の感度差を低減することも可能となる。ただし、第１、第２のホール素子１０Ｘ、１０Ｙは、必ずしも単一のシリコン上に作り込む必要はなく、各々を別チップに作り込めば、第１、第２ホール素子１０Ｘ、１０Ｙの配設間隔をギアＧＲやスリットＳＬのピッチに応じて適宜調整することが容易となる。

［第３の実施例］
図９は、本発明の第３の実施例に係る磁気センサ回路の構成を示す図である。

本図に示すように、第３の実施例に係る磁気センサ回路は、２入力２出力形式の第１、第２の増幅ユニット３０Ｘ、３０Ｙに代えて、第１増幅入力端（＋）に入力される第１出力端Ｉの電圧と第２増幅入力端（−）に入力される第２出力端ＩＩの電圧との差分を、所定増幅度αで増幅した第１増幅電圧を、第１増幅出力端に出力する２入力１出力形式の第１の増幅ユニット３０Ｘ’と、第３増幅入力端（＋）に入力される第３出力端ＩＩＩの電圧と第４増幅入力端（−）に入力される第４出力端ＩＶの電圧との差分を、所定増幅度αで増幅した第２増幅電圧を、第２増幅出力端に出力する２入力１出力形式の第２の増幅ユニット３０Ｙ’と、を有し、かつ、第１の増幅ユニット３０Ｘ’の第１増幅出力端と比較ユニット６０の第１比較入力端（＋）との間、及び、第２の増幅ユニット３０Ｙ’の第２増幅出力端と比較ユニット６０の第２比較入力端（−）との間に、それぞれ、第１、第２キャパシタ４３Ｘ、４３Ｙを設けた構成とされている。

このような構成とすることにより、第１、第２の増幅ユニット３０Ｘ’、３０Ｙ’を構成する演算増幅器や、その後段に繋がるキャパシタの個数を半減することができるので、磁気センサ回路の小規模化やコストダウンを図ることが可能となる。

なお、第１、第２のホール素子１０Ｘ’、１０Ｙ’の配設間隔を調整する場合には、第２のホール素子１０Ｙ、第２の切替スイッチ回路２０Ｙ、及び、第２の増幅ユニット３０Ｙ’を一の半導体装置に集積化し、その余の回路を他の半導体装置に集積化した上で、双方の半導体装置を互いにワイヤボンディングすることにより、磁気センサ装置を形成する構成とすればよい。このような構成とすれば、第２の実施例で同様の構成を採用する場合に比べて、ワイヤボンディングを最小限に抑えつつ、第１、第２のホール素子１０Ｘ’、１０Ｙ’の配設間隔を容易に調整することが可能となる。

図１０は、増幅ユニット３０Ｘ’、３０Ｙ’の一例を示す図である。

本図に示す通り、第３の実施例に係る磁気センサ回路で、第１の増幅ユニット３０Ｘ’は、一端が第１出力端Ｉに接続される第１入力抵抗器Ｒｉ１と、一端が第２出力端ＩＩに接続される第２入力抵抗器Ｒｉ２と、反転入力端（−）が第１入力抵抗器Ｒｉ１の他端に接続され、非反転入力端（＋）が第２入力抵抗器Ｒｉ２の他端に接続され、出力端から前記第１増幅電圧を出力する第１演算増幅器ＡＭＰ１と、該第１演算増幅器ＡＭＰ１の出力端と反転入力端（−）との間に設けられた第１帰還抵抗器Ｒｆ１とを有し、第２の増幅ユニット３０Ｙ’は、一端が第３出力端ＩＩＩに接続される第３入力抵抗器Ｒｉ３と、一端が第４出力端ＩＶに接続される第４入力抵抗器Ｒｉ４と、反転入力端（−）が第３入力抵抗器Ｒｉ３の他端に接続され、非反転入力端（＋）が第４入力抵抗器Ｒｉ４の他端に接続され、出力端から前記第２増幅電圧を出力する第２演算増幅器ＡＭＰ２と、該第２演算増幅器ＡＭＰ２の出力端と反転入力端（−）との間に設けられた第２帰還抵抗器Ｒｆ２とを有し、第１演算増幅器ＡＭＰ１の非反転入力端（＋）と第２演算増幅器ＡＭＰ２の非反転入力端（＋）との間には、第３帰還抵抗器Ｒｆ３が設けられている構成とされている。

このような構成とすることにより、電圧増幅利得を大きく採ることができる。また、第１、第２の増幅ユニット３０Ｘ’、３０Ｙ’において基準電圧を用意しなくてもよくなるから、基準電圧を第１、第２のホール素子１０Ｘ、１０Ｙの出力電圧に合わせる調整が不要となる。さらに、第１、第２の増幅ユニット３０Ｘ’、３０Ｙ’を構成する帰還抵抗器の数を削減することも可能となる。

なお、２入力１出力の増幅ユニットを採用する場合には、その増幅精度を高めるべく、入力抵抗器Ｒｉ１〜Ｒｉ４、及び、帰還抵抗器Ｒｆ１〜Ｒｆ２の各マッチングを取ることが望ましい。

なお、今回開示された実施例は全ての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内での全ての変更が含まれることが意図される。

また、本発明の適用対象は磁気センサ回路に限定されるものではなく、各々複数の出力を出力する第１及び第２のアナログセンサ回路と、該アナログセンサ回路の複数の出力をそれぞれ増幅する第１及び第２の増幅器と、該第１及び第２の増幅器の複数の出力が結合されて入力され各出力を比較する比較器と、該比較器の出力に応じて前記第１及び第２の出力にヒステリシスを持たせるための電圧を供給するヒステリシス回路と、を有するセンサ回路であって、前記第１及び第２の増幅器の出力と前記比較器の各入力との間に直列接続されたキャパシタをそれぞれ有し、該キャパシタと前記比較器との間で第１及び第２の増幅器の出力が結合されるとともに、前記ヒステリシス用の電圧は、前記キャパシタと前記比較器の入力の間に供給することにより、ゼロ値を跨いだヒステリシス特性を有する構成としてもよく、その際、前記第１及び第２の増幅器は、それぞれ前記アナログセンサ回路の複数の出力をそれぞれ増幅して出力する複数の増幅手段を有して成る構成にしてもよい。このような構成とすることにより、複数のセンサ入力に対応して、簡単な構成で精度良くセンシングを行うことが可能となる。

本発明の第１の実施例に係る磁気センサ回路の構成を示す図である。 増幅ユニットの第１の例を示す図である。 増幅ユニットの第２の例を示す図である。 基準電圧発生回路９０の構成を示す図である。 本発明の第１の実施例の磁気センサ回路の動作を説明するタイミングチャートである。 本発明の第２の実施例に係る磁気センサ回路の構成を示す図である。 本発明の第２の実施例に係る磁気センサ回路の適用例を示す図である。 本発明の第２の実施例の磁気センサ回路の動作を説明するタイミングチャートである。 本発明の第３の実施例に係る磁気センサ回路の構成を示す図である。 増幅ユニット３０Ｘ’、３０Ｙ’の一例を示す図である。 従来の磁界センサの構成を示す図である。

符号の説明

１０ ホール素子
１０Ｘ 第１のホール素子
１０Ｙ 第２のホール素子
２０ 切替スイッチ回路
２０Ｘ 第１の切替スイッチ
２０Ｙ 第２の切替スイッチ
２１〜２８ スイッチ
３０，３０Ａ，３０Ｂ 増幅ユニット
３１，３１Ａ，３１Ｂ 第１増幅回路
３２，３２Ａ，３２Ｂ 第２増幅回路
３４，３５ スイッチ回路
３０Ｘ，３０Ｘ’ 第１の増幅ユニット
３０Ｙ，３０Ｙ’ 第２の増幅ユニット
４１，４１Ｘ，４３Ｘ 第１キャパシタ
４２，４２Ｘ，４３Ｙ 第２キャパシタ
４１Ｙ 第３キャパシタ
４２Ｙ 第４キャパシタ
５１ 第１スイッチ回路
５２ 第２スイッチ回路
５３ 基準電圧切替回路
６０ 比較ユニット
６１ スイッチ回路
７０ ラッチ回路
８０ バッファ増幅器
９０ 基準電圧発生回路
１００ 制御回路
１０００ 磁気センサ装置
２０００ａ，２０００ｂ ターゲット（強磁性体）
ＭＧ 磁石
ＧＲ ギア歯
ＳＬ スリット
Ｒｉ１ 第１入力抵抗器
Ｒｉ２ 第２入力抵抗器
Ｒｉ３ 第３入力抵抗器
Ｒｉ４ 第４入力抵抗器
Ｒｆ１ 第１帰還抵抗器
Ｒｆ２ 第２帰還抵抗器
Ｒｆ３ 第３帰還抵抗器
Ｖｃｃ 電源電圧
ＰＯＷ 電源オン信号
ＳＷ１ 第１切替信号
ＳＷ２ 第２切替信号
Ｖｒｅｆ１ 第１基準電圧
Ｖｒｅｆ１Ａ，Ｖｒｅｆ１Ｂ 修正第１基準電圧
Ｖｒｅｆ２ 第２基準電圧
Ｓｄｅｔ 検出信号

Claims (12)

1. 測定すべき磁気に応じた出力電圧を第１端子対もしくは第２端子対に発生する第１の磁電変換素子と、
   第１の磁電変換素子と並設され、測定すべき磁気に応じた出力電圧を第３端子対もしくは第４端子対に発生する第２の磁電変換素子と、
   前記第１端子対に電源電圧を印加し、前記第２端子対に発生する出力電圧を第１出力端と第２出力端間に出力する第１切替状態と、前記第２端子対に電源電圧を印加し、前記第１端子対に発生する出力電圧を前記第１出力端と前記第２出力端間に出力する第２切替状態とを有するように切り替えられる第１の切替スイッチ回路と、
   前記第３端子対に電源電圧を印加し、前記第４端子対に発生する出力電圧を第３出力端と第４出力端間に出力する第１切替状態と、前記第４端子対に電源電圧を印加し、前記第３端子対に発生する出力電圧を前記第３出力端と前記第４出力端間に出力する第２切替状態とを有するように切り替えられる第２の切替スイッチ回路と、
   第１増幅入力端に入力される前記第１出力端の電圧を、所定増幅度で増幅した第１増幅電圧を、第１増幅出力端に出力するとともに、第２増幅入力端に入力される前記第２出力端の電圧を、前記所定増幅度で増幅した第２増幅電圧を、第２増幅出力端に出力する第１の増幅ユニットと、
   第３増幅入力端に入力される前記第３出力端の電圧を、所定増幅度で増幅した第３増幅電圧を、第３増幅出力端に出力するとともに、第４増幅入力端に入力される前記第４出力端の電圧を、前記所定増幅度で増幅した第４増幅電圧を、第４増幅出力端に出力する第２の増幅ユニットと、
   第１比較入力端に入力される第１比較電圧を第２比較入力端に入力される第２比較電圧と比較し、前記第１比較電圧が前記第２比較電圧を超えるときに比較出力を発生する比較ユニットと、
   前記第１増幅出力端と前記第１比較入力端との間に設けられた第１キャパシタと、
   前記第２増幅出力端と前記第２比較入力端との間に設けられた第２キャパシタと、
   前記第３増幅出力端と前記第２比較入力端との間に設けられた第３キャパシタと、
   前記第４増幅出力端と前記第１比較入力端との間に設けられた第４キャパシタと、
   前記第１比較入力端に、前記第１切替状態時に第１基準電圧を印加するための第１スイッチ回路と、
   前記第２比較入力端に、前記第１切替状態時に第２基準電圧を印加するための第２スイッチ回路と、を有することを特徴とする、磁気センサ回路。
2. 測定すべき磁気に応じた出力電圧を第１端子対もしくは第２端子対に発生する第１の磁電変換素子と、
   第１の磁電変換素子と並設され、測定すべき磁気に応じた出力電圧を第３端子対もしくは第４端子対に発生する第２の磁電変換素子と、
   前記第１端子対に電源電圧を印加し、前記第２端子対に発生する出力電圧を第１出力端と第２出力端間に出力する第１切替状態と、前記第２端子対に電源電圧を印加し、前記第１端子対に発生する出力電圧を前記第１出力端と前記第２出力端間に出力する第２切替状態とを有するように切り替えられる第１の切替スイッチ回路と、
   前記第３端子対に電源電圧を印加し、前記第４端子対に発生する出力電圧を第３出力端と第４出力端間に出力する第１切替状態と、前記第４端子対に電源電圧を印加し、前記第３端子対に発生する出力電圧を前記第３出力端と前記第４出力端間に出力する第２切替状態とを有するように切り替えられる第２の切替スイッチ回路と、
   第１増幅入力端に入力される前記第１出力端の電圧と第２増幅入力端に入力される前記第２出力端の電圧との差分を、所定増幅度で増幅した第１増幅電圧を、第１増幅出力端に出力する第１の増幅ユニットと、
   第３増幅入力端に入力される前記第３出力端の電圧と第４増幅入力端に入力される前記第４出力端の電圧との差分を、所定増幅度で増幅した第２増幅電圧を、第２増幅出力端に出力する第２の増幅ユニットと、
   第１比較入力端に入力される第１比較電圧を第２比較入力端に入力される第２比較電圧と比較し、前記第１比較電圧が前記第２比較電圧を超えるときに比較出力を発生する比較ユニットと、
   前記第１増幅出力端と前記第１比較入力端との間に設けられた第１キャパシタと、
   前記第２増幅出力端と前記第２比較入力端との間に設けられた第２キャパシタと、
   前記第１比較入力端に、前記第１切替状態時に第１基準電圧を印加するための第１スイッチ回路と、
   前記第２比較入力端に、前記第１切替状態時に第２基準電圧を印加するための第２スイッチ回路と、を有することを特徴とする、磁気センサ回路。
3. 前記第２基準電圧は、前記比較ユニットの動作に所定閾値を持たせるように、前記第１基準電圧と所定電圧だけ異なることを特徴とする、請求項１または請求項２に記載の磁気センサ回路。
4. 前記第１の増幅ユニットは、前記第１出力端の電圧を非反転入力端に入力し、出力端から前記第１増幅電圧を出力する第１演算増幅器と、該第１演算増幅器の前記出力端と反転入力端との間に設けられた第１帰還抵抗器と、前記第２出力端の電圧を非反転入力端に入力し、出力端から前記第２増幅電圧を出力する第２演算増幅器と、該第２演算増幅器の前記出力端と反転入力端との間に設けられた第２帰還抵抗器と、前記第１演算増幅器の反転入力端と前記第２演算増幅器の反転入力端との間に設けられた第３帰還抵抗器とを有し、
   前記第２の増幅ユニットは、前記第３出力端の電圧を非反転入力端に入力し、出力端から前記第３増幅電圧を出力する第３演算増幅器と、該第３演算増幅器の前記出力端と反転入力端との間に設けられた第４帰還抵抗器と、前記第４出力端の電圧を非反転入力端に入力し、出力端から前記第４増幅電圧を出力する第４演算増幅器と、該第４演算増幅器の前記出力端と反転入力端との間に設けられた第５帰還抵抗器と、前記第３演算増幅器の反転入力端と前記第４演算増幅器の反転入力端との間に設けられた第６帰還抵抗器とを有することを特徴とする、請求項１に記載の磁気センサ回路。
5. 前記第１の増幅ユニットは、一端が前記第１出力端に接続される第１入力抵抗器と、一端が前記第２出力端に接続される第２入力抵抗器と、反転入力端が前記第１入力抵抗器の他端に接続され、非反転入力端が前記第２入力抵抗器の他端に接続され、出力端から前記第１増幅電圧を出力する第１演算増幅器と、該第１演算増幅器の前記出力端と反転入力端との間に設けられた第１帰還抵抗器とを有し、
   前記第２の増幅ユニットは、一端が前記第３出力端に接続される第３入力抵抗器と、一端が前記第４出力端に接続される第４入力抵抗器と、反転入力端が前記第３入力抵抗器の他端に接続され、非反転入力端が前記第４入力抵抗器の他端に接続され、出力端から前記第２増幅電圧を出力する第２演算増幅器と、該第２演算増幅器の前記出力端と反転入力端との間に設けられた第２帰還抵抗器とを有し、
   前記第１演算増幅器の非反転入力端と前記第２演算増幅器の非反転入力端との間には、第３帰還抵抗器が設けられていることを特徴とする、請求項２に記載の磁気センサ回路。
6. 前記比較ユニットからの比較出力をクロック信号でラッチして、ラッチ出力を出力するラッチ回路を設けるとともに、前記クロック信号は前記第２切替状態にあるタイミングで発生されることを特徴とする、請求項１乃至５のいずれかに記載の磁気センサ回路。
7. 前記ラッチ出力に応じて、前記第１比較入力端に印加される電圧と前記第２比較入力端に印加される電圧との高低が反転されるように、前記第１基準電圧と前記第２基準電圧の少なくとも一方を変更することを特徴とする、請求項６に記載の磁気センサ回路。
8. 請求項１〜請求項７のいずれかに記載の磁気センサ回路を集積化して成ることを特徴とする半導体装置。
9. 請求項８に記載の半導体装置と、ターゲットに対して前記半導体装置の背面側に設けられた磁石と、を有して成ることを特徴とする磁気センサ装置。
10. 各々複数の出力を出力する第１及び第２のアナログセンサ回路と、該アナログセンサ回路の複数の出力をそれぞれ増幅する第１及び第２の増幅器と、該第１及び第２の増幅器の複数の出力が結合されて入力され各出力を比較する比較器と、該比較器の出力に応じて前記第１及び第２の出力にヒステリシスを持たせるための電圧を供給するヒステリシス回路と、を有するセンサ回路であって、
    前記第１及び第２の増幅器の出力と前記比較器の各入力との間に直列接続されたキャパシタをそれぞれ有し、該キャパシタと前記比較器との間で第１及び第２の増幅器の出力が結合されるとともに、前記ヒステリシス用の電圧は、前記キャパシタと前記比較器の入力の間に供給することにより、ゼロ値を跨いだヒステリシス特性を有することを特徴とするセンサ回路。
11. 前記第１及び第２の増幅器は、それぞれ、前記アナログセンサ回路の複数の出力をそれぞれ増幅して出力する複数の増幅手段を有して成ることを特徴とする請求項１０に記載のセンサ回路。
12. 前記アナログセンサ回路は、磁気に応じた出力電圧を第１端子対もしくは第２端子対に発生する磁電変換素子と、第１端子対に電源電圧を印加し、第２端子対に発生する出力電圧を第１出力端子対と第２出力端子対間に出力する第１切替状態と、第２端子対に電源電圧を印加し、第１端子対に発生する出力電圧を第１出力端子対と第２出力端子対間に出力する第２切替状態とを有するように切り替えられる切替スイッチ回路を有して成ることを特徴とする請求項１０または請求項１１に記載のセンサ回路。

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