JP2008312079A - 増幅回路 - Google Patents

Abstract

【課題】インスツルメンテーション・アンプのオフセット誤差を低減する。
【解決手段】演算増幅器ＯＰ１の反転入力端子と非反転入力端子の間にスイッチＳＷ１を介してキャパシタＣ１を接続すると共に、このキャパシタＣ１とノードＮ１の間にスイッチＳＷ２、反転入力端子とノードＮ１の間にスイッチＳＷ３を設ける。増幅動作期間に先立つオフセットチャージ期間中に、スイッチＳＷ１，ＳＷ３をオン（スイッチＳＷ２はオフ）にして演算増幅器ＯＰ１のオフセット電圧を、キャパシタＣ１に充電する。増幅動作期間中は各スイッチを切り換え、演算増幅器ＯＰ１の反転入力端子とノードＮ１の間にキャパシタＣ１を直列に挿入する。演算増幅器ＯＰ２側でも同様の動作を行わせることにより、演算増幅器ＯＰ１，ＯＰ２のオフセット電圧がキャンセルできる。
【選択図】図１

Description

本発明は、半導体集積回路による増幅回路、特にインスツルメンテーション・アンプ（計装増幅回路）のオフセット誤差低減技術に関するものである。

図２は、従来の増幅回路の構成図である。
この増幅回路は、インスツルメンテーション・アンプと呼ばれ、工業用、計測用として広く用いられている差動増幅回路である。

インスツルメンテーション・アンプは、図２に示すように、３個の演算増幅器ＯＰ１〜ＯＰ３と、７個の抵抗Ｒ１〜Ｒ７で構成されている。演算増幅器ＯＰ１と抵抗Ｒ１，Ｒ２で構成される第１のブロックは、信号ＩＮＮを入力、ノードＮ２を基準電圧として、抵抗Ｒ１，Ｒ２で増幅率を決定する非反転増幅回路として機能する。同様に、演算増幅器ＯＰ２と抵抗Ｒ２，Ｒ３で構成される第２のブロックは、信号ＩＮＰを入力、ノードＮ１を基準電圧として、抵抗Ｒ２，Ｒ３で増幅率を決定する非反転増幅回路として機能する。更に、演算増幅器ＯＰ３と抵抗Ｒ４〜Ｒ７で構成される第３のブロックは、第１及び第２のブロックの出力に対して電源電圧ＶＤＤの１／２を基準電圧とし、抵抗Ｒ４，Ｒ５及び抵抗Ｒ６，Ｒ７で増幅率を決定する差動増幅回路として機能する。

この増幅回路で、抵抗値を、Ｒ１＝Ｒ３，Ｒ４＝Ｒ６，Ｒ５＝Ｒ７とし、信号ＩＮＰ，ＩＮＮの電位差（ＩＮＰ−ＩＮＮ）をＶＩとすると、ＶＤＤ／２を基準電位とする出力信号ＯＵＴの電位ＶＯは、次式のようになる。
ＶＯ＝（１＋２Ｒ１／Ｒ２）×（Ｒ５／Ｒ４）×ＶＩ・・（１）

このように、インスツルメンテーション・アンプは、反転入力である信号ＩＮＮと非反転入力である信号ＩＮＰの回路が対称に構成されているので、同相信号除去比（ＣＭＲＲ）を大きく取れることが特徴となっている。一般にケーブル等で信号を伝送する場合、外部から侵入するノイズは同相成分である。このため、同相ノイズを除去できるという理由で、インスツルメンテーション・アンプが工業用、計測用として広く用いられている。

特開２００４−２４１９１２号公報 特開２００６−１７４１２２号公報 特開２００２−４１００１号公報

しかしながら、前記増幅回路では、入力側の２つの演算増幅器ＯＰ１，ＯＰ２のオフセット電圧に差がある場合、入力信号ＩＮＰ，ＩＮＮの電位差ＶＩだけでなく、オフセット電圧差も増幅して出力されるという課題があった。即ち、演算増幅器ＯＰ１のオフセット電圧をΔＶOF1、演算増幅器ＯＰ２のオフセット電圧をΔＶOF2とすると、出力信号ＯＵＴの電位ＶＯは、前記（１）式ではなく、次式のようになる。
ＶＯ＝（１＋２Ｒ１／Ｒ２）×（Ｒ５／Ｒ４）×（ＶＩ−ΔＶOF1＋ΔＶOF2）
・・（２）

本発明は、インスツルメンテーション・アンプのオフセット誤差を低減することを目的としている。

本発明の増幅回路は、それぞれの非反転入力端子に相補的な第１及び第２の入力信号が与えられる第１及び第２の演算増幅器と、前記第１の演算増幅器の出力側と第１ノードの間に接続された第１の抵抗と、前記第１ノードと第２ノードの間に接続された第２の抵抗と、前記第２ノードと前記第２の演算増幅器の出力側の間に接続された第３の抵抗と、前記第１の演算増幅器の反転入力端子と第３ノードの間に接続された第１のキャパシタと、前記第２の演算増幅器の反転入力端子と第４ノードの間に接続された第２のキャパシタと、増幅動作期間に先立つオフセットチャージ期間中に、前記第１の演算増幅器の非反転入力端子を前記第３ノードに接続すると共に反転入力端子を前記第１ノードに接続し、該増幅動作期間中は該第３ノードを該第１ノードに接続する第１のスイッチ群と、前記オフセットチャージ期間中に、前記第２の演算増幅器の非反転入力端子を前記第４ノードに接続すると共に反転入力端子を前記第２ノードに接続し、前記増幅動作期間中は該第４ノードを該第２ノードに接続する第２のスイッチ群と、前記第１及び第２の演算増幅器の出力信号を増幅して出力する差動増幅部とを備えたことを特徴としている。

本発明では、インスツルメンテーション・アンプの第１及び第２の演算増幅器の反転入力端子と第３及び第４ノードの間に、それぞれ第１及び第２のキャパシタを接続し、増幅動作期間に先立つオフセットチャージ期間中に、各演算増幅器の非反転入力端子と反転入力端子間の電圧をキャパシタに充電し、増幅動作期間中には、各キャパシタを反転入力端子に直列に接続するような第１及び第２のスイッチ群を有している。これにより、オフセットチャージ期間中に各演算増幅器のオフセット電圧がキャパシタに充電され、増幅動作期間中には、そのキャパシタの電圧が逆極性で反転入力端子に与えられるので、インスツルメンテーション・アンプのオフセット誤差を低減することができるという効果がある。

この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。

図１は、本発明の実施例１を示す増幅回路の構成図であり、図２中の要素と共通の要素には共通の符号が付されている。

この増幅回路は、図２のインスツルメンテーション・アンプを基本とし、これにオフセット・キャンセル用のキャパシタＣ１，Ｃ２と、これらのキャパシタＣ１，Ｃ２の接続を制御するためのスイッチＳＷ１〜ＳＷ６等を追加したものである。

即ち、この増幅回路は、反転入力の信号ＩＮＮが非反転入力端子＋に与えられる演算増幅器ＯＰ１を有し、この演算増幅器ＯＰ１の出力側が、抵抗Ｒ１を介してノードＮ１に接続されている。演算増幅器ＯＰ１の反転入力端子−には、キャパシタＣ１の一端が接続され、このキャパシタＣ１の他端がスイッチＳＷ１を介して非反転入力端子＋に接続されると共に、スイッチＳＷ２を介してノードＮ１に接続されている。更に、演算増幅器ＯＰ１の反転入力端子−は、スイッチＳＷ３を介してノードＮ１に接続されている。これらのスイッチＳＷ１〜ＳＷ３は、後述する制御信号Ｓａ〜Ｓｃに従ってオン・オフされるものである。

また、この増幅回路は同様に、非反転入力の信号ＩＮＰが非反転入力端子＋に与えられる演算増幅器ＯＰ２を有し、この演算増幅器ＯＰ２の出力側が、抵抗Ｒ３を介してノードＮ２に接続されている。演算増幅器ＯＰ２の反転入力端子−には、キャパシタＣ２の一端が接続され、このキャパシタＣ２の他端がスイッチＳＷ４を介して非反転入力端子＋に接続されると共に、スイッチＳＷ５を介してノードＮ２に接続されている。更に、演算増幅器ＯＰ２の反転入力端子−は、スイッチＳＷ６を介してノードＮ２に接続されている。これらのスイッチＳＷ４〜ＳＷ６は、スイッチＳＷ１〜ＳＷ３と同様に、制御信号Ｓａ〜Ｓｃに従ってオン・オフされるものである。

ノードＮ１，Ｎ２間は、抵抗Ｒ２で接続されている。
更に、演算増幅器ＯＰ１の出力側は抵抗Ｒ４を介して演算増幅器ＯＰ３の反転入力端子−に接続され、この反転入力端子−が抵抗Ｒ５を介してこの演算増幅器ＯＰ３の出力側に接続されている。また、演算増幅器ＯＰ２の出力側は抵抗Ｒ６を介して演算増幅器ＯＰ３の非反転入力端子＋に接続され、この非反転入力端子＋が抵抗Ｒ７を介して電源電圧ＶＤＤの１／２の基準電位に接続されている。そして、演算増幅器ＯＰ３の出力側から出力信号ＯＵＴが出力されるようになっている。

一方、スイッチＳＷ１，ＳＷ４は、制御信号Ｓａがレベル“Ｈ”のときにオン、レベル“Ｌ”のときにオフとなるものである。同様に、スイッチＳＷ２，ＳＷ５は、制御信号Ｓｂが“Ｈ”のときにオン、“Ｌ”のときにオフとなり、スイッチＳＷ３，ＳＷ６は、制御信号Ｓｃが“Ｈ”のときにオン、“Ｌ”のときにオフとなるものである。

また、制御信号Ｓａ，Ｓｃは、増幅動作に先立って一定期間“Ｈ”になり、その後の増幅動作時には“Ｌ”になる信号である。これとは逆に、制御信号Ｓｂは、増幅動作に先立って一定期間“Ｌ”になり、その後の増幅動作時には“Ｈ”になる信号である。これにより、増幅動作に先立って、演算増幅器ＯＰ１，ＯＰ２のオフセット電圧がそれぞれキャパシタＣ１，Ｃ２に充電される。その後の増幅動作時には、これらのキャパシタＣ１，Ｃ２に充電された電圧が、それぞれ演算増幅器ＯＰ１，ＯＰ２の反転入力端子−に逆極性で印加されるようになっている。

なお、スイッチＳＷ１〜ＳＷ６を適切なタイミングでオン・オフ制御して、キャパシタＣ１，Ｃ２にオフセット電圧を安定して充電するための制御信号Ｓａ，Ｓｂ，Ｓｃを生成するタイミング回路の例を、図１中に示している。

このタイミング回路は、外部から与えられる制御信号Ｓｃを５０ｎｓ程度遅延させて反転して出力する遅延インバータＩ１を有している。遅延インバータＩ１の出力信号Ｘは、同様の遅延インバータＩ２に与えられると共に、２入力の論理積ゲートＡ１の一方の入力側に与えられている。遅延インバータＩ２の出力側から制御信号Ｓａが出力される。この制御信号Ｓａは、更に同様の遅延インバータＩ３で遅延・反転され、信号Ｙとして論理積ゲートＡ１の他方の入力側に与えられる。そして、論理積ゲートＡ１から、制御信号Ｓｂが出力されるようになっている。

図３は、図１の動作を示す信号波形図である。以下、この図３を参照しつつ、図１の動作を説明する。

外部から与えられる制御信号Ｓｃが“Ｌ”で安定していると、制御信号Ｓｂ，Ｓａは、それぞれ“Ｌ”，“Ｈ”である。これにより、スイッチＳＷ１，ＳＷ３，ＳＷ４，ＳＷ６はオフ、スイッチＳＷ２，ＳＷ５はオンとなっている。

次に時刻ｔ１で、制御信号Ｓｃが“Ｈ”に立ち上がると、スイッチＳＷ３，ＳＷ６はオンとなる。これにより、キャパシタＣ１の両端がノードＮ１に接続され、このキャパシタＣ１は放電される。同様に、キャパシタＣ２の両端がノードＮ２に接続され、このキャパシタＣ２も放電される。

時刻ｔ１から時間ｄが経過した時刻ｔ２で、遅延インバータＩ１の出力信号Ｘが“Ｌ”となり、制御信号Ｓｂは“Ｌ”となる。これにより、スイッチＳＷ２，ＳＷ５はオフとなる。

更に、時刻ｔ２から時間ｄが経過した時刻ｔ３で、遅延インバータＩ２から出力される制御信号Ｓａが“Ｈ”となり、スイッチＳＷ２，ＳＷ５はオンとなる。これにより、キャパシタＣ１は演算増幅器ＯＰ１の非反転入力端子＋と反転入力端子−に接続され、このキャパシタＣ１は、演算増幅器ＯＰ１のオフセット電圧ΔＶOF1に充電される。同様に、キャパシタＣ２は、演算増幅器ＯＰ２のオフセット電圧ΔＶOF2に充電される。

キャパシタＣ１，Ｃ２の充電が安定する時刻ｔ４で、制御信号Ｓｃが“Ｌ”に立ち下がると、スイッチＳＷ３，ＳＷ６はオフとなる。

時刻ｔ４から時間ｄが経過した時刻ｔ５で、遅延インバータＩ１の出力信号Ｘが“Ｈ”となり、更に時間ｄが経過した時刻ｔ６で、遅延インバータＩ２から出力される制御信号Ｓａは“Ｌ”となる。これにより、スイッチＳＷ１，ＳＷ４はオフとなる。

時刻ｔ６から時間ｄが経過した時刻ｔ７で、遅延インバータＩ３の出力信号Ｙが“Ｈ”となり、制御信号Ｓｂは“Ｈ”となる。これにより、スイッチＳＷ２，ＳＷ５はオンとなる。この結果、演算増幅器ＯＰ１の反転入力端子−には、ノードＮ１の電位からキャパシタＣ１に充電されたオフセット電圧ΔＶOF1を差しい引いた電位が印加される。同様に、演算増幅器ＯＰ２の反転入力端子−には、ノードＮ２の電位からキャパシタＣ２に充電されたオフセット電圧ΔＶOF2を差しい引いた電位が印加される。これにより、演算増幅器ＯＰ１，ＯＰ２のオフセット電圧がキャンセルされる。

制御信号Ｓｂが“Ｈ”となった後、演算増幅器ＯＰ３の出力信号ＯＵＴが安定した時点で、この出力信号ＯＵＴを測定すれば、演算増幅器ＯＰ１，ＯＰ２のオフセット誤差のない電位ＶＯを測定することができる。

以上のように、この実施例１の増幅回路は、入力側の２つの演算増幅器ＯＰ１，ＯＰ２のオフセット電圧をキャンセルするためのキャパシタＣ１，Ｃ２と、これらのキャパシタＣ１，Ｃ２の接続を制御するためのスイッチＳＷ１〜ＳＷ６を有している。これにより、増幅動作の開始に先立ってキャパシタＣ１，Ｃ２に、演算増幅器ＯＰ１，ＯＰ２のオフセット電圧をそれぞれ充電し、増幅動作を開始するときに、これらのキャパシタＣ１，Ｃ２を演算増幅器ＯＰ１，ＯＰ２の入力側に直列に挿入することにより、オフセット電圧をキャンセルすることができる。従って、増幅回路（インスツルメンテーション・アンプ）のオフセット誤差を低減することができるという利点がある。

図４は、本発明の実施例２を示す増幅回路の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。

この増幅回路は、図１の増幅回路において、演算増幅器ＯＰ１の出力側と抵抗Ｒ４の間にスイッチＳＷ７を挿入し、演算増幅器ＯＰ２の出力側と抵抗Ｒ６の間にスイッチＳＷ８を挿入している。これらのスイッチＳＷ７，ＳＷ８は、スイッチＳＷ２，ＳＷ５と同様に制御信号Ｓｂでオン・オフ制御されるものである。更に、この増幅回路は、図１中の演算増幅器ＯＰ３に代えて、低消費電力モードを備えた演算増幅器ＯＰ３Ａを用いている。演算増幅器ＯＰ３Ａは、パワーダウン信号ＰＤで低消費電力モードが指定されたときに、増幅動作を停止することにより、消費電力を低減するものである。なお、パワーダウン信号ＰＤには、スイッチＳＷ７，ＳＷ８と同じ制御信号Ｓｂが用いられ、これらのスイッチＳＥ７，ＳＷ８がオフのとき、低消費電力モードとなるように制御される。

この増幅回路のオフセット・キャンセル機能を備えた動作は、図３（図１の増幅回路の動作）と同様である。但し、図３における時刻ｔ２〜ｔ６の期間（オフセットチャージ期間）中は、スイッチＳＷ７，ＳＷ８がオフとなり、演算増幅器ＯＰ３Ａが低消費電力モードとなり、消費電力の低減が行われる。なお、オフセットチャージ期間中は、演算増幅器ＯＰ３Ａの動作は必要ないので、この演算増幅器ＯＰ３Ａを停止しても増幅動作に影響は無い。

以上のように、この実施例２の増幅回路は、低消費電力モードを備えた演算増幅器ＯＰ３Ａを用い、オフセットチャージ期間中にこの演算増幅器ＯＰ３Ａの動作を停止させるようにしている。これにより、実施例１の増幅回路の利点に加えて、消費電力を低減することができるという利点がある。

なお、本発明は、上記実施例に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（ａ） 図１中のタイミング回路の構成は一例であり、これに限定するものではない。
（ｂ） 図４中の演算増幅器ＯＰ３Ａの構成によっては、スイッチＳＷ７，ＳＷ８が不要の場合もある。

本発明の実施例１を示す増幅回路の構成図である。 従来の増幅回路の構成図である。 図１の動作を示す信号波形図である。 本発明の実施例２を示す増幅回路の構成図である。

符号の説明

Ａ１ 論理積ゲート
Ｃ１，Ｃ２ キャパシタ
Ｉ１〜Ｉ３ 遅延インバータ
ＯＰ１〜ＯＰ３，ＯＰ３Ａ 演算増幅器
Ｒ１〜Ｒ７ 抵抗
ＳＷ１〜ＳＷ８ スイッチ

Claims (3)

1. それぞれの非反転入力端子に相補的な第１及び第２の入力信号が与えられる第１及び第２の演算増幅器と、
   前記第１の演算増幅器の出力側と第１ノードの間に接続された第１の抵抗と、
   前記第１ノードと第２ノードの間に接続された第２の抵抗と、
   前記第２ノードと前記第２の演算増幅器の出力側の間に接続された第３の抵抗と、
   前記第１の演算増幅器の反転入力端子と第３ノードの間に接続された第１のキャパシタと、
   前記第２の演算増幅器の反転入力端子と第４ノードの間に接続された第２のキャパシタと、
   増幅動作期間に先立つオフセットチャージ期間中に、前記第１の演算増幅器の非反転入力端子を前記第３ノードに接続すると共に反転入力端子を前記第１ノードに接続し、該増幅動作期間中は該第３ノードを該第１ノードに接続する第１のスイッチ群と、
   前記オフセットチャージ期間中に、前記第２の演算増幅器の非反転入力端子を前記第４ノードに接続すると共に反転入力端子を前記第２ノードに接続し、前記増幅動作期間中は該第４ノードを該第２ノードに接続する第２のスイッチ群と、
   前記第１及び第２の演算増幅器の出力信号を増幅して出力する差動増幅部とを、
   備えたことを特徴とする増幅回路。
2. 前記第１のスイッチ群は、
   前記第１の演算増幅器の非反転入力端子と前記第３ノードの間に接続され、第１制御信号で制御される第１のスイッチと、
   前記第３ノードと前記第１ノードの間に接続され、第２制御信号で制御される第２のスイッチと、
   前記第１の演算増幅器の反転入力端子と前記第１ノードの間に接続され、第３制御信号で制御される第３のスイッチとで構成され、
   前記第２のスイッチ群は、
   前記第２の演算増幅器の非反転入力端子と前記第４ノードの間に接続され、前記第１制御信号で制御される第４のスイッチと、
   前記第４ノードと前記第２ノードの間に接続され、前記第２制御信号で制御される第５のスイッチと、
   前記第２の演算増幅器の反転入力端子と前記第２ノードの間に接続され、前記第３制御信号で制御される第６のスイッチとで構成され、
   オフセットチャージのときに、先ず第３及び第６のスイッチがオフからオンになり、次に第２及び第５のスイッチがオンからオフになり、その後第１及び第４のスイッチがオフからオンになるように制御され、
   増幅動作のときには、先ず第３及び第６のスイッチがオンからオフになり、次に第１及び第４のスイッチがオンからオフになり、その後第２及び第５のスイッチがオフからオンになるように制御されることを特徴とする請求項１記載の増幅回路。
3. 前記差動増幅部は、前記オフセットチャージ期間中は低消費電力モードに設定されることを特徴とする請求項１または２記載の増幅回路。

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