JP2001326545A - アナログ出力回路 - Google Patents
アナログ出力回路Info
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- JP2001326545A JP2001326545A JP2000144347A JP2000144347A JP2001326545A JP 2001326545 A JP2001326545 A JP 2001326545A JP 2000144347 A JP2000144347 A JP 2000144347A JP 2000144347 A JP2000144347 A JP 2000144347A JP 2001326545 A JP2001326545 A JP 2001326545A
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Abstract
(57)【要約】
【課題】 オフセット電圧を完全に補償することがで
き、レイアウト面積が小さく、発振状態が発生せず、入
力電位が変化しないアナログ出力回路を提供する。 【解決手段】 まずスイッチ３，３２，３３，３５のみ
をオンさせてキャパシタ３６の電荷を消去するとともに
キャパシタ３７を入力電位ＶINに充電する。次にスイッ
チ３，３２，３４，３５のみをオンさせてキャパシタ３
６を差動増幅器３１のオフセット電圧Ｖofに充電する。
次にスイッチ２，４，３３のみをオンさせて入力電位と
同じ電位ＶINを出力する。キャパシタ３６，３７の容量
値の比に関係なくオフセット電圧Ｖofを完全にキャンセ
ルすることができる。
き、レイアウト面積が小さく、発振状態が発生せず、入
力電位が変化しないアナログ出力回路を提供する。 【解決手段】 まずスイッチ３，３２，３３，３５のみ
をオンさせてキャパシタ３６の電荷を消去するとともに
キャパシタ３７を入力電位ＶINに充電する。次にスイッ
チ３，３２，３４，３５のみをオンさせてキャパシタ３
６を差動増幅器３１のオフセット電圧Ｖofに充電する。
次にスイッチ２，４，３３のみをオンさせて入力電位と
同じ電位ＶINを出力する。キャパシタ３６，３７の容量
値の比に関係なくオフセット電圧Ｖofを完全にキャンセ
ルすることができる。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明はアナログ出力回路
に関し、特に、入力されたアナログ電位と同じ電位を出
力するアナログ出力回路に関する。
に関し、特に、入力されたアナログ電位と同じ電位を出
力するアナログ出力回路に関する。
【０００２】
【従来の技術】図１３は、従来の差動増幅器２０の構成
を示す回路図である。図１３において、この差動増幅器
２０は、定電流源２１、ＰチャネルＭＯＳトランジスタ
２２，２３および抵抗素子２４，２５を含む。Ｐチャネ
ルＭＯＳトランジスタ２２と２３は同じサイズであり、
抵抗素子２４と２５は同じ抵抗値を有する。
を示す回路図である。図１３において、この差動増幅器
２０は、定電流源２１、ＰチャネルＭＯＳトランジスタ
２２，２３および抵抗素子２４，２５を含む。Ｐチャネ
ルＭＯＳトランジスタ２２と２３は同じサイズであり、
抵抗素子２４と２５は同じ抵抗値を有する。
【０００３】定電流源２１は、第１電源電位ＶＣＣのラ
インとノードＮ２１との間に接続される。ＰチャネルＭ
ＯＳトランジスタ２２は、ノードＮ２１とＮ２２の間に
接続され、そのゲートは反転入力端子２０ａに接続され
る。ＰチャネルＭＯＳトランジスタ２３は、ノードＮ２
１とＮ２３の間に接続され、そのゲートは非反転入力端
子２０ｂに接続される。抵抗素子２４，２５は、それぞ
れノードＮ２２，Ｎ２３と第２電源電位ＶＳＳのライン
との間に接続される。
インとノードＮ２１との間に接続される。ＰチャネルＭ
ＯＳトランジスタ２２は、ノードＮ２１とＮ２２の間に
接続され、そのゲートは反転入力端子２０ａに接続され
る。ＰチャネルＭＯＳトランジスタ２３は、ノードＮ２
１とＮ２３の間に接続され、そのゲートは非反転入力端
子２０ｂに接続される。抵抗素子２４，２５は、それぞ
れノードＮ２２，Ｎ２３と第２電源電位ＶＳＳのライン
との間に接続される。
【０００４】定電流源２１の出力電流Ｉbは、Ｐチャネ
ルＭＯＳトランジスタ２２と２３に分流される。入力端
子２０ａの電位ＶIN1と入力端子２０ｂの電位ＶIN2とが
同一である場合は、ＰチャネルＭＯＳトランジスタ２２
に流れる電流Ｉb1とＰチャネルＭＯＳトランジスタ２３
に流れる電流Ｉb2とが同一になってノードＮ２２の電位
ＶOUT1とノードＮ２３の電位ＶOUT2とは同一になる。し
たがって、差動増幅器２０の出力電圧ＶOUT＝ＶOUT1−
ＶOUT2は０（Ｖ）となる。
ルＭＯＳトランジスタ２２と２３に分流される。入力端
子２０ａの電位ＶIN1と入力端子２０ｂの電位ＶIN2とが
同一である場合は、ＰチャネルＭＯＳトランジスタ２２
に流れる電流Ｉb1とＰチャネルＭＯＳトランジスタ２３
に流れる電流Ｉb2とが同一になってノードＮ２２の電位
ＶOUT1とノードＮ２３の電位ＶOUT2とは同一になる。し
たがって、差動増幅器２０の出力電圧ＶOUT＝ＶOUT1−
ＶOUT2は０（Ｖ）となる。
【０００５】また、入力電位ＶIN1が入力電位ＶIN2より
も低い場合は、Ｉb1がＩb2よりも大きくなり、ＶOUT1が
ＶOUT2よりも高くなる。したがって、出力電圧ＶOUTは
正の電圧となる。また、入力電位ＶIN1が入力電位ＶIN2
よりも高い場合は、Ｉb1がＩ b2よりも小さくなり、Ｖ
OUT1がＶOUT2よりも低くなる。したがって、出力電圧Ｖ
OUTは負の電圧となる。この出力電圧ＶOUTは、入力電位
差ＶIN2−ＶIN1を増幅した電圧となる。
も低い場合は、Ｉb1がＩb2よりも大きくなり、ＶOUT1が
ＶOUT2よりも高くなる。したがって、出力電圧ＶOUTは
正の電圧となる。また、入力電位ＶIN1が入力電位ＶIN2
よりも高い場合は、Ｉb1がＩ b2よりも小さくなり、Ｖ
OUT1がＶOUT2よりも低くなる。したがって、出力電圧Ｖ
OUTは負の電圧となる。この出力電圧ＶOUTは、入力電位
差ＶIN2−ＶIN1を増幅した電圧となる。
【０００６】しかし、このような差動増幅器２０では、
ＰチャネルＭＯＳトランジスタ２２と２３のサイズに差
があったり、抵抗素子２４と２５の抵抗値に差がある場
合は、入力電位ＶIN1とＶIN2が等しいときでも出力電圧
ＶOUTは０（Ｖ）にならない。このときの出力電圧は、
オフセット電圧と呼ばれる。
ＰチャネルＭＯＳトランジスタ２２と２３のサイズに差
があったり、抵抗素子２４と２５の抵抗値に差がある場
合は、入力電位ＶIN1とＶIN2が等しいときでも出力電圧
ＶOUTは０（Ｖ）にならない。このときの出力電圧は、
オフセット電圧と呼ばれる。
【０００７】図１４は、差動増幅器のオフセット電圧を
補償するためのオフセット電圧補償機能を有する電圧フ
ォロワ３０の構成を示す回路図である。このような電圧
フォロワ３０は、たとえばEuro Display '96（p.247〜2
50）に開示されている。
補償するためのオフセット電圧補償機能を有する電圧フ
ォロワ３０の構成を示す回路図である。このような電圧
フォロワ３０は、たとえばEuro Display '96（p.247〜2
50）に開示されている。
【０００８】図１４において、この電圧フォロワ３０
は、差動増幅器３１、スイッチ３２〜３５、キャパシタ
３６，３７、入力端子３８、および出力端子３９を含
む。差動増幅器３１以外の素子３２〜３７はオフセット
電圧補償回路を構成する。スイッチ３２は、差動増幅器
３１の出力端子３１ｃと反転入力端子３１ａとの間に接
続される。スイッチ３３，３４は、差動増幅器３１の出
力端子３１ｃと非反転入力端子３１ｂとの間に直列接続
される。スイッチ３５は、入力端子３８と差動増幅器３
１の非反転入力端子３１ｂとの間に接続される。
は、差動増幅器３１、スイッチ３２〜３５、キャパシタ
３６，３７、入力端子３８、および出力端子３９を含
む。差動増幅器３１以外の素子３２〜３７はオフセット
電圧補償回路を構成する。スイッチ３２は、差動増幅器
３１の出力端子３１ｃと反転入力端子３１ａとの間に接
続される。スイッチ３３，３４は、差動増幅器３１の出
力端子３１ｃと非反転入力端子３１ｂとの間に直列接続
される。スイッチ３５は、入力端子３８と差動増幅器３
１の非反転入力端子３１ｂとの間に接続される。
【０００９】キャパシタ３６は、スイッチ３３と３４の
間のノードと差動増幅器３１の反転入力端子３１ａとの
間に接続される。キャパシタ３６は、所定の容量値Ｃof
を有し、差動増幅器３１のオフセット電圧Ｖofを電荷と
して保持する。キャパシタ３７は、差動増幅器３１の非
反転入力端子３１ｂと第２電源電位ＶＳＳのラインとの
間に接続される。キャパシタ３６は、所定の容量Ｃaを
有し、入力電位ＶINを電荷として保持する。差動増幅器
３１の出力端子３１ｃは、電圧フォロワ３０の出力端子
３９に接続される。
間のノードと差動増幅器３１の反転入力端子３１ａとの
間に接続される。キャパシタ３６は、所定の容量値Ｃof
を有し、差動増幅器３１のオフセット電圧Ｖofを電荷と
して保持する。キャパシタ３７は、差動増幅器３１の非
反転入力端子３１ｂと第２電源電位ＶＳＳのラインとの
間に接続される。キャパシタ３６は、所定の容量Ｃaを
有し、入力電位ＶINを電荷として保持する。差動増幅器
３１の出力端子３１ｃは、電圧フォロワ３０の出力端子
３９に接続される。
【００１０】次に、この電圧フォロワ３０の動作につい
て説明する。ステップＳ１では、図１５に示すように、
スイッチ３５がオンとなり、キャパシタ３７に入力電位
ＶIN分の電荷Ｑa＝Ｃa・ＶINが蓄えられる。また、スイ
ッチ３２，３３がオンし、キャパシタ３６に蓄えられて
いた電荷が消去（リセット）される。ステップＳ２で
は、図１６に示すように、リセットが終了したのでスイ
ッチ３３，３５がオフする。
て説明する。ステップＳ１では、図１５に示すように、
スイッチ３５がオンとなり、キャパシタ３７に入力電位
ＶIN分の電荷Ｑa＝Ｃa・ＶINが蓄えられる。また、スイ
ッチ３２，３３がオンし、キャパシタ３６に蓄えられて
いた電荷が消去（リセット）される。ステップＳ２で
は、図１６に示すように、リセットが終了したのでスイ
ッチ３３，３５がオフする。
【００１１】ステップＳ３では、図１７に示すように、
スイッチ３４がオンし、オフセット電圧Ｖofが検出され
る。すなわちキャパシタ３６にはオフセット電圧Ｖof分
の電荷ΔＱが蓄えられ、キャパシタ３７の電荷がδＱだ
け増加してＱa＋ΔＱとなり、キャパシタ３７の端子電
圧がＶINからＶIN′に変化する。このとき、以下の式が
成り立つ。
スイッチ３４がオンし、オフセット電圧Ｖofが検出され
る。すなわちキャパシタ３６にはオフセット電圧Ｖof分
の電荷ΔＱが蓄えられ、キャパシタ３７の電荷がδＱだ
け増加してＱa＋ΔＱとなり、キャパシタ３７の端子電
圧がＶINからＶIN′に変化する。このとき、以下の式が
成り立つ。
【００１２】
【数１】
【００１３】ステップＳ４では、図１８に示すように、
オフセット電圧Ｖofの検出が終了したので、スイッチ３
４がオフする。ステップＳ５では、図１９に示すよう
に、スイッチ３２がオフしてスタンバイ状態となる。ス
テップＳ６では、図２０に示すように、スイッチ３３が
オンし、検出したオフセット電圧Ｖofが差動増幅器３１
の反転入力端子３１ａにフィードバックされ、電圧フォ
ロワ３０の出力電圧ＶOU Tがオフセット電圧Ｖof分だけ
低下する。このとき電圧フォロワ３０の出力電圧ＶOUT
は次の式で表わされる。
オフセット電圧Ｖofの検出が終了したので、スイッチ３
４がオフする。ステップＳ５では、図１９に示すよう
に、スイッチ３２がオフしてスタンバイ状態となる。ス
テップＳ６では、図２０に示すように、スイッチ３３が
オンし、検出したオフセット電圧Ｖofが差動増幅器３１
の反転入力端子３１ａにフィードバックされ、電圧フォ
ロワ３０の出力電圧ＶOU Tがオフセット電圧Ｖof分だけ
低下する。このとき電圧フォロワ３０の出力電圧ＶOUT
は次の式で表わされる。
【００１４】
【数２】
【００１５】したがって、この電圧フォロワ３０では、
オフセット電圧はＣof／Ｃa倍に低減される。
オフセット電圧はＣof／Ｃa倍に低減される。
【００１６】
【発明が解決しようとする課題】しかし、従来の電圧フ
ォロワ３０では、オフセット電圧Ｖofの影響を小さくす
るためにはキャパシタ３６の容量値Ｃofに比べてキャパ
シタ３７の容量値Ｃaを十分大きくする必要があったの
で、キャパシタ３７の電極面積を十分大きくする必要が
あり、レイアウト面積が大きくなるという問題があっ
た。
ォロワ３０では、オフセット電圧Ｖofの影響を小さくす
るためにはキャパシタ３６の容量値Ｃofに比べてキャパ
シタ３７の容量値Ｃaを十分大きくする必要があったの
で、キャパシタ３７の電極面積を十分大きくする必要が
あり、レイアウト面積が大きくなるという問題があっ
た。
【００１７】また、オフセット電圧Ｖofを検出するとき
（ステップＳ３）、差動増幅器３１の出力端子３１ｃと
非反転入力端子３１ｂがキャパシタ３６を介して接続さ
れるので、差動増幅器３１の周波数特性やオフセット電
圧Ｖofの大きさによっては発振状態が生じ、オフセット
電圧Ｖofを正確に検出できなくなる。図２１は、従来の
電圧フォロワ３０の矩形波応答を示す波形図である。こ
の図からステップＳ３において発振状態が生じ、電圧Ｖ
IN，ＶOUTが大きく変化することがわかる。
（ステップＳ３）、差動増幅器３１の出力端子３１ｃと
非反転入力端子３１ｂがキャパシタ３６を介して接続さ
れるので、差動増幅器３１の周波数特性やオフセット電
圧Ｖofの大きさによっては発振状態が生じ、オフセット
電圧Ｖofを正確に検出できなくなる。図２１は、従来の
電圧フォロワ３０の矩形波応答を示す波形図である。こ
の図からステップＳ３において発振状態が生じ、電圧Ｖ
IN，ＶOUTが大きく変化することがわかる。
【００１８】また、オフセット電圧Ｖofを検出するとき
（ステップＳ３）、キャパシタ３６と３７が接続される
ので、電荷の移動によって入力電位ＶINが大きく変化し
てしまうという問題があった。
（ステップＳ３）、キャパシタ３６と３７が接続される
ので、電荷の移動によって入力電位ＶINが大きく変化し
てしまうという問題があった。
【００１９】これらの問題は、単結晶シリコントランジ
スタを用いずに、アモルファスシリコントランジスタ、
ポリシリコントランジスタなどの性能の悪いトランジス
タを用いて差動増幅器３１を構成した場合に特に顕著と
なる。
スタを用いずに、アモルファスシリコントランジスタ、
ポリシリコントランジスタなどの性能の悪いトランジス
タを用いて差動増幅器３１を構成した場合に特に顕著と
なる。
【００２０】また、従来の電圧フォロワ３０では、素子
の寄生容量などに起因してスイッチングの際に生じるフ
ィードスルーによって、正確に入力電位をラッチできな
いという問題もあった。
の寄生容量などに起因してスイッチングの際に生じるフ
ィードスルーによって、正確に入力電位をラッチできな
いという問題もあった。
【００２１】それゆえに、この発明の主たる目的は、オ
フセット電圧を完全に補償することができ、レイアウト
面積が小さく、発振状態が発生せず、入力電位が変化し
ないアナログ出力回路を提供することである。
フセット電圧を完全に補償することができ、レイアウト
面積が小さく、発振状態が発生せず、入力電位が変化し
ないアナログ出力回路を提供することである。
【００２２】
【課題を解決するための手段】この発明に係るアナログ
出力回路は、入力されたアナログ電位と同じ電位を出力
するアナログ出力回路であって、第１の入力端子、第２
の入力端子および出力端子を含む差動増幅器と、差動増
幅器のオフセット電圧を保持するための第１のキャパシ
タと、入力されたアナログ電位を保持するための第２の
キャパシタと、差動増幅器の第１の入力端子に参照電位
を与えるとともに出力端子と第２の入力端子とを接続
し、参照電位に差動増幅器のオフセット電圧を加算した
電位を差動増幅器に出力させるための第１の切換回路
と、差動増幅器から出力された参照電位にオフセット電
圧を加算した電位を第１のキャパシタの一方電極に与え
るとともにその他方電極に参照電位を与えて充電させる
ための第２の切換回路と、第１および第２の切換回路を
用いて充電された第１のキャパシタの一方電極および他
方電極をそれぞれ差動増幅器の第２の入力端子および出
力端子に接続するとともに、第２のキャパシタに保持さ
れたアナログ電位を差動増幅器の第１の入力端子に与え
て、アナログ電位と同じ電位を差動増幅器に出力させる
ための第３の切換回路とを備えたものである。
出力回路は、入力されたアナログ電位と同じ電位を出力
するアナログ出力回路であって、第１の入力端子、第２
の入力端子および出力端子を含む差動増幅器と、差動増
幅器のオフセット電圧を保持するための第１のキャパシ
タと、入力されたアナログ電位を保持するための第２の
キャパシタと、差動増幅器の第１の入力端子に参照電位
を与えるとともに出力端子と第２の入力端子とを接続
し、参照電位に差動増幅器のオフセット電圧を加算した
電位を差動増幅器に出力させるための第１の切換回路
と、差動増幅器から出力された参照電位にオフセット電
圧を加算した電位を第１のキャパシタの一方電極に与え
るとともにその他方電極に参照電位を与えて充電させる
ための第２の切換回路と、第１および第２の切換回路を
用いて充電された第１のキャパシタの一方電極および他
方電極をそれぞれ差動増幅器の第２の入力端子および出
力端子に接続するとともに、第２のキャパシタに保持さ
れたアナログ電位を差動増幅器の第１の入力端子に与え
て、アナログ電位と同じ電位を差動増幅器に出力させる
ための第３の切換回路とを備えたものである。
【００２３】好ましくは、さらに、第１および第２の切
換回路を用いて第１のキャパシタを充電させる前に、第
１のキャパシタの電極間を接続して放電させるための第
４の切換回路が設けられる。
換回路を用いて第１のキャパシタを充電させる前に、第
１のキャパシタの電極間を接続して放電させるための第
４の切換回路が設けられる。
【００２４】また好ましくは、さらに、その一方端子が
入力されたアナログ電位を受け、その他方端子が第２の
キャパシタの一方電極に接続され、第１および第２の切
換回路を用いて第１のキャパシタを充電している間に導
通し、第２のキャパシタにアナログ電位を保持させるた
めの第１のスイッチング素子が設けられる。
入力されたアナログ電位を受け、その他方端子が第２の
キャパシタの一方電極に接続され、第１および第２の切
換回路を用いて第１のキャパシタを充電している間に導
通し、第２のキャパシタにアナログ電位を保持させるた
めの第１のスイッチング素子が設けられる。
【００２５】また好ましくは、さらに、その一方端子が
差動増幅器の出力端子に接続され、その他方端子が負荷
回路に接続され、差動増幅器からアナログ電位と同じ電
位が出力されている期間に導通する第２のスイッチング
素子が設けられる。
差動増幅器の出力端子に接続され、その他方端子が負荷
回路に接続され、差動増幅器からアナログ電位と同じ電
位が出力されている期間に導通する第２のスイッチング
素子が設けられる。
【００２６】また好ましくは、さらに、第２のスイッチ
ング素子の他方端子に接続され、第２のスイッチング素
子が導通する前の期間に負荷回路に予め定められた電位
を与えるための充放電回路が設けられる。
ング素子の他方端子に接続され、第２のスイッチング素
子が導通する前の期間に負荷回路に予め定められた電位
を与えるための充放電回路が設けられる。
【００２７】
【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１による電圧フォロワ１の構成を示す回
路図であって、図１４と対比される図である。
明の実施の形態１による電圧フォロワ１の構成を示す回
路図であって、図１４と対比される図である。
【００２８】図１を参照して、この電圧フォロワ１が図
１４の電圧フォロワ３０と異なる点は、スイッチ２〜４
が追加されている点と、参照電位ＶＲが導入されている
点である。スイッチ３は、スイッチ３４の一方端子と差
動増幅器３１の非反転入力端子３１ｂとの間に介挿され
る。スイッチ３と３４の間のノードは、参照電位ＶＲの
ラインに接続される。スイッチ２は、キャパシタ３７の
一方電極と差動増幅器３１の非反転入力端子３１ｂとの
間に介挿される。スイッチ４は、差動増幅器３１の出力
端子３１ｃと電圧フォロワ１の出力端子３９との間に介
挿される。
１４の電圧フォロワ３０と異なる点は、スイッチ２〜４
が追加されている点と、参照電位ＶＲが導入されている
点である。スイッチ３は、スイッチ３４の一方端子と差
動増幅器３１の非反転入力端子３１ｂとの間に介挿され
る。スイッチ３と３４の間のノードは、参照電位ＶＲの
ラインに接続される。スイッチ２は、キャパシタ３７の
一方電極と差動増幅器３１の非反転入力端子３１ｂとの
間に介挿される。スイッチ４は、差動増幅器３１の出力
端子３１ｃと電圧フォロワ１の出力端子３９との間に介
挿される。
【００２９】図２は、図１に示した電圧フォロワ１の動
作を示すタイムチャートである。この図２に従って、電
圧フォロワ１の動作について説明する。初期状態では、
スイッチ２，４，３３がオンし、スイッチ３，３２，３
４，３５がオフしているものとする。ステップＳ１で
は、図３に示すように、スイッチ４がオフし、差動増幅
器３１と出力端子３９に接続された負荷（図示せず）と
が電気的に切り離される。これにより、スイッチ２〜
４，３２〜３５の切換動作の影響が負荷に及ぶのを防止
することができる。
作を示すタイムチャートである。この図２に従って、電
圧フォロワ１の動作について説明する。初期状態では、
スイッチ２，４，３３がオンし、スイッチ３，３２，３
４，３５がオフしているものとする。ステップＳ１で
は、図３に示すように、スイッチ４がオフし、差動増幅
器３１と出力端子３９に接続された負荷（図示せず）と
が電気的に切り離される。これにより、スイッチ２〜
４，３２〜３５の切換動作の影響が負荷に及ぶのを防止
することができる。
【００３０】ステップＳ２では、図４に示すように、ス
イッチ２がオフし、キャパシタ３７と差動増幅器３１が
電気的に切り離される。スイッチＳ３では、図５に示す
ように、スイッチ３２，３３がオンしてキャパシタ３６
に蓄えられていた電荷が消去（リセット）されるととも
に、スイッチ３５がオンして次のアナログ入力電位Ｖ IN
によってキャパシタ３７の充電が開始される。
イッチ２がオフし、キャパシタ３７と差動増幅器３１が
電気的に切り離される。スイッチＳ３では、図５に示す
ように、スイッチ３２，３３がオンしてキャパシタ３６
に蓄えられていた電荷が消去（リセット）されるととも
に、スイッチ３５がオンして次のアナログ入力電位Ｖ IN
によってキャパシタ３７の充電が開始される。
【００３１】ステップＳ４では、図６に示すように、ス
イッチ３３がオフするとともにスイッチ３４がオンし、
オフセット電圧Ｖofが検出される。このとき差動増幅器
３１と負荷が切り離されているので、差動増幅器３１の
応答性は非常に良い。また、差動増幅器３１の非反転入
力端子３１ｂに参照電位ＶＲを印加しているので、差動
増幅器３１の動作は安定する。したがって、キャパシタ
３６にはオフセット電圧Ｖof分の電荷ΔＱが短時間で正
確に蓄えられる。また、キャパシタ３７の端子電位ＶIN
が変化することはない。
イッチ３３がオフするとともにスイッチ３４がオンし、
オフセット電圧Ｖofが検出される。このとき差動増幅器
３１と負荷が切り離されているので、差動増幅器３１の
応答性は非常に良い。また、差動増幅器３１の非反転入
力端子３１ｂに参照電位ＶＲを印加しているので、差動
増幅器３１の動作は安定する。したがって、キャパシタ
３６にはオフセット電圧Ｖof分の電荷ΔＱが短時間で正
確に蓄えられる。また、キャパシタ３７の端子電位ＶIN
が変化することはない。
【００３２】ステップＳ５では、図７に示すように、オ
フセット電圧Ｖofの検出が終了したので、スイッチ３４
がオフする。ステップＳ６では、図８に示すように、ス
イッチ３２がオフし、差動増幅器３１がオープンループ
にされる。
フセット電圧Ｖofの検出が終了したので、スイッチ３４
がオフする。ステップＳ６では、図８に示すように、ス
イッチ３２がオフし、差動増幅器３１がオープンループ
にされる。
【００３３】ステップＳ７では、図９に示すように、ス
イッチ３３がオンし、検出したオフセット電圧Ｖofが差
動増幅器３１の反転入力端子３１ａにフィードバックさ
れ、差動増幅器３１の出力端子３１ｃの電位がオフセッ
ト電圧Ｖof分だけ低下する。すなわち、差動増幅器３１
の出力端子３１ｃの電位は参照電位ＶＲとなる。したが
って、この電圧フォロワ１では、キャパシタ３６，３７
の容量値によらずに、理論的にはオフセット電圧Ｖofを
完全にキャンセルすることができる。
イッチ３３がオンし、検出したオフセット電圧Ｖofが差
動増幅器３１の反転入力端子３１ａにフィードバックさ
れ、差動増幅器３１の出力端子３１ｃの電位がオフセッ
ト電圧Ｖof分だけ低下する。すなわち、差動増幅器３１
の出力端子３１ｃの電位は参照電位ＶＲとなる。したが
って、この電圧フォロワ１では、キャパシタ３６，３７
の容量値によらずに、理論的にはオフセット電圧Ｖofを
完全にキャンセルすることができる。
【００３４】ステップＳ８では、図１０に示すように、
スイッチ３，３５がオフし、スタンバイ状態となる。ス
テップＳ９では、図１１に示すように、スイッチ２，４
がオンし、キャパシタ７に保持された入力電位ＶINが差
動増幅器３１の非反転入力端子３１ｂに入力される。差
動増幅器３１ではキャパシタ３６に保持されたオフセッ
ト電圧Ｖofを出力電圧ＶOUTに上乗せして反転入力端子
３１ａにフィードバックさせるので、差動増幅器３１の
出力電圧ＶOUTは入力電圧と同じ電圧ＶINとなる。
スイッチ３，３５がオフし、スタンバイ状態となる。ス
テップＳ９では、図１１に示すように、スイッチ２，４
がオンし、キャパシタ７に保持された入力電位ＶINが差
動増幅器３１の非反転入力端子３１ｂに入力される。差
動増幅器３１ではキャパシタ３６に保持されたオフセッ
ト電圧Ｖofを出力電圧ＶOUTに上乗せして反転入力端子
３１ａにフィードバックさせるので、差動増幅器３１の
出力電圧ＶOUTは入力電圧と同じ電圧ＶINとなる。
【００３５】この実施の形態１では、オフセット電圧Ｖ
ofを検出するときに（ステップＳ４）、キャパシタ３７
の電位ＶINを参照するのではなく参照電位ＶＲを参照す
るので、キャパシタ３７の電位ＶINが変化することがな
い。また、差動増幅器３１の非反転入力端子３１ｂが参
照電位ＶＲに固定されるので、従来のように発振状態が
生じることもない。また、キャパシタ３６，３７の容量
値によらずに、理論的にはオフセット電圧Ｖofを完全に
キャンセルできるので、キャパシタ３７の容量値すなわ
ち電極面積を大きくする必要がなく、レイアウト面積が
小さくて済む。
ofを検出するときに（ステップＳ４）、キャパシタ３７
の電位ＶINを参照するのではなく参照電位ＶＲを参照す
るので、キャパシタ３７の電位ＶINが変化することがな
い。また、差動増幅器３１の非反転入力端子３１ｂが参
照電位ＶＲに固定されるので、従来のように発振状態が
生じることもない。また、キャパシタ３６，３７の容量
値によらずに、理論的にはオフセット電圧Ｖofを完全に
キャンセルできるので、キャパシタ３７の容量値すなわ
ち電極面積を大きくする必要がなく、レイアウト面積が
小さくて済む。
【００３６】［実施の形態２］図１〜図１１で示した電
圧フォロワ１は、たとえば液晶パネルの走査線を駆動す
るためのアナログ出力回路として用いられる。装置の低
コスト化を図るため、アナログ出力回路を単結晶トラン
ジスタの代わりにアモルファスシリコントランジスタま
たはポリシリコントランジスタで形成することが試みら
れているが、アモルファスシリコントランジスタまたは
ポリシリコントランジスタで形成されたアナログ出力回
路は応答性が悪いため走査時間が長くなるという問題が
ある。この実施の形態２では、この問題が解決される。
圧フォロワ１は、たとえば液晶パネルの走査線を駆動す
るためのアナログ出力回路として用いられる。装置の低
コスト化を図るため、アナログ出力回路を単結晶トラン
ジスタの代わりにアモルファスシリコントランジスタま
たはポリシリコントランジスタで形成することが試みら
れているが、アモルファスシリコントランジスタまたは
ポリシリコントランジスタで形成されたアナログ出力回
路は応答性が悪いため走査時間が長くなるという問題が
ある。この実施の形態２では、この問題が解決される。
【００３７】図１２は、この発明の実施の形態２による
アナログ出力回路１０の構成を示す回路ブロック図であ
る。図１２を参照して、このアナログ出力回路１０が図
１の電圧フォロワ１と異なる点は、スイッチ１１および
充放電回路１２が追加されている点である。スイッチ１
１は、出力端子３９と充放電回路１２の出力ノードとの
間に接続される。
アナログ出力回路１０の構成を示す回路ブロック図であ
る。図１２を参照して、このアナログ出力回路１０が図
１の電圧フォロワ１と異なる点は、スイッチ１１および
充放電回路１２が追加されている点である。スイッチ１
１は、出力端子３９と充放電回路１２の出力ノードとの
間に接続される。
【００３８】スイッチ１１は、スイッチ４がオフされて
いる期間にオンし、スイッチ４がオンしている期間にオ
フする。充放電回路１２は、スイッチ４がオフされてい
る期間に、スイッチ１１を介して負荷すなわち走査線を
目標レベルに近いレベルに充電／放電する。差動増幅器
３１を含む電圧フォロワは、走査線を目標レベルに微調
整する。これにより、走査線を迅速かつ正確に駆動する
ことができ、走査時間の短縮化を図ることができる。
いる期間にオンし、スイッチ４がオンしている期間にオ
フする。充放電回路１２は、スイッチ４がオフされてい
る期間に、スイッチ１１を介して負荷すなわち走査線を
目標レベルに近いレベルに充電／放電する。差動増幅器
３１を含む電圧フォロワは、走査線を目標レベルに微調
整する。これにより、走査線を迅速かつ正確に駆動する
ことができ、走査時間の短縮化を図ることができる。
【００３９】なお、今回開示された実施の形態はすべて
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は上記した説明ではなくて特
許請求の範囲によって示され、特許請求の範囲と均等の
意味および範囲内でのすべての変更が含まれることが意
図される。
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は上記した説明ではなくて特
許請求の範囲によって示され、特許請求の範囲と均等の
意味および範囲内でのすべての変更が含まれることが意
図される。
【００４０】
【発明の効果】以上のように、この発明に係るアナログ
出力回路では、差動増幅器と、第１および第２のキャパ
シタと、差動増幅器の第１の入力端子に参照電位を与え
るとともに出力端子と第２の入力端子とを接続し、参照
電位に差動増幅器のオフセット電圧を加算した電位を差
動増幅器に出力させるための第１の切換回路と、差動増
幅器から出力された参照電位にオフセット電圧を加算し
た電位を第１のキャパシタの一方電極に与えるとともに
その他方電極に参照電位を与えて充電させるための第２
の切換回路と、第１および第２の切換回路を用いて充電
された第１のキャパシタの一方電極および他方電極をそ
れぞれ差動増幅器の第２の入力端子および出力端子に接
続するとともに、第２のキャパシタに保持されたアナロ
グ電位を差動増幅器の第１の入力端子に与えて、アナロ
グ電位と同じ電位を差動増幅器に出力させるための第３
の切換回路とが設けられる。したがって、第１および第
２のキャパシタの容量値に関係なくオフセット電圧を完
全にキャンセルできる。よって、第２のキャパシタの容
量値すなわち電極面積が小さくて済み、レイアウト面積
が小さくて済む。また、第１のキャパシタを充電させる
ときでも、第２のキャパシタに保持された入力アナログ
電位を用いずに参照電位を用いるので、入力アナログ電
位が変化することがない。また、このとき差動増幅器の
第１の入力端子を参照電位に固定するので、発振状態が
生じることもない。
出力回路では、差動増幅器と、第１および第２のキャパ
シタと、差動増幅器の第１の入力端子に参照電位を与え
るとともに出力端子と第２の入力端子とを接続し、参照
電位に差動増幅器のオフセット電圧を加算した電位を差
動増幅器に出力させるための第１の切換回路と、差動増
幅器から出力された参照電位にオフセット電圧を加算し
た電位を第１のキャパシタの一方電極に与えるとともに
その他方電極に参照電位を与えて充電させるための第２
の切換回路と、第１および第２の切換回路を用いて充電
された第１のキャパシタの一方電極および他方電極をそ
れぞれ差動増幅器の第２の入力端子および出力端子に接
続するとともに、第２のキャパシタに保持されたアナロ
グ電位を差動増幅器の第１の入力端子に与えて、アナロ
グ電位と同じ電位を差動増幅器に出力させるための第３
の切換回路とが設けられる。したがって、第１および第
２のキャパシタの容量値に関係なくオフセット電圧を完
全にキャンセルできる。よって、第２のキャパシタの容
量値すなわち電極面積が小さくて済み、レイアウト面積
が小さくて済む。また、第１のキャパシタを充電させる
ときでも、第２のキャパシタに保持された入力アナログ
電位を用いずに参照電位を用いるので、入力アナログ電
位が変化することがない。また、このとき差動増幅器の
第１の入力端子を参照電位に固定するので、発振状態が
生じることもない。
【００４１】好ましくは、さらに、第１および第２の切
換回路を用いて第１のキャパシタを充電させる前に、第
１のキャパシタの電極間を接続して放電させるための第
４の切換回路が設けられる。この場合は、第１のキャパ
シタの残留電荷を除去できるので、オフセット電圧を正
確に検出できる。
換回路を用いて第１のキャパシタを充電させる前に、第
１のキャパシタの電極間を接続して放電させるための第
４の切換回路が設けられる。この場合は、第１のキャパ
シタの残留電荷を除去できるので、オフセット電圧を正
確に検出できる。
【００４２】また好ましくは、さらに、その一方端子が
入力されたアナログ電位を受け、その他方端子が第２の
キャパシタの一方電極に接続され、第１および第２の切
換回路を用いて第１のキャパシタを充電している間に導
通し、第２のキャパシタにアナログ電位を保持させるた
めの第１のスイッチング素子が設けられる。この場合
は、オフセット電圧を検出している間に入力アナログ電
位を第２のキャパシタに保持させることができる。
入力されたアナログ電位を受け、その他方端子が第２の
キャパシタの一方電極に接続され、第１および第２の切
換回路を用いて第１のキャパシタを充電している間に導
通し、第２のキャパシタにアナログ電位を保持させるた
めの第１のスイッチング素子が設けられる。この場合
は、オフセット電圧を検出している間に入力アナログ電
位を第２のキャパシタに保持させることができる。
【００４３】また好ましくは、さらに、その一方端子が
差動増幅器の出力端子に接続され、その他方端子が負荷
回路に接続され、差動増幅器からアナログ電位と同じ電
位が出力されている期間に導通する第２のスイッチング
素子が設けられる。この場合は、オフセット電圧を検出
している間は差動増幅器の出力端子と負荷回路との間を
遮断することができ、差動増幅器および負荷回路が互い
に悪影響を及ぼすのを防止することができる。
差動増幅器の出力端子に接続され、その他方端子が負荷
回路に接続され、差動増幅器からアナログ電位と同じ電
位が出力されている期間に導通する第２のスイッチング
素子が設けられる。この場合は、オフセット電圧を検出
している間は差動増幅器の出力端子と負荷回路との間を
遮断することができ、差動増幅器および負荷回路が互い
に悪影響を及ぼすのを防止することができる。
【００４４】また好ましくは、第２のスイッチング素子
の他方端子に接続され、第２のスイッチング素子が導通
する前の期間に負荷回路に予め定められた電位を与える
ための充放電回路が設けられる。この場合は、差動増幅
器の負担を軽くすることができ、負荷回路を迅速に駆動
させることができる。
の他方端子に接続され、第２のスイッチング素子が導通
する前の期間に負荷回路に予め定められた電位を与える
ための充放電回路が設けられる。この場合は、差動増幅
器の負担を軽くすることができ、負荷回路を迅速に駆動
させることができる。
【図１】 この発明の実施の形態１による電圧フォロワ
の構成を示す回路図である。
の構成を示す回路図である。
【図２】 図１に示した電圧フォロワの動作を示すタイ
ムチャートである。
ムチャートである。
【図３】 図１に示した電圧フォロワの動作を説明する
ための回路図である。
ための回路図である。
【図４】 図１に示した電圧フォロワの動作を説明する
ための他の回路図である。
ための他の回路図である。
【図５】 図１に示した電圧フォロワの動作を説明する
ためのさらに他の回路図である。
ためのさらに他の回路図である。
【図６】 図１に示した電圧フォロワの動作を説明する
ためのさらに他の回路図である。
ためのさらに他の回路図である。
【図７】 図１に示した電圧フォロワの動作を説明する
ためのさらに他の回路図である。
ためのさらに他の回路図である。
【図８】 図１に示した電圧フォロワの動作を説明する
ためのさらに他の回路図である。
ためのさらに他の回路図である。
【図９】 図１に示した電圧フォロワの動作を説明する
ためのさらに他の回路図である。
ためのさらに他の回路図である。
【図１０】 図１に示した電圧フォロワの動作を説明す
るためのさらに他の回路図である。
るためのさらに他の回路図である。
【図１１】 図１に示した電圧フォロワの動作を説明す
るためのさらに他の回路図である。
るためのさらに他の回路図である。
【図１２】 この発明の実施の形態２によるアナログ出
力回路の構成を示す回路ブロック図である。
力回路の構成を示す回路ブロック図である。
【図１３】 従来の差動増幅器の構成を示す回路図であ
る。
る。
【図１４】 従来の電圧フォロワの構成を示す回路図で
ある。
ある。
【図１５】 図１４に示した電圧フォロワの動作を説明
するための回路図である。
するための回路図である。
【図１６】 図１４に示した電圧フォロワの動作を説明
するための他の回路図である。
するための他の回路図である。
【図１７】 図１４に示した電圧フォロワの動作を説明
するためのさらに他の回路図である。
するためのさらに他の回路図である。
【図１８】 図１４に示した電圧フォロワの動作を説明
するためのさらに他の回路図である。
するためのさらに他の回路図である。
【図１９】 図１４に示した電圧フォロワの動作を説明
するためのさらに他の回路図である。
するためのさらに他の回路図である。
【図２０】 図１４に示した電圧フォロワの動作を説明
するためのさらに他の回路図である。
するためのさらに他の回路図である。
【図２１】 図１４に示した電圧フォロワの問題点を説
明するための図である。
明するための図である。
１，３０ 電圧フォロワ、２〜４，１１，３２〜３５
スイッチ、１２ 充放電回路、２０，３１ 差動増幅
器、２１ 定電流源、２２，２３ ＰチャネルＭＯＳト
ランジスタ、２４，２５ 抵抗素子、３６，３７ キャ
パシタ、３８ 入力端子、３９ 出力端子。
スイッチ、１２ 充放電回路、２０，３１ 差動増幅
器、２１ 定電流源、２２，２３ ＰチャネルＭＯＳト
ランジスタ、２４，２５ 抵抗素子、３６，３７ キャ
パシタ、３８ 入力端子、３９ 出力端子。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 岩田 明彦 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5J066 AA01 AA12 CA13 CA54 CA92 FA18 HA10 HA29 HA38 KA00 KA05 KA19 MA05 MA23 ND01 ND11 ND22 ND23 PD02 TA06 5J091 AA01 AA12 CA13 CA54 CA92 FA18 HA10 HA29 HA38 KA00 KA05 KA19 MA05 MA23 TA06
Claims (5)
- 【請求項１】 入力されたアナログ電位と同じ電位を出
力するアナログ出力回路であって、 第１の入力端子、第２の入力端子および出力端子を含む
差動増幅器、 前記差動増幅器のオフセット電圧を保持するための第１
のキャパシタ、 入力されたアナログ電位を保持するための第２のキャパ
シタ、 前記差動増幅器の前記第１の入力端子に参照電位を与え
るとともに前記出力端子と前記第２の入力端子とを接続
し、前記参照電位に前記差動増幅器のオフセット電圧を
加算した電位を前記差動増幅器に出力させるための第１
の切換回路、 前記差動増幅器から出力された前記参照電位に前記オフ
セット電圧を加算した電位を前記第１のキャパシタの一
方電極に与えるとともにその他方電極に前記参照電位を
与えて充電させるための第２の切換回路、および前記第
１および第２の切換回路を用いて充電された前記第１の
キャパシタの一方電極および他方電極をそれぞれ前記差
動増幅器の前記第２の入力端子および前記出力端子に接
続するとともに、前記第２のキャパシタに保持されたア
ナログ電位を前記差動増幅器の前記第１の入力端子に与
えて、前記アナログ電位と同じ電位を前記差動増幅器に
出力させるための第３の切換回路を備える、アナログ出
力回路。 - 【請求項２】 さらに、前記第１および第２の切換回路
を用いて前記第１のキャパシタを充電させる前に、前記
第１のキャパシタの電極間を接続して放電させるための
第４の切換回路を備える、請求項１に記載のアナログ出
力回路。 - 【請求項３】 さらに、その一方端子が入力されたアナ
ログ電位を受け、その他方端子が前記第２のキャパシタ
の一方電極に接続され、前記第１および第２の切換回路
を用いて前記第１のキャパシタを充電している間に導通
し、前記第２のキャパシタに前記アナログ電位を保持さ
せるための第１のスイッチング素子を備える、請求項１
または請求項２に記載のアナログ出力回路。 - 【請求項４】 さらに、その一方端子が前記差動増幅器
の前記出力端子に接続され、その他方端子が負荷回路に
接続され、前記差動増幅器から前記アナログ電位と同じ
電位が出力されている期間に導通する第２のスイッチン
グ素子を備える、請求項１から請求項３のいずれかに記
載のアナログ出力回路。 - 【請求項５】 さらに、前記第２のスイッチング素子の
他方端子に接続され、前記第２のスイッチング素子が導
通する前の期間に前記負荷回路に予め定められた電位を
与えるための充放電回路を備える、請求項４に記載のア
ナログ出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000144347A JP4428813B2 (ja) | 2000-05-17 | 2000-05-17 | アナログ出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000144347A JP4428813B2 (ja) | 2000-05-17 | 2000-05-17 | アナログ出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001326545A true JP2001326545A (ja) | 2001-11-22 |
| JP4428813B2 JP4428813B2 (ja) | 2010-03-10 |
Family
ID=18651015
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000144347A Expired - Fee Related JP4428813B2 (ja) | 2000-05-17 | 2000-05-17 | アナログ出力回路 |
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|---|---|
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-
2000
- 2000-05-17 JP JP2000144347A patent/JP4428813B2/ja not_active Expired - Fee Related
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|---|---|---|---|---|
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| JPWO2006025417A1 (ja) * | 2004-09-03 | 2008-05-08 | ローム株式会社 | 平衡出力回路及びそれを用いた電子機器 |
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| JP4503445B2 (ja) * | 2005-01-12 | 2010-07-14 | シャープ株式会社 | 電圧レベル増幅機能付きバッファ回路および液晶表示装置 |
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| JP2016528854A (ja) * | 2013-12-04 | 2016-09-15 | シーエスエムシー テクノロジーズ エフエイビー１ カンパニー リミテッド | センサ制御回路及び電子装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4428813B2 (ja) | 2010-03-10 |
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