JP4503445B2 - 電圧レベル増幅機能付きバッファ回路および液晶表示装置 - Google Patents

Description

本発明は、電圧レベル増幅機能を有するバッファ回路に関するものである。

従来から、信号を生成する回路へ、負荷の変動の影響を与えないようにする場合、バッファ回路は、当該信号生成回路と負荷との間に設けられている。例えば、図２３に示すように、後述の特許文献１に記載のバッファ回路では、オフセットキャンセル期間中（図２４に示すｔ１０１〜ｔ１０２の期間）、スイッチＳＷ１０１が導通し、差動増幅器Ａ１０１の出力端子および反転入力端子が互いに接続される。また、当該オフセットキャンセル期間には、スイッチＳＷ１０３が導通し、差動増幅器Ａ１０１の反転入力端子は、キャパシタＣ１０１を介して接地される。同様に、当該期間中、スイッチＳＷ１０５が導通し、と共に、差動増幅器Ａ１０１の非反転入力端子は、接地される。

この状態では、キャパシタＣ１０１の両端には、差動増幅器Ａ１０１のオフセット電圧Ｖｏｆｓが印加されるので、当該キャパシタＣ１０１には、差動増幅器Ａ１０１に固有のオフセット電圧Ｖｏｆｓに応じた電荷が蓄積される。

一方、オフセットキャンセル期間が終了すると（ｔ１０２の時点）、上記スイッチＳＷ１０１は遮断され、その後、ｔ１０３の時点になると、上記スイッチＳＷ１０３およびＳＷ１０５が遮断される。また、ｔ１０３の時点では、スイッチＳＷ１０２が導通して、差動増幅器Ａ１０１の出力端子は、キャパシタＣ１０１を介して差動増幅器Ａ１０１の反転入力端子に接続される。

ここで、オフセットキャンセル期間には、上記キャパシタＣ１０１にオフセット電圧Ｖｏｆｓに応じた電荷が蓄積されている。また、スイッチＳＷ１０１が遮断された後で、スイッチＳＷ１０２〜ＳＷ１０５が切り換えられるので、当該キャパシタＣ１０１に蓄積された電荷が保存される。この結果、ｔ１０３〜ｔ１０４の期間（出力期間）において、差動増幅器Ａ１０１は、図２４に示すように、上記オフセット電圧Ｖｏｆｓに拘わらず、サンプリングホールド回路（ＳＨ）から差動増幅器Ａ１０１の非反転入力端子へ入力される入力信号の電位Ｖｉｎと同じ電位の出力信号Ｖｏｕｔを出力することができる。
特許第３２０８２９９号（公開日：1996年１１月５日）

しかしながら、上記従来の構成では、バッファ回路は、入力信号の電位Ｖｉｎと同じ電位の出力信号Ｖｏｕｔを出力しているので、バッファ回路へ入力信号を出力する回路は、バッファ回路からの出力を受け取る回路が必要とする振幅の入力信号を出力する必要がある。この結果、入力信号を生成する回路の消費電力が増大しがちになり、それに伴なって、バッファ回路を含むシステムの消費電力も増大するという問題を生じる。

本発明は、上記の問題点に鑑みてなされたものであり、その目的は、バッファ回路を含むシステムの消費電力を削減可能なバッファ回路を実現することにある。

本発明に係るバッファ回路は、電圧レベル増幅機能付きのバッファ回路であって、上記課題を解決するために、差動増幅器と、第１端子および第２端子を有し、上記差動増幅器の入力端子の１つである第１入力端子に上記第１端子が接続されたオフセットキャンセル用容量と、上記差動増幅器の出力端子を、上記第１端子に接続するか否かを選択する第１スイッチと、上記差動増幅器の出力端子を、上記第２端子に接続するか否かを選択する第２スイッチと、上記第１スイッチを導通させ、上記第２スイッチを遮断することによって、上記差動増幅器の出力を上記第１入力端子へフィードバックすると共に、上記第１スイッチを遮断した後、上記第２スイッチを導通させることによって、上記差動増幅器の出力を上記オフセットキャンセル用容量を介して上記第１入力端子へフィードバックする制御手段とを備え、上記制御手段は、上記第２スイッチの遮断時には、上記第２端子および上記差動増幅器の第２入力端子を、それぞれ、予め定められた第１基準電位と、当該第１基準電位とは異なる第２基準電位とに維持すると共に、上記第２スイッチの導通時には、上記第２入力端子に、入力信号を印加し、上記差動増幅器の第１入力端子の入力容量および上記オフセットキャンセル用容量を含み、上記第１端子に接続された各容量の静電容量値は、上記第２スイッチが導通している間の差動増幅器の出力端子の電位を出力電位とし、上記第２スイッチの導通時に上記第２入力端子に入力される入力信号の電位を入力電位とするとき、出力電位の変化量が当該出力電位の変化の原因となる入力電位の変化の量よりも大きくなるように設定されていることを特徴としている。

また、上記構成に加えて、上記入力電位は、離散的な値のいずれかであり、上記オフセットキャンセル用容量の静電容量値に対する、上記第１端子に接続されている他の容量の静電容量値の合計の比率αは、上記入力電位の取り得る値同士の差の最小値をＡ、入力電位の取り得る値の最大値と最小値との差をＢとするとき、 α ≧ Ａ／Ｂ に設定されていてもよい。

これらの構成では、第２スイッチが遮断されているオフセットキャンセル期間には、上記オフセットキャンセル用容量に、差動増幅器のオフセット電圧に応じた電荷が蓄積される。一方、制御手段が、上記第１スイッチを遮断した後、上記第２スイッチを導通させることによって、上記第１端子に蓄積された電荷を保持したまま、上記オフセットキャンセル用容量の接続が切り換えられ、当該オフセットキャンセル用容量は、第２スイッチが導通している出力期間には、差動増幅器の第１入力端子と出力端子との間に配置される。また、上記第１端子に接続された各容量の静電容量値は、出力電位の変化量が当該出力電位の変化の原因となる入力電位の変化の量よりも大きくなるように設定されている。

この結果、電圧レベル増幅機能付きバッファ回路は、出力インピーダンスよりも入力インピーダンスを高く保っているだけではなく、以下の出力信号、すなわち、差動増幅器のオフセット電圧の影響が打ち消され、しかも、入力電位の変化量よりも大きく電位が変化する出力信号を出力できる。

このように、電圧レベル増幅機能付きバッファ回路が低振幅の入力信号を高振幅の出力信号に変換して出力するので、電圧レベル増幅機能付きバッファ回路へ入力信号を入力する信号生成回路は、低振幅の入力信号を出力するだけで、電圧レベル増幅機能付きバッファ回路の出力に接続され、より高振幅の信号を必要とする回路を駆動できる。この結果、入力信号と同じ信号を出力するバッファ回路が設けられているシステムと比較して、電圧レベル増幅機能付きバッファ回路を含むシステム全体の消費電力を削減できる。

また、上記構成に加えて、さらに、上記第１端子に一端が接続された増幅用の容量を備えていてもよい。当該構成では、差動増幅器の入力容量に拘わらず、上記オフセットキャンセル用容量の静電容量値に対する、上記第１端子に接続されている他の容量の静電容量値の合計の比率αを設定できる。したがって、増幅用の容量を設けず、差動増幅器の入力容量とオフセットキャンセル用容量とのみが上記第１端子に接続されている構成と比較して、出力電位の変化の原因となる入力電位の変化の量に対する、当該出力電位の変化量の比率を、比較的容易に増大させることができる。

また、上記構成に加えて、上記制御手段は、上記第２スイッチの遮断時には、上記第２端子および第２入力端子の双方へ、入力信号を印加すると共に、上記第２スイッチの導通時には、上記第２端子および第２入力端子のうちの第２入力端子のみに、入力信号を印加してもよい。当該構成では、オフセットキャンセル期間における入力電位を基準にして、出力期間における入力電位を増幅して出力できる。

一方、上記構成に加えて、上記制御手段は、上記第２スイッチの遮断時には、上記第２端子および第２入力端子の双方を、予め定められた基準電位に維持すると共に、上記第２スイッチの導通時には、上記第２入力端子に、入力信号を印加してもよい。当該構成では、基準電位を基準にして、入力電位を増幅して出力できる。

本発明に係る電圧レベル増幅機能付きのバッファ回路では、特に、上記制御手段は、上記第２スイッチの遮断時には、上記第２端子および第２入力端子を、それぞれ、予め定められた第１基準電位と、当該第１基準電位とは異なる第２基準電位とに維持すると共に、上記第２スイッチの導通時には、上記第２入力端子に、入力信号を印加することを特徴としているため、当該構成では、電圧レベル増幅機能付きバッファ回路は、低振幅信号を高振幅信号に変換して出力できるだけではなく、第１基準電位と第２基準電位とに応じたシフト量だけ、出力電位をシフトさせることができる。

この結果、電圧レベル増幅機能付きバッファ回路へ入力信号を入力する信号生成回路は、電圧レベル増幅機能付きバッファ回路の出力に接続された回路が必要とする電位の範囲の最大値に拘わらず、入力信号として出力すべき電位の範囲の最大値を任意の電位に設定でき、当該信号生成回路の消費電力やレイアウト面積の削減と、当該信号生成回路へ基準電圧を供給する電源回路の構成の簡略化との少なくとも一方を実現できる。これにより、電圧レベル増幅機能付きバッファ回路を含むシステム全体の消費電力を削減したり、構成を簡略化したりすることができる。

また、多くの場合、電圧レベル増幅機能付きバッファ回路を含むシステムでは、複数の基準となる電位が生成されており、また、特に生成しなくても、接地レベルも基準となる電位として使用できる。したがって、入力信号として出力すべき電位の範囲の最大値を任意の電位に設定できれば、上記信号生成回路が、これらの電位のいずれかを、上記入力信号を生成するための基準電位としても流用できるので、さらに、電圧レベル増幅機能付きバッファ回路を含むシステム全体の消費電力を削減したり、構成を簡略化したりすることができる。

さらに、上記構成に加えて、上記制御手段は、上記第１および第２基準電位の少なくとも一方を変更することによって、上記第１基準電位を第２基準電位よりも高く設定するか、低く設定するかを切り換え可能であってもよい。なお、上記制御手段は、例えば、ある基準電位と他の基準電位との一方を選択して、第１基準電位として出力するなどして、第１基準電位を変更できる。同様に、制御手段は、ある基準電位と他の基準電位との一方を選択して、第２基準電位として出力するなどして、第２基準電位を変更してもよい。

当該構成では、制御手段が上記第１および第２基準電位の少なくとも一方を変更することによって、上記第１電位を第２電位よりも高く設定するか、低く設定するかが切り換えられるので、電圧レベル増幅機能付きバッファ回路は、ある期間には、入力信号の電位を、より高くシフトして出力し、他の期間には、より低くシフトして出力できる。

これにより、電圧レベル増幅機能付きバッファ回路は、必要に応じて、より高くシフトするか、より低くシフトするかを選択でき、電圧レベル増幅機能付きバッファ回路を含むシステム全体の消費電力を削減したり、構成を簡略化したりすることができる。

また、本発明に係る液晶表示装置は、上記課題を解決するために、上記のいずれかの構成の電圧レベル増幅機能付きバッファ回路を備えていることを特徴としている。

上述したように、電圧レベル増幅機能付きバッファ回路は、低振幅の入力信号を高振幅の出力信号に変換して出力するので、入力信号と同じ信号を出力するバッファ回路が設けられているシステムと比較して、電圧レベル増幅機能付きバッファ回路を含むシステム全体の消費電力を削減できる。したがって、低消費電力の液晶表示装置を実現できる。

また、液晶は、交流駆動する必要があるので、供給すべき電位の範囲を、第１の範囲と、それとは異なる第２の範囲との間で変更することが多い。したがって、上記の各構成の中でも、第１基準電位を第２基準電位よりも高く設定するか、低く設定するかを切り換え可能な構成を、特に好適に使用できる。

本発明に係るバッファ回路は、出力インピーダンスよりも入力インピーダンスを高く保っているだけではなく、以下の出力信号、すなわち、差動増幅器のオフセット電圧の影響が打ち消され、しかも、入力電位の変化量よりも大きく電位が変化する出力信号を出力できるので、液晶表示装置をはじめとして、消費電力の削減が望まれる装置のバッファ回路として広く使用できる。

〔第１の参考形態〕
まず、本発明の基になる一参考形態について図１ないし図９に基づいて説明すると以下の通りである。すなわち、本参考形態に係る液晶表示装置は、オフセットキャンセル機能および電圧レベルの増幅機能が設けられたバッファアンプを備えることにより、消費電力や回路のレイアウト面積を削減可能な液晶表示装置であって、液晶テレビジョン受像機や、液晶モニタをはじめとして、種々の液晶表示装置として広く使用されている。

以下では、バッファアンプの回路構成について説明する前に、液晶表示装置全体の概略構成および動作について簡単に説明する。また、説明の便宜上、例えば、ｉ番目のデータ信号線ＳＬi のように、位置を特定する必要がある場合にのみ、位置を示す数字または英字を付して参照し、位置を特定する必要がない場合や総称する場合には、位置を示す文字を省略して参照する。

すなわち、本参考形態に係る液晶表示装置１は、信号源ＶＳからの映像信号ＶＩＤＥＯを表示する装置であって、図２に示すように、マトリクス状に配された画素ＰＩＸ(1,1) 〜ＰＩＸ(n,m) を有する画素アレイ２と、画素アレイ２のデータ信号線ＳＬ１〜ＳＬｎを駆動するデータ信号線駆動回路３と、画素アレイ２の走査信号線ＧＬ１〜ＧＬｍを駆動する走査信号線駆動回路４と、上記両駆動回路３・４の動作タイミングを決定するためのタイミング・ジェネレータ５と、上記映像信号ＶＩＤＥＯに基づいて、上記画素ＰＩＸ(1,1) 〜ＰＩＸ(n,m) の輝度を示すデジタルの映像データＤ(1,1) 〜Ｄ(n,m) を生成し、デジタルの映像信号ＤＡＴとして、上記データ信号線駆動回路３に与えると共に、上記映像信号ＶＩＤＥＯに基づいて、上記タイミング・ジェネレータ５の動作タイミングを決定する制御信号を生成する制御回路６とを備えている。

本参考形態では、上記各部材２〜６が液晶モジュール１１としてまとめられており、当該液晶モジュール１１には、液晶モジュール１１の外部の電源回路１２からの電力供給を受けると共に、当該液晶モジュール内の各部材２〜６へ電力を供給するモジュール内電源回路７も設けられている。

また、上記データ信号線駆動回路３には、上記制御回路６からの映像データＤ(1,1) 〜Ｄ(n,m) を受け取るためのデジタルインターフェース（ＩＦ）回路３１と、当該映像データＤ(1,1) 〜Ｄ(n,m) に応じた電圧レベルのアナログの映像信号Ｏ(1,1) 〜Ｏ(n,m) を生成するビデオ回路３２とが設けられている。

上記画素アレイ２は、複数（この場合は、ｎ本）のデータ信号線ＳＬ１〜ＳＬｎと、各データ信号線ＳＬ１〜ＳＬｎに、それぞれ交差する複数（この場合は、ｍ本）の走査信号線ＧＬ１〜ＧＬｍとを備えており、１からｎまでの任意の整数および１からｍまでの任意の整数をｊとすると、データ信号線ＳＬｉおよび走査信号線ＧＬｊの組み合わせ毎に、画素ＰＩＸ(i,j) が設けられている。

なお、本参考形態の場合、各画素ＰＩＸ(i,j) は、隣接する２本のデータ信号線ＳＬ(i-1) ・ＳＬｉと、隣接する２本の走査信号線ＧＬ(j-1) ・ＧＬｊとで囲まれた部分に配されている。

上記画素ＰＩＸ(i,j) は、例えば、図３に示すように、スイッチング素子として、ゲートが走査信号線ＧＬｊへ、ソースがデータ信号線ＳＬｉに接続された電界効果トランジスタＳＷ(i,j) と、当該電界効果トランジスタＳＷ(i,j) のドレインに、一方電極が接続された画素容量Ｃｐ(i,j) とを備えている。また、画素容量Ｃｐ(i,j) の他端は、全画素ＰＩＸ…に共通の共通電極線に接続されている。上記画素容量Ｃｐ(i,j) は、液晶容量ＣＬ(i,j) と、必要に応じて付加される補助容量Ｃｓ(i,j) とから構成されている。

上記画素ＰＩＸ(i,j) において、走査信号線ＧＬｊが選択されると、電界効果トランジスタＳＷ(i,j) が導通し、データ信号線ＳＬｉに印加された電圧が画素容量Ｃｐ(i,j) へ印加される。一方、当該走査信号線ＧＬｊの選択期間が終了して、電界効果トランジスタＳＷ(i,j) が遮断されている間、画素容量Ｃｐ(i,j) は、遮断時の電圧を保持し続ける。ここで、液晶の透過率あるいは反射率は、液晶容量ＣＬ(i,j) に印加される電圧によって変化する。したがって、走査信号線ＧＬｊを選択し、当該画素ＰＩＸ(i,j) への映像データＤに応じた電圧をデータ信号線ＳＬｉへ印加すれば、当該画素ＰＩＸ(i,j) の表示状態を、映像データＤに合わせて変化させることができる。

上記構成において、図２に示す走査信号線駆動回路４は、各走査信号線ＧＬ１〜ＧＬｍへ、例えば、電圧信号など、選択期間か否かを示す信号を出力している。また、走査信号線駆動回路４は、選択期間を示す信号を出力する走査信号線ＧＬｊを、例えば、タイミング・ジェネレータ５から与えられるクロック信号ＧＣＫやスタートパルス信号ＧＳＰなどの制御信号に基づいて変更している。これにより、各走査信号線ＧＬ１〜ＧＬｍは、予め定められたタイミングで、順次選択される。

さらに、データ信号線駆動回路３のデジタルＩＦ回路３１は、上記タイミング・ジェネレータ５からの制御信号の示すタイミングで動作して、制御回路６からの映像信号ＤＡＴから、各画素ＰＩＸ…への映像データＤ…を取得する。

本参考形態では、例えば、上記制御回路６は、各画素ＰＩＸ…への映像データＤ…を時分割で、データ信号線駆動回路３のデジタルＩＦ回路３１に伝送しており、この場合、上記デジタルＩＦ回路３１は、上記制御回路６からの映像信号ＤＡＴを、各画素ＰＩＸ…に応じたタイミングでサンプリングするなどして、それぞれの画素ＰＩＸ…への映像データＤ…を取得する。

さらに、デジタルＩＦ回路３１は、走査信号線駆動回路４が選択中の走査信号線ＧＬｊに対応する各画素ＰＩＸ(1,j) 〜ＰＩＸ(n,j) への映像データＤ(1,j) 〜Ｄ(n,j) を、ビデオ回路３２へ出力し、ビデオ回路３２は、各映像データＤ(1,j) 〜Ｄ(n,j) に対応する電圧レベルの出力信号Ｏ(1) 〜Ｏ(n) を、各データ信号線ＳＬ１〜ＳＬｎへ出力する。

一方、各画素ＰＩＸ(1,j) 〜ＰＩＸ(n,j) は、自らに対応する走査信号線ＧＬｊが選択されている間に、自らに対応するデータ信号線ＳＬ１〜ＳＬｎに与えられた出力信号Ｏ(1) 〜Ｏ(n) に応じて、それぞれの透過率を調整して、自らの明るさを決定する。これにより、各画素ＰＩＸ(1,j) 〜ＰＩＸ(n,j) の輝度は、映像データＤ(1,j) 〜Ｄ(n,j) の示す輝度になるように制御される。

ここで、走査信号線駆動回路４は、走査信号線ＧＬ１〜ＧＬｍを順次選択している。したがって、画素アレイ２の全画素ＰＩＸ(1,1) 〜ＰＩＸ(n,m) を、それぞれへの映像データＤが示す明るさに設定でき、画素アレイ２へ表示される画像を更新できる。

ここで、上記ビデオ回路３２は、図４に示すように、上記映像データＤの取り得る値、それぞれに対応する基準電位群を生成する基準電位生成回路４１と、上記基準電位生成回路４１が生成している基準電位群の中から、上記映像データＤの値に応じた基準電位を選択して出力するセレクタ４２と、セレクタ４２の出力電圧Ｖｉｎに応じた電圧レベルの出力信号Ｖｏｕｔを、アナログの映像信号（出力信号）Ｏとして出力するバッファ回路４３とを備えている。

ここで、図２の構成では、ビデオ回路３２が各データ信号線ＳＬ…をそれぞれ駆動しているので、図４のセレクタ４２およびバッファ回路４３は、データ信号線ＳＬ毎に設けられている。なお、上記基準電位生成回路４１もデータ信号線ＳＬ毎に設けてもよいが、本参考形態では、レイアウト面積をより削減するため、各セレクタ４２およびバッファ回路４３に共通に基準電位生成回路４１を設けている。また、映像データＤ(i,j) は、画素ＰＩＸ(i,j) の輝度を示す値であって、例えば、画素アレイ２がモノクロ表示の場合は、画素ＰＩＸ(i,j) の輝度を示している。一方、画素アレイ２がカラー表示可能であり、複数の互いに隣接する画素（サブ画素）ＰＩＸから、１ピクセルが構成されている場合、映像データＤ(i,j) は、当該ピクセルの色成分（例えば、Ｒ成分、Ｇ成分、Ｂ成分）のうち、対応するサブ画素ＰＩＸ(i,j) の色に対応する成分に応じた輝度になる。

また、本参考形態では、後述するように、黒表示時の電位と白表示時の電位との高低関係が、時間と共に切り換わっているので、上記セレクタ４２は、現時点が、いずれを高く設定すべき期間に含まれているかに応じて、映像データＤに対応する基準電圧を切り換えている。より詳細には、白表示時の電位の方を高くする場合は、映像データＤによって特定される輝度の値が高い程、より高い基準電位を選択し、白表示時の電位の方を低くする場合は、映像データＤによって特定される輝度の値が高い程、より低い基準電位を選択する。

上記基準電位生成回路４１は、例えば、図５に示すように、互いに直列に接続された抵抗群５１を備えており、抵抗群５１の両端には、モジュール内電源回路７から供給される高電位Ｖｈと低電位Ｖｌとが印加されている。また、抵抗群５１の両端、並びに、抵抗群５１を構成する各抵抗の接続点のうちの複数は、それぞれ、基準電位を出力する端子に接続されている。なお、図５では、一例として、抵抗群５１の両端、並びに、抵抗群５１を構成する各抵抗の接続点の全てが、それぞれに対応する出力端子に接続されている場合を図示している。

詳細は後述するように、本参考形態に係るバッファ回路４３は、図２３に示すバッファ回路と同様に、出力インピーダンスよりも入力インピーダンスが高くなるように構成されているだけではなく、上記バッファ回路とは異なって、基準とするプリセット電位Ｖｘに対する入力電圧Ｖｉｎを、予め定められた定数α倍に増幅し、増幅後の電圧を出力できるように構成されている。すなわち、バッファ回路４３は、出力電圧Ｖｏｕｔが、以下の式（１）に示すように、
Ｖｏｕｔ＝Ｖｘ＋α・（Ｖｉｎ−Ｖｘ） …（１）
となるように構成されている。

これに伴なって、図６に示すように、本参考形態に係る基準電位生成回路４１が出力している基準電位群のうち、最大レベルの基準電位Ｖｉ＿ｍａｘと最小レベルの基準電位Ｖｏ＿ｍａｘとの差（Ｖｖｉｄｅｏ）は、バッファ回路４３が出力する必要のある最大電圧Ｖｍａｘと最小電圧Ｖｍｉｎとの差（α・Ｖｖｉｄｅｏ）の１／αに抑えられている。言い換えると、モジュール内電源回路７の供給する高電位Ｖｈと低電位Ｖｌとの差は、上記最大レベルの基準電位と最小レベルの基準電位との差を上記最大電圧Ｖｍａｘと最小電圧Ｖｍｉｎとの差と同じに設定する場合と比較して、１／αに設定されている。

本参考形態に係るバッファ回路４３は、オフセットキャンセル機能および電圧レベルの増幅機能を有するものであって、図１に示すように、予め定められたプリセット電位Ｖｘを基準にして、入力端子Ｔｉｎに印加された入力電圧Ｖｉｎを増幅し、増幅後の電圧Ｖｏｕｔを、出力端子Ｔｏｕｔから出力することができる。

また、上記バッファ回路４３には、出力端子が上記出力端子Ｔｏｕｔに接続された差動増幅器Ａ１と、当該差動増幅器Ａ１の反転入力端子に一端が接続されたオフセットキャンセル用のキャパシタＣ１とを備えている。また、当該キャパシタＣ１および上記反転入力端子の接続点となるノードＮｉｍは、キャパシタＣ２を介して接地されていると共に、スイッチＳＷ１を介して上記差動増幅器Ａ１の出力端子に接続されている。

さらに、上記キャパシタＣ１の他端となるノードＮｉｆは、スイッチＳＷ２を介して上記差動増幅器Ａ１の出力端子に接続されていると共に、当該ノードＮｉｆには、スイッチＳＷ３を介して、プリセット電位Ｖｘが印加されている。

また、上記差動増幅器Ａ１の非反転入力端子は、スイッチＳＷ４を介して、上記入力端子Ｔｉｎに接続されていると共に、上記非反転入力端子およびスイッチＳＷ４の接続点となるノードＮｉｐには、スイッチＳＷ５を介して、上記プリセット電位Ｖｘが印加されている。

さらに、上記バッファ回路４３には、上記各スイッチＳＷ１〜ＳＷ５の導通／遮断を制御する制御回路ＣＮＴ１が設けられている。なお、制御回路ＣＮＴ１による各スイッチＳＷ１〜ＳＷ５の制御タイミングについては、動作の説明と共に記載する。

また、上記各キャパシタＣ１・Ｃ２の静電容量値を、それぞれＣｏｆｓ・Ｃｔｕ、上記差動増幅器Ａ１の反転入力端子および非反転入力端子の入力容量の静電容量値をＣｉｎとすると、それぞれの静電容量値Ｃｏｆｓ、ＣｔｕおよびＣｉｎは、以下の式（２）に示すように、
α ＝ （Ｃｏｆｓ＋Ｃｉｎ＋Ｃｔｕ）／Ｃｏｆｓ …（２）
となるように設定されている。

上記構成において、制御回路ＣＮＴ１は、オフセットキャンセル期間の開始時点（図７に示す時点ｔ１）に、スイッチＳＷ１を導通させ、スイッチＳＷ２を遮断する。さらに、上記スイッチＳＷ３およびＳＷ５を導通させると共に、スイッチＳＷ４を遮断する。

これにより、差動増幅器Ａ１の反転入力端子と出力端子とが接続されると共に、キャパシタＣ１のスイッチＳＷ３側の端部のノードＮｉｆは、差動増幅器Ａ１の出力端子と切り離される。また、プリセット電位Ｖｘは、キャパシタＣ１を介して、差動増幅器Ａ１の反転入力端子に印加される。さらに、プリセット電位Ｖｘは、差動増幅器Ａ１の非反転入力端子にも印加される。

この状態では、上記ノードＮｉｆの電位Ｖｉｆおよび差動増幅器Ａ１の非反転入力端子の電位Ｖｉｐは、プリセット電位Ｖｘに保たれる。一方、差動増幅器Ａ１の反転入力端子の電位Ｖｉｍは、差動増幅器Ａ１の出力端子の電位と同じ電位になる。ここで、差動増幅器Ａ１のゲインの絶対値は、充分大きな値に設定されている。また、上述したように、差動増幅器Ａ１の両入力端子の入力容量の静電容量値は、互いに同じ値（Ｃｉｎ）である。したがって、上記電位Ｖｉｍは、差動増幅器Ａ１のオフセット電圧をＶｏｆｓとすると、Ｖｘ＋Ｖｏｆｓとなり、上記オフセットキャンセル用のキャパシタＣ１の両端には、差動増幅器Ａ１のオフセット電圧Ｖｏｆｓが印加される。

ここで、当該キャパシタＣ１の両端は、プリセット電位Ｖｘに維持される端子または出力端子Ｔｏｕｔに接続されており、キャパシタＣ１は、これらの端子を介して電荷を蓄積したり、電荷を放出したりできる。したがって、この状態では、当該キャパシタＣ１には、オフセット電圧Ｖｏｆｓに応じた量（＝Ｃｏｆｓ・Ｖｏｆｓ）の電荷が蓄積される。

一方、時点ｔ２になり、オフセットキャンセル期間が終了すると、制御回路ＣＮＴ１は、上記スイッチＳＷ１を遮断する。これにより、差動増幅器Ａ１の反転入力端子のノードＮｉｍは、フローティングノードになる。

さらに、上記時点ｔ２の後の時点ｔ３になると、制御回路ＣＮＴ１は、スイッチＳＷ２およびＳＷ４を導通させると共に、スイッチＳＷ３およびＳＷ５を遮断する。これにより、キャパシタＣ１のスイッチＳＷ３側の端部のノードＮｉｆは、差動増幅器Ａ１の出力端子に接続されると共に、差動増幅器Ａ１の非反転入力端子には、入力端子Ｔｉｎの電圧Ｖｉｎが印加される。

ただし、時点ｔ３における各スイッチＳＷ２〜ＳＷ４の切り換えの際には、上記ノードＮｉｍは、フローティングノードになっているので、当該ノードＮｉｍの電荷は、保存されたまま、各キャパシタＣ１・Ｃ２、および、差動増幅器Ａ１の入力容量に再分配される。

ここで、差動増幅器Ａ１の動作点を０〔Ｖ〕とすると、時点ｔ３から時点ｔ４までの出力期間において、差動増幅器Ａ１の出力電圧Ｖｏｕｔは、以下の式（３）に示すように、
Ｖｏｕｔ＝−Ａ・（Ｖｉｐ−Ｖｉｍ＋Ｖｏｆｓ）
＝−Ａ・（Ｖｉｎ−Ｖｉｍ＋Ｖｏｆｓ） …（３）となる。なお、上式において、Ａは、差動増幅器Ａ１のゲインであり、Ｖｏｆｓは、差動増幅器Ａ１のオフセット電圧である。

さらに、スイッチＳＷ１の切り換え直前の時点における、上記ノードＮｉｍの電荷Ｑｉｍ１は、以下の式（４）に示すように、
Ｑｉｍ１＝Ｖｏｆｓ・Ｃｏｆｓ＋（Ｖｘ＋Ｖｏｆｓ）・（Ｃｉｎ＋Ｃｔｕ） …（４）
となる。一方、スイッチＳＷ２〜ＳＷ４の切り換え後における、上記ノードＮｉｍの電荷Ｑｉｍ２は、以下の式（５）に示すように、
Ｑｉｍ２＝（Ｖｉｍ−Ｖｏｕｔ）・Ｃｏｆｓ＋Ｖｉｍ・（Ｃｉｎ＋Ｃｔｕ） …（５）
となる。

したがって、Ｑｉｍ１＝Ｑｉｍ２、および、上記式（３）〜式（５）を、差動増幅器Ａ１の反転増幅端子の電位Ｖｉｍについてとくと、以下の式（６）に示すように、
Ｖｉｍ＝Ｖｉｎ・（Ａ・Ｃｏｆｓ）／（Ａ・Ｃｏｆｓ−Ｃｏｆｓ−Ｃｉｎ−Ｃｔｕ）
−Ｖｘ・（Ｃｉｎ＋Ｃｔｕ）／（Ａ・Ｃｏｆｓ−Ｃｏｆｓ−Ｃｉｎ−Ｃｔｕ）
＋Ｖｏｆｓ …（６）
となり、当該式（６）を式（３）に代入すると、以下の式（７）に示すように、
Ｖｏｕｔ＝Ａ／（Ａ・Ｃｏｆｓ−Ｃｏｆｓ−Ｃｉｎ−Ｃｔｕ）
・〔Ｖｉｎ・（Ｃｏｆｓ＋Ｃｉｎ＋Ｃｔｕ）
−Ｖｘ・（Ｃｉｎ＋Ｃｔｕ）〕 …（７）
なる。

ここで、差動増幅器Ａ１のゲインＡの絶対値は、充分大きな値に設定されているので、Ａ／（Ａ・Ｃｏｆｓ−Ｃｏｆｓ−Ｃｉｎ−Ｃｔｕ）は、１／Ｃｏｆｓと見なすことができる。したがって、上記式（７）は、以下の式（８）に示すように、
Ｖｏｕｔ＝Ｖｘ＋（Ｃｏｆｓ＋Ｃｉｎ＋Ｃｔｕ）・（Ｖｉｎ−Ｖｘ）／Ｃｏｆｓ
＝Ｖｘ＋α・（Ｖｉｎ−Ｖｘ） …（８）
となる。

これにより、出力期間（時点ｔ３から時点ｔ４までの期間）において、バッファ回路４３は、差動増幅器Ａ１固有のオフセット電圧Ｖｏｆｓがキャンセルされ、しかも、プリセット電位Ｖｘを基準にして、入力電圧Ｖｉｎを増幅した値の出力電圧Ｖｏｕｔを出力することができる。

出力期間が終了し、次のオフセットキャンセル期間になると（ｔ４の時点）、制御回路ＣＮＴ１は、時点１と同様に、スイッチＳＷ１、ＳＷ３およびＳＷ５を導通させると共に、スイッチＳＷ２およびＳＷ４を遮断する。これにより、上記キャパシタＣ１には、再度、差動増幅器Ａ１のオフセット電圧Ｖｏｆｓに応じた量の電荷が蓄積される。

なお、時点ｔ４以降は、時点ｔ１〜ｔ４の動作が繰り返される。これにより、バッファ回路４３は、各オフセットキャンセル期間になると、キャパシタＣ１にオフセット電圧Ｖｏｆｓに応じた量の電荷を蓄積し、各出力期間になると、上述した式（８）あるいは（１）に示すように、基準とするプリセット電位Ｖｘに対する入力電圧Ｖｉｎを、予め定められた定数α倍に増幅し、増幅後の電圧を出力する。

以上のように、本参考形態に係るバッファ回路４３では、差動増幅器Ａ１の反転入力端子が、キャパシタＣ２を介して接地されており、各キャパシタＣ１・Ｃ２、並びに、差動増幅器Ａ１の各入力端子の静電容量値Ｃｏｆｓ、ＣｔｕおよびＣｉｎは、上述の式（２）のように設定されている。

これにより、上記バッファ回路４３は、上述の式（１）に示すように、各出力期間において、基準とするプリセット電位Ｖｘに対する入力電圧Ｖｉｎを、予め定められた定数α倍に増幅し、増幅後の電圧Ｖｏｕｔを出力することができる。言い換えると、本参考形態に係るバッファ回路４３は、基準電位生成回路４１からの低振幅の入力信号を、所定の高振幅の信号に増幅して出力できる。

また、オフセットキャンセル期間になると、キャパシタＣ１にオフセット電圧Ｖｏｆｓに応じた量の電荷を蓄積すると共に、差動増幅器Ａ１の反転入力端子のノードＮｉｍに蓄積された電荷を保存しつつ、各スイッチＳＷ１〜ＳＷ５を切り換えているので、出力電圧Ｖｏｕｔからは、オフセット電圧Ｖｏｆｓがキャンセルされている。

これらの結果、バッファ回路４３が、最大電圧Ｖｍａｘから、最小電圧Ｖｍｉｎまでの電圧を、何ら支障なく、出力できるにも拘わらず、基準電位生成回路４１の出力している基準電位群のうち、最大レベルの基準電位と最小レベルの基準電位との差を、バッファ回路４３の出力する必要のある最大電圧Ｖｍａｘと最小電圧Ｖｍｉｎとの差の１／αに抑えることができる。

したがって、従来の構成、すなわち、最大レベルの基準電位と最小レベルの基準電位との差を、バッファ回路４３の出力する必要のある最大電圧Ｖｍａｘと最小電圧Ｖｍｉｎとの差と同じに設定する構成と比較して、基準電位生成回路４１に設けられた抵抗群５１（図５参照）の両端に印加する高電位Ｖｈと低電位Ｖｌとの電位差を、小さく設定することができる。この結果、上記抵抗群５１における消費電力を削減できると共に、抵抗群５１の形成に必要なレイアウト面積を縮小でき、バッファ回路４３および基準電位生成回路４１を含む液晶表示装置１の消費電力、並びに、当該液晶表示装置１のレイアウト面積を削減できる。

なお、バッファ回路４３が低振幅の入力信号を増幅して出力しているので、出力電圧に、差動増幅器Ａ１のオフセット電圧Ｖｏｆｓが残っていると、当該オフセットＶｏｆｓも増幅され、出力電圧Ｖｏｕｔに大きな誤差が発生する虞れがある。ところが、上記構成では、上記バッファ回路４３の出力電圧Ｖｏｕｔからは、差動増幅器Ａ１のオフセット電圧がキャンセルされているため、基準電位生成回路４１の消費電力およびレイアウト面積が削減されているにも拘わらず、バッファ回路４３は、最大電圧Ｖｍａｘから、最小電圧Ｖｍｉｎまでの電圧を、何ら支障なく、出力できる。

ここで、本参考形態のように、バッファ回路４３が、液晶表示装置１の各画素ＰＩＸへ印加する電圧レベルを示す出力信号Ｏを生成するために使用されている場合、出力信号Ｏの電圧レベルは、画素アレイ２の構造（液晶の物性や構造等）によって決定される。また、液晶には、交流電圧を印加する必要があるので、出力信号Ｏとして出力すべき電圧レベルは、画素ＰＩＸの対向電極の電位、すなわち、共通電極線の電位Ｖｃｏｍによっても変化する。

例えば、図８に示すように、液晶を反転駆動するために、共通電極線の電位Ｖｃｏｍを、”＋”極性時と”−”極性時との間で変更し、当該電位Ｖｃｏｍを、”＋”極性時には、Ｖｃｏｍ＿Ｌ、”−”極性時には、Ｖｃｏｍ＿Ｈに設定する場合、”＋”極性の場合は、画素の輝度が黒から白へ変化するに従って、出力信号Ｏの電圧レベルを、Ｖｃｏｍ＿Ｌ＋Ｖｂｌａｃｋ〜Ｖｃｏｍ＿Ｌ＋Ｖｗｈｉｔｅの間の範囲に設定する必要がある。同様に、”−”極性の場合は、画素の輝度が黒から白へ変化するに従って、出力信号Ｏの電圧レベルを、Ｖｃｏｍ＿Ｈ−Ｖｗｈｉｔｅ〜Ｖｃｏｍ＿Ｈ−Ｖｂｌａｃｋまでの範囲に設定する必要がある。

この場合に、従来と同様に、バッファ回路（図２３参照）が入力された電位と同じ電位の出力信号を生成する場合、基準電位生成回路は、画素の輝度を示す入力信号に基づいて、”＋”極性時には、Ｖｃｏｍ＿Ｌ＋Ｖｂｌａｃｋ〜Ｖｃｏｍ＿Ｌ＋Ｖｗｈｉｔｅの間の範囲の電位、”−”極性時には、Ｖｃｏｍ＿Ｈ−Ｖｗｈｉｔｅ〜Ｖｃｏｍ＿Ｈ−Ｖｂｌａｃｋの間の範囲の電位を生成する必要がある。ここで、各範囲の幅は、α×Ｖｖｉｄｅｏである。

これに対して、本参考形態では、バッファ回路４３が低振幅の入力信号を増幅して、出力信号Ｏを生成するので、本参考形態に係る基準電位生成回路４１は、”＋”極性時には、Ｖｘ＋（Ｖｃｏｍ＿Ｌ＋Ｖｂｌａｃｋ−Ｖｘ）／αから、Ｖｘ＋（Ｖｃｏｍ＿Ｌ＋Ｖｗｈｉｔｅ）／αまでの範囲の電位を生成できればよい。同様に、”−”極性時には、Ｖｘ＋（Ｖｃｏｍ＿Ｈ−Ｖｗｈｉｔｅ）／αから、Ｖｘ＋（Ｖｃｏｍ＿Ｈ−Ｖｂｌａｃｋ−Ｖｘ）／αまでの範囲の電位を生成できればよい。したがって、各範囲の幅は、Ｖｖｉｄｅｏと、従来の場合の１／αとなり、バッファ回路４３および基準電位生成回路４１を含む液晶表示装置１の消費電力と、当該液晶表示装置１のレイアウト面積とを削減できる。

加えて、本参考形態に係るバッファ回路４３は、上述の式（１）に示すように、プリセット電位Ｖｘを基準にして、入力電圧Ｖｉｎを増幅した値の出力電圧Ｖｏｕｔを出力している。言い換えると、出力電圧Ｖｏｕｔは、α・Ｖｉｎと比較して、Ｖｘ−α・Ｖｘだけシフトされている。したがって、０電位を基準にして入力電圧Ｖｉｎを増幅し、増幅後の出力電圧Ｖｏｕｔを出力する構成、すなわち、出力電位レベルをシフトしない構成と比較して、基準電圧生成回路４１が出力する必要のある基準電位群の電位のレベルを、より自由に設定できる。

なお、”＋”極性時と、”−”極性時とで、黒表示時の出力電位と、白表示時の出力電位との高低関係が変化しているが、上述したように、セレクタ４２（図４参照）が、白表示時の電位の方を高くする場合は、映像データＤによって特定される輝度の値が高い程、より高い基準電位を選択し、白表示時の電位の方を低くする場合は、映像データＤによって特定される輝度の値が高い程、より低い基準電位を選択しているので、何ら支障なく、画素アレイ２へ印加する電圧を示す出力信号Ｏを出力できる。

ところで、上記では、図２に示すように、バッファ回路４３を含むビデオ回路３２がデータ信号線駆動回路３内に設けられており、各データ信号線ＳＬ毎に設けられたバッファ回路４３が制御回路６からのデジタル映像信号をアナログ信号に変換して、対応するデータ信号線ＳＬへの出力信号Ｏを生成している場合について説明したが、これに限るものではない。デジタル信号の示す値に応じた電位を生成して出力する回路（例えば、ビデオ回路）を備えていれば、同様の効果が得られる。

例えば、図９に示す液晶表示装置１ａでは、図２に示すデータ信号線駆動回路３に代えて、アナログの映像信号ＤＡＴ１をサンプリングして、各データ信号線ＳＬへ出力すべき出力信号Ｏを生成するデータ信号線駆動回路３ａが設けられている。

また、液晶表示装置１ａには、制御回路６ａからのデジタルの映像信号ＤＡＴを、アナログの映像信号ＤＡＴ１に変換するビデオ回路８ａが設けられており、タイミング・ジェネレータ５ａおよび制御回路６ａも、それぞれの生成する制御信号やデジタルの映像信号によって、上記データ信号線駆動回路３ａが、ビデオ回路８ａの出力するアナログの映像信号ＤＡＴ１を、正しくサンプリングできるように構成されている。

上記ビデオ回路８ａも、上述したビデオ回路３２と同様に、基準電位生成回路４１と、セレクタ４２とバッファ４３とを備えている。ただし、当該ビデオ回路８ａは、ビデオ回路３２とは異なって、制御回路６ａから時分割で与えられるデジタルの映像データを、それぞれアナログの電位に変換し、変換後のアナログの電位を時分割でデータ信号線駆動回路３ａへ入力できればよい。したがって、セレクタ４２およびバッファ回路４３が充分に高速であれば（次の映像データが来るまでの間に、セレクタ４２およびバッファ回路４３が現在の映像データをアナログ電位に変換できれば）、セレクタ４２およびバッファ回路４３の個数は、１つでよい。

当該構成でも、バッファ回路４３が、最大電圧Ｖｍａｘから、最小電圧Ｖｍｉｎまでの電圧を、何ら支障なく、出力できるにも拘わらず、基準電位生成回路４１の出力している基準電位群のうち、最大レベルの基準電位と最小レベルの基準電位との差を、バッファ回路４３の出力する必要のある最大電圧Ｖｍａｘと最小電圧Ｖｍｉｎとの差の１／αに抑えることができる。

したがって、図２の構成と同様に、基準電位生成回路４１の抵抗群５１における消費電力を削減できると共に、抵抗群５１の形成に必要なレイアウト面積を縮小でき、バッファ回路４３および基準電位生成回路４１を含む液晶表示装置１ａの消費電力、並びに、当該液晶表示装置１ａのレイアウト面積を削減できる。

〔第２の参考形態〕
ところで、上記第１の参考形態では、図１に示すスイッチＳＷ４・ＳＷ５を切り換えることによって、オフセットキャンセル期間には、差動増幅器Ａ１の非反転入力端子にプリセット電位Ｖｘを印加し、出力期間には、入力電圧Ｖｉｎを印加していた。

これに対して、本参考形態では、バッファ回路４３へ入力電圧Ｖｉｎを出力する回路（例えば、図４に示すセレクタ４２）が、オフセットキャンセル期間か出力期間かによって、バッファ回路４３へ入力する電位を変更する構成について説明する。

すなわち、本参考形態に係るセレクタ４２ｂは、オフセットキャンセル期間には、予め定められた電位Ｖｉｎを出力し、出力期間には、当該電位ＶｉｎをΔＶｉｎだけ変更した電位（Ｖｉｎ＋ΔＶｉｎ）を出力するように構成されている。また、本参考形態に係るバッファ回路４３ｂは、詳細は後述するように、当該電位Ｖｉｎを基準とし、上記電圧ΔＶｉｎを予め定められた定数α倍に増幅した電圧を出力できるように構成されている。

一例として、各映像データＤが階調自体を示している場合、上記セレクタ４２ｂは、例えば、オフセット期間中には、基準電位生成回路４１の出力する基準電位群のうち、映像データＤ＝０に対応する電位を選択して出力し、出力期間には、映像データＤに対応する電位を選択して出力する。

一方、本参考形態に係るバッファ回路４３ｂは、図１０に示すように、図１に示すバッファ回路４３と略同様の構成であるが、スイッチＳＷ４およびＳＷ５が省略されており、入力端子Ｔｉｎが差動増幅器Ａ１の非反転入力端子に直接接続されている。これに伴なって、制御回路ＣＮＴ１も、スイッチＳＷ４およびＳＷ５を除いた各スイッチＳＷ１〜ＳＷ３のみを制御可能な制御回路ＣＮＴ１ｂに置き換えられている。

上記構成でも、第１の参考形態と同様、図１１に示すように、オフセットキャンセル期間中には、スイッチＳＷ１およびＳＷ３が導通し、スイッチＳＷ２が遮断される。これによって、キャパシタＣ１に、差動増幅器Ａ１のオフセット電圧Ｖｏｆｓに応じた量の電荷が蓄積される。

さらに、時点ｔ２において、スイッチＳＷ１が遮断され、差動増幅器Ａ１の反転入力端子のノードＮｉｍがフローティング状態になった後、時点ｔ３において、スイッチＳＷ２およびＳＷ３が切り換えられる。これにより、上記ノードＮｉｍの電荷が保存されたまま、各キャパシタＣ１・Ｃ２、および、差動増幅器Ａ１の入力容量に電荷が再分配される。

ここで、オフセットキャンセル期間におけるノードＮｉｆおよびＮｉｐの電位は、Ｖｉｎであり、出力期間におけるノードＮｉｐの電位は、Ｖｉｎ＋ΔＶｉｎである。また、オフセットキャンセル期間における各キャパシタＣ１・Ｃ２および差動増幅器Ａ１相互の接続関係は、第１の参考形態と同様であり、出力期間における各キャパシタＣ１・Ｃ２および差動増幅器Ａ１相互の接続関係も、第１の参考形態と同様である。したがって、式（１）〜（８）において、ＶｘをＶｉｎで置き換え、Ｖｉｎ−ＶｘをΔＶｉｎと置き換えれば、上記式（１）〜（８）と同様の式が成立し、出力期間（ｔ３〜ｔ４の期間）における出力電圧Ｖｏｕｔは、以下の式（９）に示すように、
Ｖｏｕｔ＝Ｖｉｎ＋（Ｃｏｆｓ＋Ｃｉｎ＋Ｃｔｕ）・ΔＶｉｎ／Ｃｏｆｓ
＝Ｖｉｎ＋α・ΔＶｉｎ …（９）
となる。

当該構成でも、バッファ回路４３ｂが、最大電圧Ｖｍａｘから、最小電圧Ｖｍｉｎまでの電圧を、何ら支障なく、出力できるにも拘わらず、基準電位生成回路４１の出力している基準電位群のうち、最大レベルの基準電位と最小レベルの基準電位との差を、バッファ回路４３ｂの出力する必要のある最大電圧Ｖｍａｘと最小電圧Ｖｍｉｎとの差の１／αに抑えることができる。

したがって、第１の参考形態と同様に、基準電位生成回路４１の抵抗群５１における消費電力を削減できると共に、抵抗群５１の形成に必要なレイアウト面積を縮小でき、バッファ回路４３ｂおよび基準電位生成回路４１を含む液晶表示装置１ｂの消費電力、並びに、当該液晶表示装置１ｂのレイアウト面積を削減できる。

〔第３の参考形態〕
ところで、上記第１および第２の参考形態では、差動増幅器（Ａ１）の反転入力端子をキャパシタＣ２を介して接地させると共に、各キャパシタ（Ｃ１・Ｃ２）、並びに、差動増幅器の各入力端子の静電容量値Ｃｏｆｓ、ＣｔｕおよびＣｉｎを、上述の式（２）のように設定することによって、バッファ回路（４３〜４３ｂ）に、オフセットキャンセル機能および電圧レベルの増幅機能を設けた構成について説明した。

これに対して、本参考形態では、キャパシタＣ２を設けず、差動増幅器Ａ１の入力容量およびキャパシタＣ１の静電容量値ＣｉｎおよびＣｏｆｓの設定によって、オフセットキャンセル機能および電圧レベルの増幅機能を設ける構成について説明する。なお、当該構成は、第１および第２の参考形態のいずれにも適用できるが、以下では、一例として、第１の参考形態に適用した場合について説明する。

すなわち、本参考形態に係るバッファ回路４３ｃは、図１２に示すように、図１に示すバッファ回路４３と略同様の構成であるが、キャパシタＣ２が削除されており、差動増幅器Ａ１の入力容量およびキャパシタＣ１の静電容量値ＣｉｎおよびＣｏｆｓが、以下の式（10）に示すように、
α ＝ （Ｃｏｆｓ＋Ｃｉｎ）／Ｃｏｆｓ …（10）
となるように設定されている。

一例として、上記静電容量値Ｃｉｎは、差動増幅器Ａ１の入力段に設けられた差動入力対を構成するＭＯＳトランジスタにおいて、ゲート面積を増減することによって、増減させることができるので、上記式（10）を満たすように、当該ＭＯＳトランジスタのゲート面積を設定してもよい。

ここで、上記静電容量値Ｃｉｎは、入力電圧と同じ電圧を出力するためではなく、増幅用途のために設定される。したがって、上記静電容量値Ｃｉｎは、Ｃｉｎ／Ｃｏｆｓが、上記入力電位の取り得る値同士の差の最小値をＡ、入力電位の取り得る値の最大値と最小値との差をＢとするとき、 α ≧ Ａ／Ｂ に設定されている。

例えば、上記映像データＤが６ビットの場合、映像データＤは、６４個の値を持つことができるので、デジタルの映像データＤで表現可能な最大値に対する１ビット分の比率は、１／６４である。したがって、上記Ｃｉｎ／Ｃｏｆｓは、少なくとも１／６４以上の値に設定されている。

上記構成でも、図１３に示すように、第１の参考形態と同様に、オフセットキャンセル期間中（ｔ１〜ｔ２の期間）には、スイッチＳＷ１、ＳＷ３およびＳＷ５が導通し、スイッチＳＷ２およびＳＷ４が遮断される。また、時点ｔ２において、スイッチＳＷ１が遮断され、差動増幅器Ａ１の反転入力端子のノードＮｉｍがフローティング状態になった後、時点ｔ３において、スイッチＳＷ２〜ＳＷ５が切り換えられる。これにより、第１の参考形態と同様に、上記ノードＮｉｍの電荷が保存されたまま、各キャパシタＣ１、および、差動増幅器Ａ１の入力容量に電荷が再分配される。

ただし、第１の参考形態とは異なり、キャパシタＣ２が省略されている。したがって、式（１）〜式（８）において、Ｃｉｎ＋ＣｔｕをＣｉｎに置き換えれば、上記式（１）〜（８）と同様の式が成立し、出力期間（ｔ３〜ｔ４の期間）における出力電圧Ｖｏｕｔは、以下の式（11）に示すように、
Ｖｏｕｔ＝Ｖｘ＋（Ｃｏｆｓ＋Ｃｉｎ）・（Ｖｉｎ−Ｖｘ）／Ｃｏｆｓ
＝Ｖｘ＋α・（Ｖｉｎ−Ｖｘ） …（11）
となる。

当該構成でも、バッファ回路４３ｃが、最大電圧Ｖｍａｘから、最小電圧Ｖｍｉｎまでの電圧を、何ら支障なく、出力できるにも拘わらず、基準電位生成回路４１の出力している基準電位群のうち、最大レベルの基準電位と最小レベルの基準電位との差を、バッファ回路４３ｃの出力する必要のある最大電圧Ｖｍａｘと最小電圧Ｖｍｉｎとの差の１／αに抑えることができる。

したがって、第１の参考形態と同様に、基準電位生成回路４１の抵抗群５１における消費電力を削減できると共に、抵抗群５１の形成に必要なレイアウト面積を縮小でき、バッファ回路４３ｃおよび基準電位生成回路４１を含む液晶表示装置１ｃの消費電力、並びに、当該液晶表示装置１ｃのレイアウト面積を削減できる。

また、上記では、第１の参考形態に適用した場合について説明したが、第２の参考形態に適用すると、図１４に示すようになる。

当該構成のバッファ回路４３ｄにおいても、図１５に示すように、オフセットキャンセル期間中（ｔ１〜ｔ２の期間）には、スイッチＳＷ１およびＳＷ３が導通し、スイッチＳＷ２が遮断される。これによって、キャパシタＣ１に、差動増幅器Ａ１のオフセット電圧Ｖｏｆｓに応じた量の電荷が蓄積される。

さらに、時点ｔ２において、スイッチＳＷ１が遮断され、差動増幅器Ａ１の反転入力端子のノードＮｉｍがフローティング状態になった後、時点ｔ３において、スイッチＳＷ２およびＳＷ３が切り換えられる。これにより、上記ノードＮｉｍの電荷が保存されたまま、各キャパシタＣ１、および、差動増幅器Ａ１の入力容量に電荷が再分配される。

ただし、第２の参考形態とは異なり、キャパシタＣ２が省略されている。したがって、式（９）において、Ｃｉｎ＋ＣｔｕをＣｉｎに置き換えれば、上記式（９）と同様の式が成立し、出力期間（ｔ３〜ｔ４の期間）における出力電圧Ｖｏｕｔは、以下の式（12）に示すように、
Ｖｏｕｔ＝Ｖｉｎ＋（Ｃｏｆｓ＋Ｃｉｎ）・ΔＶｉｎ／Ｃｏｆｓ
＝Ｖｉｎ＋α・ΔＶｉｎ …（12）
となる。

当該構成でも、バッファ回路４３ｄが、最大電圧Ｖｍａｘから、最小電圧Ｖｍｉｎまでの電圧を、何ら支障なく、出力できるにも拘わらず、基準電位生成回路４１の出力している基準電位群のうち、最大レベルの基準電位と最小レベルの基準電位との差を、バッファ回路４３ｄの出力する必要のある最大電圧Ｖｍａｘと最小電圧Ｖｍｉｎとの差の１／αに抑えることができる。

したがって、第２の参考形態と同様に、基準電位生成回路４１の抵抗群５１における消費電力を削減できると共に、抵抗群５１の形成に必要なレイアウト面積を縮小でき、バッファ回路４３ｄおよび基準電位生成回路４１を含む液晶表示装置１ｄの消費電力、並びに、当該液晶表示装置１ｄのレイアウト面積を削減できる。

〔第１の実施形態〕
ところで、上記第１ないし第３の参考形態では、オフセットキャンセル期間において、ノードＮｉｆおよびＮｉｐの電位を互いに同じ電位に維持する構成について説明したが、本発明の実施形態では、オフセットキャンセル期間において、ノードＮｉｆおよびＮｉｐの電位を互いに異なる電位に維持する構成に特徴を有し、その構成について説明する。なお、当該構成は、スイッチＳＷ４・ＳＷ５が設けられた構成（図１または図１２の構成）のいずれにも適用できるが、以下では、第１の参考形態（図１の構成）に適用した場合について説明する。

すなわち、本実施形態に係るバッファ回路４３ｅは、図１６に示すように、図１に示すバッファ回路４３と略同様に構成されているが、スイッチＳＷ３へ印加される電圧Ｖｘと、スイッチＳＷ５へ印加される電圧Ｖｓｓとが異なっている。

当該構成でも、第１の参考形態と同様、図１７に示すように、オフセットキャンセル期間中（ｔ１〜ｔ２の期間）には、スイッチＳＷ１、ＳＷ３およびＳＷ５が導通し、スイッチＳＷ２およびＳＷ４が遮断される。

ただし、第１の参考形態とは異なり、オフセットキャンセル期間において、ノードＮｉｐに印加される電位は、Ｖｓｓであり、ノードＮｉｆに印加されるプリセット電位Ｖｘと異なっている。

したがって、オフセットキャンセル期間における出力電圧Ｖｏｕｔは、以下の式（13）に示すように、
Ｖｏｕｔ＝Ｖｉｍ＝−Ａ・（Ｖｓｓ−Ｖｉｍ＋Ｖｏｆｓ） …（13）
となる。ここで、差動増幅器Ａ１のゲインＡの絶対値は、充分大きな値に設定されており、上述したように、差動増幅器Ａ１の両入力端子の入力容量の静電容量値は、互いに同じ値（Ｃｉｎ）である。

したがって、差動増幅器Ａ１の反転入力端子のノードＮｉｍの電位Ｖｉｍは、Ｖｓｓ＋Ｖｏｆｓとなる。この結果、上記オフセットキャンセル用のキャパシタＣ１の両端には、（Ｖｓｓ−Ｖｘ＋Ｖｏｆｓ）の電圧が印加され、キャパシタＣ１には、差動増幅器Ａ１の上記両ノードＮｉｐ・Ｎｉｆの電位差と、オフセット電圧Ｖｏｆｓとの差に応じた量（＝（Ｖｓｓ−Ｖｘ＋Ｖｏｆｓ）・Ｃｏｆｓ）の電荷が蓄積される。

さらに、第１の参考形態と同様に、時点ｔ２において、スイッチＳＷ１が遮断され、差動増幅器Ａ１の反転入力端子のノードＮｉｍがフローティング状態になった後、時点ｔ３において、スイッチＳＷ２〜ＳＷ５が切り換えられる。これにより、上記ノードＮｉｍの電荷が保存されたまま、各キャパシタＣ１、Ｃ２、および、差動増幅器Ａ１の入力容量に電荷が再分配される。

ただし、第１の参考形態とは異なり、オフセットキャンセル期間において、ノードＮｉｐに印加される電位は、Ｖｓｓであり、ノードＮｉｆに印加されるプリセット電位Ｖｘと異なっている。

したがって、スイッチＳＷ１の切り換え直前の時点における、上記ノードＮｉｍの電荷Ｑｉｍ１は、以下の式（14）に示すように、
Ｑｉｍ１＝（Ｖｓｓ＋Ｖｏｆｓ−Ｖｘ）・Ｃｏｆｓ
＋（Ｖｓｓ＋Ｖｏｆｓ）・（Ｃｉｎ＋Ｃｔｕ） …（14）
となる。一方、スイッチＳＷ２〜ＳＷ４の切り換え後（出力期間）における、上記ノードＮｉｍの電荷Ｑｉｍ２は、以下の式（15）に示すように、
Ｑｉｍ２＝（Ｖｉｍ−Ｖｏｕｔ）・Ｃｏｆｓ＋Ｖｉｍ・（Ｃｉｎ＋Ｃｔｕ） …（15）
となる。また、差動増幅器Ａ１の動作点を０〔Ｖ〕とすると、出力期間における出力電圧Ｖｏｕｔは、以下の式（16）に示すように、
Ｖｏｕｔ＝−Ａ・（Ｖｉｐ−Ｖｉｍ＋Ｖｏｆｓ）
＝−Ａ・（Ｖｉｎ−Ｖｉｍ＋Ｖｏｆｓ） …（16）
となる。

さらに、Ｑｉｍ１＝Ｑｉｍ２から、上記式（14）〜（16）を、差動増幅器Ａ１の反転増幅端子の電位Ｖｉｍについてとくと、以下の式（17）に示すように、
Ｖｉｍ＝Ｖｉｎ・（Ａ・Ｃｏｆｓ）／（Ａ・Ｃｏｆｓ−Ｃｏｆｓ−Ｃｉｎ−Ｃｔｕ）
−Ｖｓｓ・（Ｃｏｆｓ＋Ｃｉｎ＋Ｃｔｕ）
／（Ａ・Ｃｏｆｓ−Ｃｏｆｓ−Ｃｉｎ−Ｃｔｕ）
＋Ｖｘ・Ｃｏｆｓ／（Ａ・Ｃｏｆｓ−Ｃｏｆｓ−Ｃｉｎ−Ｃｔｕ）
＋Ｖｏｆｓ …（17）
となり、当該式（17）を、上記式（13）に代入すると、以下の式（18）に示すように、
Ｖｏｕｔ＝Ａ／（Ａ・Ｃｏｆｓ−Ｃｏｆｓ−Ｃｉｎ−Ｃｔｕ）
・〔（Ｖｉｎ−Ｖｓｓ）・（Ｃｏｆｓ＋Ｃｉｎ＋Ｃｔｕ）
＋Ｖｘ・Ｃｏｆｓ〕 …（18）
となる。

ここで、差動増幅器Ａ１のゲインＡの絶対値は、充分大きな値に設定されているので、Ａ／（Ａ・Ｃｏｆｓ−Ｃｏｆｓ−Ｃｉｎ−Ｃｔｕ）は、１／Ｃｏｆｓと見なすことができる。したがって、上記式（18）は、以下の式（19）に示すように、
Ｖｏｕｔ＝Ｖｘ＋（Ｃｏｆｓ＋Ｃｉｎ＋Ｃｔｕ）・（Ｖｉｎ−Ｖｓｓ）／Ｃｏｆｓ
＝Ｖｘ−α・Ｖｓｓ＋α・Ｖｉｎ
＝Ｖｓｆｔ＋α・Ｖｉｎ …（19）
となる。なお、上式において、Ｖｓｆｔは、Ｖｘ−α・Ｖｓｓであり、各キャパシタＣ１・Ｃ２、並びに、差動増幅器Ａ１の入力容量の静電容量値と、電圧ＶｓｓおよびＶｘによって定められる。

また、上記式（17）は、差動増幅器Ａ１のゲインのＡの絶対値が充分大きな値であるので、以下の式（20）に示すように、
Ｖｉｍ＝Ｖｉｎ＋Ｖｏｆｓ …（20）
と見なすことができる。

これにより、バッファ回路４３ｅは、出力期間（時点ｔ３から時点ｔ４までの期間）において、入力電圧Ｖｉｎを、予め定められた定数α倍に増幅すると共に、予め定められた電圧Ｖｓｆｔだけシフトした出力電圧Ｖｏｕｔを出力できる。

また、オフセットキャンセル期間になると、キャパシタＣ１にオフセット電圧Ｖｏｆｓに応じた量の電荷（＝（Ｖｓｓ−Ｖｘ＋Ｖｏｆｓ）・Ｃｏｆｓ）を蓄積すると共に、差動増幅器Ａ１の反転入力端子のノードＮｉｍに蓄積された電荷を保存しつつ、各スイッチＳＷ１〜ＳＷ５を切り換えているので、出力電圧Ｖｏｕｔからは、オフセット電圧Ｖｏｆｓがキャンセルされている。

これらの結果、第１の参考形態と同様に、バッファ回路４３ｅが、最大電圧Ｖｍａｘから、最小電圧Ｖｍｉｎまでの電圧を、何ら支障なく、出力できるにも拘わらず、基準電位生成回路４１の出力している基準電位群のうち、最大レベルの基準電位と最小レベルの基準電位との差を、バッファ回路４３ｅの出力する必要のある最大電圧Ｖｍａｘと最小電圧Ｖｍｉｎとの差の１／αに抑えることができ、バッファ回路４３ｅを含む液晶表示装置（１・１ａ）の消費電力およびレイアウト面積を削減できる。

さらに、本実施形態に係るバッファ回路４３ｅは、第１の参考形態と同様に、オフセットキャンセル機能および電圧レベルの増幅機能だけではなく、出力期間において、入力電圧Ｖｉｎを、予め定められた定数α倍に増幅すると共に、予め定められた電圧Ｖｓｆｔだけシフトした出力電圧Ｖｏｕｔを出力できる。したがって、シフトしない構成と比較して、基準電圧生成回路４１が出力する必要のある基準電位群の電位のレベルを、より自由に設定でき、液晶表示装置１ｅの消費電力を削減すると共に、当該液晶表示装置１ｅの構成を簡略化できる。

また、第１の参考形態とは異なって、電圧Ｖｓｆｔは、Ｖｘ・（１−α）ではなく、Ｖｘ−α・Ｖｓｓによって設定されている。したがって、Ｖｘのみによって、シフト量Ｖｓｆｔを設定する構成と比較して、モジュール内電源回路７の構成を余り複雑にすることなく、基準電圧生成回路４１が出力する必要のある基準電位群の電位のレベルを、より自由に設定できる。

〔第２の実施形態〕
ところで、上記第１ないし第３の参考形態および第１の実施形態では、シフト量が固定されている場合について説明した。これに対して、本実施形態では、例えば、図８に示すように、”＋”極性で駆動する期間と”−”極性時で駆動する期間とが設けられている液晶表示装置（１・１ａ）などに好適な構成として、シフト量Ｖｓｈｔを切り換え可能な構成について説明する。なお、本構成も、スイッチＳＷ４・ＳＷ５が設けられた構成（図１または図１２の構成）のいずれにも適用できるが、以下では、第１の参考形態（図１の構成）に適用した場合について説明する。

すなわち、本実施形態に係るバッファ回路４３ｆは、図１８に示すように、図１に示すバッファ回路４３と略同様であるが、第１の実施形態と同様に、スイッチＳＷ３へ印加される電圧Ｖｘと、スイッチＳＷ５へ印加される電圧Ｖｓｓとが異なっている。

さらに、本実施形態に係るバッファ回路４３ｆは、ノードＮｉｆに一端が接続され、他端に、上記Ｖｓｓが印加されるスイッチＳＷ６と、ノードＮｉｐに一端が接続され、他端に、上記Ｖｘが印加されるスイッチＳＷ７とを備えている。

また、本実施形態に係る制御回路ＣＮＴ１ｆは、シフト量を第１の値Ｖｓｆｔ１に設定する第１の期間（ｔ１〜ｔ４の期間）には、各スイッチＳＷ６・ＳＷ７を遮断し続けると共に、シフト量を第２の値Ｖｓｆｔ２に設定する第２の期間（ｔ１１〜ｔ１４の期間）には、各スイッチＳＷ３およびＳＷ５に代えて、スイッチＳＷ６・ＳＷ７を導通／遮断すると共に、スイッチＳＷ３およびＳＷ５を遮断し続けることができる。

当該構成では、シフト量を第１の値Ｖｓｆｔ１に設定する場合は、第１の実施形態と同様、図１９に示すように、オフセットキャンセル期間において、スイッチＳＷ１、ＳＷ３およびＳＷ５が導通し、スイッチＳＷ２、ＳＷ４、ＳＷ６およびＳＷ７が遮断される。

さらに、時点ｔ２において、スイッチＳＷ１が遮断され、差動増幅器Ａ１の反転入力端子のノードＮｉｍがフローティング状態になった後、時点ｔ３において、スイッチＳＷ２〜ＳＷ５が切り換えられる。これにより、上記ノードＮｉｍの電荷が保存されたまま、各キャパシタＣ１・Ｃ２、および、差動増幅器Ａ１の入力容量に電荷が再分配される。この結果、第１の実施形態と同様に、出力期間における出力電圧Ｖｏｕｔは、Ｖｓｆｔ１＋α・Ｖｉｎとなる。なお、シフト量Ｖｓｆｔ１は、第１の実施形態のシフト量Ｖｓｆｔであり、Ｖｘ−α・Ｖｓｓである。

一方、シフト量を第２の値Ｖｓｆｔ２に設定する場合は、オフセットキャンセル期間（ｔ１１〜ｔ１２の期間）において、スイッチＳＷ１、ＳＷ６およびＳＷ７が導通し、スイッチＳＷ２〜ＳＷ５が遮断される。

さらに、時点ｔ１２において、スイッチＳＷ１が遮断され、差動増幅器Ａ１の反転入力端子のノードＮｉｍがフローティング状態になった後、時点ｔ１３において、スイッチＳＷ２、ＳＷ４、ＳＷ６およびＳＷ７が切り換えられる。これにより、上記ノードＮｉｍの電荷が保存されたまま、各キャパシタＣ１・Ｃ２、および、差動増幅器Ａ１の入力容量に電荷が再分配される。

ここで、第１の実施形態と比較すると、オフセットキャンセル期間において、各ノードＮｉｐ・Ｎｉｃへ印加されるＶｓｓとＶｘとが入れ換わっているだけなので、上述した式（13）〜（20）において、ＶｓｓとＶｘとを互いに入れ換えれば、式（13）〜（20）と同様の式が成立する。

したがって、この場合の出力期間（ｔ１３〜ｔ１４）における出力電圧Ｖｏｕｔは、以下の式（21）に示すように、
Ｖｏｕｔ＝Ｖｓｓ＋（Ｃｏｆｓ＋Ｃｉｎ＋Ｃｔｕ）・（Ｖｉｎ−Ｖｘ）／Ｃｏｆｓ
＝Ｖｓｓ−α・Ｖｘ＋α・Ｖｉｎ
＝Ｖｓｆｔ２＋α・Ｖｉｎ …（21）
となる。なお、上式において、Ｖｓｆｔ２は、Ｖｓｓ−α・Ｖｘであり、各キャパシタＣ１・Ｃ２、並びに、差動増幅器Ａ１の入力容量の静電容量値と、電圧ＶｓｓおよびＶｘによって定められる。

したがって、第１の期間のシフト量Ｖｓｆｔ１と、第２の期間のシフト量Ｖｓｆｔ２とを互いに異なる値に設定できる。この結果、例えば、”＋”極性で駆動するか”−”極性で駆動するかを示す信号に基づいて、バッファ回路４３ｆの制御回路ＣＮＴ１ｆが、スイッチＳＷ６・ＳＷ７とスイッチＳＷ３・ＳＷ５とのうち、どちらを遮断し続けるかを制御することによって、”＋”極性時と”−”極性時とで、シフト量を互いに異なる値に設定できる。

これにより、図２０に示すように、出力信号の電位Ｖｏｕｔが取り得る範囲Ｒ１１およびＲ１２の幅（Ｖｖｉｄｅｏ×α）よりも、入力信号の電位Ｖｉｎが取り得る範囲Ｒ１０の幅（Ｖｖｉｄｅｏ）を小さくできるだけではなく、第１の期間Ｔ１における範囲Ｒ１１の最大値（Ｖｂｌａｃｋ＋Ｖｓｆｔ１）と、第２の期間Ｔ１における範囲Ｒ１２の最大値（Ｖｂｌａｃｋ−Ｖｓｆｔ２）とを互いに異なる値に設定できる。この結果、液晶表示装置１ｆの消費電力を削減すると共に当該液晶表示装置１ｆの構成を簡略化できる。

したがって、例えば、図２２に示すように、画素ＰＩＸの対向電極の電位Ｖｃｏｍを一定に保ち、データ信号線ＳＬに印加する出力信号Ｏの電位の範囲を、”＋”極性時と”−”極性時とで異ならせる場合、あるいは、図２１に示すように、画素ＰＩＸの対向電極の電位Ｖｃｏｍを交流駆動すると共に、データ信号線ＳＬに印加する出力信号Ｏの電位の範囲を、”＋”極性時と”−”極性時とで異ならせる場合などに、特に好適に使用できる。

なお、図２１および図２２でも、”＋”極性時と”−”極性時とで、白の電位が高いか黒の電位が高いかも切り換えられるているが、図８と同様に、セレクタ４２が映像データＤに対応する基準電位を切り換えているので、バッファ回路（４３〜４３ｆ）は、何ら支障なく、画素アレイ２へ印加する電圧を示す出力信号Ｏを出力できる。

以下では、駆動電圧の数値の一例を挙げながら、図２１のように駆動する場合の効果について、さらに詳細に説明する。すなわち、一般的には、画素アレイ（液晶パネル）２を駆動している外部ＩＣの電源電圧Ｖｉｃとして、２．７〔Ｖ〕あるいは３．３〔Ｖ〕が使用されることが多い。ここでは、一例として、電源電圧Ｖｉｃが３．３〔Ｖ〕であり、液晶表示に必要な最大電圧Ｖｓａｔが４〔Ｖ〕、ダイナミックレンジＶｄｙｎが３〔Ｖ〕とする。なお、当該ＶｓａｔとＶｄｙｎとは、図８中のＶｂｌａｃｋと、Ｖｖｉｄｅｏ×αとに、それぞれ相当する。

この場合、図２３に示す従来の構成では、電源回路７の生成する基準電位は、”＋”極性ならびに”−”極性両方のビデオ電位を包括するように生成する必要があるので、Ｖｃｏｍ＿Ｌを０．０〔Ｖ〕、Ｖｃｏｍ＿Ｈを２．７〔Ｖ〕とすると、抵抗列５１のＨｉｇｈ電位Ｖｈ≧ＶｃｏｍＬ＋Ｖｂｌａｃｋ＝４．０〔Ｖ〕、抵抗列５１のＬｏｗ電位Ｖｌ≦Ｖｃｏｍ＿Ｈ−Ｖｂｌａｃｋ＝−１．３〔Ｖ〕とする必要がある。

これに対して、本実施形態に係るバッファ回路４３ｆは、α＝１．１１、Ｖｘ＝１．８９〔Ｖ〕、Ｖｓｓ＝０．８１〔Ｖ〕と設定することにより、２．７〔Ｖ〕の電源にて、図２１の駆動を実現できる。この場合は、電源回路７の生成する基準電位は、０．０〔Ｖ〕〜２．７〔Ｖ〕の範囲となり、上記従来の構成よりも消費電力を削減すると共に構成を簡略化できる。

さらに、上記では、セレクタ４２が映像データＤに対応する基準電位を切り換えることによって、白の電位が高いか黒の電位が高いかを変更する構成について説明したが、基準電位生成回路４１が、抵抗群５１の両端に印加する電位ＶｈおよびＶｌの高低関係を入れ換えることによって、白の電位が高いか黒の電位が高いかを変更してもよい。

なお、上述の説明では、バッファ回路（４３〜４３ｆ）が液晶表示装置（１・１ａ）に設けられている場合を例にして説明したが、これに限るものではない。上記バッファ回路は、低振幅の入力信号を高振幅の出力信号に変換して出力できるので、入力信号を生成する回路の消費電力を削減できる。したがって、液晶表示装置に限らず、消費電力の削減が要求される装置に広く一般に使用できる。

ただし、液晶表示装置は、上述したように、出力信号Ｏの電圧レベルは、画素アレイ２の構造（液晶の物性や構造等）によって決定されるので、比較的高い電圧を必要とすることが多い。また、出力電圧Ｖｏｕｔの誤差は、画質の低下に結びつく。したがって、上記構成のバッファ回路を設けることによって、画質を低下させることなく、消費電力を削減でき、特に効果が大きい。

本発明に係るバッファ回路は、出力インピーダンスよりも入力インピーダンスを高く保っているだけではなく、以下の出力信号、すなわち、差動増幅器のオフセット電圧の影響が打ち消され、しかも、入力電位の変化量よりも大きく電位が変化する出力信号を出力できるので、液晶表示装置をはじめとして、消費電力の削減が望まれる装置のバッファ回路として広く使用できる。

本発明の参考形態を示すものであり、電圧レベル増幅機能付きのバッファ回路の要部構成を示す回路図である。 上記バッファ回路が設けられた液晶表示装置の要部構成を示すブロック図である。 上記液晶表示装置に設けられた画素を示す回路図である。 上記液晶表示装置に設けられたビデオ回路の要部構成を示すブロック図である。 上記ビデオ回路に設けられた基準電位生成回路の要部構成を示すブロック図である。 上記バッファ回路の入力信号の電位と、出力信号の電位との関係を示す図面である。 上記バッファ回路の動作を示すタイミングチャートである。 上記画素へ印加される電圧波形を示す波形図である。 上記液晶表示装置の変形例を示すものであり、液晶表示装置の要部構成を示すブロック図である。 本発明の他の参考形態を示すものであって、バッファ回路の要部構成を示す回路図である。 上記バッファ回路の動作を示すタイミングチャートである。 本発明のさらに他の参考形態を示すものであり、バッファ回路の要部構成を示す回路図である。 上記バッファ回路の動作を示すタイミングチャートである。 上記バッファ回路の変形例を示すものであり、バッファ回路の要部構成を示す回路図である。 上記バッファ回路の動作を示すタイミングチャートである。 本発明の実施形態を示すものであって、バッファ回路の要部構成を示す回路図である。 上記バッファ回路の動作を示すタイミングチャートである。 本発明のさらに他の実施形態を示すものであり、バッファ回路の要部構成を示す回路図である。 上記バッファ回路の動作を示すタイミングチャートである。 上記バッファ回路の入力信号の電位と、出力信号の電位との関係を示す図面である。 上記バッファ回路を備える液晶表示装置の画素へ印加される電圧波形を示す波形図である。 上記バッファ回路を備える液晶表示装置の画素へ印加される電圧波形の他の例を示す波形図である。 従来技術を示すものであり、バッファ回路の要部構成を示す回路図である。 上記バッファ回路の動作を示すタイミングチャートである。

１・１ａ 液晶表示装置
４３・４３ａ〜４３ｆ バッファ回路（電圧レベル増幅機能付きバッファ回路）
Ａ１ 差動増幅器
Ｃ１ キャパシタ（オフセットキャンセル用容量）
Ｃ２ キャパシタ（増幅用の容量）
ＣＮＴ１・ＣＮＴ１ａ〜ＣＮＴ１ｆ 制御回路（制御手段）
ＳＷ１ スイッチ（第１スイッチ）
ＳＷ２ スイッチ（第２スイッチ）

Claims (5)

1. 差動増幅器と、
   第１端子および第２端子を有し、上記差動増幅器の入力端子の１つである第１入力端子に上記第１端子が接続されたオフセットキャンセル用容量と、
   上記差動増幅器の出力端子を、上記第１端子に接続するか否かを選択する第１スイッチと、
   上記差動増幅器の出力端子を、上記第２端子に接続するか否かを選択する第２スイッチと、
   上記第１スイッチを導通させ、上記第２スイッチを遮断することによって、上記差動増幅器の出力を上記第１入力端子へフィードバックすると共に、上記第１スイッチを遮断した後、上記第２スイッチを導通させることによって、上記差動増幅器の出力を上記オフセットキャンセル用容量を介して上記第１入力端子へフィードバックする制御手段とを備え、
   上記制御手段は、上記第２スイッチの遮断時には、上記第２端子および上記差動増幅器の第２入力端子を、それぞれ、予め定められた第１基準電位と、当該第１基準電位とは異なる第２基準電位とに維持すると共に、上記第２スイッチの導通時には、上記第２入力端子に、入力信号を印加し、
   上記差動増幅器の第１入力端子の入力容量および上記オフセットキャンセル用容量を含み、上記第１端子に接続された各容量の静電容量値は、上記第２スイッチが導通している間の差動増幅器の出力端子の電位を出力電位とし、上記第２スイッチの導通時に上記第２入力端子に入力される入力信号の電位を入力電位とするとき、出力電位の変化量が当該出力電位の変化の原因となる入力電位の変化の量よりも大きくなるように設定されていることを特徴とする電圧レベル増幅機能付きバッファ回路。
2. 上記入力電位は、離散的な値のいずれかであり、
   上記オフセットキャンセル用容量の静電容量値に対する、上記第１端子に接続されている他の容量の静電容量値の合計の比率αは、上記入力電位の取り得る値同士の差の最小値をＡ、入力電位の取り得る値の最大値と最小値との差をＢとするとき、
   α ≧ Ａ／Ｂ
   に設定されていることを特徴とする請求項１記載の電圧レベル増幅機能付きバッファ回路。
3. さらに、上記第１端子に一端が接続された増幅用の容量を備えていることを特徴とする請求項１記載の電圧レベル増幅機能付きバッファ回路。
4. 上記制御手段は、上記第１および第２基準電位の少なくとも一方を変更することによって、上記第１基準電位を第２基準電位よりも高く設定するか、低く設定するかを切り換え可能であることを特徴とする請求項１記載の電圧レベル増幅機能付きバッファ回路。
5. 請求項１ないし４のいずれか１項に記載の電圧レベル増幅機能付きバッファ回路を備えていることを特徴とする液晶表示装置。

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