JP2000114889A - オフセット電圧補償回路 - Google Patents
オフセット電圧補償回路Info
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- JP2000114889A JP2000114889A JP10282584A JP28258498A JP2000114889A JP 2000114889 A JP2000114889 A JP 2000114889A JP 10282584 A JP10282584 A JP 10282584A JP 28258498 A JP28258498 A JP 28258498A JP 2000114889 A JP2000114889 A JP 2000114889A
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Abstract
(57)【要約】
【課題】 レイアウト面積が小さなオフセット電圧補償
回路を提供する。 【解決手段】 まずスイッチ２，４，３２，３３のみを
オンさせてキャパシタ５，３５の電荷を消去する。次に
スイッチ２，４，３２，３４のみをオンさせてキャパシ
タ５，３５を差動増幅器３１のオフセット電圧Ｖofに充
電する。次にスイッチ３，３３のみをオンさせて出力電
圧を２Ｖofだけ低下させる。キャパシタ３６の容量値Ｃ
a をキャパシタ５，３５の各々の容量値Ｃofの２倍にす
ればオフセット電圧Ｖofを完全にキャンセルできるの
で、キャパシタ３６の電極面積を大きくする必要がな
い。
回路を提供する。 【解決手段】 まずスイッチ２，４，３２，３３のみを
オンさせてキャパシタ５，３５の電荷を消去する。次に
スイッチ２，４，３２，３４のみをオンさせてキャパシ
タ５，３５を差動増幅器３１のオフセット電圧Ｖofに充
電する。次にスイッチ３，３３のみをオンさせて出力電
圧を２Ｖofだけ低下させる。キャパシタ３６の容量値Ｃ
a をキャパシタ５，３５の各々の容量値Ｃofの２倍にす
ればオフセット電圧Ｖofを完全にキャンセルできるの
で、キャパシタ３６の電極面積を大きくする必要がな
い。
Description
【０００１】
【発明の属する技術分野】この発明はオフセット電圧補
償回路に関し、特に、入力電圧と同じ電圧を出力する電
圧フォロワとして使用され、第１の入力端子、第２の入
力端子および出力端子を含む差動増幅器のオフセット電
圧を補償するためのオフセット電圧補償回路に関する。
償回路に関し、特に、入力電圧と同じ電圧を出力する電
圧フォロワとして使用され、第１の入力端子、第２の入
力端子および出力端子を含む差動増幅器のオフセット電
圧を補償するためのオフセット電圧補償回路に関する。
【０００２】
【従来の技術】図２６は、従来の差動増幅器２０の構成
を示す回路図である。
を示す回路図である。
【０００３】図２６を参照して、この差動増幅器２０
は、定電流源２１、ＰチャネルＭＯＳトランジスタ２
２，２３および抵抗素子２４，２５を含む。Ｐチャネル
ＭＯＳトランジスタ２２と２３は同じサイズであり、抵
抗素子２４と２５は同じ抵抗値を有する。
は、定電流源２１、ＰチャネルＭＯＳトランジスタ２
２，２３および抵抗素子２４，２５を含む。Ｐチャネル
ＭＯＳトランジスタ２２と２３は同じサイズであり、抵
抗素子２４と２５は同じ抵抗値を有する。
【０００４】定電流源２１は、第１電源電位ＶＣＣのラ
インとノードＮ２１との間に接続される。ＰチャネルＭ
ＯＳトランジスタ２２は、ノードＮ２１とノードＮ２２
の間に接続され、そのゲートは反転入力端子２０ａに接
続される。ＰチャネルＭＯＳトランジスタ２３は、ノー
ドＮ２１とＮ２３の間に接続され、そのゲートは非反転
入力端子２０ｂに接続される。抵抗素子２４，２５は、
それぞれノードＮ２２，Ｎ２３と第２電源電位ＶＳＳの
ラインとの間に接続される。
インとノードＮ２１との間に接続される。ＰチャネルＭ
ＯＳトランジスタ２２は、ノードＮ２１とノードＮ２２
の間に接続され、そのゲートは反転入力端子２０ａに接
続される。ＰチャネルＭＯＳトランジスタ２３は、ノー
ドＮ２１とＮ２３の間に接続され、そのゲートは非反転
入力端子２０ｂに接続される。抵抗素子２４，２５は、
それぞれノードＮ２２，Ｎ２３と第２電源電位ＶＳＳの
ラインとの間に接続される。
【０００５】定電流源２１の出力電流Ｉb は、Ｐチャネ
ルＭＯＳトランジスタ２２と２３に分流される。入力端
子２０ａの電位ＶIN1 と入力端子２０ｂの電位ＶIN2 と
が同一である場合は、ＰチャネルＭＯＳトランジスタ２
２に流れる電流Ｉb1とＰチャネルＭＯＳトランジスタ２
３に流れる電流Ｉb2とが同一になってノードＮ２２の電
位ＶOUT1とノードＮ２３の電位ＶOUT2とは同一になる。
したがって、差動増幅器２０の出力電圧ＶOUT ＝ＶOUT1
−ＶOUT2は０（Ｖ）となる。
ルＭＯＳトランジスタ２２と２３に分流される。入力端
子２０ａの電位ＶIN1 と入力端子２０ｂの電位ＶIN2 と
が同一である場合は、ＰチャネルＭＯＳトランジスタ２
２に流れる電流Ｉb1とＰチャネルＭＯＳトランジスタ２
３に流れる電流Ｉb2とが同一になってノードＮ２２の電
位ＶOUT1とノードＮ２３の電位ＶOUT2とは同一になる。
したがって、差動増幅器２０の出力電圧ＶOUT ＝ＶOUT1
−ＶOUT2は０（Ｖ）となる。
【０００６】また、入力電位ＶIN1 が入力電位ＶIN2 よ
りも低い場合は、Ｉb1がＩb2よりも大きくなり、ＶOUT1
がＶOUT2よりも高くなる。したがって、出力電圧ＶOUT
は正の電圧となる。また、入力電位ＶIN1 が入力電位Ｖ
IN2 よりも高い場合は、Ｉb1がＩb2よりも小さくなり、
ＶOUT1がＶOUT2よりも低くなる。したがって、出力電圧
ＶOUT は負の電圧となる。この出力電圧ＶOUT は、入力
電位差ＶIN2 −ＶIN1を増幅した電圧となる。
りも低い場合は、Ｉb1がＩb2よりも大きくなり、ＶOUT1
がＶOUT2よりも高くなる。したがって、出力電圧ＶOUT
は正の電圧となる。また、入力電位ＶIN1 が入力電位Ｖ
IN2 よりも高い場合は、Ｉb1がＩb2よりも小さくなり、
ＶOUT1がＶOUT2よりも低くなる。したがって、出力電圧
ＶOUT は負の電圧となる。この出力電圧ＶOUT は、入力
電位差ＶIN2 −ＶIN1を増幅した電圧となる。
【０００７】しかし、このような差動増幅器２０では、
ＰチャネルＭＯＳトランジスタ２２と２３のサイズに差
があったり、抵抗素子２４と２５の抵抗値に差がある場
合は、入力電位ＶIN1 とＶIN2 が等しいときでも出力電
圧ＶOUT は０（Ｖ）にならない。このときの出力電圧
は、オフセット電圧と呼ばれる。
ＰチャネルＭＯＳトランジスタ２２と２３のサイズに差
があったり、抵抗素子２４と２５の抵抗値に差がある場
合は、入力電位ＶIN1 とＶIN2 が等しいときでも出力電
圧ＶOUT は０（Ｖ）にならない。このときの出力電圧
は、オフセット電圧と呼ばれる。
【０００８】図２７は、差動増幅器のオフセット電圧を
補償するためのオフセット電圧補償機能を有する電圧フ
ォロワ３０の構成を示す回路図である。このような電圧
フォロワ３０は、たとえばEuro Display '96（p.247 〜
250 ）に開示されている。
補償するためのオフセット電圧補償機能を有する電圧フ
ォロワ３０の構成を示す回路図である。このような電圧
フォロワ３０は、たとえばEuro Display '96（p.247 〜
250 ）に開示されている。
【０００９】図２７を参照して、この電圧フォロワ３０
は、差動増幅器３１、スイッチ３２〜３４およびキャパ
シタ３５，３６を含む。差動増幅器３１以外の素子３２
〜３６はオフセット電圧補償回路を構成する。スイッチ
３２は、差動増幅器３１の出力端子３１ｃと反転入力端
子３１ａとの間に接続される。スイッチ３３，３４は、
差動増幅器３１の出力端子３１ｃと非反転入力端子３１
ｂとの間に直列接続される。
は、差動増幅器３１、スイッチ３２〜３４およびキャパ
シタ３５，３６を含む。差動増幅器３１以外の素子３２
〜３６はオフセット電圧補償回路を構成する。スイッチ
３２は、差動増幅器３１の出力端子３１ｃと反転入力端
子３１ａとの間に接続される。スイッチ３３，３４は、
差動増幅器３１の出力端子３１ｃと非反転入力端子３１
ｂとの間に直列接続される。
【００１０】キャパシタ３５は、スイッチ３３と３４の
間のノードと差動増幅器３１の反転入力端子３１ａとの
間に接続される。キャパシタ３５は、所定の容量値Ｃof
を有し、差動増幅器３１のオフセット電圧Ｖofを電荷と
して保持する。キャパシタ３６は、差動増幅器３１の非
反転入力端子３１ｂと第２電源電位ＶＳＳのラインとの
間に接続される。キャパシタ３６は、所定の容量値Ｃa
を有し、入力電位ＶINを電荷として保持する入力回路を
構成する。差動増幅器３１の非反転入力端子３１ｂおよ
び出力端子３１ｃは、それぞれ電圧フォロワ３０の入力
端子および出力端子となる。
間のノードと差動増幅器３１の反転入力端子３１ａとの
間に接続される。キャパシタ３５は、所定の容量値Ｃof
を有し、差動増幅器３１のオフセット電圧Ｖofを電荷と
して保持する。キャパシタ３６は、差動増幅器３１の非
反転入力端子３１ｂと第２電源電位ＶＳＳのラインとの
間に接続される。キャパシタ３６は、所定の容量値Ｃa
を有し、入力電位ＶINを電荷として保持する入力回路を
構成する。差動増幅器３１の非反転入力端子３１ｂおよ
び出力端子３１ｃは、それぞれ電圧フォロワ３０の入力
端子および出力端子となる。
【００１１】次に、この電圧フォロワ３０の動作につい
て説明する。初期状態として、キャパシタ３６には、入
力電圧ＶIN分の電荷Ｑa ＝Ｃa ・ＶINが蓄えられている
ものとする。ステップＳ１では、図２８に示すように、
スイッチ３２，３３がオンし、キャパシタ３５に蓄えら
れていた電荷が消去（リセット）される。ステップＳ２
では、図２９に示すように、リセットが終了したのでス
イッチ３３がオフする。
て説明する。初期状態として、キャパシタ３６には、入
力電圧ＶIN分の電荷Ｑa ＝Ｃa ・ＶINが蓄えられている
ものとする。ステップＳ１では、図２８に示すように、
スイッチ３２，３３がオンし、キャパシタ３５に蓄えら
れていた電荷が消去（リセット）される。ステップＳ２
では、図２９に示すように、リセットが終了したのでス
イッチ３３がオフする。
【００１２】ステップＳ３では、図３０に示すように、
スイッチ３４がオンし、オフセット電圧Ｖofが検出され
る。すなわち、キャパシタ３５にはオフセット電圧Ｖof
分の電荷ΔＱが蓄えられ、キャパシタ３６の電荷がΔＱ
だけ増加してＱa ＋ΔＱとなり、キャパシタ３６の端子
電圧がＶINからＶIN′に変化する。このとき、以下の式
が成り立つ。
スイッチ３４がオンし、オフセット電圧Ｖofが検出され
る。すなわち、キャパシタ３５にはオフセット電圧Ｖof
分の電荷ΔＱが蓄えられ、キャパシタ３６の電荷がΔＱ
だけ増加してＱa ＋ΔＱとなり、キャパシタ３６の端子
電圧がＶINからＶIN′に変化する。このとき、以下の式
が成り立つ。
【００１３】
【数１】
【００１４】ステップＳ４では、図３１に示すように、
オフセット電圧Ｖofの検出が終了したので、スイッチ３
４がオフする。ステップＳ５では、図３２に示すよう
に、スイッチ３２がオフしてスタンバイ状態となる。ス
テップＳ６では、図３３に示すように、スイッチ３３が
オンし、検出したオフセット電圧Ｖofが差動増幅器３１
の反転入力端子３１ａにフィードバックされ、電圧フォ
ロワ３０の出力電圧ＶOU T がオフセット電圧Ｖof分だけ
低下する。このとき電圧フォロワ３０の出力電圧ＶOUT
は次の式で表わされる。
オフセット電圧Ｖofの検出が終了したので、スイッチ３
４がオフする。ステップＳ５では、図３２に示すよう
に、スイッチ３２がオフしてスタンバイ状態となる。ス
テップＳ６では、図３３に示すように、スイッチ３３が
オンし、検出したオフセット電圧Ｖofが差動増幅器３１
の反転入力端子３１ａにフィードバックされ、電圧フォ
ロワ３０の出力電圧ＶOU T がオフセット電圧Ｖof分だけ
低下する。このとき電圧フォロワ３０の出力電圧ＶOUT
は次の式で表わされる。
【００１５】
【数２】
【００１６】したがって、この電圧フォロワ３０では、
オフセット電圧はＣof／Ｃa 倍に低減化される。
オフセット電圧はＣof／Ｃa 倍に低減化される。
【００１７】
【発明が解決しようとする課題】しかし、従来の電圧フ
ォロワ３０では、ＣofにくらべてＣa を十分に大きくす
る必要があったので、キャパシタ３６の電極面積を十分
に大きくする必要があり、レイアウト面積が大きくなる
という問題があった。
ォロワ３０では、ＣofにくらべてＣa を十分に大きくす
る必要があったので、キャパシタ３６の電極面積を十分
に大きくする必要があり、レイアウト面積が大きくなる
という問題があった。
【００１８】また、オフセット電圧Ｖofを検出するとき
（ステップＳ３）、差動増幅器３１の出力端子３１ｃと
非反転入力端子３１ｂがキャパシタ３５を介して接続さ
れるので、差動増幅器３１の周波数特性やオフセット電
圧Ｖofの大きさによっては発振状態が生じ、オフセット
電圧Ｖofを正確に検出できなくなる。図３４は、従来の
電圧フォロワ３０の矩形波応答を示す波形図である。こ
の図からステップ３において発振状態が生じ、電圧
ＶIN，ＶOUT が大きく変化することがわかる。
（ステップＳ３）、差動増幅器３１の出力端子３１ｃと
非反転入力端子３１ｂがキャパシタ３５を介して接続さ
れるので、差動増幅器３１の周波数特性やオフセット電
圧Ｖofの大きさによっては発振状態が生じ、オフセット
電圧Ｖofを正確に検出できなくなる。図３４は、従来の
電圧フォロワ３０の矩形波応答を示す波形図である。こ
の図からステップ３において発振状態が生じ、電圧
ＶIN，ＶOUT が大きく変化することがわかる。
【００１９】また、オフセット電圧Ｖofを検出するとき
（ステップＳ３）、キャパシタ３４と３６が接続される
ので、電荷の移動によって入力電圧ＶINが大きく変化し
てしまうという問題があった。
（ステップＳ３）、キャパシタ３４と３６が接続される
ので、電荷の移動によって入力電圧ＶINが大きく変化し
てしまうという問題があった。
【００２０】これらの問題は、単結晶シリコントランジ
スタを用いずに、アモルファスシリコントランジスタや
ポリシリコントランジスタなどの性能の悪いトランジス
タを用いて差動増幅器３１を構成した場合に特に顕著と
なる。
スタを用いずに、アモルファスシリコントランジスタや
ポリシリコントランジスタなどの性能の悪いトランジス
タを用いて差動増幅器３１を構成した場合に特に顕著と
なる。
【００２１】それゆえに、この発明の一の目的は、レイ
アウト面積が小さなオフセット電圧補償回路を提供する
ことである。
アウト面積が小さなオフセット電圧補償回路を提供する
ことである。
【００２２】また、この発明の他の目的は、発振状態が
発生せず、入力電圧が変化しないオフセット電圧補償回
路を提供することである。
発生せず、入力電圧が変化しないオフセット電圧補償回
路を提供することである。
【００２３】
【課題を解決するための手段】請求項１に係る発明は、
入力電圧と同じ電圧を出力する電圧フォロワとして使用
され、第１の入力端子、第２の入力端子および出力端子
を含む差動増幅器のオフセット電圧を補償するためのオ
フセット電圧補償回路であって、第１〜第Ｎ＋１のキャ
パシタ、第１の切換手段、および第２の切換手段を備え
る。第１〜第Ｎのキャパシタの各々は、予め定められた
第１の容量値を有する。ただし、Ｎは２以上の整数であ
る。第Ｎ＋１のキャパシタは、差動増幅器の第１の入力
端子と基準電位のラインとの間に接続されて入力電圧で
充電され、第１の容量値のＮ倍の第２の容量値を有す
る。第１の切換手段は、差動増幅器の出力端子と第２の
入力端子とを接続して入力電圧にオフセット電圧を加算
した電圧を差動増幅器に出力させるとともに、第１〜第
Ｎのキャパシタを差動増幅器の出力端子と第１の入力端
子との間に並列接続して充電させる。第２の切換手段
は、第１の切換手段を用いて充電された第１〜第Ｎのキ
ャパシタを差動増幅器の第２の入力端子と出力端子との
間に直列接続して、オフセット電圧を補償した電圧を差
動増幅器に出力させる。
入力電圧と同じ電圧を出力する電圧フォロワとして使用
され、第１の入力端子、第２の入力端子および出力端子
を含む差動増幅器のオフセット電圧を補償するためのオ
フセット電圧補償回路であって、第１〜第Ｎ＋１のキャ
パシタ、第１の切換手段、および第２の切換手段を備え
る。第１〜第Ｎのキャパシタの各々は、予め定められた
第１の容量値を有する。ただし、Ｎは２以上の整数であ
る。第Ｎ＋１のキャパシタは、差動増幅器の第１の入力
端子と基準電位のラインとの間に接続されて入力電圧で
充電され、第１の容量値のＮ倍の第２の容量値を有す
る。第１の切換手段は、差動増幅器の出力端子と第２の
入力端子とを接続して入力電圧にオフセット電圧を加算
した電圧を差動増幅器に出力させるとともに、第１〜第
Ｎのキャパシタを差動増幅器の出力端子と第１の入力端
子との間に並列接続して充電させる。第２の切換手段
は、第１の切換手段を用いて充電された第１〜第Ｎのキ
ャパシタを差動増幅器の第２の入力端子と出力端子との
間に直列接続して、オフセット電圧を補償した電圧を差
動増幅器に出力させる。
【００２４】請求項２に係る発明は、入力電圧と同じ電
圧を出力する電圧フォロワとして使用され、第１の入力
端子、第２の入力端子および出力端子を含む差動増幅器
のオフセット電圧を補償するためのオフセット電圧補償
回路であって、第１〜第Ｎ＋１のキャパシタ、第１の切
換手段、および第２の切換手段を備える。第１〜第Ｎの
キャパシタの各々は、予め定められた第１の容量値を有
する。ただし、Ｎは２以上の整数である。第Ｎ＋１のキ
ャパシタは、その一方電極が基準電位のラインに接続さ
れて入力電圧で充電され、第１の容量値のＮ倍の第２の
容量値を有する。第１の切換手段は、差動増幅器の出力
端子と第１の入力端子とを接続して差動増幅器の第２の
入力端子に与えられた入力電圧にオフセット電圧を加算
した電圧を差動増幅器に出力させるとともに、第１〜第
Ｎのキャパシタを差動増幅器の出力端子と第Ｎ＋１のキ
ャパシタの他方電極との間に並列接続して充電させる。
第２の切換手段は、第１の切換手段を用いて充電された
第１〜第Ｎのキャパシタを差動増幅器の第１の入力端子
と出力端子との間に直列接続して、オフセット電圧を補
償した電圧を差動増幅器に出力させる。
圧を出力する電圧フォロワとして使用され、第１の入力
端子、第２の入力端子および出力端子を含む差動増幅器
のオフセット電圧を補償するためのオフセット電圧補償
回路であって、第１〜第Ｎ＋１のキャパシタ、第１の切
換手段、および第２の切換手段を備える。第１〜第Ｎの
キャパシタの各々は、予め定められた第１の容量値を有
する。ただし、Ｎは２以上の整数である。第Ｎ＋１のキ
ャパシタは、その一方電極が基準電位のラインに接続さ
れて入力電圧で充電され、第１の容量値のＮ倍の第２の
容量値を有する。第１の切換手段は、差動増幅器の出力
端子と第１の入力端子とを接続して差動増幅器の第２の
入力端子に与えられた入力電圧にオフセット電圧を加算
した電圧を差動増幅器に出力させるとともに、第１〜第
Ｎのキャパシタを差動増幅器の出力端子と第Ｎ＋１のキ
ャパシタの他方電極との間に並列接続して充電させる。
第２の切換手段は、第１の切換手段を用いて充電された
第１〜第Ｎのキャパシタを差動増幅器の第１の入力端子
と出力端子との間に直列接続して、オフセット電圧を補
償した電圧を差動増幅器に出力させる。
【００２５】請求項３に係る発明では、請求項１または
２に係る発明に、第１の切換手段を用いて第１〜第Ｎの
キャパシタを充電させる前に、第１〜第Ｎのキャパシタ
の各々の電極間を接続して放電させるための第３の切換
手段がさらに設けられる。
２に係る発明に、第１の切換手段を用いて第１〜第Ｎの
キャパシタを充電させる前に、第１〜第Ｎのキャパシタ
の各々の電極間を接続して放電させるための第３の切換
手段がさらに設けられる。
【００２６】請求項４に係る発明は、入力電圧と同じ電
圧を出力する電圧フォロワとして使用され、第１の入力
端子、第２の入力端子および出力端子を含む差動増幅器
のオフセット電圧を補償するためのオフセット電圧補償
回路であって、第１のキャパシタ、第２のキャパシタ、
第１の切換手段、および第２の切換手段を備える。第１
のキャパシタは、予め定められた第１の容量値を有す
る。第２のキャパシタは、その一方電極が基準電位のラ
インに接続されて入力電圧で充電され、第１の容量値よ
りも大きな第２の容量値を有する。第１の切換手段は、
差動増幅器の出力端子と第１の入力端子とを接続して、
差動増幅器の第２の入力端子に与えられた入力電圧にオ
フセット電圧を加算した電圧を差動増幅器に出力させる
とともに、第１のキャパシタを差動増幅器の出力端子と
第２のキャパシタの他方電極との間に接続して充電させ
る。第２の切換手段は、第１の切換手段を用いて充電さ
れた第１のキャパシタを差動増幅器の第１の入力端子と
出力端子との間に接続して、オフセット電圧を補償した
電圧を差動増幅器に出力させる。
圧を出力する電圧フォロワとして使用され、第１の入力
端子、第２の入力端子および出力端子を含む差動増幅器
のオフセット電圧を補償するためのオフセット電圧補償
回路であって、第１のキャパシタ、第２のキャパシタ、
第１の切換手段、および第２の切換手段を備える。第１
のキャパシタは、予め定められた第１の容量値を有す
る。第２のキャパシタは、その一方電極が基準電位のラ
インに接続されて入力電圧で充電され、第１の容量値よ
りも大きな第２の容量値を有する。第１の切換手段は、
差動増幅器の出力端子と第１の入力端子とを接続して、
差動増幅器の第２の入力端子に与えられた入力電圧にオ
フセット電圧を加算した電圧を差動増幅器に出力させる
とともに、第１のキャパシタを差動増幅器の出力端子と
第２のキャパシタの他方電極との間に接続して充電させ
る。第２の切換手段は、第１の切換手段を用いて充電さ
れた第１のキャパシタを差動増幅器の第１の入力端子と
出力端子との間に接続して、オフセット電圧を補償した
電圧を差動増幅器に出力させる。
【００２７】請求項５に係る発明では、請求項４に係る
発明に、第１の切換手段を用いて第１のキャパシタを充
電させる前に、第１のキャパシタの電極間を接続して放
電させるための第３の切換手段がさらに設けられる。
発明に、第１の切換手段を用いて第１のキャパシタを充
電させる前に、第１のキャパシタの電極間を接続して放
電させるための第３の切換手段がさらに設けられる。
【００２８】
【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１による電圧フォロワ１の構成を示す回
路図であって、図２７と対比される図である。
明の実施の形態１による電圧フォロワ１の構成を示す回
路図であって、図２７と対比される図である。
【００２９】図１を参照して、この電圧フォロワ１が図
２７の電圧フォロワ３０と異なる点は、スイッチ２〜４
およびキャパシタ５を含むオフセット電圧ラッチ回路６
が新たに設けられている点である。スイッチ２は、スイ
ッチ３３のスイッチ３４側の端子３３ａと、スイッチ３
４とキャパシタ３５の間のノードＮ３４との間に接続さ
れる。スイッチ３は、スイッチ３２の反転入力端子３１
ａ側の端子３２ａとノードＮ３４との間に接続される。
スイッチ４は、スイッチ３２の端子３２ａと反転入力端
子３１ａとの間に接続される。キャパシタ５は、スイッ
チ３２の端子３２ａとスイッチ３３の端子３３ａとの間
に接続される。キャパシタ５は、キャパシタ３５と同じ
容量値Ｃofを有し、差動増幅器３１のオフセット電圧Ｖ
ofを電荷として保持する。
２７の電圧フォロワ３０と異なる点は、スイッチ２〜４
およびキャパシタ５を含むオフセット電圧ラッチ回路６
が新たに設けられている点である。スイッチ２は、スイ
ッチ３３のスイッチ３４側の端子３３ａと、スイッチ３
４とキャパシタ３５の間のノードＮ３４との間に接続さ
れる。スイッチ３は、スイッチ３２の反転入力端子３１
ａ側の端子３２ａとノードＮ３４との間に接続される。
スイッチ４は、スイッチ３２の端子３２ａと反転入力端
子３１ａとの間に接続される。キャパシタ５は、スイッ
チ３２の端子３２ａとスイッチ３３の端子３３ａとの間
に接続される。キャパシタ５は、キャパシタ３５と同じ
容量値Ｃofを有し、差動増幅器３１のオフセット電圧Ｖ
ofを電荷として保持する。
【００３０】次に、この電圧フォロワ１の動作について
説明する。初期状態として、キャパシタ３６には、入力
電圧ＶIN分の電荷Ｑa ＝Ｃa ・ＶINが蓄えられているも
のとする。
説明する。初期状態として、キャパシタ３６には、入力
電圧ＶIN分の電荷Ｑa ＝Ｃa ・ＶINが蓄えられているも
のとする。
【００３１】ステップＳ１では、図２に示すように、ス
イッチ２，４，３２，３３がオンし、キャパシタ５，３
５の各々に蓄えられていた電荷が消去（リセット）され
る。ステップＳ２では、図３に示すように、リセットが
終了したのでスイッチ３３がオフする。
イッチ２，４，３２，３３がオンし、キャパシタ５，３
５の各々に蓄えられていた電荷が消去（リセット）され
る。ステップＳ２では、図３に示すように、リセットが
終了したのでスイッチ３３がオフする。
【００３２】ステップＳ３では、図４に示すように、ス
イッチ３４がオンし、オフセット電圧Ｖofが検出され
る。すなわち、キャパシタ５，３５の各々にはオフセッ
ト電圧Ｖof分の電荷ΔＱが蓄えられ、キャパシタ３６の
電荷が２ΔＱだけ増加してＱa＋２ΔＱとなり、キャパ
シタ３６の端子電圧がＶINからＶIN′に変化する。この
とき、以下の式が成り立つ。
イッチ３４がオンし、オフセット電圧Ｖofが検出され
る。すなわち、キャパシタ５，３５の各々にはオフセッ
ト電圧Ｖof分の電荷ΔＱが蓄えられ、キャパシタ３６の
電荷が２ΔＱだけ増加してＱa＋２ΔＱとなり、キャパ
シタ３６の端子電圧がＶINからＶIN′に変化する。この
とき、以下の式が成り立つ。
【００３３】
【数３】
【００３４】ステップＳ４では、図５に示すように、オ
フセット電圧Ｖofの検出が終了したので、スイッチ３４
がオフする。ステップＳ５では、図６に示すように、ス
イッチ４，３２がオフしてスタンバイ状態となる。ステ
ップＳ６では、図７に示すように、スイッチ３，３３が
オンし、検出したオフセット電圧Ｖofが差動増幅器３１
の反転入力端子３１ａにフィードバックされ、電圧フォ
ロワ１の出力電圧ＶOU T が２Ｖof分だけ低下する。この
とき電圧フォロワ１の出力電圧ＶOUT は次式で表わされ
る。
フセット電圧Ｖofの検出が終了したので、スイッチ３４
がオフする。ステップＳ５では、図６に示すように、ス
イッチ４，３２がオフしてスタンバイ状態となる。ステ
ップＳ６では、図７に示すように、スイッチ３，３３が
オンし、検出したオフセット電圧Ｖofが差動増幅器３１
の反転入力端子３１ａにフィードバックされ、電圧フォ
ロワ１の出力電圧ＶOU T が２Ｖof分だけ低下する。この
とき電圧フォロワ１の出力電圧ＶOUT は次式で表わされ
る。
【００３５】
【数４】
【００３６】したがって、この電圧フォロワ１では、Ｃ
a ＝２Ｃofを満たすキャパシタ５，３５，３６を用いる
ことにより、理論的にはオフセット電圧Ｖofを完全にキ
ャンセルできる。
a ＝２Ｃofを満たすキャパシタ５，３５，３６を用いる
ことにより、理論的にはオフセット電圧Ｖofを完全にキ
ャンセルできる。
【００３７】この実施の形態では、Ｃa ＝２Ｃofの条件
を満たせばオフセット電圧Ｖofを完全にキャンセルする
ことができるので、従来のようにキャパシタ３６の電極
面積を大きくする必要はなく、回路のレイアウト面積が
小さくてすむ。
を満たせばオフセット電圧Ｖofを完全にキャンセルする
ことができるので、従来のようにキャパシタ３６の電極
面積を大きくする必要はなく、回路のレイアウト面積が
小さくてすむ。
【００３８】なお、この実施の形態では、オフセット電
圧ラッチ回路６を１段だけ付加したが、図８に示すよう
に、オフセット電圧ラッチ回路６とスイッチ３２，３３
との間にオフセット電圧ラッチ回路６′をもう１段もう
けてもよいし、２段以上設けてもよい。オフセット電圧
ラッチ回路６を複数段設ければ、製造プロセスで生じる
寸法誤差などが平均化され、製造された電圧フォロワ１
の出力電圧ＶOUT のばらつきが小さくなる。
圧ラッチ回路６を１段だけ付加したが、図８に示すよう
に、オフセット電圧ラッチ回路６とスイッチ３２，３３
との間にオフセット電圧ラッチ回路６′をもう１段もう
けてもよいし、２段以上設けてもよい。オフセット電圧
ラッチ回路６を複数段設ければ、製造プロセスで生じる
寸法誤差などが平均化され、製造された電圧フォロワ１
の出力電圧ＶOUT のばらつきが小さくなる。
【００３９】［実施の形態２］図９は、この発明の実施
の形態２による電圧フォロワ１０の構成を示す回路図で
あって、図２７と対比される図である。
の形態２による電圧フォロワ１０の構成を示す回路図で
あって、図２７と対比される図である。
【００４０】図９を参照して、この電圧フォロワ１０が
図２７の電圧フォロワ３０と異なる点は、キャパシタ１
１が新たに設けられ、スイッチ３４ａの端子３４ａがキ
ャパシタ１１を介して第２電源電位ＶＳＳのラインに接
続されている点である。キャパシタ１１は、キャパシタ
３６と同じ容量値Ｃa を有し、入力電圧ＶINを電荷とし
て保持する。
図２７の電圧フォロワ３０と異なる点は、キャパシタ１
１が新たに設けられ、スイッチ３４ａの端子３４ａがキ
ャパシタ１１を介して第２電源電位ＶＳＳのラインに接
続されている点である。キャパシタ１１は、キャパシタ
３６と同じ容量値Ｃa を有し、入力電圧ＶINを電荷とし
て保持する。
【００４１】次に、この電圧フォロワ１０の動作につい
て説明する。初期状態として、キャパシタ１１，３６の
各々には、入力電圧ＶIN分の電荷Ｑa ＝Ｃa ・ＶINが蓄
えられているものとする。
て説明する。初期状態として、キャパシタ１１，３６の
各々には、入力電圧ＶIN分の電荷Ｑa ＝Ｃa ・ＶINが蓄
えられているものとする。
【００４２】ステップＳ１では、図１０に示すように、
スイッチ３２，３３がオンし、キャパシタ３５に蓄えら
れていた電荷がリセットされる。ステップＳ２では、図
１１に示すように、リセットが終了したのでスイッチ３
３がオフする。
スイッチ３２，３３がオンし、キャパシタ３５に蓄えら
れていた電荷がリセットされる。ステップＳ２では、図
１１に示すように、リセットが終了したのでスイッチ３
３がオフする。
【００４３】ステップＳ３では、図１２に示すように、
スイッチ３４がオンし、オフセット電圧ΔＶofが検出さ
れる。すなわち、キャパシタ３５にはオフセット電圧Δ
Ｖof分の電荷ΔＱが蓄えられ、キャパシタ１１の電荷が
ΔＱだけ増加してＱa ＋ΔＱとなり、キャパシタ１１の
端子電圧がＶINからＶIN′に変化する。このとき、以下
の式が成り立つ。
スイッチ３４がオンし、オフセット電圧ΔＶofが検出さ
れる。すなわち、キャパシタ３５にはオフセット電圧Δ
Ｖof分の電荷ΔＱが蓄えられ、キャパシタ１１の電荷が
ΔＱだけ増加してＱa ＋ΔＱとなり、キャパシタ１１の
端子電圧がＶINからＶIN′に変化する。このとき、以下
の式が成り立つ。
【００４４】
【数５】
【００４５】ステップＳ４では、図１３に示すように、
オフセット電圧ΔＶofの検出が終了したので、スイッチ
３４がオフする。ステップＳ５では、図１４に示すよう
に、スイッチ３２がオフしてスタンバイ状態となる。ス
テップＳ６では、図１５に示すように、スイッチ３３が
オンし、検出したオフセット電圧ΔＶofが差動増幅器３
１の反転入力端子３１ａにフィードバックされ、電圧フ
ォロワ１０の出力電圧ＶOUT がΔＶof分だけ低下する。
このとき電圧フォロワ１０の出力電圧ＶOUT は次式で表
わされる。
オフセット電圧ΔＶofの検出が終了したので、スイッチ
３４がオフする。ステップＳ５では、図１４に示すよう
に、スイッチ３２がオフしてスタンバイ状態となる。ス
テップＳ６では、図１５に示すように、スイッチ３３が
オンし、検出したオフセット電圧ΔＶofが差動増幅器３
１の反転入力端子３１ａにフィードバックされ、電圧フ
ォロワ１０の出力電圧ＶOUT がΔＶof分だけ低下する。
このとき電圧フォロワ１０の出力電圧ＶOUT は次式で表
わされる。
【００４６】
【数６】
【００４７】したがって、この電圧フォロワ１０では、
オフセット電圧ＶofをＣof／（Ｃa＋Ｃof）倍に減少で
きる。
オフセット電圧ＶofをＣof／（Ｃa＋Ｃof）倍に減少で
きる。
【００４８】この実施の形態では、差動増幅器３１の出
力端子３０ｃと非反転入力端子３１ｂとが接続されない
ので、従来のように発振状態が生じることはない。図１
６は、この電圧フォロワ１０の矩形波応答を示す波形図
であって、図３４と対比される図である。この図からス
テップＳ３においても発振状態が発生せず、電圧ＶIN，
ＶOUT が大きく変化しないことがわかる。すなわち、従
来の電圧フォロワ３０では発振が生じて良好なオフセッ
トキャンセル効果が得られなかったが、この電圧フォロ
ワ１０では発振状態が生じるのを防止することができ、
良好なオフセットキャンセル効果を得ることができる。
力端子３０ｃと非反転入力端子３１ｂとが接続されない
ので、従来のように発振状態が生じることはない。図１
６は、この電圧フォロワ１０の矩形波応答を示す波形図
であって、図３４と対比される図である。この図からス
テップＳ３においても発振状態が発生せず、電圧ＶIN，
ＶOUT が大きく変化しないことがわかる。すなわち、従
来の電圧フォロワ３０では発振が生じて良好なオフセッ
トキャンセル効果が得られなかったが、この電圧フォロ
ワ１０では発振状態が生じるのを防止することができ、
良好なオフセットキャンセル効果を得ることができる。
【００４９】また、従来の電圧フォロワ３０では、入力
電圧ＶINすなわちキャパシタ３６の端子電圧が変化して
いたが、この電圧フォロワ１０ではキャパシタ３５と結
合されるキャパシタ１１を別途設けたので、キャパシタ
３６の端子電圧ＶINが変化することはない。
電圧ＶINすなわちキャパシタ３６の端子電圧が変化して
いたが、この電圧フォロワ１０ではキャパシタ３５と結
合されるキャパシタ１１を別途設けたので、キャパシタ
３６の端子電圧ＶINが変化することはない。
【００５０】なお、このような電圧フォロワ３０と１０
の差は、特に、単結晶シリコントランジスタを用いず
に、アモルファスシリコントランジスタまたはポリシリ
コントランジスタなどの性能の悪いトランジスタを用い
て差動増幅器３１を構成した場合に顕著に見られた。
の差は、特に、単結晶シリコントランジスタを用いず
に、アモルファスシリコントランジスタまたはポリシリ
コントランジスタなどの性能の悪いトランジスタを用い
て差動増幅器３１を構成した場合に顕著に見られた。
【００５１】［実施の形態３］図１７は、この発明の実
施の形態３による電圧フォロワ１５の構成を示す回路図
であって、図１と対比される図である。
施の形態３による電圧フォロワ１５の構成を示す回路図
であって、図１と対比される図である。
【００５２】図１７を参照して、この電圧フォロワ１５
が図１の電圧フォロワ１と異なる点は、キャパシタ１６
が新たに設けられ、スイッチ３４の端子３４ａがキャパ
シタ１６を介して第２電源電位ＶＳＳのラインに接続さ
れている点である。キャパシタ１６は、キャパシタ３６
と同じ容量値Ｃa を有し、入力電位ＶINを電荷として保
持する。
が図１の電圧フォロワ１と異なる点は、キャパシタ１６
が新たに設けられ、スイッチ３４の端子３４ａがキャパ
シタ１６を介して第２電源電位ＶＳＳのラインに接続さ
れている点である。キャパシタ１６は、キャパシタ３６
と同じ容量値Ｃa を有し、入力電位ＶINを電荷として保
持する。
【００５３】次に、この電圧フォロワ１５の動作につい
て説明する。初期状態として、キャパシタ１６，３６の
各々には、入力電圧ＶIN分の電荷Ｑa ＝Ｃa ・ＶINが蓄
えられているものとする。
て説明する。初期状態として、キャパシタ１６，３６の
各々には、入力電圧ＶIN分の電荷Ｑa ＝Ｃa ・ＶINが蓄
えられているものとする。
【００５４】ステップＳ１では、図１８に示すように、
スイッチ２，４，３２，３３がオンし、キャパシタ５，
３５に蓄えられていた電荷がリセットされる。ステップ
Ｓ２では、図１９に示すように、リセットが終了したの
でスイッチ３３がオフする。
スイッチ２，４，３２，３３がオンし、キャパシタ５，
３５に蓄えられていた電荷がリセットされる。ステップ
Ｓ２では、図１９に示すように、リセットが終了したの
でスイッチ３３がオフする。
【００５５】ステップＳ３では、図２０に示すように、
スイッチ３４がオンし、オフセット電圧ΔＶofが検出さ
れる。すなわち、キャパシタ５，３５の各々にはオフセ
ット電圧をΔＶof分の電荷ΔＱが蓄えられ、キャパシタ
１６の電荷が２ΔＱだけ増加してＱa ＋２ΔＱとなり、
キャパシタ１６の端子電圧がＶINからＶIN′に変化す
る。このとき、以下の式が成り立つ。
スイッチ３４がオンし、オフセット電圧ΔＶofが検出さ
れる。すなわち、キャパシタ５，３５の各々にはオフセ
ット電圧をΔＶof分の電荷ΔＱが蓄えられ、キャパシタ
１６の電荷が２ΔＱだけ増加してＱa ＋２ΔＱとなり、
キャパシタ１６の端子電圧がＶINからＶIN′に変化す
る。このとき、以下の式が成り立つ。
【００５６】
【数７】
【００５７】また、ＶIN′＝ＶIN＋Ｖof−ΔＶofが成り
立つので、ΔＶof＝ＶofＣa ／（Ｃ a ＋２Ｃof）が得ら
れる。
立つので、ΔＶof＝ＶofＣa ／（Ｃ a ＋２Ｃof）が得ら
れる。
【００５８】ステップＳ４では、図２１に示すように、
オフセット電圧ΔＶofの検出が終了したので、スイッチ
３４がオフする。ステップＳ５では、図２２に示すよう
に、スイッチ４，３２がオフしてスタンバイ状態とな
る。ステップＳ６では、図２３に示すようにスイッチ
３，３３がオンし、検出したオフセット電圧２ΔＶofが
差動増幅器３１の反転入力端子３１ａにフィードバック
され、電圧フォロワ１５の出力電圧ＶOUT が２ΔＶofだ
け低下する。このとき電圧フォロワ１５の出力電圧Ｖ
OUT は次式で表わされる。
オフセット電圧ΔＶofの検出が終了したので、スイッチ
３４がオフする。ステップＳ５では、図２２に示すよう
に、スイッチ４，３２がオフしてスタンバイ状態とな
る。ステップＳ６では、図２３に示すようにスイッチ
３，３３がオンし、検出したオフセット電圧２ΔＶofが
差動増幅器３１の反転入力端子３１ａにフィードバック
され、電圧フォロワ１５の出力電圧ＶOUT が２ΔＶofだ
け低下する。このとき電圧フォロワ１５の出力電圧Ｖ
OUT は次式で表わされる。
【００５９】
【数８】
【００６０】したがって、Ｃa ＝２Ｃofを満たすキャパ
シタ５，１６，３５，３６を用いれば、理論的にはオフ
セット電圧Ｖofを完全にキャンセルできる。
シタ５，１６，３５，３６を用いれば、理論的にはオフ
セット電圧Ｖofを完全にキャンセルできる。
【００６１】この実施の形態でも、実施の形態１，２と
同じ効果が得られる。図２４は、差動増幅器３１のオフ
セット電圧Ｖof（Ｖ）と、その差動増幅器３１を用いた
電圧フォロワ１０，１５の出力誤差電圧ＶOUT −Ｖ
IN（Ｖ）との関係を示す図である。電圧フォロワ１０で
は（ＶOUT −ＶIN）／Ｖofは０．３５程度となり、電圧
フォロワ１５では（ＶOUT −ＶIN）／Ｖofは０．１程度
となった。なお、電圧フォロワ１５において理論どおり
（ＶOUT −ＶIN）／Ｖofが０にならなかったのは、スイ
ッチやキャパシタの抵抗値などのためである。
同じ効果が得られる。図２４は、差動増幅器３１のオフ
セット電圧Ｖof（Ｖ）と、その差動増幅器３１を用いた
電圧フォロワ１０，１５の出力誤差電圧ＶOUT −Ｖ
IN（Ｖ）との関係を示す図である。電圧フォロワ１０で
は（ＶOUT −ＶIN）／Ｖofは０．３５程度となり、電圧
フォロワ１５では（ＶOUT −ＶIN）／Ｖofは０．１程度
となった。なお、電圧フォロワ１５において理論どおり
（ＶOUT −ＶIN）／Ｖofが０にならなかったのは、スイ
ッチやキャパシタの抵抗値などのためである。
【００６２】なお、この実施の形態では、オフセット電
圧ラッチ回路６を１段だけ設けたが、図２５に示すよう
に、オフセット電圧ラッチ回路６とスイッチ３２，３３
との間にオフセット電圧ラッチ回路６′をもう１段もう
けてもよし、２段以上もうけてもよい。オフセット電圧
ラッチ回路を複数段設ければ、製造プロセスで生じる寸
法誤差などが平均化され、製造された電圧フォロワ１５
の出力電圧ＶOUT のばらつきが小さくなる。
圧ラッチ回路６を１段だけ設けたが、図２５に示すよう
に、オフセット電圧ラッチ回路６とスイッチ３２，３３
との間にオフセット電圧ラッチ回路６′をもう１段もう
けてもよし、２段以上もうけてもよい。オフセット電圧
ラッチ回路を複数段設ければ、製造プロセスで生じる寸
法誤差などが平均化され、製造された電圧フォロワ１５
の出力電圧ＶOUT のばらつきが小さくなる。
【００６３】なお、今回開示された実施の形態はすべて
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は上記した説明ではなくて特
許請求の範囲によって示され、特許請求の範囲と均等の
意味および範囲内でのすべての変更が含まれることが意
図される。
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は上記した説明ではなくて特
許請求の範囲によって示され、特許請求の範囲と均等の
意味および範囲内でのすべての変更が含まれることが意
図される。
【００６４】
【発明の効果】以上のように、請求項１に係る発明で
は、それぞれが第１の容量値を有する第１〜第Ｎのキャ
パシタと、差動増幅器の第１の入力端子と基準電位のラ
インとの間に接続されて入力電圧で充電され、第１の容
量値のＮ倍の第２の容量値を有する第Ｎ＋１のキャパシ
タとが設けられる。そして、第１の切換手段が差動増幅
器の出力端子と第２の入力端子とを接続して入力電圧に
オフセット電圧を加算した電圧を差動増幅器に出力させ
るとともに、第１〜第Ｎのキャパシタを差動増幅器の出
力端子と第１の入力端子との間に並列接続して充電さ
せ、第２の切換手段が充電された第１〜第Ｎのキャパシ
タを差動増幅器の第２の入力端子と出力端子との間に直
列接続して、オフセット電圧を補償した電圧を差動増幅
器に出力させる。これにより、理論的にはオフセット電
圧を完全にキャンセルできるので、第Ｎ＋１のキャパシ
タの容量値すなわちその電極面積が小さくてすみ、レイ
アウト面積が小さくてすむ。
は、それぞれが第１の容量値を有する第１〜第Ｎのキャ
パシタと、差動増幅器の第１の入力端子と基準電位のラ
インとの間に接続されて入力電圧で充電され、第１の容
量値のＮ倍の第２の容量値を有する第Ｎ＋１のキャパシ
タとが設けられる。そして、第１の切換手段が差動増幅
器の出力端子と第２の入力端子とを接続して入力電圧に
オフセット電圧を加算した電圧を差動増幅器に出力させ
るとともに、第１〜第Ｎのキャパシタを差動増幅器の出
力端子と第１の入力端子との間に並列接続して充電さ
せ、第２の切換手段が充電された第１〜第Ｎのキャパシ
タを差動増幅器の第２の入力端子と出力端子との間に直
列接続して、オフセット電圧を補償した電圧を差動増幅
器に出力させる。これにより、理論的にはオフセット電
圧を完全にキャンセルできるので、第Ｎ＋１のキャパシ
タの容量値すなわちその電極面積が小さくてすみ、レイ
アウト面積が小さくてすむ。
【００６５】請求項２に係る発明では、それぞれが第１
の容量値を有する第１〜第Ｎのキャパシタと、その一方
電極が基準電位のラインに接続されて入力電圧で充電さ
れ、第１の容量値のＮ倍の第２の容量値を有する第Ｎ＋
１のキャパシタとが設けられる。そして、第１の切換手
段が差動増幅器の出力端子と第１の入力端子とを接続し
て差動増幅器の第２の入力端子に与えられた入力電圧に
オフセット電圧を加算した電圧を差動増幅器に出力させ
るとともに、第１〜第Ｎのキャパシタを差動増幅器の出
力端子と第Ｎ＋１のキャパシタの他方電極との間に並列
接続して充電させ、第２の切換手段が充電された第１〜
第Ｎのキャパシタを差動増幅器の第１の入力端子と出力
端子との間に直列接続して、オフセット電圧を補償した
電圧を差動増幅器に出力させる。これにより、理論的に
はオフセット電圧を完全にキャンセルできるので、第Ｎ
＋１のキャパシタの容量値すなわちその電極面積が小さ
くてすみ、レイアウト面積が小さくてすむ。また、第１
〜第Ｎのキャパシタを充電させるときでも、差動増幅器
の出力端子と第２の入力端子とが結合されないので、発
振状態が生じることが防止されるとともに第２の入力端
子の入力電圧が変化することが防止される。
の容量値を有する第１〜第Ｎのキャパシタと、その一方
電極が基準電位のラインに接続されて入力電圧で充電さ
れ、第１の容量値のＮ倍の第２の容量値を有する第Ｎ＋
１のキャパシタとが設けられる。そして、第１の切換手
段が差動増幅器の出力端子と第１の入力端子とを接続し
て差動増幅器の第２の入力端子に与えられた入力電圧に
オフセット電圧を加算した電圧を差動増幅器に出力させ
るとともに、第１〜第Ｎのキャパシタを差動増幅器の出
力端子と第Ｎ＋１のキャパシタの他方電極との間に並列
接続して充電させ、第２の切換手段が充電された第１〜
第Ｎのキャパシタを差動増幅器の第１の入力端子と出力
端子との間に直列接続して、オフセット電圧を補償した
電圧を差動増幅器に出力させる。これにより、理論的に
はオフセット電圧を完全にキャンセルできるので、第Ｎ
＋１のキャパシタの容量値すなわちその電極面積が小さ
くてすみ、レイアウト面積が小さくてすむ。また、第１
〜第Ｎのキャパシタを充電させるときでも、差動増幅器
の出力端子と第２の入力端子とが結合されないので、発
振状態が生じることが防止されるとともに第２の入力端
子の入力電圧が変化することが防止される。
【００６６】請求項３に係る発明では、請求項１または
２に係る発明に、第１〜第Ｎのキャパシタを充電させる
前に各々の電極間を接続して放電させるための第３の切
換手段がさらに設けられる。この場合は、オフセット電
圧を正確に検出できる。
２に係る発明に、第１〜第Ｎのキャパシタを充電させる
前に各々の電極間を接続して放電させるための第３の切
換手段がさらに設けられる。この場合は、オフセット電
圧を正確に検出できる。
【００６７】請求項４に係る発明では、第１の容量値を
有する第１のキャパシタと、その一方電極が基準電位の
ラインに接続されて入力電圧で充電され、第１の容量値
よりも大きな第２の容量値を有する第２のキャパシタと
が設けられる。そして、第１の切換手段が差動増幅器の
出力端子と第１の入力端子とを接続して差動増幅器の第
２の入力端子に与えられた入力電圧にオフセット電圧を
加算した電圧を差動増幅器に出力させるとともに、第１
のキャパシタを差動増幅器の出力端子と第２のキャパシ
タの他方電極との間に接続して充電させ、第２の切換手
段が充電された第１のキャパシタを差動増幅器の第１の
入力端子と出力端子との間に接続して、オフセット電圧
を補償した電圧を差動増幅器に出力させる。したがっ
て、第１のキャパシタを充電させるときでも、差動増幅
器の出力端子と第２の入力端子とが結合されないので、
発振状態が生じることが防止されるとともに第２の入力
端子の入力電圧が変化することが防止される。
有する第１のキャパシタと、その一方電極が基準電位の
ラインに接続されて入力電圧で充電され、第１の容量値
よりも大きな第２の容量値を有する第２のキャパシタと
が設けられる。そして、第１の切換手段が差動増幅器の
出力端子と第１の入力端子とを接続して差動増幅器の第
２の入力端子に与えられた入力電圧にオフセット電圧を
加算した電圧を差動増幅器に出力させるとともに、第１
のキャパシタを差動増幅器の出力端子と第２のキャパシ
タの他方電極との間に接続して充電させ、第２の切換手
段が充電された第１のキャパシタを差動増幅器の第１の
入力端子と出力端子との間に接続して、オフセット電圧
を補償した電圧を差動増幅器に出力させる。したがっ
て、第１のキャパシタを充電させるときでも、差動増幅
器の出力端子と第２の入力端子とが結合されないので、
発振状態が生じることが防止されるとともに第２の入力
端子の入力電圧が変化することが防止される。
【００６８】請求項５に係る発明では、請求項４に係る
発明に、第１の切換手段を用いて第１のキャパシタを充
電させる前に、第１のキャパシタの電極間を接続して放
電させるための第３の切換手段がさらに設けられる。こ
の場合は、オフセット電圧を正確に検出できる。
発明に、第１の切換手段を用いて第１のキャパシタを充
電させる前に、第１のキャパシタの電極間を接続して放
電させるための第３の切換手段がさらに設けられる。こ
の場合は、オフセット電圧を正確に検出できる。
【図１】 この発明の実施の形態１による電圧フォロワ
の構成を示す回路図である。
の構成を示す回路図である。
【図２】 図１に示した電圧フォロワの動作を説明する
ための回路図である。
ための回路図である。
【図３】 図１に示した電圧フォロワの動作を説明する
ための他の回路図である。
ための他の回路図である。
【図４】 図１に示した電圧フォロワの動作を説明する
ためのさらに他の回路図である。
ためのさらに他の回路図である。
【図５】 図１に示した電圧フォロワの動作を説明する
ためのさらに他の回路図である。
ためのさらに他の回路図である。
【図６】 図１に示した電圧フォロワの動作を説明する
ためのさらに他の回路図である。
ためのさらに他の回路図である。
【図７】 図１に示した電圧フォロワの動作を説明する
ためのさらに他の回路図である。
ためのさらに他の回路図である。
【図８】 図１に示した電圧フォロワの変更例を示す回
路図である。
路図である。
【図９】 この発明の実施の形態２による電圧フォロワ
の構成を示す回路図である。
の構成を示す回路図である。
【図１０】 図９に示した電圧フォロワの動作を説明す
るための回路図である。
るための回路図である。
【図１１】 図９に示した電圧フォロワの動作を説明す
るための他の回路図である。
るための他の回路図である。
【図１２】 図９に示した電圧フォロワの動作を説明す
るためのさらに他の回路図である。
るためのさらに他の回路図である。
【図１３】 図９に示した電圧フォロワの動作を説明す
るためのさらに他の回路図である。
るためのさらに他の回路図である。
【図１４】 図９に示した電圧フォロワの動作を説明す
るためのさらに他の回路図である。
るためのさらに他の回路図である。
【図１５】 図９に示した電圧フォロワの動作を説明す
るためのさらに他の回路図である。
るためのさらに他の回路図である。
【図１６】 図９に示した電圧フォロワの効果を説明す
るための波形図である。
るための波形図である。
【図１７】 この発明の実施の形態３による電圧フォロ
ワの構成を示す回路図である。
ワの構成を示す回路図である。
【図１８】 図１７に示した電圧フォロワの動作を説明
するための回路図である。
するための回路図である。
【図１９】 図１７に示した電圧フォロワの動作を説明
するための他の回路図である。
するための他の回路図である。
【図２０】 図１７に示した電圧フォロワの動作を説明
するためのさらに他の回路図である。
するためのさらに他の回路図である。
【図２１】 図１７に示した電圧フォロワの動作を説明
するためのさらに他の回路図である。
するためのさらに他の回路図である。
【図２２】 図１７に示した電圧フォロワの動作を説明
するためのさらに他の回路図である。
するためのさらに他の回路図である。
【図２３】 図１７に示した電圧フォロワの動作を説明
するためのさらに他の回路図である。
するためのさらに他の回路図である。
【図２４】 図１７に示した電圧フォロワの効果を説明
するための図である。
するための図である。
【図２５】 図１７に示した電圧フォロワの変更例を示
す回路図である。
す回路図である。
【図２６】 従来の差動増幅器の構成を示す回路図であ
る。
る。
【図２７】 従来の電圧フォロワの構成を示す回路図で
ある。
ある。
【図２８】 図２７に示した電圧フォロワの動作を説明
するための回路図である。
するための回路図である。
【図２９】 図２７に示した電圧フォロワの動作を説明
するための他の回路図である。
するための他の回路図である。
【図３０】 図２７に示した電圧フォロワの動作を説明
するためのさらに他の回路図である。
するためのさらに他の回路図である。
【図３１】 図２７に示した電圧フォロワの動作を説明
するためのさらに他の回路図である。
するためのさらに他の回路図である。
【図３２】 図２７に示した電圧フォロワの動作を説明
するためのさらに他の回路図である。
するためのさらに他の回路図である。
【図３３】 図２７に示した電圧フォロワの動作を説明
するためのさらに他の回路図である。
するためのさらに他の回路図である。
【図３４】 図２７に示した電圧フォロワの問題点を説
明するための図である。
明するための図である。
１，１′，１０，１５，１５′ 電圧フォロワ、２〜
４，３２〜３４ スイッチ、５，１１，１６，３５，３
６ キャパシタ、６，６′ オフセット電圧ラッチ回
路、２０，３１ 差動増幅器、２１ 定電流源、２２，
２３ ＰチャネルＭＯＳトランジスタ、２４，２５ 抵
抗素子。
４，３２〜３４ スイッチ、５，１１，１６，３５，３
６ キャパシタ、６，６′ オフセット電圧ラッチ回
路、２０，３１ 差動増幅器、２１ 定電流源、２２，
２３ ＰチャネルＭＯＳトランジスタ、２４，２５ 抵
抗素子。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴木 昭弘 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 岩田 明彦 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5J091 AA01 AA12 CA13 CA54 CA92 FA18 HA10 HA25 HA29 HA38 KA05 KA19 MA05 TA02 TA06
Claims (5)
- 【請求項１】 入力電圧と同じ電圧を出力する電圧フォ
ロワとして使用され、第１の入力端子、第２の入力端子
および出力端子を含む差動増幅器のオフセット電圧を補
償するためのオフセット電圧補償回路であって、 それぞれが予め定められた第１の容量値を有する第１〜
第Ｎ（ただし、Ｎは２以上の整数である）のキャパシ
タ、 前記差動増幅器の前記第１の入力端子と基準電位のライ
ンとの間に接続されて前記入力電圧で充電され、前記第
１の容量値のＮ倍の第２の容量値を有する第Ｎ＋１のキ
ャパシタ、 前記差動増幅器の前記出力端子と前記第２の入力端子と
を接続して前記入力電圧に前記オフセット電圧を加算し
た電圧を前記差動増幅器に出力させるとともに、前記第
１〜第Ｎのキャパシタを前記差動増幅器の前記出力端子
と前記第１の入力端子との間に並列接続して充電させる
ための第１の切換手段、および前記第１の切換手段を用
いて充電された前記第１〜第Ｎのキャパシタを前記差動
増幅器の前記第２の入力端子と前記出力端子との間に直
列接続して、前記オフセット電圧を補償した電圧を前記
差動増幅器に出力させるための第２の切換手段を備え
る、オフセット電圧補償回路。 - 【請求項２】 入力電圧と同じ電圧を出力する電圧フォ
ロワとして使用され、第１の入力端子、第２の入力端子
および出力端子を含む差動増幅器のオフセット電圧を補
償するためのオフセット電圧補償回路であって、 それぞれが予め定められた第１の容量値を有する第１〜
第Ｎ（ただし、Ｎは２以上の整数である）のキャパシ
タ、 その一方電極が基準電位のラインに接続されて前記入力
電圧で充電され、前記第１の容量値のＮ倍の第２の容量
値を有する第Ｎ＋１のキャパシタ、 前記差動増幅器の前記出力端子と前記第１の入力端子と
を接続して前記差動増幅器の前記第２の入力端子に与え
られた前記入力電圧に前記オフセット電圧を加算した電
圧を前記差動増幅器に出力させるとともに、前記第１〜
第Ｎのキャパシタを前記差動増幅器の前記出力端子と前
記第Ｎ＋１のキャパシタの他方電極との間に並列接続し
て充電させるための第１の切換手段、および前記第１の
切換手段を用いて充電された前記第１〜第Ｎのキャパシ
タを前記差動増幅器の前記第１の入力端子と前記出力端
子との間に直列接続して、前記オフセット電圧を補償し
た電圧を前記差動増幅器に出力させるための第２の切換
手段を備える、オフセット電圧補償回路。 - 【請求項３】 さらに、前記第１の切換手段を用いて前
記第１〜第Ｎのキャパシタを充電させる前に、前記第１
〜第Ｎのキャパシタの各々の電極間を接続して放電させ
るための第３の切換手段を備える、請求項１または請求
項２に記載のオフセット電圧補償回路。 - 【請求項４】 入力電圧と同じ電圧を出力する電圧フォ
ロワとして使用され、第１の入力端子、第２の入力端子
および出力端子を含む差動増幅器のオフセット電圧を補
償するためのオフセット電圧補償回路であって、 予め定められた第１の容量値を有する第１のキャパシ
タ、 その一方電極が基準電位のラインに接続されて前記入力
電圧で充電され、前記第１の容量値よりも大きな第２の
容量値を有する第２のキャパシタ、 前記差動増幅器の前記出力端子と前記第１の入力端子と
を接続して、前記差動増幅器の前記第２の入力端子に与
えられた前記入力電圧に前記オフセット電圧を加算した
電圧を前記差動増幅器に出力させるとともに、前記第１
のキャパシタを前記差動増幅器の前記出力端子と前記第
２のキャパシタの他方電極との間に接続して充電させる
ための第１の切換手段、および前記第１の切換手段を用
いて充電された前記第１のキャパシタを前記差動増幅器
の前記第１の入力端子と前記出力端子との間に接続し
て、前記オフセット電圧を補償した電圧を前記差動増幅
器に出力させるための第２の切換手段を備える、オフセ
ット電圧補償回路。 - 【請求項５】 さらに、前記第１の切換手段を用いて前
記第１のキャパシタを充電させる前に、前記第１のキャ
パシタの電極間を接続して放電させるための第３の切換
手段を備える、請求項４に記載のオフセット電圧補償回
路。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28258498A JP3998343B2 (ja) | 1998-10-05 | 1998-10-05 | オフセット電圧補償回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28258498A JP3998343B2 (ja) | 1998-10-05 | 1998-10-05 | オフセット電圧補償回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000114889A true JP2000114889A (ja) | 2000-04-21 |
| JP3998343B2 JP3998343B2 (ja) | 2007-10-24 |
Family
ID=17654410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28258498A Expired - Fee Related JP3998343B2 (ja) | 1998-10-05 | 1998-10-05 | オフセット電圧補償回路 |
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| Country | Link |
|---|---|
| JP (1) | JP3998343B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1174852A2 (en) * | 2000-07-21 | 2002-01-23 | Hitachi, Ltd. | Picture image display device and method of driving the same |
| US6930529B2 (en) | 2003-03-25 | 2005-08-16 | Mitsubishi Denki Kabushiki Kaisha | Offset compensation circuit compensating for offset voltage of drive circuit as well as drive circuit with offset-compensation capability and liquid-crystal display device using the offset compensation circuit |
| JP2006197142A (ja) * | 2005-01-12 | 2006-07-27 | Sharp Corp | 電圧レベル増幅機能付きバッファ回路および液晶表示装置 |
| CN100343732C (zh) * | 2004-09-16 | 2007-10-17 | 友达光电股份有限公司 | 一种具有补偿电路的参考电压驱动电路及其补偿的方法 |
| KR101051685B1 (ko) * | 2004-06-30 | 2011-07-25 | 매그나칩 반도체 유한회사 | 스위치드 커패시터를 사용한 옵셋 보정 회로 및 그 방법 |
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-
1998
- 1998-10-05 JP JP28258498A patent/JP3998343B2/ja not_active Expired - Fee Related
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1174852A2 (en) * | 2000-07-21 | 2002-01-23 | Hitachi, Ltd. | Picture image display device and method of driving the same |
| EP1174852A3 (en) * | 2000-07-21 | 2002-08-28 | Hitachi, Ltd. | Picture image display device and method of driving the same |
| US6930529B2 (en) | 2003-03-25 | 2005-08-16 | Mitsubishi Denki Kabushiki Kaisha | Offset compensation circuit compensating for offset voltage of drive circuit as well as drive circuit with offset-compensation capability and liquid-crystal display device using the offset compensation circuit |
| CN1303756C (zh) * | 2003-03-25 | 2007-03-07 | 三菱电机株式会社 | 偏置补偿电路以及使用它的驱动电路和液晶显示装置 |
| KR101051685B1 (ko) * | 2004-06-30 | 2011-07-25 | 매그나칩 반도체 유한회사 | 스위치드 커패시터를 사용한 옵셋 보정 회로 및 그 방법 |
| CN100343732C (zh) * | 2004-09-16 | 2007-10-17 | 友达光电股份有限公司 | 一种具有补偿电路的参考电压驱动电路及其补偿的方法 |
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| JP4503445B2 (ja) * | 2005-01-12 | 2010-07-14 | シャープ株式会社 | 電圧レベル増幅機能付きバッファ回路および液晶表示装置 |
| CN113726339A (zh) * | 2021-08-19 | 2021-11-30 | 江苏润石科技有限公司 | 一种基于误差反馈的失调电压降低方法与数据转换器 |
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