KR100940842B1 - 반도체 메모리 장치의 듀티 싸이클 보정 회로 - Google Patents

반도체 메모리 장치의 듀티 싸이클 보정 회로 Download PDF

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Abstract

본 발명은 클럭에 응답하여 제어 전압과 접지 전압으로 커패시터를 충방전시켜 보정 클럭을 생성하는 충방전 제어부, 상기 보정 클럭의 하이 구간과 로우 구간의 길이에 따라 감지 신호를 생성하는 듀티비 감지부, 및 상기 감지 신호의 전압 레벨에 따라 외부 전압을 강하시켜 상기 제어 전압의 전압 레벨을 제어하는 가변 저항부를 포함한다.
외부 전압, 가변 저항, 커패시터

Description

반도체 메모리 장치의 듀티 싸이클 보정 회로{Duty Cycle Correction Circuit of Semiconductor Memory Apparatus}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 듀티 싸이클 보정 회로에 관한 것이다.
일반적으로 반도체 메모리 장치는 고속화 동작을 위하여 클럭에 데이터를 동기시켜 입출력하도록 구성된다. 이때, 클럭은 고속화 동작을 위하여 하이 구간과 로우 구간의 길이가 동일해야 한다. 하이 구간과 로우 구간의 비율을 듀티비라고 하며, 클럭은 듀티비가 5:5인 것이 반도체 메모리 장치의 고속화 동작에 유리하다.
따라서 고속 동작을 수행하는 반도체 메모리 장치는 클럭의 듀티비를 보정하는 듀티 싸이클 보정 회로를 포함한다.
일반적인 듀티 싸이클 보정 회로는 도 1에 도시된 바와 같이 구성되며 동작은 다음과 같다.
클럭(CLK)과 반전된 클럭(CLKb)에 응답하여 제 1 노드(node A)에는 제 1 전류(I1)가 흐르고, 제 2 노드(node B)에는 제 2 전류(I2)가 흐른다. 상기 제 1 전류(I1) 중 일부(I3)를 제외한 전류(I1-I3)는 제 1 커패시터(C1)로 흘러 제 1 전 압(V1)으로 생성되고, 상기 제 2 전류(I2) 중 일부(I4)를 제외한 전류(I2-I4)는 제 2 커패시터(C2)로 흘러 제 2 전압(V2)으로 생성된다. 상기 제 1 전압(V1)과 상기 제 2 전압(V2) 레벨의 차이에 따라 제 1 감지 전압(V_det1)과 제 2 감지 전압(V_det2)이 생성된다. 상기 제 1 감지 전압(V_det1)의 레벨에 따라 상기 제 1 전류(I1)중 일부(I3)가 접지단(VSS)으로 유입되며, 상기 제 2 감지 전압(V_det2)의 레벨에 따라 상기 제 2 전류(I2)중 일부(I4)가 접지단(VSS)으로 유입된다.
상기 서술된 바와 같이 듀티 싸이클 보정 회로가 동작하면, 결국 상기 클럭(CLK)에 의해 상기 제 1 커패시터(C1)를 충전시키는 전류(I1-I3)의 양과 상기 반전된 클럭(CLKb)에 의해 상기 제 2 커패시터(C2)를 충전시키는 전류(I2-I4)의 양이 동일 시간동안 같아진다. 또한 상기 제 1 전류(I1)의 양은 상기 클럭(CLK)으로 인하여 주기적으로 많아지고 적어진다. 상기 제 2 전류(I2)의 양은 상기 반전된 클럭(CLKb)으로 인하여 주기적으로 많아지고 적어진다. 그러므로, 보정 클럭(CLK_dcc, CLK_dccb)은 상기 제 1 및 제 2 전류(I1, I2)의 양이 많아질 때 하이로 천이하고 상기 제 1 및 제 2 전류(I1, I2)의 양이 적어질 때 로우로 천이한다. 이유는 상기 보정 클럭(CLK_dcc, CLK_dccb)의 전위 레벨이 상기 제 1 및 제 2 전류(I1, I2)의 양과 저항 소자(R1, R2)의 저항값의 곱으로 결정되기 때문이다.
이와 같은 종래의 듀티 싸이클 보정 회로는 상기 제 1 전류(I1)와 상기 제 2 전류(I2)를 동일한 시간동안 동일한 양으로 흐르게 제어하도록 구성된다. 따라서 클럭(CLK)에 응답하는 두개의 트랜지스터(N1,N2)는 사이즈가 동일해야 한다. 감지 전압(V_det1, V_det2)에 응답하는 두개의 트랜지스터(N4, N5)는 사이즈가 동일해야 한다. 전압(V1, V2)에 응답하는 두개의 트랜지스터(N7, N8)는 사이즈가 동일해야 한다. 이와 같이, 종래의 듀티 싸이클 보정 회로를 구성하는 소자중 두개가 쌍으로 전압 또는 전류를 출력하는 소자들은 서로 사이즈가 동일해야 하지만 공정 변화로 인하여 동일하지 않을 수 있다. 종래의 듀티 싸이클 보정 회로는 상기 클럭(CLK)에 의해 발생되는 상기 제 1 및 제 2 전류(I1, I2)의 양이 동일한 시간동안 같아지도록 설계되어 있는 반면, 듀티 싸이클 보정 회로를 구성하는 소자들이 공정 변화로 인하여 사이즈가 변하면 듀티 사이클 보정 회로는 이러한 미스 매치까지 보정해야 함으로 듀티 싸이클 보정 회로가 클럭의 듀티비를 보정할 수 있는 범위가 줄어드는 문제점이 발생한다. 특히, 상기 제 1 및 제 2 전류(I1, I2)의 일부(I3, I4)를 접지단(VSS)으로 유입시키는 두개의 트랜지스터(N4, N5)의 미스 매치는 듀티 싸이클 보정 회로의 클럭 보정 범위를 줄어들게 하는 주요인이다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 공정 변화에 의해 클럭의 듀티비 보정 범위가 줄어드는 것을 방지한 반도체 메모리 장치의 듀티 싸이클 보정 회로를 제공함에 그 목적이 있다.
본 발명의 실시예에 따른 반도체 메모리 장치의 듀티 싸이클 보정 회로는 클럭에 응답하여 제어 전압과 접지 전압으로 커패시터를 충방전시켜 보정 클럭을 생성하는 충방전 제어부, 상기 보정 클럭의 하이 구간과 로우 구간의 길이에 따라 감지 신호를 생성하는 듀티비 감지부, 및 상기 감지 신호의 전압 레벨에 따라 외부 전압을 강하시켜 상기 제어 전압의 전압 레벨을 제어하는 가변 저항부를 포함한다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치의 듀티 싸이클 보정 회로는 클럭에 응답하여 제어 전압과 접지 전압으로 커패시터를 충방전시켜 보정 클럭을 생성하는 충방전 제어부, 상기 보정 클럭의 하이 구간과 로우 구간의 길이에 따라 감지 신호를 생성하는 듀티비 감지부, 상기 감지 신호에 응답하여 카운팅 신호를 카운팅하는 카운팅부, 및 상기 카운팅 신호에 응답하여 상기 제어 전압의 레벨을 제어하는 가변 저항부를 포함한다.
본 발명에 따른 반도체 메모리 장치의 듀티 싸이클 보정 회로는 종래 기술보다 클럭의 듀티비 보정 범위가 넓어 반도체 메모리 장치의 동작 안정성을 높이는 효과가 있다.
본 발명의 실시예에 따른 반도체 메모리 장치의 듀티 싸이클 보정 회로는 도 2에 도시된 바와 같이, 충방전 제어부(100), 듀티비 감지부(200), 및 가변 저항부(300)를 포함한다.
상기 충방전 제어부(100)는 클럭 및 반전된 상기 클럭(CLK, CLK_b)에 응답하여 제 1 및 제 2 제어 전압(V_CTRL1, V_CTRL2)으로 커패시터를 충전시키고 충전된 커패시터를 방전시켜 보정 클럭 및 반전된 보정 클럭(CLK_dcc, CLK_dccb)을 생성한다.
상기 충방전 제어부(100)는 도 3에 도시된 바와 같이, 제 1 클럭 생성부(110), 제 2 클럭 생성부(120), 및 제 1 구동부(130)를 포함한다.
상기 제 1 클럭 생성부(110)는 상기 클럭(CLK)의 로우 구간동안 제 1 충방전부(111)를 상기 제 1 제어 전압(V_CTRL1)으로 충전시키고, 상기 클럭(CLK)의 하이 구간동안 충전된 상기 제 1 충방전부(111)를 방전시켜 상기 반전된 보정 클럭(CLK_dccb)을 생성한다.
상기 제 1 클럭 생성부(110)는 상기 제 1 충방전부(111), 및 제 1 제어부(112)를 포함한다.
상기 제 1 충방전부(111)는 상기 제 1 제어 전압(V_CTRL1)을 인가받아 충전되고 접지 전압(VSS)을 인가 받아 방전된다.
상기 제 1 충방전부(111)는 제 1 커패시터(C11)를 포함한다. 상기 제 1 커패 시터(C11)는 일단에 제 1 노드(node A)가 연결되고 타단에 접지단(VSS)이 연결된다. 상기 제 1 노드(node A)에 상기 제 1 제어 전압(V_CTRL1)이 인가된다. 상기 제 1 노드(node A)는 상기 제 1 제어 전압(V_CTRL1)이 인가됨으로 전압단이라고 할 수 있다.
상기 제 1 제어부(112)는 상기 클럭(CLK)의 하이 구간동안 상기 제 1 노드(node A)와 제 2 노드(node B)를 연결시킨다.
상기 제 1 제어부(112)는 제 1 트랜지스터(N11)를 포함한다. 상기 제 1 트랜지스터(N11)는 게이트에 상기 클럭(CLK)을 입력 받고 드레인에 상기 제 1 노드(node A)가 연결되며 소오스에 제 2 노드(node B)가 연결된다. 이때, 상기 제 1 노드(node A)에서 상기 제 1 커패시터(C11)의 전압 레벨이 상기 반전된 보정 클럭(CLK_dccb)으로서 출력된다.
상기 제 2 클럭 생성부(120)는 상기 반전된 클럭(CLKb)의 로우 구간동안 제 2 충방전부(121)를 상기 제 2 제어 전압(V_CTRL2)으로 충전시키고, 상기 반전된 클럭(CLKb)의 하이 구간동안 충전된 상기 제 2 충방전부(121)를 방전시켜 상기 보정 클럭(CLK_dcc)을 생성한다.
상기 제 2 클럭 생성부(120)는 상기 제 2 충방전부(121), 및 제 2 제어부(122)를 포함한다.
상기 제 2 충방전부(121)는 상기 제 2 제어 전압(V_CTRL2)을 인가받아 충전되고 접지 전압(VSS)을 인가 받아 방전된다.
상기 제 2 충방전부(121)는 제 2 커패시터(C12)를 포함한다. 상기 제 2 커패 시터(C12)는 일단에 제 3 노드(node C)가 연결되고 타단에 접지단(VSS)이 연결된다. 상기 제 3 노드(node C)에 상기 제 2 제어 전압(V_CTRL2)이 인가된다. 상기 제 3 노드(node C)는 상기 제 2 제어 전압(V_CTRL2)이 인가됨으로 전압단이라고 할 수 있다.
상기 제 2 제어부(122)는 상기 반전된 클럭(CLKb)의 하이 구간동안 상기 제 3 노드(node C)와 상기 제 2 노드(node B)를 연결시킨다.
상기 제 2 제어부(122)는 제 2 트랜지스터(N12)를 포함한다. 상기 제 2 트랜지스터(N12)는 게이트에 상기 반전된 클럭(CLKb)을 입력 받고 드레인에 상기 제 3 노드(node C)가 연결되며 소오스에 상기 제 2 노드(node B)가 연결된다. 이때, 상기 제 3 노드(node C)에서 상기 제 2 커패시터(C12)의 전압 레벨이 상기 보정 클럭(CLK_dcc)으로서 출력된다.
상기 제 1 구동부(130)는 인에이블 신호(EN)가 하이 레벨로 인에이블되면 상기 제 2 노드(node B)에 접지단(VSS)을 연결시킨다. 따라서 상기 제 1 구동부(130)가 인에이블되면 상기 제 2 노드(node B)의 전압 레벨은 접지 레벨이 된다.
상기 제 1 구동부(130)는 제 3 트랜지스터(N13)를 포함한다. 상기 제 3 트랜지스터(N13)는 게이트에 상기 인에이블 신호(EN)를 입력 받고 드레인에 상기 제 2 노드(node B)가 연결되며 소오스에 접지단(VSS)이 연결된다.
상기 듀티비 감지부(200)는 상기 보정 클럭 및 반전된 보정 클럭(CLK_dcc, CLK_dccb) 각각에 응답하여 커패시터를 충전시킴으로써, 상기 보정 클럭 및 반전된 보정 클럭(CLK_dccb)의 듀티비를 제 1 및 제 2 감지 신호(det1, det2)의 전압 레벨 로서 출력한다. 예를 들어, 상기 듀티비 감지부(200)는 상기 보정 클럭 및 반전된 보정 클럭(CLK_dcc, CLK_dccb)의 로우 구간동안 커패시터를 충전시키고 상기 보정 클럭 및 반전된 보정 클럭(CLK_dcc, CLK_dccb)의 하이 구간동안 충전된 커패시터를 방전시킨다. 상기 보정 클럭(CLK_dcc)과 상기 반전된 보정 클럭(CLK_dccb)은 위상이 반대이다. 그러므로 상기 듀티비 감지부(200)는 상기 보정 클럭(CLK_dcc)의 하이 구간과 로우 구간(즉, 상기 반전된 보정 클럭(CLK_dccb)의 하이 구간)의 길이에 따라 커패시터의 전압 레벨을 결정한다. 따라서 상기 듀티비 감지부(200)는 상기 보정 클럭(CLK_dcc)의 하이 구간이 로우 구간보다 길면 상기 제 1 감지 신호(det1)의 전압 레벨을 상기 제 2 감지 신호(det2)의 전압 레벨보다 낮게 생성한다. 또한 상기 듀티비 감지부(200)는 상기 보정 클럭(CLK_dcc)의 하이 구간이 로우 구간보다 짧으면 상기 제 1 감지 신호(det1)의 전압 레벨을 상기 제 2 감지 신호(det2)의 전압 레벨보다 높게 생성한다.
상기 듀티비 감지부(200)는 도 4에 도시된 바와 같이, 제 1 및 제 2 저항 소자(R21, R22), 제 3 및 제 4 제어부(210, 220), 제 2 구동부(230), 및 제 3 및 제 4 충방전부(240, 250)를 포함한다.
상기 제 1 저항 소자(R21)는 일단에 외부 전압(VDD)을 인가 받고 타단에 제 4 노드(node D)가 연결된다.
상기 제 3 제어부(210)는 상기 반전된 보정 클럭(CLK_dccb)이 하이 레벨일 경우 상기 제 4 노드(node D)와 제 5 노드(node E)를 연결시킨다. 상기 제 3 제어부(210)는 제 4 트랜지스터(N21)를 포함한다. 상기 제 4 트랜지스터(N21)는 게이트 에 상기 반전된 보정 클럭(CLK_dccb)을 입력 받고 드레인과 소오스에 상기 제 4 노드(node D)와 상기 제 5 노드(node E)가 연결된다.
상기 제 2 구동부(230)는 상기 인에이블 신호(EN)가 인에이블되면 상기 제 5 노드(node E)를 접지단(VSS)과 연결시킨다. 상기 제 2 구동부(230)는 제 5 트랜지스터(N23)를 포함한다. 상기 제 5 트랜지스터(N23)는 게이트에 상기 인에이블 신호(EN)를 입력 받고 드레인에 상기 제 5 노드(node E)가 연결되며 소오스에 접지단(VSS)이 연결된다.
상기 제 4 제어부(220)는 상기 보정 클럭(CLK_dcc)이 하이 레벨일 경우 상기 제 5 노드(node E)와 제 6 노드(node F)를 연결시킨다. 상기 제 4 제어부(220)는 제 6 트랜지스터(N22)를 포함한다. 상기 제 6 트랜지스터(N22)는 게이트에 상기 보정 클럭(CLK_dcc)을 입력 받고 드레인에 상기 제 6 노드(node F)가 연결되며 소오스에 상기 제 5 노드(node E)가 연결된다.
상기 제 2 저항 소자(R22)는 일단에 외부 전압(VDD)을 인가 받고 타단에 상기 제 6 노드(node F)가 연결된다.
상기 제 3 충방전부(240)는 상기 제 6 노드(node F)의 전압 레벨에 따라 충방전된다. 상기 제 3 충방전부(240)는 제 3 커패시터(C21)를 포함한다. 상기 제 3 커패시터(C21)는 일단에 상기 제 6 노드(node F)가 연결되고 타단에 접지단(VSS)이 연결된다. 이때, 상기 제 6 노드(node F)에서 상기 제 1 감지 신호(det1)가 출력된다.
상기 제 4 충방전부(250)는 상기 제 4 노드(node D)의 전압 레벨에 따라 충 방전된다. 상기 제 4 충방전부(250)는 제 4 커패시터(C22)를 포함한다. 상기 제 4 커패시터(C22)는 일단에 상기 제 4 노드(node D)가 연결되고 타단에 접지단(VSS)이 연결된다. 이때, 상기 제 4 노드(node D)에서 상기 제 2 감지 신호(det2)가 출력된다.
상기 가변 저항부(300)는 상기 제 1 및 제 2 감지 신호(det1, det2)의 전압 레벨에 응답하여 상기 제 1 및 제 2 제어 전압(V_CTRL1, V_CTRL2)을 생성한다. 즉, 상기 가변 저항부(300)는 상기 제 1 및 제 2 감지 신호(det1, det2)의 각 전압 레벨에 응답하여 저항 값을 결정하고, 결정된 저항 값에 의해 외부 전압(VDD)을 강하시켜 상기 제 1 및 제 2 제어 전압(V_CTRL1, V_CTRL2)을 생성한다. 상기 가변 저항부(300)는 외부 전압(VDD)이 인가되는 전압단에 연결된다.
상기 가변 저항부(300)는 도 5에 도시된 바와 같이, 제 1 제어 전압 생성부(310), 및 제 2 제어 전압 생성부(320)를 포함한다.
상기 제 1 제어 전압 생성부(310)는 상기 제 1 감지 신호(det1)의 전압 레벨에 따라 저항 값을 결정한다. 따라서 상기 제 1 제어 전압 생성부(310)는 외부 전압(VDD)이 상기 제 1 감지 신호(det1)의 전압 레벨에 따라 강하되어 상기 제 1 제어 전압(V_CTRL1)으로서 출력된다.
상기 제 1 제어 전압 생성부(310)는 제 7 및 제 8 트랜지스터(P31, P32)를 포함한다. 상기 제 7 트랜지스터(P31)는 소오스에 외부 전압(VDD)을 인가 받고 드레인과 게이트가 연결된 노드에 상기 제 1 노드(node A)가 연결된다. 상기 제 8 트랜지스터(P32)는 게이트에 상기 제 1 감지 신호(det1)를 입력 받고 소오스에 외부 전압(VDD)을 인가 받으며 드레인에 상기 제 1 노드(node A)가 연결된다. 이때, 상기 제 8 트랜지스터(P32)는 상기 제 1 감지 신호(det1)의 전압 레벨에 따라 저항 값이 결정되는 가변 저항 소자로서의 역할을 수행한다. 상기 제 1 제어 전압 생성부(310)는 외부 전압(VDD)이 인가되는 전압단과 상기 제 1 제어 전압(V_CTRL1)이 출력되는 상기 제 1 노드(node A)사이에 연결된다.
상기 제 2 제어 전압 생성부(320)는 상기 제 2 감지 신호(det2)의 전압 레벨에 따라 저항 값을 결정한다. 따라서 상기 제 2 제어 전압 생성부(320)는 외부 전압(VDD)이 상기 제 2 감지 신호(det2)의 전압 레벨에 따라 강하되어 상기 제 2 제어 전압(V_CTRL2)으로서 출력된다.
상기 제 2 제어 전압 생성부(320)는 제 9 및 제 10 트랜지스터(P33, P34)를 포함한다. 상기 제 9 트랜지스터(P33)는 소오스에 외부 전압(VDD)을 인가 받고 드레인과 게이트가 연결된 노드에 상기 제 3 노드(node C)가 연결된다. 상기 제 10 트랜지스터(P34)는 게이트에 상기 제 2 감지 신호(det2)를 입력 받고 소오스에 외부 전압(VDD)을 인가 받으며 드레인에 상기 제 3 노드(node C)가 연결된다. 이때, 상기 제 10 트랜지스터(P34)는 상기 제 2 감지 신호(det2)의 전압 레벨에 따라 저항 값이 결정되는 가변 저항 소자로서의 역할을 수행한다. 상기 제 2 제어 전압 생성부(320)는 외부 전압(VDD)이 인가되는 전압단과 상기 제 2 제어 전압(V_CTRL2)이 출력되는 상기 제 2 노드(node B)사이에 연결된다.
따라서 상기 가변 저항부(300)는 외부 전압(VDD)이 인가되는 전압단과 상기 제 1 및 제 2 노드(node A, node B)사이에 구성된다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 메모리 장치의 듀티 싸이클 보정 회로는 다음과 같이 동작한다.
인에이블 신호(EN)가 인에이블되면 상기 충방전 제어부(100)는 클럭 및 보정 클럭(CLK, CLKb)에 응답하여 제 1 및 제 2 제어 전압(V_CTRL1, V_CTRL2)를 상기 제 1 및 제 2 커패시터(C11, C12)에 충전시키고, 방전시킨다. 상기 제 1 커패시터(C11)는 상기 클럭(CLK)이 로우일 때 충전하고 하이일 때 방전한다. 또한 상기 제 2 커패시터(C12)는 상기 반전된 클럭(CLKb)이 로우일 때 충전하고 하이일 때 방전한다. 이때, 충방전되는 상기 제 1 및 제 2 커패시터(C11, C12)의 전압 레벨이 보정 클럭 및 반전된 보정 클럭(CLK_dcc, CLK_dccb)으로서 출력된다.
만약, 상기 보정 클럭(CLK_dcc)의 하이 구간이 상기 반전된 보정 클럭(CLK_dccb)의 하이 구간(즉, 보정 클럭(CLK_dcc)의 로우 구간)의 길이보다 길다고 가정한다.
듀티비 감지부(200)는 상기 보정 클럭(CLK_dcc)의 하이 구간이 상기 반전된 보정 클럭(CLK_dccb)의 하이 구간의 길이보다 길면 제 2 감지 신호(det2)의 전압 레벨을 제 1 감지 신호(det1)의 전압 레벨보다 높게 생성한다.
가변 저항부(300)는 상기 제 2 감지 신호(det2)의 전압 레벨이 상기 제 1 감지 신호(det1)의 전압 레벨보다 높으면 상기 제 1 제어 전압(V_CTRL1)의 레벨을 상기 제 2 제어 전압(V_CTRL2)의 레벨보다 높게 생성한다.
따라서, 상기 제 1 제어 전압(V_CTRL1)을 인가 받는 상기 제 1 커패시터(C11)는 상기 제 2 제어 전압(V_CTRL2)을 인가 받는 상기 제 2 커패시터(C12)보 다 충전시간이 짧다.
결국, 상기 클럭(CLK)이 로우일 때 충전되고 하이일 때 방전되는 상기 제 1 커패시터(C11)의 충전 시간이 짧아지므로 상기 반전된 보정 클럭(CLK_dccb)의 하이 구간의 길이가 길어지고 반대로, 상기 보정 클럭(CLK_dcc)의 하이 구간의 길이는 짧아진다.
만약, 상기 보정 클럭(CLK_dcc)의 하이 구간이 상기 반전된 보정 클럭(CLK_dccb)의 하이 구간(즉, 보정 클럭(CLK_dcc)의 로우 구간)의 길이보다 짧다고 가정한다.
상기 듀티비 감지부(200)는 상기 보정 클럭(CLK_dcc)의 하이 구간이 상기 반전된 보정 클럭(CLK_dccb)의 하이 구간의 길이보다 짧으면 상기 제 1 감지 신호(det1)의 전압 레벨을 상기 제 2 감지 신호(det2)의 전압 레벨보다 높게 생성한다.
상기 가변 저항부(300)는 상기 제 1 감지 신호(det1)의 전압 레벨이 상기 제 2 감지 신호(det2)의 전압 레벨보다 높으면 상기 제 2 제어 전압(V_CTRL2)의 레벨을 상기 제 1 제어 전압(V_CTRL1)의 레벨보다 높게 생성한다.
따라서, 상기 제 2 제어 전압(V_CTRL2)을 인가 받는 상기 제 2 커패시터(C12)는 상기 제 1 제어 전압(V_CTRL1)을 인가 받는 상기 제 1 커패시터(C11)보다 충전시간이 짧다.
결국, 상기 클럭(CLK)이 로우일 때 충전되고 하이일 때 방전되는 상기 제 2 커패시터(C12)의 충전 시간이 짧아지므로 상기 보정 클럭(CLK_dcc)의 하이 구간의 길이가 길어지고 반대로, 상기 반전된 보정 클럭(CLK_dccb)의 하이 구간의 길이는 짧아진다.
종래의 듀티 싸이클 보정 회로는 도 1에 도시된 바와 같이, 차동 증폭기 형태로 클럭 및 반전된 클럭(CLK, CLKb), 보정 클럭 및 반전된 보정 클럭(CLK_dcc, CLK_dccb), 제 1 및 제 2 감지 전압(V_det1, V_det2)을 입력 받는 회로를 3개 구비한다. 이러한 종래의 듀티 싸이클 보정 회로는 3개의 차동 증폭기 형태의 회로가 갖는 미스 매치 또한 보정해야 함으로 보정 범위가 줄어든다.
하지만 본 발명에 따른 반도체 메모리 장치의 듀티 싸이클 보정 회로는 클럭 및 반전된 클럭(CLK, CLKb), 보정 클럭 및 반전된 보정 클럭(CLK_dcc, CLK_dccb)을 입력받는 차동 증폭기 형태의 회로 2개를 구비한다. 따라서 본 발명에 따른 반도체 메모리 장치의 듀티 싸이클 보정 회로는 종래보다 보정 범위가 넓다.
본 발명의 다른 실시예의 반도체 메모리 장치의 듀티 싸이클 보정 회로는 도 6에 도시된 바와 같이, 충방전 제어부(101), 듀티비 감지부(201), 카운팅부(301), 및 가변 저항부(401)를 포함한다.
상기 충방전 제어부(101)는 클럭 및 반전된 상기 클럭(CLK, CLKb)에 응답하여 제 1 및 제 2 제어 전압(V_CTRL1, V_CTRL2)으로 커패시터를 충전시키고 충전된 커패시터를 방전시켜 보정 클럭 및 반전된 보정 클럭(CLK_dcc, CLK_dccb)을 생성한다.
상기 충방전 제어부(101)는 도 3에 도시된 바와 같이 구성될 수 있다.
상기 듀티비 감지부(201)는 상기 보정 클럭 및 반전된 보정 클럭(CLK_dcc, CLK_dccb) 각각에 응답하여 커패시터를 충전시킴으로써, 상기 보정 클럭 및 반전된 보정 클럭(CLK_dcc, CLK_dccb)의 듀티비를 제 1 및 제 2 감지 신호(det1, det2)의 전압 레벨로서 출력한다. 예를 들어, 상기 듀티비 감지부(201)는 상기 보정 클럭(CLK_dcc)의 하이 구간이 상기 반전된 보정 클럭(CLK_dccb)의 하이 구간보다 길다면 상기 제 2 감지 신호(det2)를 인에이블시키고 상기 제 1 감지 신호(det1)를 디스에이블시킨다. 또한, 상기 듀티비 감지부(201)는 상기 보정 클럭(CLK_dcc)의 하이 구간이 상기 반전된 보정 클럭(CLK_dccb)의 하이 구간보다 짧다면 상기 제 1 감지 신호(det1)를 인에이블시키고 상기 제 2 감지 신호(det2)를 디스에이블시킨다. 상기 듀티비 감지부(201)는 도 4에 도시된 바와 같이 구성될 수 있다.
상기 카운팅부(301)는 상기 제 1 및 제 2 감지 신호(det1, det2)에 응답하여 제 1 및 제 2 카운팅 신호(CNT<0:N>, CNTb<0:N>)를 카운팅한다. 예를 들어, 상기 카운팅부(301)는 상기 제 1 감지 신호(det1)가 인에이블되고 상기 제 2 감지 신호(det2)가 디스에이블되면, 상기 제 1 카운팅 신호(CNT<0:N>)를 다운 카운팅하고 상기 제 2 카운팅 신호(CNTb<0:N>)를 업 카운팅한다. 또한 상기 카운팅부(301)는 상기 제 1 감지 신호(det1)가 디스에이블되고 상기 제 2 감지 신호(det2)가 인에이블되면, 상기 제 1 카운팅 신호(CNT<0:N>)를 업 카운팅하고 상기 제 2 카운팅 신호(CNTb<0:N>)를 다운 카운팅한다. 상기 카운팅부(301)는 일반적으로 사용되는 회로이므로 상세한 설명는 생략한다.
상기 가변 저항부(401)는 상기 제 1 및 제 2 카운팅 신호(CNT<0:N>, CNTb<0:N>)에 응답하여 상기 제 1 및 제 2 제어 전압(V_CTRL1, V_CTRL2)을 생성한 다. 상세히 설명하면, 상기 가변 저항부(401)는 상기 제 1 및 제 2 카운팅 신호(CNT<0:N>, CNTb<0:N>)의 카운팅에 의해 저항 값이 결정되고, 결정된 저항 값에 의해 외부 전압(VDD)을 강하시켜 상기 제 1 및 제 2 제어 전압(V_CTRL1, V_CTRL2)을 생성한다. 예를 들어, 상기 가변 저항부(401)는 상기 제 1 카운팅 신호(CNT<0:N>)가 업 카운팅되고 상기 제 2 카운팅 신호(CNTb<0:N>)가 다운 카운팅되면 상기 제 1 제어 전압(V_CTRL1)의 레벨을 높이고 상기 제 2 제어 전압(V_CTRL2)의 레벨을 낮춘다. 또한 상기 가변 저항부(401)는 상기 제 1 카운팅 신호(CNT<0:N>)가 다운 카운팅되고 상기 제 2 카운팅 신호(CNTb<0:N>)가 업 카운팅되면 상기 제 1 제어 전압(V_CTRL1)의 레벨을 낮추고 상기 제 2 제어 전압(V_CTRL2)의 레벨을 높인다.
상기 가변 저항부(401)는 도 7에 도시된 바와 같이, 제 1 제어 전압 생성부(411), 및 제 2 제어 전압 생성부(412)를 포함한다.
상기 제 1 제어 전압 생성부(411)는 상기 제 1 카운팅 신호(CNT<0:N>)가 다운 카운팅되면 턴온되는 트랜지스터의 개수가 증가되어 상기 제 1 제어 전압 생성부(411)의 총 저항 값을 감소시킨다. 따라서 상기 제 1 제어 전압 생성부(411)는 상기 제 1 카운팅 신호(CNT<0:N>)가 다운 카운팅되면 업 카운팅되었을 때보다 더 높은 전압 레벨의 상기 제 1 제어 전압(V_CTRL1)을 생성한다.
상기 제 1 제어 전압 생성부(411)는 소오스에 외부 전압(VDD)을 인가 받고 게이트와 드레인이 연결된 제 1 트랜지스터(P40), 및 게이트에 상기 제 1 카운팅 신호(CNT<0:N>)를 각각 인가 받고 소오스에 외부 전압(VDD)을 인가 받는 복수개의 제 2 트랜지스터(P41-0~ P41-N)를 포함한다. 이때, 상기 제 1 트랜지스터(P40)의 드레인과 각 상기 제 2 트랜지스터(P41-0~ P41-N)의 드레인은 제 1 노드(node A)에 연결되고, 상기 제 1 노드(node A)에서 상기 제 1 제어 전압(V_CTRL1)이 출력된다. 이때, 상기 제 1 노드(node A)는 도 3에 도시된 노드(node A)와 동일하다.
상기 제 2 제어 전압 생성부(412)는 상기 제 2 카운팅 신호(CNTb<0:N>)가 다운 카운팅되면 턴온되는 트랜지스터의 개수가 증가되어 상기 제 2 제어 전압 생성부(411)의 총 저항 값을 감소시킨다. 따라서 상기 제 2 제어 전압 생성부(412)는 상기 제 2 카운팅 신호(CNTb<0:N>)가 다운 카운팅되면 업 카운팅되었을 때보다 더 높은 전압 레벨의 상기 제 2 제어 전압(V_CTRL2)을 생성한다.
상기 제 2 제어 전압 생성부(412)는 소오스에 외부 전압(VDD)을 인가 받고 게이트와 드레인이 연결된 제 3 트랜지스터(P42), 및 게이트에 상기 제 2 카운팅 신호(CNTb<0:N>)를 각각 인가 받고 소오스에 외부 전압(VDD)을 인가 받는 복수개의 제 4 트랜지스터(P43-0~ P43-N)를 포함한다. 이때, 상기 제 3 트랜지스터(P42)의 드레인과 각 상기 제 4 트랜지스터(P43-0~ P43-N)의 드레인은 제 3 노드(node C)에 연결되고, 상기 제 3 노드(node C)에서 상기 제 2 제어 전압(V_CTRL2)이 출력된다. 이때, 상기 제 3 노드(node C)는 도 3에 도시된 노드(node C)와 동일하다.
이와 같이 구성된 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 듀티 싸이클 보정 회로는 다음과 같이 동작한다.
보정 클럭(CLK_dcc)의 하이 구간이 반전된 보정 클럭(CLK_dccb)의 하이 구간 즉, 상기 보정 클럭(CLK_dcc)의 로우 구간보다 길다고 가정한다.
상기 보정 클럭(CLK_dcc)의 하이 구간이 상기 반전된 보정 클럭(CLK_dccb)의 하이 구간보다 길면 듀티비 감지부(201)는 제 1 감지 신호(det1)를 디스에이블시키고 제 2 감지 신호(det2)를 인에이블시킨다.
상기 카운팅부(301)는 상기 제 1 감지 신호(det1)가 디스에이블되면 제 1 카운팅 신호(CNT<0:N>)를 다운 카운팅하고, 상기 제 2 감지 신호(det2)가 인에이블되면 제 2 카운팅 신호(CNTb<0:N>)를 업 카운팅한다.
가변 저항부(401)는 상기 제 1 카운팅 신호(CNT<0:N>)가 다운 카운팅되면 제 1 제어 전압(V_CTRL1)의 레벨을 낮추고, 상기 제 2 카운팅 신호(CNTb<0:N>)가 업 카운팅되면 제 2 제어 전압(V_CTRL2)의 레벨을 높인다.
상기 제 1 제어 전압(V_CTRL1)으로 충전되는 커패시터의 충전 시간보다 상기 제 2 제어 전압(V_CTRL2)으로 충전되는 커패시터의 충전 시간이 짧으므로, 상기 충방전 제어부(101)는 상기 보정 클럭(CLK_dcc)의 하이 구간을 줄이고 상기 반전된 보정 클럭(CLK_dccb)의 하이 구간을 늘린다.
상기 보정 클럭(CLK_dcc)의 하이 구간이 반전된 보정 클럭(CLK_dccb)의 하이 구간 즉, 상기 보정 클럭(CLK_dcc)의 로우 구간보다 짧다고 가정한다.
상기 보정 클럭(CLK_dcc)의 하이 구간이 상기 반전된 보정 클럭(CLK_dccb)의 하이 구간보다 짧으면 상기 듀티비 감지부(201)는 상기 제 1 감지 신호(det1)를 인에이블시키고 상기 제 2 감지 신호(det2)를 디스에이블시킨다.
상기 카운팅부(301)는 상기 제 1 감지 신호(det1)가 인에이블되면 상기 제 1 카운팅 신호(CNT<0:N>)를 업 카운팅하고, 상기 제 2 감지 신호(det2)가 디스에이블 되면 상기 제 2 카운팅 신호(CNTb<0:N>)를 다운 카운팅한다.
상기 가변 저항부(401)는 상기 제 1 카운팅 신호(CNT<0:N>)가 업 카운팅되면 상기 제 1 제어 전압(V_CTRL1)의 레벨을 높이고, 상기 제 2 카운팅 신호(CNTb<0:N>)가 다운 카운팅되면 상기 제 2 제어 전압(V_CTRL2)의 레벨을 낮춘다.
상기 제 1 제어 전압(V_CTRL1)으로 충전되는 커패시터의 충전 시간보다 상기 제 2 제어 전압(V_CTRL2)으로 충전되는 커패시터의 충전 시간이 길어짐으로, 상기 충방전 제어부(101)는 상기 보정 클럭(CLK_dcc)의 하이 구간을 늘리고 상기 반전된 보정 클럭(CLK_dccb)의 하이 구간을 줄인다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치는 본 발명의 실시예보다 상기 제 1 및 제 2 제어 전압(V_CTRL1, V_CTRL2)의 레벨 변화를 단계적으로 제어할 수 있고 레벨 변화 폭이 넓어짐으로 듀티비 보정 범위가 더 넓어지는 장점이 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 종래 기술에 따른 반도체 메모리 장치의 듀티 싸이클 보정 회로의 상세 구성도,
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 듀티 싸이클 보정 회로의 구성도,
도 3은 도 2의 충방전 제어부의 상세 구성도,
도 4는 도 2의 듀티비 감지부의 상세 구성도,
도 5는 도 2의 가변 저항부의 상세 구성도,
도 6은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 듀티 싸이클 보정 회로의 구성도,
도 7은 도 6의 가변 저항부의 상세 구성도이다.
<도면의 주요부분에 대한 부호의 설명>
100, 101: 충방전 제어부 200, 201: 듀티비 감지부
300, 401: 가변 저항부 301: 카운팅부

Claims (21)

  1. 클럭에 응답하여 제어 전압과 접지 전압으로 커패시터를 충방전시켜 보정 클럭을 생성하는 충방전 제어부;
    상기 보정 클럭의 하이 구간과 로우 구간의 길이에 따라 감지 신호를 생성하는 듀티비 감지부; 및
    상기 감지 신호의 전압 레벨에 따라 외부 전압을 강하시켜 상기 제어 전압의 전압 레벨을 제어하는 가변 저항부를 포함하며,
    상기 가변 저항부는 상기 외부 전압이 인가되는 전압단과 상기 충방전 제어부가 상기 제어 전압을 인가 받는 전압단 사이에 구성된 것을 특징으로 하는 반도체 메모리 장치의 듀티 싸이클 보정 회로.
  2. 제 1 항에 있어서,
    상기 충방전 제어부는
    상기 클럭의 로우 구간동안 상기 제어 전압으로 상기 커패시터를 충전시키고 상기 클럭의 하이 구간동안 충전된 상기 커패시터를 방전시킴으로서 상기 커패시터의 전압 레벨이 상기 보정 클럭의 레벨로 출력되도록 구성된 것을 특징으로 하는 반도체 메모리 장치의 듀티 싸이클 보정 회로.
  3. 제 2 항에 있어서,
    상기 충방전 제어부는
    상기 제어 전압의 레벨에 따라 상기 커패시터의 충전시간이 제어되도록 구성된 반도체 메모리 장치의 듀티 싸이클 보정 회로.
  4. 제 1 항에 있어서,
    상기 듀티비 감지부는
    상기 보정 클럭의 하이 구간이 로우 구간의 길이보다 길면 상기 감지 신호의 전압 레벨을 낮추고, 상기 보정 클럭의 하이 구간이 로우 구간의 길이보다 짤으면 상기 감지 신호의 전압 레벨을 높이도록 구성된 반도체 메모리 장치의 듀티 싸이클 보정 회로.
  5. 제 1 항에 있어서,
    상기 감지 신호는 제 1 감지 신호 및 제 2 감지 신호를 포함하며,
    상기 듀티비 감지부는
    상기 보정 클럭의 하이 구간이 로우 구간의 길이보다 길면 상기 제 1 감지 신호의 전압 레벨을 상기 제 2 감지 신호의 전압 레벨보다 낮게 생성하고,
    상기 보정 클럭의 하이 구간이 로우 구간의 길이보다 짧으면 상기 제 1 감지 신호의 전압 레벨을 상기 제 2 감지 신호의 전압 레벨보다 높게 생성하도록 구성된 것을 특징으로 하는 반도체 메모리 장치의 듀티 싸이클 보정 회로
  6. 제 1 항에 있어서,
    상기 가변 저항부는
    상기 감지 신호의 전압 레벨이 높아지면 상기 제어 전압의 레벨을 낮추고 상기 감지 신호의 전압 레벨이 낮아지면 상기 제어 전압의 레벨을 높이도록 구성된 것을 특징으로 하는 반도체 메모리 장치의 듀티 싸이클 보정 회로.
  7. 제 6 항에 있어서,
    상기 가변 저항부는
    상기 감지 신호의 전압 레벨에 따라 저항 값이 가변되는 가변 저항 소자를 포함하여 상기 외부 전압을 상기 가변 저항 소자의 저항 값만큼 강하시켜 상기 제어 전압을 생성하는 것을 특징으로 하는 반도체 메모리 장치의 듀티 싸이클 보정 회로.
  8. 제 7 항에 있어서,
    상기 가변 저항 소자는
    게이트에 상기 감지 신호를 입력 받고 소오스에 상기 외부 전압을 인가 받아 드레인에서 상기 제어 전압을 출력하는 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치의 듀티 싸이클 보정 회로.
  9. 제 1 항에 있어서,
    상기 감지 신호는 제 1 감지 신호 및 제 2 감지 신호를 포함하고
    상기 제어 전압은 제 1 제어 전압 및 제 2 제어 전압을 포함하며,
    상기 가변 저항부는
    상기 제 1 감지 신호의 전압 레벨에 따라 상기 외부 전압을 강하시켜 상기 제 1 제어 전압으로서 출력하는 제 1 제어 전압 생성부, 및
    상기 제 2 감지 신호의 전압 레벨에 따라 상기 외부 전압을 강하시켜 상기 제 2 제어 전압으로서 출력하는 제 2 제어 전압 생성부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 듀티 싸이클 보정 회로.
  10. 제 8 항에 있어서,
    상기 제 1 제어 전압 생성부는
    상기 제 1 감지 신호의 전압 레벨이 높아지면 상기 제 1 제어 전압의 레벨을 낮추고 상기 제 1 감지 신호의 전압 레벨이 낮아지면 상기 제 1 제어 전압의 레벨을 높이도록 구성된 것을 특징으로 하는 반도체 메모리 장치의 듀티 싸이클 보정 회로.
  11. 제 9 항에 있어서,
    상기 제 1 제어 전압 생성부는
    상기 제 1 감지 신호의 전압 레벨에 따라 저항 값이 가변되는 가변 저항 소자를 포함하여 상기 외부 전압을 상기 가변 저항 소자의 저항 값만큼 강하시켜 상 기 제 1 제어 전압을 생성하는 것을 특징으로 하는 반도체 메모리 장치의 듀티 싸이클 보정 회로.
  12. 제 11 항에 있어서,
    상기 가변 저항 소자는
    게이트에 상기 제 1 감지 신호를 입력 받고 소오스에 상기 외부 전압을 인가 받으며 드레인에서 상기 제 1 제어 전압을 출력하는 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치의 듀티 싸이클 보정 회로.
  13. 제 9 항에 있어서,
    상기 제 2 제어 전압 생성부는
    상기 제 2 감지 신호의 전압 레벨이 높아지면 상기 제 2 제어 전압의 레벨을 낮추고 상기 제 2 감지 신호의 전압 레벨이 낮아지면 상기 제 2 제어 전압의 레벨을 높이도록 구성된 것을 특징으로 하는 반도체 메모리 장치의 듀티 싸이클 보정 회로.
  14. 제 11 항에 있어서,
    상기 제 2 제어 전압 생성부는
    상기 제 2 감지 신호의 전압 레벨에 따라 저항 값이 가변되는 가변 저항 소자를 포함하여 상기 외부 전압을 상기 가변 저항 소자의 저항 값만큼 강하시켜 상 기 제 2 제어 전압을 생성하는 것을 특징으로 하는 반도체 메모리 장치의 듀티 싸이클 보정 회로.
  15. 제 14 항에 있어서,
    상기 가변 저항 소자는
    게이트에 상기 제 2 감지 신호를 입력 받고 소오스에 상기 외부 전압을 인가 받으며 드레인에서 상기 제 2 제어 전압을 출력하는 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치의 듀티 싸이클 보정 회로.
  16. 클럭에 응답하여 제어 전압과 접지 전압으로 커패시터를 충방전시켜 보정 클럭을 생성하는 충방전 제어부;
    상기 보정 클럭의 하이 구간과 로우 구간의 길이에 따라 감지 신호를 생성하는 듀티비 감지부;
    상기 감지 신호에 응답하여 카운팅 신호를 카운팅하는 카운팅부; 및
    상기 카운팅 신호에 응답하여 상기 제어 전압의 레벨을 제어하는 가변 저항부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 듀티 싸이클 보정 회로.
  17. 제 16 항에 있어서,
    상기 충방전 제어부는
    상기 클럭의 로우 구간동안 상기 제어 전압으로 상기 커패시터를 충전시키고 상기 클럭의 하이 구간동안 충전된 상기 커패시터를 방전시킴으로서 상기 커패시터의 전압 레벨이 상기 보정 클럭의 레벨로 출력되도록 구성된 것을 특징으로 하는 반도체 메모리 장치의 듀티 싸이클 보정 회로.
  18. 제 16 항에 있어서,
    상기 듀티비 감지부는
    상기 보정 클럭의 하이 구간이 로우 구간의 길이보다 길면 상기 감지 신호를 인에이블시키고, 상기 보정 클럭의 하이 구간이 로우 구간의 길이보다 짧으면 상기 감지 신호를 디스에이블시키는 것을 특징으로 하는 반도체 메모리 장치의 듀티 싸이클 보정 회로.
  19. 제 16 항에 있어서,
    상기 카운팅부는
    상기 감지 신호가 인에이블되면 상기 카운팅 신호를 업 카운팅하고 상기 감지 신호가 디스에이블되면 상기 카운팅 신호를 다운 카운팅하도록 구성된 것을 특징으로 하는 반도체 메모리 장치의 듀티 싸이클 보정 회로.
  20. 제 16 항에 있어서,
    상기 가변 저항부는
    상기 카운팅 신호가 업 카운팅되면 상기 제어 전압의 레벨을 높이고, 상기 카운팅 신호가 다운 카운팅되면 상기 제어 전압의 레벨을 낮추도록 구성된 것을 특징으로 하는 반도체 메모리 장치의 듀티 싸이클 보정 회로.
  21. 제 20 항에 있어서,
    상기 가변 저항부는
    병렬로 연결된 복수개의 트랜지스터를 포함하여,
    상기 카운팅 신호가 업 카운팅되면 상기 복수개의 트랜지스터를 순차적으로 턴오프시켜 총 저항 값을 낮추고,
    상기 카운팅 신호가 다운 카운팅되면 상기 복수개의 트랜지스터를 순차적으로 턴온시켜 총 저항 값을 높이며,
    외부 전압을 상기 총 저항 값만큼 강하시켜 상기 제어 전압으로서 출력하는 것을 특징으로 하는 반도체 메모리 장치의 듀티 싸이클 보정 회로.
KR1020080062622A 2008-06-30 2008-06-30 반도체 메모리 장치의 듀티 싸이클 보정 회로 KR100940842B1 (ko)

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