JPH1022816A - ダイナミック回路 - Google Patents

ダイナミック回路

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JPH1022816A
JPH1022816A JP8174834A JP17483496A JPH1022816A JP H1022816 A JPH1022816 A JP H1022816A JP 8174834 A JP8174834 A JP 8174834A JP 17483496 A JP17483496 A JP 17483496A JP H1022816 A JPH1022816 A JP H1022816A
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健 小野
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郁 寺島
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    • H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
    • H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits

Abstract

(57)【要約】 【課題】ダイナミック論理回路の複数の放電回路に共通
接続されている信号配線のリーク電流による電位低下を
動作温度が高い場合でも補正して誤動作を防止し、複数
の放電回路が選択的にオン状態になった時に信号配線電
荷のディスチャージ動作に悪影響を与えずに動作速度の
低下を防止する。 【解決手段】電源ノードと信号配線５との間に接続され
たプリチャージ回路と、信号配線と接地電位との間にそ
れぞれ接続され、選択的にオン／オフ状態が制御される
複数の放電回路ＤＳと、各放電回路のオフ状態に信号配
線と接地電位との間に生じるリーク電流に応じた電流を
検出するリーク電流検出回路２８１と、電源ノードと信
号配線との間に接続され、リーク電流補正時にはリーク
電流検出回路の検出電流に応じて信号配線のリーク電流
と同等のリーク補正電流を信号配線に連続的に供給する
リーク電流補正回路２８２とを具備する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
形成されたダイナミック回路に係り、特にプリチャージ
機能を有するダイナミック論理回路のリーク補正回路に
関するもので、例えばデジタル信号プロセッサにおける
ダイナミック回路に使用されるものである。
【０００２】
【従来の技術】図６は、プリチャージ機能を有するダイ
ナミック論理回路の従来例を示している。図６におい
て、電源電位Ｖccが供給されるＶccノードと例えばアル
ミ配線のような信号配線５との間にプリチャージ用のＰ
ＭＯＳトランジスタ２のソース・ドレイン間が接続さ
れ、プリチャージ制御信号入力ノード１と上記ＰＭＯＳ
トランジスタ２のゲートとの間に第１のインバータ回路
２０が挿入されている。
【０００３】前記信号配線５には複数（数個乃至数十
個）のＮＭＯＳトランジスタ９、１０、…１１の各ドレ
インが共通に接続（ワイヤード・ノア接続）されてお
り、上記複数のＮＭＯＳトランジスタは、各ソースが接
地電位（Ｖss）ノードに接続され、各ゲートに対応して
入力信号ノード６、７、…８から選択入力信号が印加さ
れる。
【０００４】前記信号配線５と信号出力ノード１３との
間には出力駆動用の第２のインバータ回路１２が挿入さ
れている。一方、リーク補正回路２１は、前記Ｖccノー
ドと前記信号配線５との間にリーク補正電流供給用のＰ
ＭＯＳトランジスタ３のソース・ドレイン間が接続さ
れ、前記信号配線５と上記ＰＭＯＳトランジスタ３のゲ
ートとの間に第３のインバータ回路４が挿入されてい
る。
【０００５】上記リーク補正回路２１は、前記信号配線
５にドレインが接続されているＮＭＯＳトランジスタ
９、１０、…１１のゲートに電圧が印加されていなくて
も上記ＮＭＯＳトランジスタのドレイン・ソース間に僅
かに流れるリーク電流によって信号配線５の電位が低下
するのを補正するために付加されている。
【０００６】この場合、前記リーク補正回路２１のリー
ク補正電流供給量を複数のＮＭＯＳトランジスタのリー
ク電流の見込み量に対応するように設定している。次
に、上記ダイナミック論理回路の理想的な動作について
図７に示すタイミング波形図を参照しながら説明する。
【０００７】まず、プリチャージ制御信号入力が“Ｈ”
レベルの期間に第１のインバータ回路２０の“Ｌ”レベ
ル出力によりプリチャージ用のＰＭＯＳトランジスタ２
がオン状態になり、信号配線５がＶCC電位（“Ｈ”レベ
ル）にプリチャージされ、第２のインバータ回路１２の
出力つまり信号出力ノード１３の電位は“Ｌ”レベルに
なっている。
【０００８】次に、プリチャージ制御信号入力１が
“Ｌ”レベルになり、この期間に入力信号ノード６、
７、…８の選択入力信号（代表的にノード６のみ波形を
示す。）により１個あるいは複数個のＮＭＯＳトランジ
スタが選択されてオン状態になると、信号配線５の電位
がディスチャージされ、信号配線５の電位が出力駆動用
の第２のインバータ回路１２の閾値以下に低下すると、
信号出力ノード１３の電位は“Ｈ”レベルに反転する。
【０００９】前記リーク補正回路２１は、信号配線５の
電位がリーク補正電流供給用の第３のインバータ回路４
の閾値以下に低下するまでは、第３のインバータ回路４
の“Ｌ”レベル出力によりＰＭＯＳトランジスタ３がオ
ン状態になっており、複数のＮＭＯＳトランジスタのリ
ーク電流による信号配線５の電位の低下を補正するよう
に信号配線５にリーク補正電流を供給している。
【００１０】そして、前記したような論理動作により信
号配線５の電位が第３のインバータ回路４の閾値以下に
低下すると、第３のインバータ回路４の“Ｈ”レベル出
力によってリーク補正電流供給用のＰＭＯＳトランジス
タ３がオフ状態になる。
【００１１】しかし、前記ダイナミック論理回路の実際
の動作波形が例えば図８に示すようになり、誤動作を生
じる場合がある。即ち、各ＮＭＯＳトランジスタのリー
ク電流は温度上昇に比例して増加するので、動作温度が
高い場合には、複数のＮＭＯＳトランジスタのリーク電
流がリーク補正回路２１のリーク補正電流供給量を上回
り、信号配線５の電位が図８中に示すように見込み値以
下まで低下して出力駆動用の第２のインバータ回路１２
の閾値以下に低下すると、信号出力ノード１３の電位が
“Ｈ”レベルに反転するという誤動作が生じる。
【００１２】この場合、信号配線５の電位がリーク補正
電流供給用の第３のインバータ回路４の閾値以下に低下
すると、第３のインバータ回路４の“Ｈ”レベル出力に
よってリーク補正電流供給用のＰＭＯＳトランジスタ３
がオフ状態になるので、リーク補正電流が供給されなく
なる。
【００１３】上記した誤動作を避けるために、リーク補
正回路２１におけるリーク補正電流供給用の第３のイン
バータ回路４の駆動能力を高める、あるいは、第３のイ
ンバータ回路４の閾値を下げるなどが対策が考えられ
る。
【００１４】しかし、このような対策は、前記選択入力
信号により極く少数（例えば１個のみ）のＮＭＯＳトラ
ンジスタが選択的にオン状態になった時に、信号配線５
の電荷をディスチャージする速度が低下するようになる
ので、信号出力ノード１３に正常な電位が出力するまで
の論理動作の速度が低下する。
【００１５】なお、特開平５−６２４９０号公報には、
読み出し専用半導体メモリにおいて、電荷のリークによ
る記憶データの読み出し時のエラーを防止することを目
的として、ビット線の電位が電荷のリークによりある程
度まで降下したか否かを判定し、降下したことを判定し
た時にビット線に容量を付加することによってリークに
よるビット線の電位降下を防止する技術が開示されてい
る。
【００１６】しかし、この技術は、前記したようなリー
ク電流見込み量とリーク補正電流供給量とが温度に依存
して不均衡状態になることに起因する誤動作を防止する
ものではない。
【００１７】
【発明が解決しようとする課題】上記したように従来の
ダイナミック回路のリーク電流補正回路は、動作温度が
高い場合に複数のＮＭＯＳトランジスタのリーク電流が
リーク補正電流供給量を上回り、信号配線の電位低下に
よる論理動作の誤動作が生じるという問題があった。
【００１８】本発明は上記の問題点を解決すべくなされ
たもので、複数の放電回路に共通接続されている信号配
線のリーク電流による電位低下を動作温度が高い場合で
も補正して誤動作を防止することができ、複数の放電回
路が選択的にオン状態になった時に信号配線電荷のディ
スチャージ動作に悪影響を与えずに動作速度の低下を防
止し得るダイナミック回路を提供することを目的とす
る。
【００１９】
【課題を解決するための手段】本発明のダイナミック回
路は、電源ノードと第１の信号配線との間にソース・ド
レイン間が接続され、ゲート電位がプリチャージ制御信
号により制御される第１導電型のプリチャージ用ＭＯＳ
トランジスタを有し、プリチャージ制御信号により制御
された期間に前記第１の信号配線を電源電位に充電する
プリチャージ回路と、前記第１の信号配線と接地電位と
の間にそれぞれ接続され、それぞれ対応して印加される
入力信号に応じてオン／オフ状態が制御される複数の放
電回路と、前記各放電回路のオフ状態に前記第１の信号
配線と接地電位との間に生じるリーク電流に応じた電流
を検出するリーク電流検出回路と、前記電源ノードと第
１の信号配線との間に接続され、リーク電流補正時には
前記リーク電流検出回路の検出電流に応じて前記第１の
信号配線のリーク電流と同等のリーク補正電流を前記第
１の信号配線に連続的に供給するリーク電流補正回路と
を具備することを特徴とする。
【００２０】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。図１は、本発明の第１の実
施の形態に係るダイナミック論理回路を示している。図
１において、電源電位Ｖccが供給されるＶccノードと例
えばアルミ配線のような第１の信号配線５との間にプリ
チャージ回路ＰＲが接続されている。
【００２１】このプリチャージ回路ＰＲの一例は、Ｖcc
ノードと第１の信号配線５との間にソース・ドレイン間
が接続されたプリチャージ用のＰＭＯＳトランジスタ２
と、プリチャージ制御信号入力ノード１と上記ＰＭＯＳ
トランジスタ２のゲートとの間に挿入された第１のイン
バータ回路２０とを有する。
【００２２】前記第１の信号配線５とＶssノードとの間
に複数（数個乃至数十個）の放電回路ＤＳが並列に接続
（第１の信号配線によるワイヤード・ノア接続）されて
なり、各放電回路はそれぞれ対応して印加される入力信
号に応じてオン／オフ状態が制御される。前記第１の信
号配線５と信号出力ノード１３との間には出力駆動用の
第２のインバータ回路１２が挿入されている。
【００２３】前記各放電回路ＤＳの一例として、第１の
信号配線５にドレインが接続され、ソースがＶssノード
に接続され、ゲートに入力信号ノード６、７、…８から
選択入力信号が印加されるＮＭＯＳトランジスタ９、１
０、…１１が用いられる場合には、各放電回路ＤＳの全
体としてノアゲートが構成される。
【００２４】前記各放電回路ＤＳの他の例として、図２
に示すように、第１の信号配線５とＶssノードとの間で
互いに複数個のＮＭＯＳトランジスタＱが直列に接続さ
れ、各ＮＭＯＳトランジスタＱのゲートに対応して選択
入力信号が印加されるナンドゲートが用いられる場合に
は、各放電回路ＤＳの全体として複数のナンドゲートの
各出力の論理和をとるノアゲートが構成される。
【００２５】さらに、図１のダイナミック論理回路にお
いては、前記各放電回路のオフ状態に前記第１の信号配
線５とＶssノードとの間に生じるリーク電流に応じた電
流を検出するリーク電流検出回路２８１と、前記電源ノ
ードと第１の信号配線との間に接続され、リーク電流補
正時には前記リーク電流検出回路の検出電流に応じて前
記第１の信号配線５のリーク電流と同等のリーク補正電
流を前記第１の信号配線５に連続的に供給するリーク電
流補正回路２８２とが付加されている。
【００２６】前記リーク電流検出回路２８１は、Ｖccノ
ードと第２の信号配線５ａとの間にソース・ドレイン間
が接続され、前記プリチャージ制御信号あるいは前記第
１の信号配線５の電位によりオン状態に制御された期間
に前記第２の信号配線５ａを電源電位に充電するプリチ
ャージ用のＰＭＯＳトランジスタ２２と、前記第２の信
号配線５ａとＶssノードとの間にドレイン・ソース間が
接続され、ゲートが接地電位に接続されたリーク電流検
出用のＮＭＯＳトランジスタ２４と、Ｖccノードと第２
の信号配線５ａとの間にソース・ドレイン間が接続さ
れ、ゲートが前記第２の信号配線５ａに接続されたプル
アップ用のＰＭＯＳトランジスタ２３とを具備する。
【００２７】前記プリチャージ用のＰＭＯＳトランジス
タ２２のゲートには、プリチャージ制御信号入力ノード
２７に供給されるプリチャージ制御信号（前記プリチャ
ージ制御信号入力ノード１に供給されるプリチャージ制
御信号と同じ）および前記出力駆動用の第２のインバー
タ回路１２の出力信号が入力してノア処理を行うノア回
路２６の出力信号が与えられる。なお、上記プリチャー
ジ用のＰＭＯＳトランジスタ２２と前記プルアップ用の
ＰＭＯＳトランジスタ２３とは同じディメンジョンを有
する。
【００２８】また、前記リーク電流検出用のＮＭＯＳト
ランジスタ２４は、本例では、第１の信号配線５とＶss
ノードとの間に生じるリーク電流と同等の大きさの電流
が流れるようにサイズが設定されている。各放電回路Ｄ
Ｓとして図１に示すようにｎ個のＮＭＯＳトランジスタ
９、１０、…１１が用いられている場合には、リーク電
流検出用のＮＭＯＳトランジスタ２４のチャネル幅は、
第１の信号配線５に各ドレインが共通に接続されたｎ個
のＮＭＯＳトランジスタ９、１０、…１１の各チャネル
幅Ｗのｎ倍に設定されている。
【００２９】また、前記リーク電流補正回路２８２は、
Ｖccノードと前記第１の信号配線５との間にソース・ド
レイン間が接続され、ゲートに前記第２の信号配線５ａ
が接続されたリーク補正電流供給用のＰＭＯＳトランジ
スタ２５からなる。
【００３０】次に、上記ダイナミック論理回路の動作に
ついて説明する。 （１）プリチャージ制御信号入力が“Ｈ”レベルの期間
（プリチャージ期間）には、第１のインバータ回路２０
の“Ｌ”レベル出力によりプリチャージ用のＰＭＯＳト
ランジスタ２がオン状態になり、第１の信号配線５がＶ
CC電位（“Ｈ”レベル）にプリチャージされ、第２のイ
ンバータ回路１２の出力つまり信号出力ノード１３の電
位は“Ｌ”レベルになっている。
【００３１】この時、リーク電流検出回路２８１におい
ては、ノア回路２６の“Ｌ”レベル出力によりプリチャ
ージ用のＰＭＯＳトランジスタ２２がオン状態になり、
第２の信号配線５ａがＶCC電位にプリチャージされてお
り、プルアップ用のＰＭＯＳトランジスタ２３はオフ状
態になっている。これにより、リーク電流補正回路２８
２のリーク補正電流供給用のＰＭＯＳトランジスタ２５
はオフ状態になっている。
【００３２】（２）プリチャージ制御信号入力が“Ｌ”
レベルの期間（非プリチャージ期間）には、選択入力信
号によりＮＭＯＳトランジスタ９、１０、…１１のうち
の１個あるいは複数個が選択されてオン状態になると、
第１の信号配線５の電位がディスチャージされ、第１の
信号配線５の電位が出力駆動用の第２のインバータ回路
１２の閾値以下に低下すると、信号出力ノード１３の電
位は“Ｌ”レベルから“Ｈ”レベルに反転する。
【００３３】上記非プリチャージ期間において、前記第
１の信号配線５が“Ｈ”レベル（信号出力ノード１３の
電位が“Ｌ”レベル）の期間には、リーク電流検出回路
２８１のノア回路２６の出力が“Ｈ”レベルになり、プ
リチャージ用のＰＭＯＳトランジスタ２２がオフ状態に
なり、リーク電流検出用のＮＭＯＳトランジスタ２４に
は複数のＮＭＯＳトランジスタ９、１０、…１１のリー
ク電流と同等の大きさの電流が流れる。これにより、第
２の信号配線５ａの電位が低下しようとするが、プルア
ップ用のＰＭＯＳトランジスタ２３がオン状態に遷移
し、第２の信号配線５ａの電位をＶCC電位にプルアップ
する。
【００３４】この時、リーク電流補正回路２８２におい
ては、第２の信号配線５ａの電位によりリーク補正電流
供給用のＰＭＯＳトランジスタ２５がオン状態になって
おり、第１の信号配線５の電位をＶCC電位にプルアップ
する。この場合、複数のＮＭＯＳトランジスタ９、１
０、…１１のリーク電流が増加して第１の信号配線５の
電位低下が大きくなると、リーク電流検出用のＮＭＯＳ
トランジスタ２４のリーク電流も増加して第２の信号配
線５ａの電位低下が大きくなり、リーク補正電流供給用
のＰＭＯＳトランジスタ２５のリーク補正電流供給も多
くなり、第１の信号配線５の電位低下に対する補正量も
大きくなる。
【００３５】つまり、リーク補正電流供給用のＰＭＯＳ
トランジスタ２５は、複数のＮＭＯＳトランジスタ９、
１０、…１１のリーク電流による第１の信号配線５の電
位の低下を補正するように第１の信号配線５にリーク補
正電流を供給する。
【００３６】これに対し、前記非プリチャージ期間にお
いて、前記ＮＭＯＳトランジスタ９、１０、…１１のう
ちの１個あるいは複数個が選択されてオン状態になって
前記信号出力ノード１３の電位が“Ｈ”レベルになる
と、リーク電流検出回路２８１のノア回路２６の出力が
“Ｌ”レベルになり、前述したようなプリチャージ期間
と同様の動作状態になる。
【００３７】即ち、上記ダイナミック論理回路によれ
ば、複数の放電回路ＤＳに共通接続されている第１の信
号配線５と接地電位との間に生じるリーク電流により第
１の信号配線５の電位低下を起こした場合でも、第１の
信号配線５とは別に設けている第２の信号配線５ａに接
続されているリーク電流検出回路２８１で前記リーク電
流と同等の大きさの電流を検出し、この検出したリーク
電流に見合うだけのリーク補正電流を第１の信号配線５
にフィードバック供給することにより第１の信号配線５
の電位低下を防止することが可能になる。
【００３８】従って、動作温度が高くなってリーク電流
が増加した場合でも正確なリーク補正によって誤動作を
防止することができ、低周波数動作にも容易に対応する
ことが可能になる。
【００３９】また、前記リーク電流補正回路２８２はリ
ーク電流分しか補正せず、前記リーク電流検出回路２８
１は第１の信号配線５とは別に設けている第２の信号配
線５ａに接続されているので、複数の放電回路ＤＳの極
く一部が選択的にオン状態になって第１の信号配線５の
電荷がディスチャージされる場合でもディスチャージ動
作に悪影響を与えることはなく、しかも、ディスチャー
ジ動作によって第１の信号配線５の電位が“Ｌ”レベル
（信号出力ノード１３の電位が“Ｈ”レベル）になると
リーク電流補正回路２８２によるリーク補正電流の供給
は停止するので、回路動作の速度低下を防止できる。
【００４０】図３は、本発明の第２の実施の形態に係る
ダイナミック論理回路を示している。図３に示すダイナ
ミック論理回路は、図１に示したダイナミック論理回路
と比べて、（１）リーク電流検出回路３４１、（２）リ
ーク電流補正回路３４２が異なり、その他は同じである
ので図３中と同一符号を付している。
【００４１】上記リーク電流検出回路３４１は、Ｖccノ
ードと第２の信号配線５ａとの間に接続され、プリチャ
ージ制御信号によりオン状態に制御された期間に第２の
信号配線５ａを電源電位に充電するプリチャージ用のＰ
ＭＯＳトランジスタ２２と、第２の信号配線５ａとＶss
ノードとの間にドレイン・ソース間が接続され、ゲート
が接地電位に接続されたリーク電流検出用のＮＭＯＳト
ランジスタ２４と、Ｖccノードと第２の信号配線５ａと
の間にソース・ドレイン間が接続され、ゲートが接地電
位に接続されたＰＭＯＳトランジスタ３０と、第２の信
号配線５ａとＶssノードとの間に接続され、前記第１の
信号配線５の寄生容量と同等の容量値を有するキャパシ
タ３２とを具備する。
【００４２】前記プリチャージ用のＰＭＯＳトランジス
タ２２のゲートには、プリチャージ制御信号入力ノード
２７に供給されるプリチャージ制御信号が第３のインバ
ータ回路２０ａにより反転された信号が与えられる。
【００４３】なお、前記ＰＭＯＳトランジスタ３０は、
第２の信号配線５ａを所定の電位に設定するために付加
されたものであり、必要に応じて省略してもよい。ま
た、前記リーク電流補正回路３４２は、Ｖccノードと前
記第１の信号配線５との間にソース・ドレイン間が接続
されたリーク補正電流供給用のＰＭＯＳトランジスタ２
５と、前記第１の信号配線５の電位の論理レベルに応じ
て前記第２の信号配線５ａの電位あるいは電源電位を選
択的に前記リーク補正電流供給用のＰＭＯＳトランジス
タ２５のゲートに印加する切換回路とを具備する。
【００４４】この切換回路は、第１の信号入力ノード、
第２の信号入力ノードおよび第１の制御入力ノード、第
２の制御入力ノードを有するマルチプレクサ回路３３を
有し、上記第１の信号入力ノードに前記第２の信号配線
５ａの電位が入力し、第２の信号入力ノードに電源電位
が入力する。そして、前記出力駆動用の第２のインバー
タ回路１２の出力信号を第４のインバータ回路３１で反
転した信号が前記第１の制御入力ノードに入力し、前記
出力駆動用の第２のインバータ回路１２の出力信号が第
２の制御入力ノードに入力する。
【００４５】図３のダイナミック論理回路の動作は、前
述した図１のダイナミック論理回路の動作と比べて、リ
ーク電流検出回路およびリーク電流補正回路の動作が若
干異なり、以下、異なる動作部分について説明する。
【００４６】（１）プリチャージ期間には、リーク電流
検出回路３４１の第３のインバータ回路２０ａの“Ｌ”
レベル出力によりプリチャージ用のＰＭＯＳトランジス
タ２２がオン状態になり、キャパシタ３２がＶCC電位に
プリチャージされている。
【００４７】この時、前記信号出力ノード１３の電位が
“Ｌ”レベルであり、第４のインバータ回路３１の
“Ｈ”レベル出力によりマルチプレクサ回路３３は第１
の信号入力ノードの入力（第２の信号配線５ａの電位）
を選択してリーク補正電流供給用のＰＭＯＳトランジス
タ２５のゲートに印加する。
【００４８】（２）非プリチャージ期間には、リーク電
流検出回路３４１の第３のインバータ回路２０ａの
“Ｈ”レベル出力によりプリチャージ用のＰＭＯＳトラ
ンジスタ２２がオフ状態になる。
【００４９】そして、選択入力信号によりＮＭＯＳトラ
ンジスタ９、１０、…１１のうちの１個あるいは複数個
が選択されてオン状態になると、第１の信号配線５の電
位がディスチャージされ、第１の信号配線５の電位が出
力駆動用の第２のインバータ回路１２の閾値以下に低下
すると、信号出力ノード１３の電位は“Ｌ”レベルから
“Ｈ”レベルに反転する。
【００５０】この場合、第１の信号配線５が“Ｈ”レベ
ル（信号出力ノード１３の電位が“Ｌ”レベル）の期間
には、複数のＮＭＯＳトランジスタ９、１０、…１１の
リーク電流が増加して第１の信号配線５の電位低下が大
きくなると、リーク電流検出用のＮＭＯＳトランジスタ
２４のリーク電流も増加して第２の信号配線５ａの電位
低下が大きくなり、リーク補正電流供給用のＰＭＯＳト
ランジスタ２５のリーク補正電流供給も多くなり、第１
の信号配線５の電位低下に対する補正量も大きくなる。
【００５１】これに対して、第１の信号配線５が“Ｌ”
レベル（信号出力ノード１３の電位が“Ｈ”レベル）に
なると、第４のインバータ回路３１の出力は“Ｌ”レベ
ルになり、信号出力ノード１３の“Ｈ”レベル出力によ
りマルチプレクサ回路３３は第２の信号入力ノードの入
力（電源電位）を選択してリーク補正電流供給用のＰＭ
ＯＳトランジスタ２５のゲートに印加するようになり、
リーク補正電流供給用のＰＭＯＳトランジスタ２５がオ
フ状態になる。
【００５２】図４は、本発明の第３の実施の形態に係る
ダイナミック論理回路を示している。図４に示すダイナ
ミック論理回路は、図３に示したダイナミック論理回路
と比べて、リーク電流検出回路３４１に第２の信号配線
５ａの電位を所定の基準入力電位と比較する電圧比較回
路４０が付加され、リーク電流補正回路３４２のマルチ
プレクサ回路３３は上記電圧比較回路４０の出力電位あ
るいは電源電位を選択的にリーク補正電流供給用のＰＭ
ＯＳトランジスタ２５のゲートに印加する点が異なり、
その他は同じであるので図３中と同一符号を付してい
る。
【００５３】前記電圧比較回路４０は、例えば入力用の
ＰＭＯＳトランジスタ３５、３６およびカレントミラー
負荷用のＮＭＯＳトランジスタ３７、３８からなるＰト
ップ型差動増幅回路が用いられている。
【００５４】また、前記電圧比較回路４０の基準入力電
位を生成するために、例えば多結晶シリコンあるいは拡
散層により構成された抵抗素子２９群からなる電源分圧
回路を用いている。
【００５５】図４のダイナミック論理回路の動作は、前
述した図３のダイナミック論理回路の動作と比べて、リ
ーク電流検出回路３４１の動作が若干異なり、以下、異
なる動作部分について説明する。
【００５６】即ち、マルチプレクサ回路３３が第１の信
号入力ノードの入力を選択してリーク補正電流供給用の
ＰＭＯＳトランジスタ２５のゲートに印加してリーク補
正電流を供給する期間には、電圧比較回路４０で第２の
信号配線５ａの電位を所定の基準入力電位と比較して第
２の信号配線５ａの電位低下分に応じて出力した電圧比
較回路出力電位を選択する。
【００５７】なお、上記した図４のダイナミック論理回
路においては、電圧比較回路４０の基準入力電位を任意
に設定することにより、第２の信号配線５ａの電位低下
の検出点を任意に設定することが可能になる。これによ
り、リーク電流検出用のＮＭＯＳトランジスタ２４とし
て、第１の信号配線５と接地電位との間に生じるリーク
電流と同等の大きさの電流を検出するように設定した
り、あるいは、前記第１の信号配線５のリーク電流とは
異なる大きさの電流を検出するように設定することが可
能になる。
【００５８】このことは、前記リーク電流検出用のＮＭ
ＯＳトランジスタ２４のサイズを前記リーク電流と同等
の大きさの電流を検出するように設定するとパターンレ
イアウトが困難になる場合などには、上記ＮＭＯＳトラ
ンジスタ２４のサイズを前記リーク電流に対応した小さ
い電流を検出するように設定することでパターンレイア
ウトが容易になるという利点が得られる。
【００５９】なお、図４に示したダイナミック論理回路
において、電圧比較回路４０の出力電位を必要に応じて
増幅した後にマルチプレクサ回路３３に入力するように
してもよい。
【００６０】また、図１のダイナミック論理回路の変形
例として、図５に示すように、図４のダイナミック論理
回路と同様に電圧比較回路４０および必要に応じて増幅
回路４１を付加し、その出力電位をリーク補正電流供給
用のＰＭＯＳトランジスタ２５のゲートに印加するよう
にしてもよい。
【００６１】また、前記した本発明の各実施の形態にお
いて、図６を参照して前述した従来例のダイナミック論
理回路におけるリーク電流補正回路２１を併用すること
も可能である。
【００６２】
【発明の効果】上述したように本発明のダイナミック回
路によれば、複数の放電回路に共通接続されている信号
配線のリーク電流による電位低下を動作温度が高い場合
でも補正して誤動作を防止することができ、複数の放電
回路が選択的にオン状態になった時に信号配線電荷のデ
ィスチャージ動作に悪影響を与えずに動作速度の低下を
防止することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るダイナミック
論理回路を示す回路図。
【図２】図１中の各放電回路の他の例を示す回路図。
【図３】本発明の第２の実施の形態に係るダイナミック
論理回路を示す回路図。
【図４】本発明の第３の実施の形態に係るダイナミック
論理回路を示す回路図。
【図５】図１のダイナミック論理回路の変形例を示す回
路図。
【図６】プリチャージ機能を有するダイナミック論理回
路の従来例を示す回路図。
【図７】図６のダイナミック論理回路の理想的な動作を
示すタイミング波形図。
【図８】図６のダイナミック論理回路の動作温度が高い
場合の動作を示すタイミング波形図。
【符号の説明】
ＰＲ…プリチャージ回路、ＤＳ…放電回路、１…プリチ
ャージ制御信号入力ノード、２…プリチャージ用のＰＭ
ＯＳトランジスタ、５…第１の信号配線、６、７、８…
入力信号ノード、９、１０、１１、Ｑ…ＮＭＯＳトラン
ジスタ、１２…出力駆動用の第２のインバータ回路、１
３…信号出力ノード、２０…第１のインバータ回路、５
ａ…第２の信号配線、２２…プリチャージ用のＰＭＯＳ
トランジスタ、２３…プルアップ用のＰＭＯＳトランジ
スタ、２４…リーク電流検出用のＮＭＯＳトランジス
タ、２５…リーク補正電流供給用のＰＭＯＳトランジス
タ、２６…ノア回路、２７…プリチャージ制御信号入力
ノード、２８１、３４１、４０１…リーク電流検出回
路、２８２、３４２、４０２…リーク電流補正回路、３
０…ＰＭＯＳトランジスタ、２０ａ…第３のインバータ
回路、３１…第４のインバータ回路、３２…キャパシ
タ、３３…マルチプレクサ回路、４０…電圧比較回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 野中 聡 神奈川県川崎市幸区堀川町580番１号 株 式会社東芝半導体システム技術センター内

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 電源ノードと第１の信号配線との間にソ
    ース・ドレイン間が接続され、ゲート電位がプリチャー
    ジ制御信号により制御される第１導電型のプリチャージ
    用ＭＯＳトランジスタを有し、プリチャージ制御信号に
    より制御された期間に前記第１の信号配線を電源電位に
    充電するプリチャージ回路と、 前記第１の信号配線と接地電位との間にそれぞれ接続さ
    れ、それぞれ対応して印加される入力信号に応じてオン
    ／オフ状態が制御される複数の放電回路と、 前記各放電回路のオフ状態に前記第１の信号配線と接地
    電位との間に生じるリーク電流に応じた電流を検出する
    リーク電流検出回路と、 前記電源ノードと第１の信号配線との間に接続され、リ
    ーク電流補正時には前記リーク電流検出回路の検出電流
    に応じて前記第１の信号配線のリーク電流と同等のリー
    ク補正電流を前記第１の信号配線に連続的に供給するリ
    ーク電流補正回路とを具備することを特徴とするダイナ
    ミック回路。
  2. 【請求項２】 前記各放電回路は、前記第１の信号配線
    と接地電位との間で互いに直列に接続され、各ゲートに
    対応して選択入力信号が印加される第２導電型の複数個
    のＭＯＳトランジスタからなることを特徴とする請求項
    １記載のダイナミック回路。
  3. 【請求項３】 前記リーク電流検出回路は、 前記電源ノードと第２の信号配線との間にソース・ドレ
    イン間が接続され、前記プリチャージ制御信号あるいは
    前記第１の信号配線の電位により制御された期間に前記
    第２の信号配線を電源電位に充電する第１導電型のプリ
    チャージ用ＭＯＳトランジスタと、 前記第２の信号配線と接地電位との間にドレイン・ソー
    ス間が接続され、ゲートが前記接地電位に接続された第
    ２導電型のリーク電流検出用ＭＯＳトランジスタと、 前記電源ノードと第２の信号配線との間にソース・ドレ
    イン間が接続され、ゲートが前記第２の信号配線に接続
    された第１導電型のプルアップ用ＭＯＳトランジスタと
    を具備し、 前記リーク電流補正回路は、前記電源ノードと前記第１
    の信号配線との間にソース・ドレイン間が接続され、ゲ
    ートに前記第２の信号配線が接続された第１導電型のリ
    ーク補正電流供給用ＭＯＳトランジスタからなることを
    特徴とする請求項１または２に記載のダイナミック回
    路。
  4. 【請求項４】 前記リーク電流検出回路は、 前記電源ノードと第２の信号配線との間にソース・ドレ
    イン間が接続され、前記プリチャージ制御信号により制
    御された期間に前記第２の信号配線を電源電位に充電す
    る第１導電型のプリチャージ用ＰＭＯＳトランジスタ
    と、 前記第２の信号配線と接地電位との間にドレイン・ソー
    ス間が接続され、ゲートが前記接地電位に接続された第
    ２導電型のリーク電流検出用ＭＯＳトランジスタと、 前記第２の信号配線と前記接地電位との間に接続され、
    前記第１の信号配線の寄生容量と同等の容量値を有する
    キャパシタとを具備し、 前記リーク電流補正回路は、 前記電源ノードと前記第１の信号配線との間にソース・
    ドレイン間が接続された第１導電型のリーク補正電流供
    給用ＭＯＳトランジスタと、 前記第１の信号配線の電位の論理レベルに応じて前記第
    ２の信号配線の電位あるいは前記電源電位を選択的に上
    記リーク補正電流供給用ＭＯＳトランジスタのゲートに
    印加する切換回路とを具備することを特徴とする請求項
    １または２に記載のダイナミック回路。
  5. 【請求項５】 前記リーク電流検出回路は、 前記電源ノードと第２の信号配線との間にソース・ドレ
    イン間が接続され、前記プリチャージ制御信号によりオ
    ン状態に制御された期間に前記第２の信号配線を電源電
    位に充電する第１導電型のプリチャージ用ＭＯＳトラン
    ジスタと、 前記第２の信号配線と接地電位との間にドレイン・ソー
    ス間が接続され、ゲートが前記接地電位に接続された第
    ２導電型のリーク電流検出用ＭＯＳトランジスタと、 前記第２の信号配線と前記接地電位との間に接続され、
    前記第１の信号配線の寄生容量と同等の容量値を有する
    キャパシタと、 前記第２の信号配線の電位を所定の基準電位と比較する
    電圧比較回路とを具備し、 前記リーク電流補正回路は、 前記電源ノードと前記第１の信号配線との間にソース・
    ドレイン間が接続された第１導電型のリーク補正電流供
    給用ＭＯＳトランジスタと、 前記第１の信号配線の電位の論理レベルに応じて前記電
    圧比較回路の出力電位あるいは前記電源電位を選択的に
    前記リーク補正電流供給用ＭＯＳトランジスタのゲート
    に印加する切換回路とを具備することを特徴とする請求
    項１または２に記載のダイナミック回路。
  6. 【請求項６】 前記リーク電流検出回路は、前記第１の
    信号配線と接地電位との間に生じるリーク電流と同等の
    大きさの電流を検出することを特徴とする請求項１乃至
    ５のいずれか１つに記載のダイナミック回路。
  7. 【請求項７】 前記リーク電流検出回路は、前記第１の
    信号配線と接地電位との間に生じるリーク電流とは異な
    る大きさの電流を検出することを特徴とする請求項１乃
    至５のいずれか１つに記載のダイナミック回路。
  8. 【請求項８】 前記第１の信号配線と接地電位との間の
    前記複数の放電回路に生じるリーク電流と同等の大きさ
    の電流が流れるように、前記リーク電流検出用ＭＯＳト
    ランジスタのサイズが設定されていることを特徴とする
    請求項３に記載のダイナミック回路。
  9. 【請求項９】 前記複数の放電回路が同じチャネル幅を
    持つ第２導電型のｎ個のＭＯＳトランジスタで構成され
    ており、前記リーク電流検出用ＭＯＳトランジスタのチ
    ャネル幅がこれら放電回路を構成するＭＯＳトランジス
    タの各チャネル幅のｎ倍に設定されていることを特徴と
    する請求項８に記載のダイナミック回路。
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