JPS59135690A - デコ−ダ回路 - Google Patents
デコ−ダ回路Info
- Publication number
- JPS59135690A JPS59135690A JP57226607A JP22660782A JPS59135690A JP S59135690 A JPS59135690 A JP S59135690A JP 57226607 A JP57226607 A JP 57226607A JP 22660782 A JP22660782 A JP 22660782A JP S59135690 A JPS59135690 A JP S59135690A
- Authority
- JP
- Japan
- Prior art keywords
- decoder circuit
- transistor
- gate
- state
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/10—Decoders
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は、デコーダ回路に関し、例えばＭＯＳスタティ
ックランダムアクセスメモリに用いられ非選択時におけ
る消費電流を大幅に軽減したデコーダ回路に関する。
ックランダムアクセスメモリに用いられ非選択時におけ
る消費電流を大幅に軽減したデコーダ回路に関する。
（２）技術の背景
最近、ＭＯＳスタティックランダムアクセスメモリ等の
半導体メモリの大容量化および高集積化に伴い１個のメ
モリチップ当たりの消費電力がますます増大する傾向に
ある。メモリチップの消費電力が増大すると発熱量が多
くなり、メモリチップを効果的に冷却するために犬がか
りな放熱装置が必要に々るという不都合が生じる。また
、多数のメモリチップを用いる大容量の配憶装置を含む
機器においては消費電力が極めて大きくなるという不都
合を生じる。したがって、このような不都合を除去する
ためには、半導体メモリを格成する各回路の消費電力を
可能な限り少々くすることが必要である。
半導体メモリの大容量化および高集積化に伴い１個のメ
モリチップ当たりの消費電力がますます増大する傾向に
ある。メモリチップの消費電力が増大すると発熱量が多
くなり、メモリチップを効果的に冷却するために犬がか
りな放熱装置が必要に々るという不都合が生じる。また
、多数のメモリチップを用いる大容量の配憶装置を含む
機器においては消費電力が極めて大きくなるという不都
合を生じる。したがって、このような不都合を除去する
ためには、半導体メモリを格成する各回路の消費電力を
可能な限り少々くすることが必要である。
（３）従来技術と問題点
ＭＯＳスタティックランダムアクセスメモリのアドレス
デコーダとして用いられるデコーダ回路としては、従来
第１図に示すようなものが使用されていた。同図のデコ
ーダ回路は、各ビットのアドレス信号ＡＯ＋・・・”
ｎ−１によって制御され互いに並列に接続されたインバ
ータトランジスタＱｌｔ＋・・・、Ｑｌｎと負荷トラン
ジスタＱ２からなるノアｒ−）、負荷トランジスタＱ３
およびインバータトランジスタＱ４からなるインバータ
、およびトランジスタＱ５およびＱ６からなる出力回路
によって構成される。
デコーダとして用いられるデコーダ回路としては、従来
第１図に示すようなものが使用されていた。同図のデコ
ーダ回路は、各ビットのアドレス信号ＡＯ＋・・・”
ｎ−１によって制御され互いに並列に接続されたインバ
ータトランジスタＱｌｔ＋・・・、Ｑｌｎと負荷トラン
ジスタＱ２からなるノアｒ−）、負荷トランジスタＱ３
およびインバータトランジスタＱ４からなるインバータ
、およびトランジスタＱ５およびＱ６からなる出力回路
によって構成される。
第１図のデコーダ回路においては、アドレス信号のすべ
てのビットＡＯ＋・・・＋ Ａｎ−１が低レベルの場合
に選択状態となり、すべてのインバータトランジスタＱ
１１ ｒ Ｑｌｎがオフとなってノアゲートの出力が高
レベルとなる。この時、次段のインバータトランジスタ
Ｑ４がオンとなりデコーダ回路の出力Ｘは高レベルとな
って図示しないワード線等を選択する。これに対して、
アドレス信号Ａｏ 。
てのビットＡＯ＋・・・＋ Ａｎ−１が低レベルの場合
に選択状態となり、すべてのインバータトランジスタＱ
１１ ｒ Ｑｌｎがオフとなってノアゲートの出力が高
レベルとなる。この時、次段のインバータトランジスタ
Ｑ４がオンとなりデコーダ回路の出力Ｘは高レベルとな
って図示しないワード線等を選択する。これに対して、
アドレス信号Ａｏ 。
・・・ｒ Ａｎ＋のうち少なくとも１つが高レベルの場
合は、高レベルのアドレス信号に対応スるインバータト
ランジスタがオンとなってノアゲートの出方が低レベル
となる。したがって、次段のインバータトランジスタＱ
４がオフとな多出力Ｘが低レベルとなる。
合は、高レベルのアドレス信号に対応スるインバータト
ランジスタがオンとなってノアゲートの出方が低レベル
となる。したがって、次段のインバータトランジスタＱ
４がオフとな多出力Ｘが低レベルとなる。
第１図の従来形のデコーダ回路においては、非選択状態
の場合はノアダー）２のすべてのインバータトランジス
タＱｕ ＋・・・ｒ Ｑｓｎがオフとなり、ノアゲート
には電流が流れない。ところが、デコーダ回路が非選択
になるとインバータトランジスタＱ１１．・・・＋Ｑｘ
ｎのうち少なくとも１つがオンとなるため負荷トランジ
スタＱ２からオンとなったトランジスタに電流が流れる
。すなわち、第１図のデコーダ回路においては、選択時
にはノアケ９−トに電流が流れ非選択時に電流が消費さ
れる。そして、一般にメモリ装置においては、例えば各
ワード線に接続されるデコーダ回路のうち１本のみが選
択状態とな力他のすべてのデコーダが非選択状態となる
から、従来形のデコーダ回路音用いた場合には非選択デ
コーダに流れる電流が非常に多くなって半導体メモリの
消費電力を軽減することができないという不都合があっ
た。
の場合はノアダー）２のすべてのインバータトランジス
タＱｕ ＋・・・ｒ Ｑｓｎがオフとなり、ノアゲート
には電流が流れない。ところが、デコーダ回路が非選択
になるとインバータトランジスタＱ１１．・・・＋Ｑｘ
ｎのうち少なくとも１つがオンとなるため負荷トランジ
スタＱ２からオンとなったトランジスタに電流が流れる
。すなわち、第１図のデコーダ回路においては、選択時
にはノアケ９−トに電流が流れ非選択時に電流が消費さ
れる。そして、一般にメモリ装置においては、例えば各
ワード線に接続されるデコーダ回路のうち１本のみが選
択状態とな力他のすべてのデコーダが非選択状態となる
から、従来形のデコーダ回路音用いた場合には非選択デ
コーダに流れる電流が非常に多くなって半導体メモリの
消費電力を軽減することができないという不都合があっ
た。
以下余白
（３）
（４）発明の目的
本発明の目的は、前述の従来形における問題点に鑑み、
半導体メモリ等に用いられるデコーダ回路において、デ
コーダ回路を構成するノアゲートの出力レベルを選択あ
るいは非選択状態に応じて所定のレベルに保持するラン
チ回路とアドレス変化時に該ノアダートを活性化するト
ランジスタとを用いるという構想に基づき、デコーダ回
路の非選択状態における消費電流をも大幅に軽減し半導
体メモリの消費電力を軽減することにある。
半導体メモリ等に用いられるデコーダ回路において、デ
コーダ回路を構成するノアゲートの出力レベルを選択あ
るいは非選択状態に応じて所定のレベルに保持するラン
チ回路とアドレス変化時に該ノアダートを活性化するト
ランジスタとを用いるという構想に基づき、デコーダ回
路の非選択状態における消費電流をも大幅に軽減し半導
体メモリの消費電力を軽減することにある。
（５）発明の構成
そしてこの目的は、本発明によれば、アドレス信号の各
ビットによって制御され第１の電源端子と共通出力ノー
ド間に並列接続された複数のインバータトランジスタ、
該共通出力ノードと第２の電源端子間に接続された負荷
トランジスタ、該共通出力ノードの信号を反転して該負
荷トランジスタに正帰還をかけるトランジスタ、および
アドレス信号の変化時に該共通出力ノードのレベルが短
時間だけ該第２の電源端子の電圧の方向に変化す（４） るように制御するトランジスタを具備するデコーダ回路
を提供することによって達成される。
ビットによって制御され第１の電源端子と共通出力ノー
ド間に並列接続された複数のインバータトランジスタ、
該共通出力ノードと第２の電源端子間に接続された負荷
トランジスタ、該共通出力ノードの信号を反転して該負
荷トランジスタに正帰還をかけるトランジスタ、および
アドレス信号の変化時に該共通出力ノードのレベルが短
時間だけ該第２の電源端子の電圧の方向に変化す（４） るように制御するトランジスタを具備するデコーダ回路
を提供することによって達成される。
（６）発明の実施例
以下、図面により本発明の詳細な説明する。
第２図は本発明の１実施例に係わるデコーダ回路の構成
を示す。同図のデコーダ回路はアドレス信号ノ各ヒッＦ
ＡＯ＋ ”’ ＋ Ａｎ−１がダートに大刀され、互
いに並列接続されたインバータトランジスタＱｌｌ＋・
・・＋Ｑ１ｎとＰチャンネル型の負荷トランジスタＱ７
を具備するノアゲート、ＮチャンネルＭＯＳトランジス
タＱ３およびＱ４によって構成される次段インバータ、
ＮｆインネルＭＯＳトランジスタＱ５およびＱ６により
て構成される出力回路、およびノアゲートの出力点Ｅす
なわち初段インバータトランジスタＱｌｌ ｒ・・・ｒ
Ｑ １ ｎの共通ドレインと電源Ｖ。。間に接続され
たＮチインネルＭＯＳトラ７ジスタＱ８を具備する。該
トランジスタＱＢのダートにはアドレス信号ＡＯ＋・・
・＋ Ａｎ−１の変化時に発生するクロックパルスＣＰ
が印加されている。
を示す。同図のデコーダ回路はアドレス信号ノ各ヒッＦ
ＡＯ＋ ”’ ＋ Ａｎ−１がダートに大刀され、互
いに並列接続されたインバータトランジスタＱｌｌ＋・
・・＋Ｑ１ｎとＰチャンネル型の負荷トランジスタＱ７
を具備するノアゲート、ＮチャンネルＭＯＳトランジス
タＱ３およびＱ４によって構成される次段インバータ、
ＮｆインネルＭＯＳトランジスタＱ５およびＱ６により
て構成される出力回路、およびノアゲートの出力点Ｅす
なわち初段インバータトランジスタＱｌｌ ｒ・・・ｒ
Ｑ １ ｎの共通ドレインと電源Ｖ。。間に接続され
たＮチインネルＭＯＳトラ７ジスタＱ８を具備する。該
トランジスタＱＢのダートにはアドレス信号ＡＯ＋・・
・＋ Ａｎ−１の変化時に発生するクロックパルスＣＰ
が印加されている。
第２図のデコーダ回路は、アドレス信号の各ビットＡＯ
＋・・・Ａｎ−１がすべて低レベルの場合に選択状態と
々る。この時、第３図に示すようにアドレス信号の変化
時点でクロックパルスＣＰが短時間だけ高レベルとなり
トランジスタＱＢが短時間だけオンとなる。そして、す
べてのインバータトランジスタＱｓｔ ＋・・・”Ｉｎ
がオフとなっているから、ノアダートの出力ノードＥの
電位が高レベルにプルアップされる。これにより次段の
トランジスタＱ４がオンとなシ、該トランジスタＱ４の
ドレイン、すなわちノードＦが低レベルとなる。ノード
Ｆが低レベルとなることによυ負荷トランジスタＱ７が
オンとなり、ノードＥの雷１位を高レベルに保持する。
＋・・・Ａｎ−１がすべて低レベルの場合に選択状態と
々る。この時、第３図に示すようにアドレス信号の変化
時点でクロックパルスＣＰが短時間だけ高レベルとなり
トランジスタＱＢが短時間だけオンとなる。そして、す
べてのインバータトランジスタＱｓｔ ＋・・・”Ｉｎ
がオフとなっているから、ノアダートの出力ノードＥの
電位が高レベルにプルアップされる。これにより次段の
トランジスタＱ４がオンとなシ、該トランジスタＱ４の
ドレイン、すなわちノードＦが低レベルとなる。ノード
Ｆが低レベルとなることによυ負荷トランジスタＱ７が
オンとなり、ノードＥの雷１位を高レベルに保持する。
すなわち、ノードＥからトランジスタＱ４およびトラン
ジスタＱ７を含む回路によって正帰還ループが構成され
、ノードＥのレベルを高レベルにラッチする。この時、
クロックパルスＣＰが低しペになりトランジスタＱ８が
オフとなってもノードＥは高レベルの状態を維持する。
ジスタＱ７を含む回路によって正帰還ループが構成され
、ノードＥのレベルを高レベルにラッチする。この時、
クロックパルスＣＰが低しペになりトランジスタＱ８が
オフとなってもノードＥは高レベルの状態を維持する。
したがって、デコード出力Ｘは高レベルに保持される。
次に、アドレス信号の各ビットＡｏ＋・・・１Ａｎ−１
がすべて低レベルの状態から少なくとも１つが高レベル
になっている状態、すなわち非選択状態に変化したもの
とすると、インバータトランジスタＱ１１＋・・・＋Ｑ
１ｎのうち少なくとも１つがオンとなり、少なくともク
ロックパルスＣＰが消滅した後はノードＥを低レベルに
引下げる。これにより、トランジスタＱ４がオフとｉリ
ノードＦが高レベルとなるから、トランジスタＱ７もオ
フとなってノードＥの電位が低レベルに保持される。こ
の時、デコード出力Ｘは低レベルとなる。このように、
非選択の場合にはクロックツ９ルスＣＰによってノード
Ｅの電位が一次的に中間レベルまたは高レベルに引上げ
られることがあっても、インバータトランジスタＱｌｌ
＋・・・、Ｑｌｎのうち少なくとも１つが常にオンとな
るからクロックツ９ルスｃＰの消滅後にはノードＥの電
位が低ベルにラッチされる。
がすべて低レベルの状態から少なくとも１つが高レベル
になっている状態、すなわち非選択状態に変化したもの
とすると、インバータトランジスタＱ１１＋・・・＋Ｑ
１ｎのうち少なくとも１つがオンとなり、少なくともク
ロックパルスＣＰが消滅した後はノードＥを低レベルに
引下げる。これにより、トランジスタＱ４がオフとｉリ
ノードＦが高レベルとなるから、トランジスタＱ７もオ
フとなってノードＥの電位が低レベルに保持される。こ
の時、デコード出力Ｘは低レベルとなる。このように、
非選択の場合にはクロックツ９ルスＣＰによってノード
Ｅの電位が一次的に中間レベルまたは高レベルに引上げ
られることがあっても、インバータトランジスタＱｌｌ
＋・・・、Ｑｌｎのうち少なくとも１つが常にオンとな
るからクロックツ９ルスｃＰの消滅後にはノードＥの電
位が低ベルにラッチされる。
第２図のデコーダ回路においては、選択時には各インバ
ータトランジスタＱｌｔ ＋・・・、Ｑｌｎがすべて
オフであるから従来形と同様に、ノアダートには電流が
流れない。また、非選択時には、負荷トランジスタＱ７
がカットオフしかつトランジスタＱ８も定常状態ではカ
ットオフしているからノアｒ−トには電流が流れること
か々くデコーダ回路の消費電力が大幅に軽減される。
ータトランジスタＱｌｔ ＋・・・、Ｑｌｎがすべて
オフであるから従来形と同様に、ノアダートには電流が
流れない。また、非選択時には、負荷トランジスタＱ７
がカットオフしかつトランジスタＱ８も定常状態ではカ
ットオフしているからノアｒ−トには電流が流れること
か々くデコーダ回路の消費電力が大幅に軽減される。
第４Ａ図または第４Ｂ図は、第２図のデコーダ回路に用
いられ、アドレス信号のいずれかのピッＦｋ６＋・・・
＋ Ａｎ−１に生じた高レベルから低レベルへの変化あ
るいは低レベルから高レベルへの変化時に発生するクロ
ック・ｆルスＣＰを生成するだめの回路を示す。第４Ａ
図において、Ｇ１ないしＧ４はインバータ、Ｇｓおよび
Ｇ６はノアダート、Ｇ７はオアダートであり、これらは
図示のごとく接続され、アドレス信号の１ビットＡ、を
受けてクロックＣＫｉを出力する。この第４Ａ図の回路
ＣＫＧ。
いられ、アドレス信号のいずれかのピッＦｋ６＋・・・
＋ Ａｎ−１に生じた高レベルから低レベルへの変化あ
るいは低レベルから高レベルへの変化時に発生するクロ
ック・ｆルスＣＰを生成するだめの回路を示す。第４Ａ
図において、Ｇ１ないしＧ４はインバータ、Ｇｓおよび
Ｇ６はノアダート、Ｇ７はオアダートであり、これらは
図示のごとく接続され、アドレス信号の１ビットＡ、を
受けてクロックＣＫｉを出力する。この第４Ａ図の回路
ＣＫＧ。
はアドレス信号の各ビットＡ、に対して設けられ、その
各回路ＣＫＧＯ、ＣＫＧｌ 、 ・、 ＣＫＧｎ、の
各出力は第４Ｂ図に示すようにオアグー）Ｇｓで結合さ
れてクロックパルスＣＰが作成される。
各回路ＣＫＧＯ、ＣＫＧｌ 、 ・、 ＣＫＧｎ、の
各出力は第４Ｂ図に示すようにオアグー）Ｇｓで結合さ
れてクロックパルスＣＰが作成される。
これらの回路の動作を第４Ｃ図を参照しながら説明する
と、アドレス信号の１ビツトＡ１が第４Ｃ図の１）欄の
ａに示すように低レベルから高レベルにあるいは高レベ
ルから低レベルに変化する時、インバータＧ！の出力は
２）欄のｂのようになり、インバータＧ、の出力はキャ
パシタＣＩにより若干遅延した反転出力ｄ（第４）欄）
、となりノアダートＧ５の出力ｆはアドレス信号のビッ
トＡＩの立上がり時に発生するｉ４’ルスとなる。イン
バータＧ１１Ｇ４％キャノ９シタＣ２、およびノアグー
）Ｇ６の系も同様に動作するが、その出力ｇ（第７）欄
）はビットＡ、ｔの立下がシ時に発生するノ４ルスとな
る。これらをオアゲートＧ７で結合させたものＣＫ、は
、アドレス信号のビットＡ、の変化時に発生するパルス
となシ、シたがってオアゲートＧ、の出力はアドレス信
号の各ビットのうち少なくとも１ビツトが変化した場合
に発生する目的のクロックパルスＣＰとなる。
と、アドレス信号の１ビツトＡ１が第４Ｃ図の１）欄の
ａに示すように低レベルから高レベルにあるいは高レベ
ルから低レベルに変化する時、インバータＧ！の出力は
２）欄のｂのようになり、インバータＧ、の出力はキャ
パシタＣＩにより若干遅延した反転出力ｄ（第４）欄）
、となりノアダートＧ５の出力ｆはアドレス信号のビッ
トＡＩの立上がり時に発生するｉ４’ルスとなる。イン
バータＧ１１Ｇ４％キャノ９シタＣ２、およびノアグー
）Ｇ６の系も同様に動作するが、その出力ｇ（第７）欄
）はビットＡ、ｔの立下がシ時に発生するノ４ルスとな
る。これらをオアゲートＧ７で結合させたものＣＫ、は
、アドレス信号のビットＡ、の変化時に発生するパルス
となシ、シたがってオアゲートＧ、の出力はアドレス信
号の各ビットのうち少なくとも１ビツトが変化した場合
に発生する目的のクロックパルスＣＰとなる。
（７）発明の効果
このように、本発明によれば、デコーダ回路が非選択状
態の場合にもノアゲートに電流が流れないからデコーダ
回路の消費電力を大幅に軽減することが可能となり、し
たがってこのようなデコーダ回路を用いた半導体メモリ
の消費電力を大幅に軽減することが可能となる。
態の場合にもノアゲートに電流が流れないからデコーダ
回路の消費電力を大幅に軽減することが可能となり、し
たがってこのようなデコーダ回路を用いた半導体メモリ
の消費電力を大幅に軽減することが可能となる。
第１図は、従来形のデコーダ回路を示す電気回路図、
第２図は、本発明の１実施例に係わるデコーダ回路を示
す電気回路図、 第３図は、第２図のデコーダ回路の動作を説明するため
の波形図、 第４Ａ図および第４Ｂ図は、第２図のデコーダ回路に用
いられるクロック・ぞルスを発生するための回路を示す
電気回路図、そして 第４Ｃ図は、第４Ａ図および第４Ｂ図に示される回路の
動作を説明するための波形図である。 Ｑｌｓ ＋”’ＩＱ１ｎｌ Ｑ意＋ Ｑｓ ｒ Ｇ
４ ｒ Ｑ！＋＋Ｑａ ＋Ｑａ ：Ｎチャンネル
ＭＯＳトランジスタ、Ｇ７：ＰチャンネルＭＯ８）ラン
ジスタ、Ｇｌ ＋ Ｇｌ ｒＧ、、Ｇ４：インバー
タ、Ｇ５ 、Ｇ、：ノアブート、Ｇ７ 、Ｇｓニオアゲ
ート、ＣＩＴＣ！：キｆノにシタ。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士西舘和之 弁理士 内 １）幸 男 弁理士 山 口 昭 之 （１１） 第１図 第２図 （１２） 第３図 Ｉ ： １ く 慢 慢 ぐ −−ヘーーヘー〜 ＋ Ｎｎ ｑ φ ψトり 味 手続補正書 昭和５９年３月２日 特許庁長官 若 杉 和 失態 １、事件の表示 昭和５７年 特許願 第２２６６０７号２、発明の名
称 デコーダ回路 ３、補正をする者 事１件との関係 特許出願人 名 称 （５２２）富士通株式会社 ４、代理人 （外 ３ 名） ５、補正の対象 （１）明細書の「特許請求の範囲」の欄（２）明細書の
１発明の詳細な説明」の欄６、 補正の内容 （１）明細書の「特許請求の範囲」を別紙のとおり補正
する。 （２）明細書第５員第１２行から第６自第２行に「そし
てこの目的は、本発明によれば、・・・・・・達成され
る。」とあるのを「そしてこの目的は、本発明によれば
、複数のデコード用インバータトランジスタと、負荷ト
ランジスタと、アドレス信号変化に応じて制御されるト
ランジスタとを有し、該複数のインバータトランジスタ
はアドレス信号の各ビットによって制御され且つ第ｌの
電源端子とし〉ノ 共通出力ノード曲に並列接続され前記負荷トランジスタ
は該共通出力ノードと第２の電源端子間に几且つ該共通
出力ノードの出力に正帰還をように制御さｒＬ−前記ト
ランジスタはアト号の変化時に該共通出力ノードを所定
時間だけ該第２の電源端子に４璽的に接続するように制
御されることを特徴とするデコーダ回路を提供すること
によって達成さｎ、る。」と補正する。 ７、添付書好の目録 補正特許請求の範囲 １通２、特許請求
の範囲 よって制御され且つ第１の電源端子と共通用カッＱ −ド間に並列接続され前記負荷トランジスタは該共通出
力ノードと第２の電源端子間に接続され互変１ヒ時に該
共通出力ノードを所定時間だけ該第２ことを特徴とする
デコーダ回路。 （３）
す電気回路図、 第３図は、第２図のデコーダ回路の動作を説明するため
の波形図、 第４Ａ図および第４Ｂ図は、第２図のデコーダ回路に用
いられるクロック・ぞルスを発生するための回路を示す
電気回路図、そして 第４Ｃ図は、第４Ａ図および第４Ｂ図に示される回路の
動作を説明するための波形図である。 Ｑｌｓ ＋”’ＩＱ１ｎｌ Ｑ意＋ Ｑｓ ｒ Ｇ
４ ｒ Ｑ！＋＋Ｑａ ＋Ｑａ ：Ｎチャンネル
ＭＯＳトランジスタ、Ｇ７：ＰチャンネルＭＯ８）ラン
ジスタ、Ｇｌ ＋ Ｇｌ ｒＧ、、Ｇ４：インバー
タ、Ｇ５ 、Ｇ、：ノアブート、Ｇ７ 、Ｇｓニオアゲ
ート、ＣＩＴＣ！：キｆノにシタ。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士西舘和之 弁理士 内 １）幸 男 弁理士 山 口 昭 之 （１１） 第１図 第２図 （１２） 第３図 Ｉ ： １ く 慢 慢 ぐ −−ヘーーヘー〜 ＋ Ｎｎ ｑ φ ψトり 味 手続補正書 昭和５９年３月２日 特許庁長官 若 杉 和 失態 １、事件の表示 昭和５７年 特許願 第２２６６０７号２、発明の名
称 デコーダ回路 ３、補正をする者 事１件との関係 特許出願人 名 称 （５２２）富士通株式会社 ４、代理人 （外 ３ 名） ５、補正の対象 （１）明細書の「特許請求の範囲」の欄（２）明細書の
１発明の詳細な説明」の欄６、 補正の内容 （１）明細書の「特許請求の範囲」を別紙のとおり補正
する。 （２）明細書第５員第１２行から第６自第２行に「そし
てこの目的は、本発明によれば、・・・・・・達成され
る。」とあるのを「そしてこの目的は、本発明によれば
、複数のデコード用インバータトランジスタと、負荷ト
ランジスタと、アドレス信号変化に応じて制御されるト
ランジスタとを有し、該複数のインバータトランジスタ
はアドレス信号の各ビットによって制御され且つ第ｌの
電源端子とし〉ノ 共通出力ノード曲に並列接続され前記負荷トランジスタ
は該共通出力ノードと第２の電源端子間に几且つ該共通
出力ノードの出力に正帰還をように制御さｒＬ−前記ト
ランジスタはアト号の変化時に該共通出力ノードを所定
時間だけ該第２の電源端子に４璽的に接続するように制
御されることを特徴とするデコーダ回路を提供すること
によって達成さｎ、る。」と補正する。 ７、添付書好の目録 補正特許請求の範囲 １通２、特許請求
の範囲 よって制御され且つ第１の電源端子と共通用カッＱ −ド間に並列接続され前記負荷トランジスタは該共通出
力ノードと第２の電源端子間に接続され互変１ヒ時に該
共通出力ノードを所定時間だけ該第２ことを特徴とする
デコーダ回路。 （３）
Claims (1)
- アドレス信号の各ビットによって制御され第１の電源端
子と共通出力ノード間に並列接続された複数のインバー
タトランジスタ、該共通出力ノードと第２の電源端子間
に接続された負荷トランジスタ、該共通出力ノードの信
号を反転して該負荷トランジスタに正帰還をかけるトラ
ンジスタ、およびアドレス信号の変化時に該共通出力ノ
ードのレベルが短時間だけ該第２の電源端子の電圧の方
向に変化するように制御するトランジスタを具備するデ
コーダ回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57226607A JPS59135690A (ja) | 1982-12-27 | 1982-12-27 | デコ−ダ回路 |
| EP83307549A EP0115140B1 (en) | 1982-12-27 | 1983-12-12 | Decoder circuit |
| DE8383307549T DE3380427D1 (en) | 1982-12-27 | 1983-12-12 | Decoder circuit |
| US06/847,107 US4651029A (en) | 1982-12-27 | 1986-04-03 | Decoder circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57226607A JPS59135690A (ja) | 1982-12-27 | 1982-12-27 | デコ−ダ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59135690A true JPS59135690A (ja) | 1984-08-03 |
Family
ID=16847843
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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