JPS59135690A - Decoder circuit - Google Patents
Decoder circuitInfo
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- JPS59135690A JPS59135690A JP57226607A JP22660782A JPS59135690A JP S59135690 A JPS59135690 A JP S59135690A JP 57226607 A JP57226607 A JP 57226607A JP 22660782 A JP22660782 A JP 22660782A JP S59135690 A JPS59135690 A JP S59135690A
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- decoder circuit
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/10—Decoders
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
Abstract
Description
【発明の詳細な説明】
(1)発明の技術分野
本発明は、デコーダ回路に関し、例えばMOSスタティ
ックランダムアクセスメモリに用いられ非選択時におけ
る消費電流を大幅に軽減したデコーダ回路に関する。DETAILED DESCRIPTION OF THE INVENTION (1) Technical Field of the Invention The present invention relates to a decoder circuit, and more particularly, to a decoder circuit which is used in, for example, a MOS static random access memory and which greatly reduces current consumption when not selected.
(2)技術の背景
最近、MOSスタティックランダムアクセスメモリ等の
半導体メモリの大容量化および高集積化に伴い1個のメ
モリチップ当たりの消費電力がますます増大する傾向に
ある。メモリチップの消費電力が増大すると発熱量が多
くなり、メモリチップを効果的に冷却するために犬がか
りな放熱装置が必要に々るという不都合が生じる。また
、多数のメモリチップを用いる大容量の配憶装置を含む
機器においては消費電力が極めて大きくなるという不都
合を生じる。したがって、このような不都合を除去する
ためには、半導体メモリを格成する各回路の消費電力を
可能な限り少々くすることが必要である。(2) Background of the Technology Recently, as semiconductor memories such as MOS static random access memories have become larger in capacity and more highly integrated, the power consumption per memory chip has tended to increase. As the power consumption of the memory chip increases, the amount of heat generated increases, resulting in the inconvenience that an elaborate heat dissipation device is required to effectively cool the memory chip. Furthermore, in devices including large-capacity storage devices that use a large number of memory chips, there arises the disadvantage that power consumption becomes extremely large. Therefore, in order to eliminate such inconveniences, it is necessary to reduce the power consumption of each circuit that makes up the semiconductor memory as little as possible.
(3)従来技術と問題点
MOSスタティックランダムアクセスメモリのアドレス
デコーダとして用いられるデコーダ回路としては、従来
第1図に示すようなものが使用されていた。同図のデコ
ーダ回路は、各ビットのアドレス信号AO+・・・”
n−1によって制御され互いに並列に接続されたインバ
ータトランジスタQlt+・・・、Qlnと負荷トラン
ジスタQ2からなるノアr−)、負荷トランジスタQ3
およびインバータトランジスタQ4からなるインバータ
、およびトランジスタQ5およびQ6からなる出力回路
によって構成される。(3) Prior Art and Problems As a decoder circuit used as an address decoder of a MOS static random access memory, a circuit as shown in FIG. 1 has conventionally been used. The decoder circuit in the figure has an address signal AO+ for each bit.
Inverter transistors Qlt+..., Qln controlled by n-1 and connected in parallel to each other, and a load transistor Q2 (r-), a load transistor Q3
, an inverter made up of an inverter transistor Q4, and an output circuit made up of transistors Q5 and Q6.
第1図のデコーダ回路においては、アドレス信号のすべ
てのビットAO+・・・+ An−1が低レベルの場合
に選択状態となり、すべてのインバータトランジスタQ
11 r Qlnがオフとなってノアゲートの出力が高
レベルとなる。この時、次段のインバータトランジスタ
Q4がオンとなりデコーダ回路の出力Xは高レベルとな
って図示しないワード線等を選択する。これに対して、
アドレス信号Ao 。In the decoder circuit shown in FIG. 1, when all bits AO+...+An-1 of the address signal are at a low level, the selected state is reached, and all inverter transistors Q
11 r Qln is turned off and the output of the NOR gate becomes high level. At this time, the next-stage inverter transistor Q4 is turned on, and the output X of the decoder circuit becomes high level, selecting a word line (not shown) or the like. On the contrary,
Address signal Ao.
・・・r An+のうち少なくとも1つが高レベルの場
合は、高レベルのアドレス信号に対応スるインバータト
ランジスタがオンとなってノアゲートの出方が低レベル
となる。したがって、次段のインバータトランジスタQ
4がオフとな多出力Xが低レベルとなる。... r When at least one of An+ is at high level, the inverter transistor corresponding to the high level address signal is turned on, and the output of the NOR gate becomes low level. Therefore, the next stage inverter transistor Q
4 is off and the multi-output X is at a low level.
第1図の従来形のデコーダ回路においては、非選択状態
の場合はノアダー)2のすべてのインバータトランジス
タQu +・・・r Qsnがオフとなり、ノアゲート
には電流が流れない。ところが、デコーダ回路が非選択
になるとインバータトランジスタQ11.・・・+Qx
nのうち少なくとも1つがオンとなるため負荷トランジ
スタQ2からオンとなったトランジスタに電流が流れる
。すなわち、第1図のデコーダ回路においては、選択時
にはノアケ9−トに電流が流れ非選択時に電流が消費さ
れる。そして、一般にメモリ装置においては、例えば各
ワード線に接続されるデコーダ回路のうち1本のみが選
択状態とな力他のすべてのデコーダが非選択状態となる
から、従来形のデコーダ回路音用いた場合には非選択デ
コーダに流れる電流が非常に多くなって半導体メモリの
消費電力を軽減することができないという不都合があっ
た。In the conventional decoder circuit shown in FIG. 1, in the non-selected state, all inverter transistors Qu + . . . r Qsn of the NOR gate are turned off and no current flows through the NOR gate. However, when the decoder circuit becomes non-selected, the inverter transistor Q11. ...+Qx
Since at least one of the transistors n is turned on, current flows from the load transistor Q2 to the transistor that is turned on. That is, in the decoder circuit shown in FIG. 1, current flows through the NOAK 9-gate when selected, and current is consumed when not selected. In general, in memory devices, for example, when only one of the decoder circuits connected to each word line is in the selected state, all other decoders are in the non-selected state. In this case, a large amount of current flows through the non-selected decoder, making it impossible to reduce the power consumption of the semiconductor memory.
以下余白
(3)
(4)発明の目的
本発明の目的は、前述の従来形における問題点に鑑み、
半導体メモリ等に用いられるデコーダ回路において、デ
コーダ回路を構成するノアゲートの出力レベルを選択あ
るいは非選択状態に応じて所定のレベルに保持するラン
チ回路とアドレス変化時に該ノアダートを活性化するト
ランジスタとを用いるという構想に基づき、デコーダ回
路の非選択状態における消費電流をも大幅に軽減し半導
体メモリの消費電力を軽減することにある。Margin below (3) (4) Purpose of the Invention The purpose of the present invention is to:
A decoder circuit used in semiconductor memory, etc. uses a launch circuit that holds the output level of a NOR gate constituting the decoder circuit at a predetermined level depending on whether it is selected or unselected, and a transistor that activates the NOR gate when an address changes. Based on this concept, the present invention aims to significantly reduce the current consumption of the decoder circuit in the non-selected state, thereby reducing the power consumption of the semiconductor memory.
(5)発明の構成
そしてこの目的は、本発明によれば、アドレス信号の各
ビットによって制御され第1の電源端子と共通出力ノー
ド間に並列接続された複数のインバータトランジスタ、
該共通出力ノードと第2の電源端子間に接続された負荷
トランジスタ、該共通出力ノードの信号を反転して該負
荷トランジスタに正帰還をかけるトランジスタ、および
アドレス信号の変化時に該共通出力ノードのレベルが短
時間だけ該第2の電源端子の電圧の方向に変化す(4)
るように制御するトランジスタを具備するデコーダ回路
を提供することによって達成される。(5) Structure and object of the invention According to the invention, a plurality of inverter transistors controlled by each bit of an address signal and connected in parallel between a first power supply terminal and a common output node;
A load transistor connected between the common output node and a second power supply terminal, a transistor that inverts the signal of the common output node and applies positive feedback to the load transistor, and a level of the common output node when the address signal changes. This is achieved by providing a decoder circuit comprising a transistor that controls the voltage (4) to change for a short period of time in the direction of the voltage at the second power supply terminal.
(6)発明の実施例 以下、図面により本発明の詳細な説明する。(6) Examples of the invention Hereinafter, the present invention will be explained in detail with reference to the drawings.
第2図は本発明の1実施例に係わるデコーダ回路の構成
を示す。同図のデコーダ回路はアドレス信号ノ各ヒッF
AO+ ”’ + An−1がダートに大刀され、互
いに並列接続されたインバータトランジスタQll+・
・・+Q1nとPチャンネル型の負荷トランジスタQ7
を具備するノアゲート、NチャンネルMOSトランジス
タQ3およびQ4によって構成される次段インバータ、
NfインネルMOSトランジスタQ5およびQ6により
て構成される出力回路、およびノアゲートの出力点Eす
なわち初段インバータトランジスタQll r・・・r
Q 1 nの共通ドレインと電源V。。間に接続され
たNチインネルMOSトラ7ジスタQ8を具備する。該
トランジスタQBのダートにはアドレス信号AO+・・
・+ An−1の変化時に発生するクロックパルスCP
が印加されている。FIG. 2 shows the configuration of a decoder circuit according to an embodiment of the present invention. The decoder circuit in the same figure
AO+ "' + An-1 is connected to the dirt, and the inverter transistor Qll+ is connected in parallel with each other.
...+Q1n and P-channel type load transistor Q7
A next-stage inverter comprising a NOR gate and N-channel MOS transistors Q3 and Q4,
An output circuit composed of Nf innel MOS transistors Q5 and Q6, and an output point E of the NOR gate, that is, the first stage inverter transistor Qll r...r
The common drain of Q 1 n and the power supply V. . An N-channel MOS transistor Q8 is connected between the two transistors. The address signal AO+ is applied to the dirt of the transistor QB.
・+Clock pulse CP generated when An-1 changes
is applied.
第2図のデコーダ回路は、アドレス信号の各ビットAO
+・・・An−1がすべて低レベルの場合に選択状態と
々る。この時、第3図に示すようにアドレス信号の変化
時点でクロックパルスCPが短時間だけ高レベルとなり
トランジスタQBが短時間だけオンとなる。そして、す
べてのインバータトランジスタQst +・・・”In
がオフとなっているから、ノアダートの出力ノードEの
電位が高レベルにプルアップされる。これにより次段の
トランジスタQ4がオンとなシ、該トランジスタQ4の
ドレイン、すなわちノードFが低レベルとなる。ノード
Fが低レベルとなることによυ負荷トランジスタQ7が
オンとなり、ノードEの雷1位を高レベルに保持する。The decoder circuit in FIG.
+...The selected state is reached when all An-1 are at low level. At this time, as shown in FIG. 3, at the time of change of the address signal, the clock pulse CP becomes high level for a short period of time, and the transistor QB is turned on for a short period of time. Then, all the inverter transistors Qst +...”In
is off, the potential of the output node E of the Nordart is pulled up to a high level. As a result, the next stage transistor Q4 is turned on, and the drain of the transistor Q4, that is, the node F becomes low level. When the node F becomes a low level, the υ load transistor Q7 is turned on, and the voltage at the node E is held at a high level.
すなわち、ノードEからトランジスタQ4およびトラン
ジスタQ7を含む回路によって正帰還ループが構成され
、ノードEのレベルを高レベルにラッチする。この時、
クロックパルスCPが低しペになりトランジスタQ8が
オフとなってもノードEは高レベルの状態を維持する。That is, a positive feedback loop is formed by a circuit including transistor Q4 and transistor Q7 from node E, and latches the level of node E to a high level. At this time,
Even if clock pulse CP goes low and transistor Q8 turns off, node E remains at a high level.
したがって、デコード出力Xは高レベルに保持される。Therefore, decode output X is held at a high level.
次に、アドレス信号の各ビットAo+・・・1An−1
がすべて低レベルの状態から少なくとも1つが高レベル
になっている状態、すなわち非選択状態に変化したもの
とすると、インバータトランジスタQ11+・・・+Q
1nのうち少なくとも1つがオンとなり、少なくともク
ロックパルスCPが消滅した後はノードEを低レベルに
引下げる。これにより、トランジスタQ4がオフとiリ
ノードFが高レベルとなるから、トランジスタQ7もオ
フとなってノードEの電位が低レベルに保持される。こ
の時、デコード出力Xは低レベルとなる。このように、
非選択の場合にはクロックツ9ルスCPによってノード
Eの電位が一次的に中間レベルまたは高レベルに引上げ
られることがあっても、インバータトランジスタQll
+・・・、Qlnのうち少なくとも1つが常にオンとな
るからクロックツ9ルスcPの消滅後にはノードEの電
位が低ベルにラッチされる。Next, each bit of the address signal Ao+...1An-1
Suppose that all of the inverter transistors Q11+...+Q change from a low level state to a state where at least one becomes a high level, that is, a non-selected state.
At least one of 1n turns on and pulls node E low, at least after the clock pulse CP disappears. As a result, the transistor Q4 is turned off and the i-linode F is set to a high level, so that the transistor Q7 is also turned off and the potential of the node E is held at a low level. At this time, the decode output X becomes a low level. in this way,
In the case of non-selection, even if the potential of the node E is temporarily raised to an intermediate level or a high level by the clock pulse CP, the inverter transistor Qll
+..., Qln is always on, so after the clock pulse cP disappears, the potential of the node E is latched to a low level.
第2図のデコーダ回路においては、選択時には各インバ
ータトランジスタQlt +・・・、Qlnがすべて
オフであるから従来形と同様に、ノアダートには電流が
流れない。また、非選択時には、負荷トランジスタQ7
がカットオフしかつトランジスタQ8も定常状態ではカ
ットオフしているからノアr−トには電流が流れること
か々くデコーダ回路の消費電力が大幅に軽減される。In the decoder circuit shown in FIG. 2, when selected, the inverter transistors Qlt + . Also, when not selected, load transistor Q7
is cut off and the transistor Q8 is also cut off in a steady state, so that no current flows through the gate, and the power consumption of the decoder circuit is greatly reduced.
第4A図または第4B図は、第2図のデコーダ回路に用
いられ、アドレス信号のいずれかのピッFk6+・・・
+ An−1に生じた高レベルから低レベルへの変化あ
るいは低レベルから高レベルへの変化時に発生するクロ
ック・fルスCPを生成するだめの回路を示す。第4A
図において、G1ないしG4はインバータ、Gsおよび
G6はノアダート、G7はオアダートであり、これらは
図示のごとく接続され、アドレス信号の1ビットA、を
受けてクロックCKiを出力する。この第4A図の回路
CKG。4A or 4B is used in the decoder circuit of FIG. 2, and is used for the decoder circuit of FIG.
2 shows a circuit for generating the clock f pulse CP that occurs when the voltage An-1 changes from a high level to a low level or from a low level to a high level. 4th A
In the figure, G1 to G4 are inverters, Gs and G6 are nor-darts, and G7 is or-dirts, which are connected as shown and output a clock CKi upon receiving 1 bit A of the address signal. This circuit CKG of FIG. 4A.
はアドレス信号の各ビットA、に対して設けられ、その
各回路CKGO、CKGl 、 ・、 CKGn、の
各出力は第4B図に示すようにオアグー)Gsで結合さ
れてクロックパルスCPが作成される。is provided for each bit A of the address signal, and the outputs of the respective circuits CKGO, CKGl, . .
これらの回路の動作を第4C図を参照しながら説明する
と、アドレス信号の1ビツトA1が第4C図の1)欄の
aに示すように低レベルから高レベルにあるいは高レベ
ルから低レベルに変化する時、インバータG!の出力は
2)欄のbのようになり、インバータG、の出力はキャ
パシタCIにより若干遅延した反転出力d(第4)欄)
、となりノアダートG5の出力fはアドレス信号のビッ
トAIの立上がり時に発生するi4’ルスとなる。イン
バータG11G4%キャノ9シタC2、およびノアグー
)G6の系も同様に動作するが、その出力g(第7)欄
)はビットA、tの立下がシ時に発生するノ4ルスとな
る。これらをオアゲートG7で結合させたものCK、は
、アドレス信号のビットA、の変化時に発生するパルス
となシ、シたがってオアゲートG、の出力はアドレス信
号の各ビットのうち少なくとも1ビツトが変化した場合
に発生する目的のクロックパルスCPとなる。The operation of these circuits will be explained with reference to Figure 4C. One bit A1 of the address signal changes from a low level to a high level or from a high level to a low level as shown in a in column 1) of Figure 4C. When doing so, inverter G! The output of is as shown in column 2) b, and the output of inverter G is the inverted output d (4th column) which is slightly delayed by the capacitor CI.
, and the output f of the Nordart G5 becomes the i4' signal generated at the rising edge of bit AI of the address signal. The system of inverter G11, 4% capacitor C2, and NOAG G6 operates in the same manner, but its output g (seventh column) becomes a NO4 pulse that occurs when bits A and t fall. The combination of these at OR gate G7, CK, is a pulse that occurs when bit A of the address signal changes. Therefore, the output of OR gate G is when at least one bit of each bit of the address signal changes. The target clock pulse CP is generated when
(7)発明の効果
このように、本発明によれば、デコーダ回路が非選択状
態の場合にもノアゲートに電流が流れないからデコーダ
回路の消費電力を大幅に軽減することが可能となり、し
たがってこのようなデコーダ回路を用いた半導体メモリ
の消費電力を大幅に軽減することが可能となる。(7) Effects of the Invention As described above, according to the present invention, since no current flows to the NOR gate even when the decoder circuit is in the non-selected state, it is possible to significantly reduce the power consumption of the decoder circuit. It becomes possible to significantly reduce the power consumption of a semiconductor memory using such a decoder circuit.
第1図は、従来形のデコーダ回路を示す電気回路図、
第2図は、本発明の1実施例に係わるデコーダ回路を示
す電気回路図、
第3図は、第2図のデコーダ回路の動作を説明するため
の波形図、
第4A図および第4B図は、第2図のデコーダ回路に用
いられるクロック・ぞルスを発生するための回路を示す
電気回路図、そして
第4C図は、第4A図および第4B図に示される回路の
動作を説明するための波形図である。
Qls +”’IQ1nl Q意+ Qs r G
4 r Q!++Qa +Qa :Nチャンネル
MOSトランジスタ、G7:PチャンネルMO8)ラン
ジスタ、Gl + Gl rG、、G4:インバー
タ、G5 、G、:ノアブート、G7 、Gsニオアゲ
ート、CITC!:キfノにシタ。
特許出願人
富士通株式会社
特許出願代理人
弁理士 青 木 朗
弁理士西舘和之
弁理士 内 1)幸 男
弁理士 山 口 昭 之
(11)
第1図
第2図
(12)
第3図
I :
1
く
慢 慢
ぐ −−ヘーーヘー〜
+ Nn q φ ψトり
味
手続補正書
昭和59年3月2日
特許庁長官 若 杉 和 失態
1、事件の表示
昭和57年 特許願 第226607号2、発明の名
称
デコーダ回路
3、補正をする者
事1件との関係 特許出願人
名 称 (522)富士通株式会社
4、代理人
(外 3 名)
5、補正の対象
(1)明細書の「特許請求の範囲」の欄(2)明細書の
1発明の詳細な説明」の欄6、 補正の内容
(1)明細書の「特許請求の範囲」を別紙のとおり補正
する。
(2)明細書第5員第12行から第6自第2行に「そし
てこの目的は、本発明によれば、・・・・・・達成され
る。」とあるのを「そしてこの目的は、本発明によれば
、複数のデコード用インバータトランジスタと、負荷ト
ランジスタと、アドレス信号変化に応じて制御されるト
ランジスタとを有し、該複数のインバータトランジスタ
はアドレス信号の各ビットによって制御され且つ第lの
電源端子とし〉ノ
共通出力ノード曲に並列接続され前記負荷トランジスタ
は該共通出力ノードと第2の電源端子間に几且つ該共通
出力ノードの出力に正帰還をように制御さrL−前記ト
ランジスタはアト号の変化時に該共通出力ノードを所定
時間だけ該第2の電源端子に4璽的に接続するように制
御されることを特徴とするデコーダ回路を提供すること
によって達成さn、る。」と補正する。
7、添付書好の目録
補正特許請求の範囲 1通2、特許請求
の範囲
よって制御され且つ第1の電源端子と共通用カッQ
−ド間に並列接続され前記負荷トランジスタは該共通出
力ノードと第2の電源端子間に接続され互変1ヒ時に該
共通出力ノードを所定時間だけ該第2ことを特徴とする
デコーダ回路。
(3)FIG. 1 is an electric circuit diagram showing a conventional decoder circuit, FIG. 2 is an electric circuit diagram showing a decoder circuit according to an embodiment of the present invention, and FIG. 3 is an operation of the decoder circuit shown in FIG. 2. 4A and 4B are electrical circuit diagrams showing a circuit for generating clock pulses used in the decoder circuit of FIG. FIG. 4B is a waveform chart for explaining the operation of the circuit shown in FIG. 4 and FIG. 4B. Qls +”'IQ1nl Q will + Qs r G
4 r Q! ++Qa +Qa: N-channel MOS transistor, G7: P-channel MO8) transistor, Gl + Gl rG,, G4: Inverter, G5, G,: Noah boot, G7, Gs Nior gate, CITC! : Kifno ni Shita. Patent Applicant: Fujitsu Limited Patent Attorney: Akira Aoki, Patent Attorney: Kazuyuki Nishidate, Patent Attorney: 1) Yukio, Patent Attorney: Akira Yamaguchi (11) Figure 1 Figure 2 (12) Figure 3 I: 1 arrogant arrogance - hehehe~ + Nn q φ ψ Tortious procedural amendment March 2, 1980 Commissioner of the Patent Office Kazu Wakasugi Blunder 1, Indication of incident 1982 Patent Application No. 226607 2, Invention Name of decoder circuit 3, relationship with one case of person making an amendment Patent applicant name (522) Fujitsu Ltd. 4, agent (3 others) 5. Subject of amendment (1) ``Patent claim'' in the specification Column 6 of ``Scope'' (2) Column 6 of ``Detailed Explanation of One Invention'' in the Specification, Contents of Amendment (1) The ``Claims'' of the Description will be amended as shown in the attached sheet. (2) From the 5th member, line 12 to the 6th member, line 2 of the specification, the phrase ``And this object is achieved...'' is replaced with ``And this object is achieved.'' According to the present invention, the inverter has a plurality of decoding inverter transistors, a load transistor, and a transistor controlled according to a change in an address signal, and the plurality of inverter transistors are controlled by each bit of the address signal. A first power supply terminal is connected in parallel to a common output node, and the load transistor is connected between the common output node and a second power supply terminal, and is controlled to provide positive feedback to the output of the common output node. This is achieved by providing a decoder circuit, wherein the transistor is controlled to connect the common output node to the second power supply terminal for a predetermined period of time when the signal changes. ”. 7. Amended Patent Claims in the Attached Document 1 2. Controlled by the claims and connected in parallel between the first power supply terminal and the common node Q-, the load transistor is connected to the common output node. 1. A decoder circuit, wherein the decoder circuit is connected between second power supply terminals, and the common output node is connected to the second power supply terminal for a predetermined period of time when the decoder circuit is turned on. (3)
Claims (1)
子と共通出力ノード間に並列接続された複数のインバー
タトランジスタ、該共通出力ノードと第2の電源端子間
に接続された負荷トランジスタ、該共通出力ノードの信
号を反転して該負荷トランジスタに正帰還をかけるトラ
ンジスタ、およびアドレス信号の変化時に該共通出力ノ
ードのレベルが短時間だけ該第2の電源端子の電圧の方
向に変化するように制御するトランジスタを具備するデ
コーダ回路。a plurality of inverter transistors controlled by each bit of an address signal and connected in parallel between a first power supply terminal and a common output node; a load transistor connected between the common output node and a second power supply terminal; and the common output node. a transistor that inverts a signal of the signal to apply positive feedback to the load transistor, and a transistor that controls the level of the common output node to change for a short time in the direction of the voltage of the second power supply terminal when the address signal changes. A decoder circuit comprising:
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