JPH01220291A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は半導体メモリに間し、特にアドレスバッファの
出力信号線の配線の本数を半減することにより、信号線
の充放電電流および電源電流の著しい低減化を実現する
半導体メモリに関する。

［従来の技術］ 従来、半導体メモリにおいては、動作スピードおよび消
費電力を劣化させることなく、記憶容量の大容量化を実
現するため、メモリセルアレイの分割化が行われてきた
。特に、高速動作を要求される半導体メモリにおいては
、ワード線方向およびデイジット線方向に対してメモリ
セルアレイの分割化を行うものも現れてきている。まず
以下に代表的な従来例を示し、その構成および動作につ
いて第２図、第５図、第６図を参照して説明する。

なお第２図および第６図に示された各論理回路素子はＣ
Ｍ　ＯＳ又はＢＩ−ＣＭＯ９（バイポーラ−ＣＭＯ５混
成）で構成されているとする。

まず第５図を参照して説明する。第５図は従来例の半導
体メモリのチップレイアウトを示す模式図である。アド
レスバッファ１０１は第２図に示されるようにインバー
タ列により構成され、アドレス人力信号Ａ　ｓ　　（ｔ
　＝　１　＋　　２＋　　・・・ｎ）を入力とし、アド
レスバッファ出力信号Ａｉ　’　＋　　Ａｌ１　（オー
バーパー）を出力する。出力信号Ａｉ’　。

Ａ１′　（オーバーパー）は、半導体チップの長辺側周
辺領域に配線され、プリアドレスデコーダ５０１に入力
される。プリアドレスデコーダ５０１は、第６図に示さ
れるようにノア回路により構成され、アドレスバッファ
出力信号Ａｉ’、Ａ＋’（オーバーパー）　　（ｔ　”
　ＩＩ　　２１　　・・・６）の組合せに従い、　（Ｘ
ｌｊ、Ｘ２ｊ、Ｘ３ｊ、Ｘ４ｊ）の内、１本だけがハイ
レベル、同様に（Ｘ１’ＪｐＸ２’　　ＪＩ　　Ｘ３’
　　Ｊ、Ｘ４’　　Ｊ　）＋　　（Ｘ　１”　Ｊ。

Ｘ２”　ｊ、Ｘ３”　ｊ、Ｘ４”　ｊ）　のそれぞれの
内の１本だけがハイレベルとなる。尚添字Ｊは１から８
までの数字をとるが、これは第５図に示す様に、８台の
プリアドレスデコーダ５０１の区別を表す。ブロック選
択信号ＢＥｊ　（オーバーパー）により、８台のプリア
ドレスデコーダ５０１の内、１台が選択されることがわ
かる。プリアドレスデコーダ５０１の出力信号、Ｘｉｊ
、Ｘｉｊ’、Ｘｉｊ”はメインアドレスデコーダ１０３
において、再度デコード動作が行われ、１本のワード線
が選択され、メモリセルアレイ１０４の中のメモリセル
が選択される。

ところで、本従来例の半導体メモリの場合、ワード線方
向及びデイジット線方向についてメモリセルアレイを分
割しているため、アドレスバッファ出力信号Ａｉ’、Ａ
ｉ’　　（オーバーパー）は、半導体チップの上側およ
び下側の長辺側周辺領域に配線せざるを得ない。通常、
配線材料はアルミニウムであるが、例えば信号配線が長
辺方向に１本伸びている場合、その配線の有する静電容
量は、およそ４ＰＦ　（ピコファラッド）程度になる。

本従来例の場合、プリアドレスデコーダ５０１に入力さ
れるアドレスバッファ出力信号線の本数は、Ａｌ１が６
本、Ａ１′　（オーバーパー）が６本、計１２本であり
、さらに半導体チップの上側および下側に配線されるか
ら、結局トータル２４本になる。この配線の静電容量の
総和は、４Ｘ２４＝９６ＰＦ　（ピコファラッド）にも
なる。本従来例のように、ワード線方向及びデイジット
線方向のメモリセルアレイ分割を行う半導体メモリは、
−般に高速動作用メモリであり、動作サイクル時間とし
ては、例えば２０ｎＳ　（ナノ秒）である。また動作電
源電圧としては、最も一般的な４．５〜５．５Ｖの範囲
をとるものとすれば、上述のアルミニウム配線の充放電
電流の平均値は次式で与えられる。

（９６Ｘ　１０−１２）÷２Ｘ５，５÷（２０Ｘ１０−
９）、　＝　１３．　２　Ｘ　１０−３（Ａ）　　・・
・　（１）式（１）において、静電容量（９６ＰＦ）を
２で割ったのは、Ａｌ１とＡｉ’（オーバーパー）は同
時に充電（又は放電）することがないことを考慮した結
果である。

以上の様に、本従来例の半導体メモリは、アドレスバッ
ファ出力信号配線の充放電により、１３゜２ｍＡと言う
大きな平均電流値を示すことがわかる。この値はかなり
大きな値であり、例えば平均消費電流の最大値が１００
ｍＡ程度の半導体メモリにとっては無視できない。

［発明が解決しようとする問題点コ 以上述べてきたように、従来はアドレスバッファ出力信
号配線の充放電電流が非常に大きいという欠点があった
。

［発明の従来技術に対する相違点コ 上述した従来の半導体メモリに対し、本発明はアドレス
バッファ回路の出力信号Ａ　ｉ’とＡ　ｉ’（オーバー
パー）について、半導体チップの二つの長辺側周辺領域
の一方にＡ　ｉ’だけを、他方にＡｉ’（オーバーパー
）だけを配線することにより、信号配線本数を半減し、
消費電流の著しい低減化を図るという相違点を有する。

また、従来と同様のブリアドレスデコード動作を実現す
るため、プリアドレスデコーダ内にインバータを設ける
という相違点を有する。

［問題点を解決するための手段］ 本発明の要旨は半導体チップの長辺方向に沿って設けら
れた複数のメモリセル部分と、外部アドレス信号に基づ
き同位層内部アドレス信号と逆位相内部アドレス信号と
を発生するアドレスバッファ回路と上記複数のメモリセ
ルの各々に対応して設けられ上記アドレスバッファから
供給される同位層内部アドレス信号または逆位層内部ア
ドレス信号に基づきワード線を選択する複数のプリアド
レスデコーダとを備えた半導体メモリ装置において、上
記長辺に沿った半導体チップの周辺部に上記アドレスバ
ッファ回路と上記プリアドレスデコーダとを接続し、上
記同位層内部アドレス信号または逆位層内部アドレス信
号をアドレスバッファ回路から上記プリアドレスデコー
ダに供給し、該同位層内部アドレス信号または逆位層内
部アドレス信号に基づき逆位層内部アドレス信号または
同位層内部アドレス信号を形成するインバータを各プリ
アドレスデコーダに付加したことである。

［実施例］ 策上叉方別 次に本発明について図面を参照して説明する。

第１図〜第３図は、本発明の第１実施例を示すチップレ
イアウト図及び部分回路図である。尚第３図に示された
各論理回路素子は、ＣＭＯ５又はＢＩ−ＣＭＯ５で構成
されているとする。

本実施例は、前述の従来例においてプリアドレスデコー
ダ５０１を、第３図に示すプリアドレスデコーダ１０２
に置き換え、さらに第１図に示す半導体チップの上側の
長辺にはＡｉ′だけを配線し、下側の長辺にはＡｉ”　
（オーバーパー）だけを配線した半導体メモリである。

プリアドレスデコーダ１０２は、内部にインバータ回路
３０２を有しており、デコード動作を行うノア回路３０
１へはアドレス入力信号と同位相及び逆位相の信号が入
力される。即ちデコード動作については、前述の従来例
と全く同様に行われることがわかる。

一方、本実施例においては、半導体チップの長辺側周辺
領域に配線されるアドレスバッファ出力信号線は、前述
の従来側の半分の本数になる。従ってトータルの配線本
数は１２本となり、静電容量の総和は約４８ＰＦ　（ピ
コファラッド）になる。

前述の従来例と同じ条件で、配線の充放電電流の平均値
を計算すると、次式で示されるように６゜６ｍＡである
。

（４８Ｘ　１０−１２）÷２Ｘ５．５÷（２０Ｘ１０−
９）　＝６．　６Ｘ　Ｉ　０−３（Ａ）・・・・（２）
従って、前述の従来例に比べ、１３．　２−６゜６＝６
．６ｍＡの電流削減が達成できることがわかる。

以上の様に、本実施例の半導体メモリは、アドレスバッ
ファ出力信号配線の充放電電流を、従来の半分にまで削
減でき、その結果平均消費電流の著しい低減を実現する
ことができる。又、本実施例は充放電電流のピーク電流
値も半減することができるので、電源又はＧＮＤ電位の
インダクタンス分による変動量も低減され、半導体メモ
リの動作マージン改善の効果がある。

策λ叉施土 本発明の第２実施例を第４図に示す。本実施例は前述の
第１実施例におけるプリアドレスデコーダ１０２を第４
図に示すプリアドレスデコーダ４０１に置き換えた半導
体メモリである。プリアドレスデコーダ４０１は、ナン
ド回路にて構成したデコーダ回路である点が、前述の従
来例と異なる。

メインアドレスデコーダ１０３の構成形態に応じてプリ
アドレスデコーダはノア型でなく、本実施例のようなナ
ンド型になる場合がある。本実施例においても、第１実
施例と同様に、アドレスバッファ出力信号配線の本数の
削減が可能であり、消費電流の著しい低減が実現できる
。

［発明の効果コ 以上説明したように本発明は、アドレスバッファ回路の
出力信号Ａ　ｉ’とＡｔ’（オーバーパー）について、
半導体チップの二つの長辺側周辺領域の一方にＡｉ′だ
けを、他方にＡｉ’　　（オーバーパー）だけを配線す
ることにより、信号配線本数を半減し、消費電流の著し
い低減ができる効果がある。

尚、前述の各実施例はワード線選択側のアドレスバッフ
ァ出力信号配線の場合を例にとったが、デイジット線選
択側のアドレスについても全く同様に本発明は適用でき
る。また本発明は半導体メモリ全般に適用できることは
言うまでもない。更に、前述の各実施例に限らず、本発
明の主旨を満たす種々の応用例が可能である。

【図面の簡単な説明】

第１図は本発明の第１実施例を示すレイアウト図、第２
図はアドレスバッファ回路の回路図、第３図は第１実施
例のプリアドレスデコーダの回路図、第４図は第２実施
例のプリアドレスデコーダの回路図、第５図は従来例の
レイアウト図、第６図は従来例のプリアドレスデコーダ
の回路図である。 １０１・・・・・・アドレスバッファ、１０２．４０１
，５０１・・・プリアドレスデコーダ、 １０３・・・・メインアドレスデコーダ、１０４・１１
４・メモリセルアレイ、 １０５・・・・データセンス系回路、 ３０１．４０２・・・単位アドレスデコーダ、３０２・
・・・インバータ。 ＡＨ’ 第１図 し−一一一一一一一一　−−」 第２図 第５図

Claims (1)

1. 【特許請求の範囲】 　半導体チップの長辺方向に沿って設けられた複数のメ
   モリセル部分と、外部アドレス信号に基づき同位層内部
   アドレス信号と逆位相内部アドレス信号とを発生するア
   ドレスバッファ回路と上記複数のメモリセルの各々に対
   応して設けられ上記アドレスバッファから供給される同
   位層内部アドレス信号または逆位層内部アドレス信号に
   基づきワード線を選択する複数のプリアドレスデコーダ
   とを備えた半導体メモリ装置において、 上記長辺に沿った半導体チップの周辺部に上記アドレス
   バッファ回路と上記プリアドレスデコーダとを接続し、
   上記同位層内部アドレス信号または逆位層内部アドレス
   信号をアドレスバッファ回路から上記プリアドレスデコ
   ーダに供給し、該同位層内部アドレス信号または逆位層
   内部アドレス信号に基づき逆位層内部アドレス信号また
   は同位層内部アドレス信号を形成するインバータを各プ
   リアドレスデコーダに付加したことを特徴とする半導体
   メモリ装置。