JPS63279488A - シリアルアクセスメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、任意の番地のデータ呼出しが可能なランダム
アクセスメモリではなく、固定された連続的な番地から
連続的なデータ列を呼出し可能とするシリアルアクセス
メモリに関するものである。

かかるシリアルアクセスメモリの具体例としては、シフ
トレジスタ、ＣＣＤメモリ等に代表される循環形のメモ
リ、更に画像装置等のディスプレイ用画像メモリ、或い
は音声データメモリ等を挙げることが出来る。

〔従来の技術〕

ランダムアクセス機能を持つメモリとアドレス（番地）
発生用のカウンタとを組合わせて、外部からアドレスを
供給することなく、該カウンタから連続アドレスを発生
させて連続的にデータを書き込み、或いは読出すことが
可能なシリアルアクセスメモリは当業者には良（知られ
ている。この種のメモリに関連する従来技術としては、
例えば、特開昭５６−３１１３３号公！［こ記載のもの
を挙げることができるが、それとは別に、以下従来技術
の概要を説明する。

第４図は従来の一般的なメモリの構成を示す回路図であ
る。同図において、３７．３８．３９゜４０はそれぞれ
メモリセル、４２は列デコーダ、４１は行デコーダ、４
３は書き込み読み出し回路、４４．４５はそれぞれワー
ド線、４６，４７，４８．４９はそれぞれビット線、５
０．　５１．　５２゜５３はそれぞれ列スイッチ、５４
．５５はコモン線、５６〜６３はそれぞれスイッチ、１
２０はアドレス発生回路、１２１は行デコーダ４１と列
デコーダ４２との間のタイミング調整用の遅延回路、で
ある。

アドレス発生回路１２０によって発生するアドレスによ
り、まず行デコーダ４１において行アドレスを選択し、
選択された任意所望のワード線（例えばワード線４４）
をアクティブにし、ワード線４４に接続している１行分
のスイッチ５６〜５９をオンし、メモリセル３７，３８
とビ・ノド線４６〜４９を電気的に接続する。

次に遅延回路１２１によって決定される遅れ時間ののち
に、列デコーダ４２により列アドレスを選択し、選択さ
れた任意所望の列スイッチ（例えば列スイッチ５２．５
３）をオンし、メモリセル３７をマトリックス状に配列
されたメモリセルアレイ全体の中から選択する。このメ
モリセル３７に対して、コモン線５４および５５を経由
して、書き込み読み出し回路４３から書き込み、或いは
読み出しを行なう。

遅延回路１２１における遅延時間は、行デコーダ４１が
動作を完了し、任意所望のワード線（例えばワード線４
４）の行デコーダ４１側近端から遠端までの電位がハイ
レベルに立上り確定してから、列デコーダ４２が動作す
る様に定めておく。

以上説明した書き込み、或いは読み出し動作において、
書き込み（ライト）なり読み出しくリード）なりの動作
速度を制限する大きな要因となっているのが、ワード線
、ビット線、或いはコモン線における信号の遅延時間で
ある。

すなわちワード線、ビット線、コモン綿などは半導体基
板上に直線的にレイアウトされ、線全体としては大きな
寄生容量が付いてしまう。また配線自体、配線を駆動す
るドライバのインピーダンスなどによりローパスフィル
タが形成され、信号の伝搬遅延が生じてしまう。またこ
れら伝搬遅延は、メモリの総容量の増加に伴って配線長
が増加することから、大きくなる傾向にあり、ますます
メモリの動作速度を制限することとなっている。

ビット線、コモン線についてはその寄生容量を低減し、
動作速度を上げるために、通常はアルミ配線が用いられ
ている。これに対してワード線は、スイッチ用のＭＯＳ
トランジスタのゲートを兼用するためにポリシリコン、
或いはポリサイド等の抵抗値が高（配線遅延量の多い材
料が用いられており、ワード線における遅延は、メモリ
全体の動作速度の速い、遅いを決定する大きな要因とな
っている。

〔発明が解決しようとする問題点〕

上記のような事情にある従来技術は、ランダムアクセス
可能なメモリに連続的な一連の７ドレスを与えることに
よりシリアルアクセスメモリを実現しており、ランダム
アクセス動作時と比較してシリアルアクセスメモリとし
ての動作スピードは改善されていなかった。

本発明の目的は、シリアルアクセス動作の特性を生かし
て、メモリの動作スピードを改善することにある。

〔問題点を解決するための手段〕

問題点解決のため、本発明では、マトリックス状にメモ
リセルを配列して成るメモリセルアレイと、該アレイの
行（列）方向に沿って配置されていて各メモリセルに情
報のライト或いはリードを行うためのビット線と、前記
ビット線と各メモリセルとの間を接続したり切り離した
りするためのオン・オフ・スイッチと、前記アレイの列
（行）方向に配置されていて各メモリセル毎の前記オン
・オフ・スイッチをオン・オフ駆動するワード線と、か
ら成り、前記ワード線によりオン駆動してオン・オフ・
スイッチをオンした後、前記ビット線により、前記ワー
ド線とビット線との交点に位置するメモリセルに対して
リード、ライトを行い、かつ前記各メモリセルは、ワー
ド線に沿って予め連続した番地を付与されていてその順
に逐次アクセスがなされるようにしたシリアルアクセス
メモリにおいて、１本のワード線に属する全メモリセル
のうちで一番初めの番地を付与されていて最初に選択さ
れるメモリセルは、ワード線上で該ワード線の駆動源に
一番近い位置に配置した。またワード線上で該ワード線
の駆動源に一番近い位置に配置されたメモリセル（第１
番目のメモリセル）とその隣りのメモリセルとの間に、
該第１番目のメモリセルとその隣り以降のメモリセルと
の間を駆動源から見た負荷としてはこれを分離するため
のバッファ回路を設けた。

〔作用〕

通常のランダムアクセスメモリにおいては、ワード線が
行デコーダにより駆動されたとき、該ワード線の行デコ
ーダ寄りの近端から遠端に至るまで全ワード線のレベル
が立ち上がり、確定してから列デコーダの動作を開始す
る必要がある。そうでないと、ワード線の中で未だレベ
ルの立ち上がらない部分につながっているメモリセルで
は、ビット線との間をつなぐスイッチがオン（開）とな
らないので、アクセスされても情報の書き込み、読み出
しが出来ないからである。

これに対して、シリアルアクセスメモリにおいては、シ
リアルアクセスであるが故に、メモリセルアレイの全体
に対して高速アクセスを実現する必要はない。例えば、
ワード線の行デコーダ（駆動源）寄りの近端から遠端に
向って各メモリセルに順番に番地を割りつけていけば、
ワード線の駆動源寄りの近端の番地のみ先ず高速にアク
セス出来ればよい。すなわちワード線上で遠端の番地を
アクセスする場合には、近端の番地をアクセスしている
間にワード線はその全体が立ち上がり、アクティブにな
っているから、遠端の番地がアクセスされた時点ではす
ぐに列デコーダを動作させることが出来るからである。

すなわち第４図で説明すると、遅延回路１２１における
遅延時間としては、ワード線の行デコーダ寄り近端から
遠端に至るまでの伝搬遅延時間（立ち上がりが全線で完
了するまでの時間）を考慮に入れる必要がなく、その結
果メモリ全体としては高速動作が可能となる。

以上述べた様に、シリアルアクセスメモリにおいては、
シリアルアクセスであることを利用して、一番最初にア
クセスされる番地を駆動源の近端に配置することにより
、同一条件で製作したランダムアクセスメモリより高速
化が可能となる。

次に第４図を参照し、同図に示したメモリをシリアルア
クセスメモリとして動作させる場合について説明する。

まず、メモリセルの番地であるが、メモリセル３７を０
番地、メモリセル３８を１番地、メモリセル３９を２番
地、メモリセル４０を３番地というように番地を割りつ
ける。この時、メモリのアクセスは０番地−１番地−２
番地−３番地−〇番地−１番地の順にシリアルアクセス
動作を行なう。

０番地のメモリセル３７に対するアクセスは、まず行デ
コーダ４１により、ワード線４４を選択して駆動する。

次にその後、遅延回路１２１によって決められる遅延時
間の後に列デコーダ４２により例スイッチ５２．５３を
選択して駆動する。

この時、ワード線４４の行デコーダ４１寄りの近端部の
みワード線電位が立ち上がっていればよく、ワード線４
４の遠端部の電位が立ち上がるまで（すなわちワード線
４４の伝搬遅延時間分）、列デコーダ４２の動作開始を
持つ必要はないので、このため斉速動作が可能になる。

続いて、次の１番地のメモリセル３８に対するアクセス
は、０番地のメモリセル３１に対するアクセスが行われ
ている間に、ワード線４４の近端から遠端までの全線の
電位が立ち上がりを完了しているために、すぐに列デコ
ーダ４２の動作を開始すればよく、高速動作が可能とな
る。すなわち、ワード線４４の伝搬遅延時間（つまりワ
ード線４４の全線が立ち上がるのに要する時間）はメモ
リの１サイクルタイムより小さければ良いことになる。

次に、２番地のメモリセル３９のアクセスは、前述の０
番地のメモリセル３７の場合と同様にして高速アクセス
が可能である。

また３番地のメモリセル４０のアクセスについても、前
述の１番地のメモリセル３８のそれと同様なことは明ら
かであろう。

ここでは、２×２構成のメモリアレイについて説明を行
なったが、メモリアレイの構成がより大きな場合にも同
様に本発明を用いることが出来、また、改善効果も大き
くなることは容易に理解出来るであろう。

またワード線上で該ワード線の駆動源に一番近い位置に
配置されたメモリセル（第１番目のメモリセル）とその
隣りのメモリセルとの間に、該第１番目のメモリセルと
その隣り以降のメモリセルとの間を駆動源から見た負荷
としてはこれを分離するためのバッファ回路を設けるこ
とによっても、負荷が軽くなる分だけ、駆動源からの高
速動作が可能となる。

〔実施例〕

以下、本発明の一実施例を第１図により説明する。第１
図は本発明の一実施例を示す回路図である。

同図において、１．２，３．４はそれぞれデュアルポー
トメモリセル、５，６はリードワード線、７．８はライ
トワード線、９．１０．１１．１２はリードビット線、
１３，１４．１５．１６はライトビット線、１７はリー
ド行デコーダ、１８はリード列デコーダ、１９はライト
行デコーダ、２０はライト列デコーダ、２１．２２はリ
ードコモン線、２３．２４はライトコモン線、２５，２
６゜２７．２８はそれぞれリード列スイッチ、２９゜３
０．３１．３２はそれぞれライト列スイッチ、３３は読
み出し回路、３４は書き込み回路、３５は出力端子、３
６は入力端子、１２２はリードアドレス発生回路、１２
３，１２４はＡＮＤ回路、１２５はタイミングコントロ
ール回路、である。

第１図は、本発明をデュアルポート型メモリセルを用い
たＦＩＦＯ（ファーストイン・ファーストアウト）メモ
リに適用した実施例である。メモリアレイの規模は任意
の大きさでよく、第１図においてはアレイの中の４隅の
メモリセルのみ、また、アドレス発生回路１２２および
タイミングコントロール回路１２５、ＡＮＤ回路１２３
．１２４は、リード系のみを図示しである。

メモリセルに対する番地の割りつけは、メモリセル１が
０番地、メモリセル２が最初の行アドレスの最後の列ア
ドレスの番地、メモリセル３が最後の行アドレスの最初
の列アドレスの番地、メモリセル４が最後の行アドレス
の最後の列アドレスの番地となるように割当てる。すな
わち、リード行デコーダ１７から見て、近端のワード線
位置から、遠端のワード線位置に向かって順番に番地が
割り付けである。

本実施例では、リード側のみ、リードアドレス発生回路
１２２、およびタイミングコントロール回路１２５、Ａ
ＮＤ回路１２３，１２４を図示しであることは先にも述
べた。

第１Ａ図は第１図の回路動作を示すタイミングチャート
である。第１図、第１Ａ図を参照して回路動作を説明す
る。

入力端子３６から入力したデータは、書き込み回路３４
により、正相、逆相の対の信号となり、ライト行デコー
ダ１９およびライト列デコーダ２０により選択されたメ
モリセルに書き込まれる。

一方、リード行デコーダ１７およびリード列デコ−ダ１
８により選択されたメモリセルより読み出された信号（
データ）は、読み出し回路３３により、増幅されて出力
端子３５から読み出しデータとして出力される。書き込
みおよび読み出しは、前述した番地に従って順番に行な
われる。

読み出し動作においては、第１Ａ図における時刻ｔ１に
、タイミングコントロール回路１２５からの信号により
リードアドレス発生回路１２２の出力である行アドレス
（リード行デコーダ１７に供給する）と列アドレス（リ
ード列デコーダ１８に供給する）が変化する。続いて時
刻ｔ２に、列アドレスの変化に対応して、列デコーダ１
８の出力が変化する。続いて時刻ｔ３に、行アドレスの
変化に対応して、行デコーダ１７の出力が変化し、それ
に伴ってワード線のデコーダ寄り近端の電位が変化する
。また時刻ｔ、には、タイミングコントロール回路１２
５のタイミング信号により、ＡＮＤ回路１２３．１２４
が活性化され、時刻ｔ４にはＡＮＤ回路の出力が変化し
、リード列スイッチ２５〜２日のうち選択されたスイッ
チがオンして読み出しが開始される。

時刻ｔ、にはワード線のデコーダから見た遠端位置の電
位が変化する（立ち上がる）。すなわち、ワード線の伝
搬遅延時間は（Ｌｓ　　　ｔ：＋）の時間である。時刻
ｔ６には、タイミングコントロール回路１２５からのタ
イミング信号終了により、ＡＮＤ回路１２３，１２４が
非活性化され、時刻ｔ。

にはＡＮＤ回路１２３，１２４の出力はローになり、リ
ード列スイッチ２５〜２８はすべてオフになる。時刻ｔ
８に、タイミングコントロール回路１２５からのタイミ
ング信号により、リードアドレス発生回路１２２の出力
である行アドレスおよび列アドレスが変化して、次の読
み出しサイクルがスタートする。

ランダムアクセス時には、ワード線のデコーダから見て
遠端の電位が立ち上がり、確定してから、リード列スイ
ッチをオンに変化させる必要があり、第１Ａ図において
、タイミング信号およびＡＮＤ回路出力は破線で示した
タイミングをとることとなる。同一行アドレス内の最初
の番地をワード線のデコーダ寄り近端に位置させること
により、第１Ａ図において時間（ｔｓｔ＊）だけ、リー
ド列スイッチの動作を速くすることができ、それにより
、読み出しの高速化が図られている。

書き込み側は、逆に同一行アドレス内の最初の番地がワ
ード線のデコーダから見た遠端にあり、ランダムアクセ
ス時と同等の動作速度しか達成されていないが、メモリ
全体としては、最適化されている。すなわち、本実施例
ではメモリの動作速度を制限しているのは読み出し動作
であり、読み出し側の動作速度を改善することによりメ
モリ全体の動作速度を向上させることが出来るからであ
る。

読み出し動作が書き込み動作より遅いことの理由は、リ
ードビット線９．１０，１１．１２の容量による。すな
わちビット線の容量をメモリセルで駆動するわけである
が、メモリセルは面積を制限されるために電流駆動能力
が小さい。これに対して書き込み側も同様にライトビッ
ト線１３．■４．１５．１６に容量を持っているが、書
き込み回路３４の電流駆動能力を上げれば、短時間にラ
イトビット線を駆動出来るため、読み出しに比べて、動
作速度を速くすることが容易なためである。

本実施例においては、番地の割りっけを、リードワード
線のデコーダ寄り近端から遠端に向かって順番に行なっ
ているが、ここで重要なのは、順番に番地を割り付ける
ことではなく、番地を順番にアクセスして行った時に、
ワード線が切替わた後の最初の番地をワード線のデコー
ダ寄り近端付近に位置させることであり、続く同一ワー
ド線上の番地の順番はあまり問題ではない。

次に本発明の別の実施例を第２図を用いて説明する。第
２図は本発明の別の実施例を示す回路図である。

同図において、１．２，３．４はそれぞれデュアルポー
トメモリセル、１７はリード行デコーダ、１９はライト
行デコーダ、６８．６９．７０，７１はリードワード線
、６４．６５．６６．６７はライトワード線、７３〜８
０はそれぞれインバータ、８１は第１のメモリセルアレ
イ、８２は第２のメモリセルアレイ、９，１０，１１．
１２はリードビット線、１３，１４，１５．１６はライ
トビット線である。

第２図においては、列スイッチおよびタイミングコント
ロール回路は示されていないが、第１図あるいは第４図
におけるのと同様の構成を用いればよい。第２図は、デ
ュアルポート型メモリセルを用いたＦＩＦＯメモリを構
成した場合の実施例であり、行デコーダとメモリセルア
レイ部のみ図示しである。行デコーダ、コモン線、書き
込み回路、読み出し回路の構成は第１図におけるそれら
と同一の構成でよい。

第２図において番地の割りつけは、リード行デコーダ１
７、或いはライト行デコーダ１９寄りの近端にあるメモ
リセル１あるいはメモリセル３を同一行内の最初の番地
に、リード行デコーダ１７、或いはライト行デコーダ１
９から離れた遠端にあるメモリセル２、或いは４を同一
行内の最後の番地に割りつける。

次に第２図の実施例の動作について読み出し動作を例に
とり説明する。先ずリード行デコーダ１７によりリード
ワード線６９および８２を選択する。この時、インバー
タ７９および８０はバッファとして働き、ワード線８２
の寄生容量をワード線６９およびリード行デコーダ１７
から切り離す働きをしている。すなわち、リード行デコ
ーダ１７からはリードワード線６９の寄生容量しか見え
ないためにそれだけ負荷が軽くなり、リードワード線６
９を高速に駆動することが出来、メモリセル１の内容を
高速に読み出すことが出来る。リードワード線７１は、
メモリセル１を読み出しているサイクル期間中に、イン
バータ８０により駆動するようにしておけば、ワード線
の遅延時間なしに次のサイクルでメモリセル２の内容を
読み出すときに、該ワード線７１における遅延時間なし
に、直ちに読出すことが出来る。

ここで第２Ａ図は、第２図におけるバッファとしてのイ
ンバータ７９．８０の回路例を（イ）に、またその等価
回路を（ロ）に示している。すなわち各バッファにおい
て、前段からの信号は、等価的なスイッチの開閉に使用
されるだけで、後段の駆動にはＶＣＣ（電源）が用いら
れるものであり、バッファとしてのインバータ７９．８
０により、後段の負荷（寄生容量）の切り離しが行われ
ることが理解されるであろう。

第２図においては、２×２のメモリセルアレイの例を示
しているが、メモリ容量が増加した場合も、本実施例は
そのまま成立する。行方向にメモリ容量を増やす場合に
は同一構成の行を増やせばよい。行方向にメモリ容量を
増やす場合には、メモリセル２．４の在る第２のメモリ
セルアレイ８２０列を増やせばよい。第１のメモリセル
アレイ８１の行方向を増やさないことにより、リード行
デコーダ１７およびライト行デコーダ１９からみたワー
ド！ｖ！６４，６５，６８．６９の寄生容量がメモリ容
量を増やしても増加しないため、ワード線のデコーダ寄
り近端の電位が速く変化しく立ち上り）、高速動作が損
なわれない。

第４図は本発明の更に別の実施例を示す回路図である。

同図において、８３〜８８はそれぞれメモリセル、８１
は第１のメモリセルアレイ、８２は第２のメモリセルア
レイ、４１は行デコーダ、１０７は列デコーダ、４３は
書き込み読み出し回路、８９〜９２はそれぞれワード線
、９３〜９８はそれぞれピント線、９９〜１０４はそれ
ぞれ列スイッチ、１０５，１０６はコモン線、１０８〜
１１１はそれぞれインバータである。

第３図において、列スイッチ９９〜１０４の動作を行デ
コーダ４１の動作から所定の時間遅らせるためのタイミ
ングコントロールの手段は示されていないが、第１図ま
たは第４図におけるのと同様な手段によれば良い。

メモリの番地の割り付けは、行デコーダ４１によって選
択された同一行（例えばワード線８９および９１とする
）内の先頭アドレスを第１のメモリセルアレイ８１に割
りっけ、残りのアドレスを第２のメモリセルアレイ８２
に割り付ける。

行デコーダ４１内のインバータバッファ１０８〜１１１
は、第１のメモリセルアレイ８１のワード線と第２のメ
モリセルアレイ８２のワード線とを負荷的に分離し、別
々に駆動する働きをしている。すなわち、第１のメモリ
セルアレイ８１に対応するワード線８９．９０を駆動す
るインバータ１０９および１１１は、それらワード線８
９，９０につながるメモリセルの数が少ないので、寄生
容量が少なく高速動作が可能であるのに対して、同一行
中の先頭番地以外の番地に対応する第２のメモリセルア
レイ８２のワード線９１．９２を駆動するインバータ１
０８および１１０は、それらワード線９１．９２につな
がるメモリセルの数が多く、寄生容量が多いため動作速
度は遅いが、同一行中では先頭番地を割り付けられてい
ないので２サイクル以降にしかアクセスしないため、１
サイクルタイム内にワード線駆動の動作を終了すればよ
い。

第３図においては、２×３のメモリセルアレイの例につ
いて説明を行なったが、より大きな容量のメモリセルア
レイについても同様に高速動作が可能となる。行方向に
容量を増やす場合には、同一構成の行を増やせば良いし
、列方向に容量を増やす場合には、インバータ１０９，
１１１の負荷容量を増加させない様に第２のメモリセル
アレイ８２の列方向を増やすことにより、動作速度を遅
らせることなく、メモリ容量を増やすことが出来る。

また、第３図の回路図上には示されていないが、第１の
メモリセルアレイ８１のアクセスを高速化する方法とし
て、第１のメモリセルアレイ８１のみメモリセルサイズ
を大きくして、メモリセル８３および８６の電流駆動能
力を大きくする方法も可能である。すなわち、第２のメ
モリセルアレイ８２上のメモリセルのアクセス時間は、
既にワード線が立ち上がっているためビット線およびコ
モン線による遅延だけであるのに対し、第１のメモリセ
ルアレイ８１上のメモリセルのアクセス時間には、さら
にワード線の遅延も加わるために、メモリセルの電流駆
動能力を上げて、ビット線、コモン線による遅延時間を
少なくすることにより、すべてのサイクルで高速動作が
可能となる。太きいメモリセルサイズのメモリセルを必
要とするのは原則として１列のみであり、メモリ全体の
レイアウトに与える影響は少ない。

〔発明の効果〕

本発明によれば、シリアルアクセスメモリの動作速度を
、同一製造方法により製造されたランダムアクセスメモ
リの動作速度に対して、およそ、ワード線の信号伝搬遅
延時間分だけ改善出来るという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路図、第１Ａ図はそ
の回路動作を示すタイミングチャート、第２図は本発明
の別の実施例を示す回路図、第２Ａ図（イ）は第２図に
おける要部の具体的回路図、第２Ａ図（ロ）はその等価
回路図、第３図は本発明の更に別の実施例を示す回路図
、第４図は従来の一般的なメモリの回路図、である。 符号の説明 １．２．３．４・・・メモリセル、５．６・・・リード
ワード線、１７・・・リード行デコーダ、１８・・・リ
ード列デコーダ、８１・・・第１のメモリセルアレイ、
８２・・・第２のメモリセルアレイ 代理人　弁理士　並　木　昭　夫 第１図 第１Ａ　図 ｔｉ　　ｔ２ｔ３　　ｔ４ｔ５　　　　　　　　ｔ５ｔ
７ｔ３第３図 第４図

Claims (1)

1. 【特許請求の範囲】 １、マトリックス状にメモリセルを配列して成るメモリ
   セルアレイと、該アレイの行（列）方向に沿って配置さ
   れていて各メモリセルに情報のライト或いはリードを行
   うためのビット線と、前記ビット線と各メモリセルとの
   間を接続したり切り離したりするためのオン・オフ・ス
   イッチと、前記アレイの列（行）方向に配置されていて
   各メモリセル毎の前記オン・オフ・スイッチをオン・オ
   フ駆動するワード線と、から成り、前記ワード線により
   オン駆動してオン・オフ・スイッチをオンした後、前記
   ビット線により、前記ワード線とビット線との交点に位
   置するメモリセルに対してリード、ライトを行い、かつ
   前記各メモリセルは、ワード線に沿って予め連続した番
   地を付与されていてその順に逐次アクセスがなされるよ
   うにしたシリアルアクセスメモリにおいて、 １本のワード線に属する全メモリセルのうちで一番初め
   の番地を付与されていて最初に選択されるメモリセルは
   、ワード線上で該ワード線の駆動源に一番近い位置に配
   置して成ることを特徴とするシリアルアクセスメモリ。 ２、特許請求の範囲第１項記載のシリアルアクセスメモ
   リにおいて、ワード線上で該ワード線の駆動源に一番近
   い位置に配置されたメモリセル（第１番目のメモリセル
   ）とその隣りのメモリセルとの間に、該第１番目のメモ
   リセルとその隣り以降のメモリセルとの間を駆動源から
   見た負荷としてはこれを分離するためのバッファ回路を
   設けたことを特徴とするシリアルアクセスメモリ。