JPH0799629B2 - シリアルアクセスメモリ - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、任意の番地のデータ呼出しが可能なランダム
アクセスメモリではなく、固定された連続的な番地から
連続的なデータ列を呼出し可能とするシリアルアクセス
メモリに関するものである。

かかるシリアルアクセスメモリの具体例としては、シフ
トレジスタ、CCDメモリ等に代表される循環形のメモ
リ、更に画像装置等のデイスプレイ用画像メモリ、或い
は音声データメモリ等を挙げることが出来る。

〔従来の技術〕

ランダムアクセス機能を持つメモリとアドレス（番地）
発生用のカウンタとを組合わせて、外部からアドレスを
供給することなく、該カウンタから連続アドレスを発生
させて連続的にデータを書き込み、或いは読出すことが
可能なシリアルアクセスメモリは当業者には良く知られ
ている。この種のメモリに関連する従来技術としては、
例えば、特開昭56−31133号公報に記載のものを挙げる
ことができるが、それとは別に、以下従来技術の概要を
説明する。

第４図は従来の一般的なメモリの構成を示す回路図であ
る。同図において、37,38,39,40はそれぞれメモリセ
ル、42は列デコーダ、41は行デコーダ、43は書き込み読
み出し回路、44,45はそれぞれワード線、46,47,48,49は
それぞれビット線、50,51,52,53はそれぞれ列スイッ
チ、54,55はコモン線、56〜63はそれぞれスイッチ、120
はアドレス発生回路、121は行デコーダ41と列デコーダ4
2との間のタイミング調整用の遅延回路、である。

アドレス発生回路120によって発生するアドレスによ
り、まず行デコーダ41において行アドレスを選択し、選
択された任意所望のワード線（例えばワード線44）をア
クティブにし、ワード線44に接続している１行分のスイ
ッチ56〜59をオンし、メモリセル37,38とビット線46〜4
9を電気的に接続する。

次に遅延回路121によって決定される遅れ時間ののち
に、列デコーダ42により列アドレスを選択し、選択され
た任意所望の列スイッチ（例えば列スイッチ52,53）を
オンし、メモリセル37をマトリックス状に配列されたメ
モリセルアレイ全体の中から選択する。このメモリセル
37に対して、コモン線54および55を経由して、書き込み
読み出し回路43から書き込み、或いは読み出しを行な
う。

遅延回路121における遅延時間は、行デコーダ41が動作
を完了し、任意所望のワード線（例えばワード線44）の
行デコーダ41側近端から遠端までの電位がハイレベルに
立上り確定してから、列デコーダ42が動作する様に定め
ておく。

以上説明した書き込み、或いは読み出し動作において、
書き込み（ライト）なり読み出し（リード）なりの動作
速度を制限する大きな要因となっているのが、ワード
線、ビット線、或いはコモン線における信号の遅延時間
である。

すなわちワード線、ビット線、コモン線などは半導体基
板上に直線的にレイアウトされ、線全体としては大きな
寄生容量が付いてしまう。また配線自体、配線を駆動す
るドライバのインピーダンスなどによりローパスフィル
タが形成され、信号の伝搬遅延が生じてしまう。またこ
れら伝搬遅延は、メモリの総容量の増加に伴って配線長
が増加することから、大きくなる傾向にあり、ますます
メモリの動作速度を制限することとなっている。

ビット線、コモン線についてはその寄生容量を低減し、
動作速度を上げるために、通常はアルミ配線が用いられ
ている。これに対してワード線は、スイッチ用のMOSト
ランジスタのゲートを兼用するためにポリシリコン、或
いはポリサイド等の抵抗値が高く配線遅延量の多い材料
が用いられており、ワード線における遅延は、メモリ全
体の動作速度の速い、遅いを決定する大きな要因となっ
ている。

〔発明が解決しようとする問題点〕

上記のような事情にある従来技術は、ランダムアクセス
可能なメモリに連続的な一連のアドレスを与えることに
よりシリアルアクセスメモリを実現しており、ランダム
アクセス動作時と比較してシリアルアクセスメモリとし
ての動作スピードは改善されていなかった。

本発明の目的は、シリアルアクセス動作の特性を生かし
て、メモリの動作スピードを改善することにある。

〔問題点を解決するための手段〕

問題点解決のため、本発明で、マトリックス状にメモリ
セルを配列して成るメモリセルアレイと、該アレイの行
（又は列）方向に沿って配置されていて各メモリセルに
情報のライト或いはリードを行なうためのビット線と、
前記ビット線と各メモリセルとの間を接続したり切り離
したりするためのオン・オフ・スイッチと、前記アレイ
の列（又は行）方向に配置されていて各メモリセル毎の
前記オン・オフ・スイッチをオン・オフ駆動するワード
線と、から成り、 前記ワード線によりオン駆動してオン・オフ・スイッチ
をオンした後、前記ビット線により、前記ワード線とビ
ット線との交点に位置するメモリセルに対してリード、
ライトを行い、かつ前記各メモリセルは、ワード線に沿
って予め連続した番地を付与されていてその順に逐次ア
クセスがなされてるようにしたシリアルアクセスメモリ
において、 ワード線上で該ワード線の駆動源に一番近い位置に配置
され、該ワード線に属する全メモリセルのうちで一番初
めの番地を付与されたメモリセルに対するワード線の駆
動源を、前記駆動源とは別に独立に設けた。

〔作用〕

通常のランダムアクセスメモリにおいては、ワード線が
行デコーダにより駆動されたとき、該ワード線の行デコ
ーダ寄りの近端から遠端に至るまで全ワード線のレベル
が立ち上がり、確定してから列デコーダの動作を開始す
る必要がある。そうでないと、ワード線の中で未だレベ
ルの立ち上がらない部分につながっているメモリセルで
は、ビット線との間をつなぐスイッチがオン（開）とな
らないので、アクセスされても情報の書き込み、読み出
しが出来ないからである。

これに対して、シリアルアクセスメモリにおいては、シ
リアルアクセスであるが故に、メモリセルアレイの全体
に対して高速アクセスを実現する必要はない。例えば、
ワード線の行デコーダ（駆動源）寄りの近端から遠端に
向って各メモリセルに順番に番地を割りつけていけば、
ワード線の駆動源寄りの近端の番地のみ先ず高速にアク
セス出来ればよい。すなわちワード線上で遠端の番地を
アクセスする場合には、近端の番地をアクセスしている
間にワード線はその全体が立ち上がり、アクティブにな
っているから、遠端の番地がアクセスされた時点ではす
ぐに列デコーダを動作させることが出来るからである。

すなわち第４図で説明すると、遅延回路121における遅
延時間としては、ワード線の行デコーダ寄り近端から遠
端に至るまでの伝搬遅延時間（立ち上がりが全線で完了
するまでの時間）を考慮に入れる必要がなく、その結果
メモリ全体としては高速動作が可能となる。

以上述べた様に、シリアルアクセスメモリにおいては、
シリアルアクセスであることを利用して、一番最初にア
クセスされる番地を駆動源の近端に配置することによ
り、同一条件で製作したランダムアクセスメモリより高
速化が可能となる。

次に第４図を参照し、同図に示したメモリをシリアルア
クセスメモリとして動作させる場合について説明する。

まず、メモリセルの番地であるが、メモリセル37を０番
地、メモリセル38を１番地、メモリセル39を２番地、メ
モリセル40を３番地というように番地を割りつける。こ
の時、メモリのアクセスは０番地→１番地→２番地→３
番地→０番地→１番地の順にシリアルアクセス動作を行
なう。

０番地のメモリセル37に対するアクセスは、まず行デコ
ーダ41により、ワード線44を選択して駆動する。次にそ
の後、遅延回路121によって決められる遅延時間の後に
列デコーダ42により列スイッチ52,53を選択して駆動す
る。この時、ワード線44の行デコーダ41寄りの近端部の
みワード線電位が立ち上がっていればよく、ワード線44
の遠端部の電位が立ち上がるまで（すなわちワード線44
の伝搬遅延時間分）、列デコーダ42の動作開始を持つ必
要はないので、このため高速動作が可能になる。

続いて、次の１番地のメモリセル38に対するアクセス
は、０番地のメモリセル37に対するアクセスが行われて
いる間に、ワード線44の近端から遠端までの全線の電位
が立ち上がりを完了しているために、すぐに列デコーダ
42の動作を開始すればよく、高速動作が可能となる。す
なわち、ワード線44の伝搬遅延時間（つまりワード線44
の全線が立ち上がるのに要する時間）はメモリの１サイ
クルタイムより小さければ良いことになる。

次に、２番地のメモリセル39のアクセスは、前述の０番
地のメモリセル37の場合と同様にして高速アクセスが可
能である。

また３番地のメモリセル40のアクセスについても、前述
の１番地のメモリセル38のそれと同様なことは明らかで
あろう。

ここでは、２×２構成のメモリアレイについて説明を行
なったが、メモリアレイの構成がより大きな場合にも同
様に本発明を用いることが出来、また、改善効果も大き
くなることは容易に理解出来るであろう。

そしてワード線上で該ワード線の駆動源に一番近い位置
に配置されたメモリセル（第１番目のメモリセル）とそ
の隣りのメモリセルとの間に、該第１番目のメモリセル
とその隣り以降のメモリセルとの間を駆動源から見た負
荷としてはこれを分離するためのバッファ回路を設けれ
ば、これによって負荷が軽くなる分だけ、駆動源からの
高速動作が可能となる。

本発明では、ワード線上で該ワード線の駆動源に一番近
い位置に配置され、該ワード線に属する全メモリセルの
うちで一番初めの番地を付与されたメモリセルに対する
ワード線の駆動源を独立に設けることによって、シリア
ルアクセスメモリの動作スピードの改善を図っている。

〔実施例〕

以下、本発明実施の前提となるシリアルアクセスメモリ
の一例を第１図により説明する。第１図は本発明実施の
前提となるシリアルアクセスメモリの一例を示す回路図
である。

同図において、1,2,3,4はそれぞれデュアルポートメモ
リセル、5,6はリードワード線、7,8はライトワード線、
9,10,11,12はリードビット線、13,14,15,16はライトビ
ット線、17はリード行デコーダ、18はリード列デコー
ダ、19はライト行デコーダ、20はライト行デコーダ、2
1,22はリードコモン線、23,24はライトコモン線、25,2
6,27,28はそれぞれリード列スイッチ、29,30,31,32はそ
れぞれライト列スイッチ、33は読み出し回路、34は書き
込み回路、35は出力端子、36は入力端子、122はリード
アドレス発生回路、123,124はAND回路、125はタイミン
グコントロール回路、である。

メモリアレイの規模は任意の大きさでよく、第１図にお
いてはアレイの中の４隅のメモリセルのみ、また、アド
レス発生回路122およびタイミングコントロール回路12
5、AND回路123,124は、リード系のみを図示してある。

メモリセルに対する番地の割りつけは、メモリセル１が
０番地、メモリセル２が最初の行アドレスの最後の列ア
ドレスの番地、メモリセル３が最後の行アドレスの最初
の列アドレスの番地、メモリセル４が最後の行アドレス
の最後の列アドレスの番地となるように割当てる。すな
わち、リード行デコーダ17から見て、近端のワード線位
置から、遠端のワード線位置に向かって順番に番地が割
り付けてある。

本例では、リード側のみ、リードアドレス発生回路12
2、およびタイミングコントロール回路125、AND回路12
3,124を図示してあることは先にも述べた。

第1A図は第１図の回路動作を示すタイミングチャートで
ある。第１図、第1A図を参照して回路動作を説明する。

入力端子36から入力したデータは、書き込み回路34によ
り、正相、逆相の対の信号となり、ライト行デコーダ19
およびライト列デコーダ20により選択されたメモリセル
に書き込まれる。一方、リード行デコーダ17およびリー
ド列デコーダ18により選択されたメモリセルより読み出
された信号（データ）は、読み出し回路33により、増幅
されて出力端子35から読み出しデータとして出力され
る。書き込みおよび読み出しは、前述した番地に従って
順番に行なわれる。

読み出し動作においては、第1A図における時刻t₁に、タ
イミングコントロール回路125からの信号によりリード
アドレス発生回路122の出力である行アドレス（リード
行デコーダ17に供給する）と列アドレス（リード列デコ
ーダ18に供給する）が変化する。続いて時刻t₂に、列ア
ドレスの変化に対応して、列デコーダ18の出力が変化す
る。続いて時刻t₃に、行アドレスの変化に対応して、行
デコーダ17の出力が変化し、それに伴ってワード線のデ
コーダ寄り近端の電位が変化する。また時刻t₃には、タ
イミングコントロール回路125のタイミング信号によ
り、AND回路123,124が活性化され、時刻t₄にはAND回路
の出力が変化し、リード列スイッチ25〜28のうち選択さ
れたスイッチがオンして読み出しが開始される。

時刻t₅にはワード線のデコーダから見た遠端位置の電位
が変化する（立ち上がる）。すなわち、ワード線の伝搬
遅延時間は（t₅−t₃）の時間である。時刻t₆には、タイ
ミングコントロール回路125からのタイミング信号終了
により、AND回路123,124が非活性化され、時刻t₇にはAN
D回路123,124の出力はローになり、リード列スイッチ25
〜28はすべてオフになる。時刻t₈に、タイミングコント
ロール回路125からのタイミング信号により、リードア
ドレス発生回路122の出力である行アドレスおよび列ア
ドレスが変化して、次の読み出しサイクルがスタートす
る。

ランダムアクセス時には、ワード線のデコーダから見て
遠端の電位が立ち上がり、確定してから、リード列スイ
ッチをオンに変化させる必要があり、第1A図において、
タイミング信号およびAND回路出力は破線で示したタイ
ミングをとることとなる。同一行アドレス内の最初の番
地をワード線のデコーダ寄り近端に位置させることによ
り、第1A図において時間（t₅−t₃）だけ、リード列スイ
ッチの動作を速くすることができ、それにより、読み出
しの高速化が図られている。

書き込み側は、逆に同一行アドレス内の最初の番地がワ
ード線のデコーダから見た遠端にあり、ランダムアクセ
ス時と同等の動作速度しか達成されていないが、メモリ
全体としては、最適化されている。すなわち、本例では
メモリの動作速度を制限しているのは読み出し動作であ
り、読み出し側の動作速度を改善することによりメモリ
全体の動作速度を向上させることが出来るからである。

読み出し動作が書き込み動作より遅いことの理由は、リ
ードビット線9,10,11,12の容量による。すなわちビット
線の容量をメモリセルで駆動するわけであるが、メモリ
セルは面積を制限されるために電流駆動能力が小さい。
これに対して書き込み側も同様にライトビット線13,14,
15,16に容量を持つているが、書き込み回路34の電流駆
動能力を上げれば、短時間にライトビット線を駆動出来
るため、読み出しに比べて、動作速度を速くすることが
容易なためである。

本例においては、番地の割りつけを、リードワード線の
デコーダ寄り近端から遠端に向かって順番に行なってい
るが、ここで重要なのは、順番に番地を割り付けること
ではなく、番地を順番にアクセスして行った時に、ワー
ド線で切替わた後の最初の番地をワード線のデコーダ寄
り近端付近に位置させることであり、続く同一ワード線
上の番地の順番はあまり問題ではない。

次に本発明の実施例の理解に役立つ回路例を第２図を用
いて説明する。

同図において、1,2,3,4はそれぞれデュアルポートメモ
リセル、17はリード行デコーダ、19はライト行デコー
ダ、68,69,70,71はリードワード線、64,65,66,67はライ
トワード線、73〜80はそれぞれインバータ、81は第１の
メモリセルアレイ、82は第２のメモリセルアレイ、9,1
0,11,12はリードビット線、13,14,15,16はライトビット
線である。

第２図においては、列スイッチおよびタイミングコント
ロール回路は示されていないが、第１図あるいは第４図
におけるのと同様の構成を用いればよい。第２図は、デ
ュアルポート型メモリセルを用いたFIFOメモリを構成し
た場合の回路例であり、行デコーダとメモリセルアレイ
部のみ図示してある。行デコーダ、コモン線、書き込み
回路、読み出し回路の構成は第１図におけるそれらと同
一の構成でよい。

第２図において番地の割りつけは、リード行デコーダ1
7、或いはライト行デコーダ19寄りの近端にあるメモリ
セル１あるいはメモリセル３を同一行内の最初の番地
に、リード行デコーダ17、或いはライト行デコーダ19か
ら離れた遠端にあるメモリセル２、或いは４を同一行内
の最後の番地に割りつける。

次に第２図の回路の動作について読み出し動作を例にと
り説明する。先ずリード行デコーダ17によりリードワー
ド線69および71を選択する。この時、インバータ79およ
び80はバッファとして働き、ワード線71の寄生容量をワ
ード線69およびリード行デコーダ17から切り離す働きを
している。すなわち、リード行デコーダ17からはリード
ワード線69の寄生容量しか見えないためにそれだけ負荷
が軽くなり、リードワード線69を高速に駆動することが
出来、メモリセル１の内容を高速に読み出すことが出来
る。リードワード線71は、メモリセル１を読み出してい
るサイクル期間中に、インバータ80により駆動するよう
にしておけば、ワード線の遅延時間なしに次のサイクル
でメモリセル２の内容を読み出すときに、該ワード線71
における遅延時間なしに、直ちに読出すことが出来る。

ここで第2A図は、第２図におけるバッファとしてのイン
バータ79,80の回路例を（イ）に、またその等価回路を
（ロ）に示している。すなわち各バッファにおいて、前
段からの信号は、等価的なスイッチの開閉に使用される
だけで、後段の駆動にはVCC（電源）が用いられるもの
であり、バッファとしてのインバータ79,80により、後
段の負荷（寄生容量）の切り離しが行われることが理解
されるであろう。

第２図においては、２×２のメモリセルアレイの例を示
しているが、メモリ容量が増加した場合も、本回路はそ
のまま成立する。行方向にメモリ容量を増やす場合には
同一構成の行を増やせばよい。行方向にメモリ容量を増
やす場合には、メモリセル2,4の在る第２のメモリセル
アレイ82の列を増やせばよい。第１のメモリセルアレイ
81の行方向を増やさないことにより、リード行デコーダ
17およびライト行デコーダ19からみたワード線64,65,6
8,69の寄生容量がメモリ容量を増やしても増加しないた
め、ワード線のデコーダ寄り近端の電位が速く変化し
（立ち上り）、高速動作が損なわれない。

第３図は本発明の一実施例を示す回路図である。

同図において、83〜88はそれぞれメモリセル、81は第１
のメモリセルアレイ、82は第２のメモリセルアレイ、41
は行デコーダ、107は列デコーダ、43は書き込み読み出
し回路、89〜92はそれぞれワード線、93〜98はそれぞれ
ビット線、99〜104はそれぞれ列スイッチ、105,106はコ
モン線、108〜111はそれぞれインバータである。

第３図において、列スイッチ99〜104の動作を行デコー
ダ41の動作から所定の時間遅らせるためのタイミングコ
ントロールの手段は示されていないが、第１図または第
４図におけるのと同様な手段によれば良い。

メモリの番地の割り付けは、行デコーダ41によって選択
された同一行（例えばワード線89および91とする）内の
先頭アドレスを第１のメモリセルアレイ81に割りつけ、
残りのアドレスを第２のメモリセルアレイ82に割り付け
る。

行デコーダ41内のインバータバッファ108〜111は、第１
のメモリセルアレイ81のワード線と第２のメモリセルア
レイ82のワード線とを負荷的に分離し、別々に駆動する
働きをしている。すなわち、第１のメモリセルアレイ81
に対応するワード線89,90を駆動するインバータ109およ
び111は、それらワード線89,90につながるメモリセルの
数が少ないので、寄生容量が少なく高速動作が可能であ
るのに対して、同一行中の先頭番地以外の番地に対応す
る第２のメモリセルアレイ82のワード線91,92を駆動す
るインバータ108および110は、それらワード線91,92に
つながるメモリセルの数が多く、寄生容量が多いため動
作速度は遅いが、同一行中では先頭番地を割り付けられ
ていないので２サイクル以降にしかアクセスしないた
め、１サイクルタイム内にワード線駆動の動作を終了す
ればよい。

第３図においては、２×３のメモリセルアレイの例につ
いて説明を行なったが、より大きな容量のメモリセルア
レイについても同様に高速動作が可能となる。行方向に
容量を増やす場合には、同一構成の行を増やせば良い
し、列方向に容量を増やす場合には、インバータ109,11
1の負荷容量を増加させない様に第２のメモリセルアレ
イ82の列方向を増やすことにより、動作速度を遅らせる
ことなく、メモリ容量を増やすことが出来る。

また、第３図の回路図上には示されていないが、第１の
メモリセルアレイ81のアクセスを高速化する方法とし
て、第１のメモリセルアレイ81のみメモリセルサイズを
大きくして、メモリセル83および86の電流駆動能力を大
きくする方法を可能である。すなわち、第２のメモリセ
ルアレイ82上のメモリセルのアクセス時間は、既にワー
ド線が立ち上がっているためビット線およびコモン線に
よる遅延だけであるのに対し、第１のメモリセルアレイ
81上のメモリセルのアクセス時間には、さらにワード線
の遅延も加わるために、メモリセルの電流駆動能力を上
げて、ビット線、コモン線による遅延時間を少なくする
ことにより、すべてのサイクルで高速動作が可能とな
る。大きいメモリセルサイズのメモリセルを必要とする
のは原則として１列のみであり、メモリ全体のレイアウ
トに与える影響は少ない。

〔発明の効果〕

本発明によれば、シリアルアクセスメモリの動作速度
を、同一製造方法により製造されたランダムアクセスメ
モリの動作速度に対して、およそ、ワード線の信号伝搬
遅延時間分だけ改善出来るという効果がある。

【図面の簡単な説明】

第１図は本発明実施の前提となるシリアルアクセスメモ
リの一例を示す回路図、第1A図はその回路動作を示すタ
イミングチャート、第２図は本発明の理解に役立つ回路
を示す回路図、第2A図（イ）は第２図における要部の具
体的回路図、第2A図（ロ）はその等価回路図、第３図は
本発明の一実施例を示す回路図、第４図は従来の一般的
なメモリの回路図、である。 符号の説明 1,2,3,4…メモリセル、5,6…リードワード線、17…リー
ド行デコーダ、18…リード列デコーダ、81…第１のメモ
リセルアレイ、82…第２のメモリセルアレイ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐々木 詠子 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所家電研究所内 (72)発明者 中川 一三夫 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所家電研究所内 (72)発明者 小島 昇 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所家電研究所内 (72)発明者 堀内 直 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所家電研究所内 (72)発明者 石川 真司 東京都小平市上水本町1450番地 株式会社 日立製作所武蔵工場内 (56)参考文献 特開 昭61−29486（ＪＰ，Ａ) 特開 昭55−67993（ＪＰ，Ａ)

Claims (1)

【特許請求の範囲】
1. 【請求項１】マトリックス状にメモリセルを配列して成
   るメモリセルアレイと、該アレイの行（又は列）方向に
   沿って配置されていて各メモリセルに情報のライト或い
   はリードを行なうためのビット線と、前記ビット線と各
   メモリセルとの間を接続したり切り離したりするための
   オン・オフ・スイッチと、前記アレイの列（又は行）方
   向に配置されていて各メモリセル毎の前記オン・オフ・
   スイッチをオン・オフ駆動するワード線と、から成り、 前記ワード線によりオン駆動してオン・オフ・スイッチ
   をオンした後、前記ビット線により、前記ワード線とビ
   ット線との交点に位置するメモリセルに対してリード、
   ライトを行い、かつ前記各メモリセルは、ワード線に沿
   って予め連続した番地を付与されていてその順に逐次ア
   クセスがなされてるようにしたシリアルアクセスメモリ
   において、 ワード線上で該ワード線の駆動源に一番近い位置に配置
   され、該ワード線に属する全メモリセルのうちで一番初
   めの番地を付与されたメモリセルに対するワード線の駆
   動源を、前記駆動源とは別に独立に設けたことを特徴と
   するシリアルアクセスメモリ。