JPH0974351A - プログラマブル回路装置 - Google Patents
プログラマブル回路装置Info
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- JPH0974351A JPH0974351A JP7251879A JP25187995A JPH0974351A JP H0974351 A JPH0974351 A JP H0974351A JP 7251879 A JP7251879 A JP 7251879A JP 25187995 A JP25187995 A JP 25187995A JP H0974351 A JPH0974351 A JP H0974351A
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Abstract
(57)【要約】
【課題】 論理メモリ／制御メモリを小面積にすること
ができるプログラマブル回路装置を提供することを目的
とするものである。 【解決手段】 ３個以下のトランジスタによってメモリ
セルを構成することが可能であり、ＳＲＡＭに比べてメ
モリセルを小型化できるＤＲＡＭまたは強誘電体メモリ
を使用して、プログラマブル論理回路、プログラマブル
相互接続回路の論理メモリ、制御メモリを構成するもの
である。
ができるプログラマブル回路装置を提供することを目的
とするものである。 【解決手段】 ３個以下のトランジスタによってメモリ
セルを構成することが可能であり、ＳＲＡＭに比べてメ
モリセルを小型化できるＤＲＡＭまたは強誘電体メモリ
を使用して、プログラマブル論理回路、プログラマブル
相互接続回路の論理メモリ、制御メモリを構成するもの
である。
Description
【０００１】
【発明の属する技術分野】本発明は、ユーザがプログラ
ミングすることによって、論理と接続関係とを変更可能
なプログラマブル論理回路（ＦＰＧＡ等）と、回路接続
構成を変更可能な相互接続回路（ＦＰＩＣ等）とに係
り、特に、複数回の繰り返しプログラミングが可能な論
理回路に関する。
ミングすることによって、論理と接続関係とを変更可能
なプログラマブル論理回路（ＦＰＧＡ等）と、回路接続
構成を変更可能な相互接続回路（ＦＰＩＣ等）とに係
り、特に、複数回の繰り返しプログラミングが可能な論
理回路に関する。
【０００２】
【従来の技術】図１０は、第１の従来例であるプログラ
マブル論理回路２の構成図である。
マブル論理回路２の構成図である。
【０００３】このプログラマブル論理回路２は、ＳＲＡ
Ｍ技術を用い、繰り返しプログラム可能なＦＰＧＡであ
り、論理要素１０と、配線要素１１と、外部端子１２と
を有する回路である。
Ｍ技術を用い、繰り返しプログラム可能なＦＰＧＡであ
り、論理要素１０と、配線要素１１と、外部端子１２と
を有する回路である。
【０００４】論理要素１０は、入力に対して任意の論理
を実現できる出力を具備するものである。配線要素１１
は、論理要素１０を取り囲むように２次元的に配置さ
れ、論理要素１０同士間の接続、または外部端子１２と
論理要素１０との間の接続を行なうものである。この接
続関係をプログラムで変更することによって、所望の機
能実現に必要な接続関係を実現する。外部端子１２は、
プログラマブル論理回路２と外部との信号のやりとりを
行なう部品であり、信号の入出力属性等をプログラムに
よって指定し使用するものである。
を実現できる出力を具備するものである。配線要素１１
は、論理要素１０を取り囲むように２次元的に配置さ
れ、論理要素１０同士間の接続、または外部端子１２と
論理要素１０との間の接続を行なうものである。この接
続関係をプログラムで変更することによって、所望の機
能実現に必要な接続関係を実現する。外部端子１２は、
プログラマブル論理回路２と外部との信号のやりとりを
行なう部品であり、信号の入出力属性等をプログラムに
よって指定し使用するものである。
【０００５】図１１は、従来のプログラマブル論理回路
２における論理要素１０の一例を示す回路図であり、３
入力１出力の論理要素を示す構成図である。
２における論理要素１０の一例を示す回路図であり、３
入力１出力の論理要素を示す構成図である。
【０００６】この従来の３入力１出力の論理要素１０
は、３本の入力線２０と、１本の出力線２１と、論理メ
モリ２２と、８−１セレクタ２３と、Ｄ−ＦＦ（Ｄ型フ
リップ・フロップ）２４と、２−１セレクタ２５とで構
成されている。
は、３本の入力線２０と、１本の出力線２１と、論理メ
モリ２２と、８−１セレクタ２３と、Ｄ−ＦＦ（Ｄ型フ
リップ・フロップ）２４と、２−１セレクタ２５とで構
成されている。
【０００７】３入力１出力の論理要素１０においては、
論理に対応して予め書き込んである８つの論理用メモリ
２２から、入力に対応した論理用メモリ２２を選択し、
その値を出力することによって、論理を実現する。ここ
で、３入力に対して、８（＝２3 ）個の論理メモリセル
２２が配置され、これによって、２５６（＝２8 ）通り
の任意の論理を実現できる。
論理に対応して予め書き込んである８つの論理用メモリ
２２から、入力に対応した論理用メモリ２２を選択し、
その値を出力することによって、論理を実現する。ここ
で、３入力に対して、８（＝２3 ）個の論理メモリセル
２２が配置され、これによって、２５６（＝２8 ）通り
の任意の論理を実現できる。
【０００８】また、論理用メモリ２２の値を書き直せ
ば、論理を変更することができる。たとえば、論理要素
１０によって３入力ＡＮＤ論理を実現するように変更す
る場合には、３本の入力線が全て「１」のときに選択さ
れる論理メモリ２２にのみ「１」を書き込み、他の７個
の論理メモリ２２に「０」を書き込むように変更すれば
よい。
ば、論理を変更することができる。たとえば、論理要素
１０によって３入力ＡＮＤ論理を実現するように変更す
る場合には、３本の入力線が全て「１」のときに選択さ
れる論理メモリ２２にのみ「１」を書き込み、他の７個
の論理メモリ２２に「０」を書き込むように変更すれば
よい。
【０００９】上記従来例では、論理メモリ２２を、スタ
ティック・ランダム・アクセル・メモリ（ＳＲＡＭ）で
構成している。
ティック・ランダム・アクセル・メモリ（ＳＲＡＭ）で
構成している。
【００１０】図１２は、上記従来例における論理メモリ
２２の具体例を示す回路図であり、６個のトランジスタ
で構成されているメモリ構成を示す図である。この論理
メモリ２２は、ビット線３０と、ワード線３１と、デー
タ出力線３２とを有する。
２２の具体例を示す回路図であり、６個のトランジスタ
で構成されているメモリ構成を示す図である。この論理
メモリ２２は、ビット線３０と、ワード線３１と、デー
タ出力線３２とを有する。
【００１１】論理動作を行なうためには、論理メモリ２
２に、「１」または「０」の値を予め書き込んでおく必
要がある。通常、ビット線３０はプルアップ回路によっ
て「１」に設定され、プログラミング（書込）時は、ビ
ット線３０を経由し、選択されたワード線３１上の論理
メモリ２２に、書込データを書き込む。正しくプログラ
ミングされたか否かを確認する場合、ワード線３１の選
択によって生じたビット線３０間の微少電位差をセンス
回路に供給し、ここで増幅して出力する。ワード線３１
が非選択状態になると、プルアップ回路によってビット
線３０は再び「１」に設定される。
２に、「１」または「０」の値を予め書き込んでおく必
要がある。通常、ビット線３０はプルアップ回路によっ
て「１」に設定され、プログラミング（書込）時は、ビ
ット線３０を経由し、選択されたワード線３１上の論理
メモリ２２に、書込データを書き込む。正しくプログラ
ミングされたか否かを確認する場合、ワード線３１の選
択によって生じたビット線３０間の微少電位差をセンス
回路に供給し、ここで増幅して出力する。ワード線３１
が非選択状態になると、プルアップ回路によってビット
線３０は再び「１」に設定される。
【００１２】
【発明が解決しようとする課題】図１２に示す従来の論
理メモリ２２では、所望の論理を実現する論理メモリ
を、６個のトランジスタで構成しているので、論理要素
面積が大きくなるという問題がある。このために、チッ
プ上に搭載可能な論理要素数が制約され、チップ上に搭
載可能な論理規模が小さいという問題がある。
理メモリ２２では、所望の論理を実現する論理メモリ
を、６個のトランジスタで構成しているので、論理要素
面積が大きくなるという問題がある。このために、チッ
プ上に搭載可能な論理要素数が制約され、チップ上に搭
載可能な論理規模が小さいという問題がある。
【００１３】また、上記従来例では、配線間接続を制御
するスイッチのオン／オフを決定するメモリ（制御メモ
リ）を、論理メモリ２２と同様に、６個のトランジスタ
で構成しているので、制御メモリ面積が大きくなるとい
う問題があり、このために、チップ上に搭載可能なメモ
リ量が制約され、配線間接続を行なうためのラインスイ
ッチ数が制約されるので、配線トラックとしては未使用
配線があるにもかかわらず、上記のようにスイッチ配置
不足によって、配線不能が発生し、配線能力が低下する
という問題がある。
するスイッチのオン／オフを決定するメモリ（制御メモ
リ）を、論理メモリ２２と同様に、６個のトランジスタ
で構成しているので、制御メモリ面積が大きくなるとい
う問題があり、このために、チップ上に搭載可能なメモ
リ量が制約され、配線間接続を行なうためのラインスイ
ッチ数が制約されるので、配線トラックとしては未使用
配線があるにもかかわらず、上記のようにスイッチ配置
不足によって、配線不能が発生し、配線能力が低下する
という問題がある。
【００１４】すなわち、従来のプログラマブル論理回路
２における論理メモリ／制御メモリを、ＳＲＡＭ技術ベ
ースの６個のトランジスタで構成しているので、論理規
模が小さく、配線能力が低いという問題がある。
２における論理メモリ／制御メモリを、ＳＲＡＭ技術ベ
ースの６個のトランジスタで構成しているので、論理規
模が小さく、配線能力が低いという問題がある。
【００１５】この問題を解決するためには、４〜５個の
トランジスタで論理／制御メモリを構成する方法も考え
られるが、このようにした場合、面積を充分に縮小する
ことができない。
トランジスタで論理／制御メモリを構成する方法も考え
られるが、このようにした場合、面積を充分に縮小する
ことができない。
【００１６】図１３は、第２の従来例であるプログラマ
ブル相互接続回路ＰＣ２の構成を示す回路図である。
ブル相互接続回路ＰＣ２の構成を示す回路図である。
【００１７】プログラマブル相互接続回路ＰＣ２は、Ｓ
ＲＡＭ技術を用いた繰り返しプログラム可能な相互接続
回路であり、外部端子４０と、入力用引き出し線４１
と、出力用引き出し線４２と、縦配線群４３と、横配線
群４４と、分離／接続スイッチ４５と、ラインスイッチ
４６、４７、４８、４９とを有する。また、プログラマ
ブル相互接続回路ＰＣ２は、外部端子数が２５（＝５×
５）個であり、配線群４３、４４の各配線トラック数が
縦／横ともに４本である。
ＲＡＭ技術を用いた繰り返しプログラム可能な相互接続
回路であり、外部端子４０と、入力用引き出し線４１
と、出力用引き出し線４２と、縦配線群４３と、横配線
群４４と、分離／接続スイッチ４５と、ラインスイッチ
４６、４７、４８、４９とを有する。また、プログラマ
ブル相互接続回路ＰＣ２は、外部端子数が２５（＝５×
５）個であり、配線群４３、４４の各配線トラック数が
縦／横ともに４本である。
【００１８】外部端子４０は、入力端子として外部から
の信号を内部配線へ送り、また、出力端子として内部配
線からの信号を外部に伝達する端子である。入出力用引
き出し線４１と縦配線群４３、横配線群４４との交差位
置にあるラインスイッチ４６をオンすることによって、
外部端子４０から内部へ信号を入出力する。
の信号を内部配線へ送り、また、出力端子として内部配
線からの信号を外部に伝達する端子である。入出力用引
き出し線４１と縦配線群４３、横配線群４４との交差位
置にあるラインスイッチ４６をオンすることによって、
外部端子４０から内部へ信号を入出力する。
【００１９】４本の縦配線群４３と４本の横配線群４４
とが交差している交点１６個のうちで、その対角線より
も下に位置する交点１０個に、ラインスイッチ４６を配
置してある。そして、外部端子４０の間隔を１単位長と
した場合、縦／横配線群４３、４４を構成している各配
線トラックを、５、３、２または１単位長を有するセグ
メントで構成してある。また１単位長のセグメント間に
存在する分離／接続スイッチ４５は、互いに隣接する１
単位長のスイッチ間を接続するか分離するかを選択する
ものである。
とが交差している交点１６個のうちで、その対角線より
も下に位置する交点１０個に、ラインスイッチ４６を配
置してある。そして、外部端子４０の間隔を１単位長と
した場合、縦／横配線群４３、４４を構成している各配
線トラックを、５、３、２または１単位長を有するセグ
メントで構成してある。また１単位長のセグメント間に
存在する分離／接続スイッチ４５は、互いに隣接する１
単位長のスイッチ間を接続するか分離するかを選択する
ものである。
【００２０】上記のようにすれば、ある外部端子を任意
の他の外部端子に接続することができる。
の他の外部端子に接続することができる。
【００２１】ここで、縦配線群４３と横配線群４４との
接続用ラインスイッチ４６のオン／オフを決定するメモ
リと、縦横配線群４３または横配線群４４と入出力引き
出し線４１、４２との接続用ラインスイッチのオン／オ
フを決定するメモリとを、「制御メモリ」と呼ぶ。上記
従来例において、上記制御メモリは、６個のトランジス
タで構成されている。
接続用ラインスイッチ４６のオン／オフを決定するメモ
リと、縦横配線群４３または横配線群４４と入出力引き
出し線４１、４２との接続用ラインスイッチのオン／オ
フを決定するメモリとを、「制御メモリ」と呼ぶ。上記
従来例において、上記制御メモリは、６個のトランジス
タで構成されている。
【００２２】従来のプログラマブル相互接続回路ＰＣ２
では、配線間接続を制御するスイッチのオン／オフを決
定する制御メモリを６個のトランジスタで構成している
ので、このメモリ面積が大きい。したがって、チップ上
に搭載可能なメモリ量が制約され、配線間接続を行なう
ためのスイッチ数も制約されるので、配線セグメントの
交差する位置に少数のスイッチしか配置できない。この
ために、未使用配線があるにもかかわらず、スイッチネ
ックによって配線不能が発生し、配線能力が低いという
問題がある。
では、配線間接続を制御するスイッチのオン／オフを決
定する制御メモリを６個のトランジスタで構成している
ので、このメモリ面積が大きい。したがって、チップ上
に搭載可能なメモリ量が制約され、配線間接続を行なう
ためのスイッチ数も制約されるので、配線セグメントの
交差する位置に少数のスイッチしか配置できない。この
ために、未使用配線があるにもかかわらず、スイッチネ
ックによって配線不能が発生し、配線能力が低いという
問題がある。
【００２３】ここで、図１３において、たとえば端子Ａ
と端子Ｂとの接続を考える。この場合、端子Ａ／Ｂ以外
を接続するために、交点であるラインスイッチ４７、４
８、４９を経由する配線（図１３中、太線で表示してあ
る配線）以外の配線トラックが既に使用されていたとす
る。そして、図１３においては、縦４本と横４本とが交
差する１６個の交差点に対して１０点しかラインスイッ
チを配置していないので、交点４８にラインスイッチが
配置されておらず、図１３中、太線で表示してある配線
リソースは未使用で空いているにもかかわらず、スイッ
チ配置スペースが不足しているために、端子Ａと端子Ｂ
と配線することができない。つまり、従来例において
は、制御メモリの面積に起因する搭載ラインスイッチ数
が制約されている。
と端子Ｂとの接続を考える。この場合、端子Ａ／Ｂ以外
を接続するために、交点であるラインスイッチ４７、４
８、４９を経由する配線（図１３中、太線で表示してあ
る配線）以外の配線トラックが既に使用されていたとす
る。そして、図１３においては、縦４本と横４本とが交
差する１６個の交差点に対して１０点しかラインスイッ
チを配置していないので、交点４８にラインスイッチが
配置されておらず、図１３中、太線で表示してある配線
リソースは未使用で空いているにもかかわらず、スイッ
チ配置スペースが不足しているために、端子Ａと端子Ｂ
と配線することができない。つまり、従来例において
は、制御メモリの面積に起因する搭載ラインスイッチ数
が制約されている。
【００２４】すなわち、論理を変更可能な従来のプログ
ラマブル論理回路と、相互接続変更可能な従来のプログ
ラマブル相互接続回路とにおいて、論理を実現するため
の論理用メモリまたは配線要素／外部端子の構成を決定
する制御用メモリをＳＲＡＭで構成しているので、１個
のメモリを実現するためには、４〜６個程度のトランジ
スタを必要とし、したがって、メモリセルの面積が大き
くなるという問題がある。
ラマブル論理回路と、相互接続変更可能な従来のプログ
ラマブル相互接続回路とにおいて、論理を実現するため
の論理用メモリまたは配線要素／外部端子の構成を決定
する制御用メモリをＳＲＡＭで構成しているので、１個
のメモリを実現するためには、４〜６個程度のトランジ
スタを必要とし、したがって、メモリセルの面積が大き
くなるという問題がある。
【００２５】このために、従来例においては、チップに
搭載できる論理要素数やラインスイッチ数が制限され、
プログラマブル回路装置、プログラマブル論理回路、プ
ログラマブル相互接続回路の高性能化（大規模化、高速
化）が妨げられるという問題がある。
搭載できる論理要素数やラインスイッチ数が制限され、
プログラマブル回路装置、プログラマブル論理回路、プ
ログラマブル相互接続回路の高性能化（大規模化、高速
化）が妨げられるという問題がある。
【００２６】本発明は、チップに搭載できる論理要素数
やラインスイッチ数の制限が少なく、プログラマブル回
路装置、プログラマブル論理回路、プログラマブル相互
接続回路の高性能化（大規模化、高速化）を図ることが
できるプログラマブル回路装置を提供することを目的と
するものである。
やラインスイッチ数の制限が少なく、プログラマブル回
路装置、プログラマブル論理回路、プログラマブル相互
接続回路の高性能化（大規模化、高速化）を図ることが
できるプログラマブル回路装置を提供することを目的と
するものである。
【００２７】
【課題を解決するための手段】本発明は、３個以下のト
ランジスタによってメモリセルを構成することが可能で
あり、ＳＲＡＭに比べてメモリセルを小型化できるＤＲ
ＡＭまたは強誘電体メモリを使用して、プログラマブル
論理回路、プログラマブル相互接続回路の論理メモリ、
制御メモリを構成するものである。
ランジスタによってメモリセルを構成することが可能で
あり、ＳＲＡＭに比べてメモリセルを小型化できるＤＲ
ＡＭまたは強誘電体メモリを使用して、プログラマブル
論理回路、プログラマブル相互接続回路の論理メモリ、
制御メモリを構成するものである。
【００２８】
【発明の実施の形態および実施例】図１は、本発明の第
１の実施例であるプログラマブル論理回路１の構成を示
す図である。
１の実施例であるプログラマブル論理回路１の構成を示
す図である。
【００２９】このプログラマブル論理回路１は、論理メ
モリとしてＤＲＡＭ（ダイナミック型ランダムアクセス
メモリ）を用いて構成した論理回路であり、論理要素５
０と、配線要素５１と、外部端子５２とを有する。
モリとしてＤＲＡＭ（ダイナミック型ランダムアクセス
メモリ）を用いて構成した論理回路であり、論理要素５
０と、配線要素５１と、外部端子５２とを有する。
【００３０】論理要素５０は、所定数の入力に対して任
意の論理を実現できる１出力を有するものである。
意の論理を実現できる１出力を有するものである。
【００３１】配線要素５１は、論理要素５０を取り囲む
ように、２次元的に配置され、論理要素５１間、または
外部端子５２と論理要素５１との間の接続を行なう接続
関係を、プログラムによって変更することによって、所
望の機能に対応した接続関係を実現するものである。外
部端子５２は、プログラマブル論理回路１と外部との信
号のやりとりを行なう部品であり、端子の入出力属性等
をプログラムによって指定し、使用するものである。
ように、２次元的に配置され、論理要素５１間、または
外部端子５２と論理要素５１との間の接続を行なう接続
関係を、プログラムによって変更することによって、所
望の機能に対応した接続関係を実現するものである。外
部端子５２は、プログラマブル論理回路１と外部との信
号のやりとりを行なう部品であり、端子の入出力属性等
をプログラムによって指定し、使用するものである。
【００３２】図２は、上記実施例における論理要素５０
の一例としての３入力１出力論理要素の構成例を示す図
である。
の一例としての３入力１出力論理要素の構成例を示す図
である。
【００３３】この３入力１出力の論理要素５０は、３本
の入力線６０と、１本の出力線６１と、論理メモリ６２
と、８−１セレクタ６３と、Ｄ−ＦＦ（Ｄ型フリップ・
フロップ）６４と、２−１セレクタ６５とで構成されて
いる。
の入力線６０と、１本の出力線６１と、論理メモリ６２
と、８−１セレクタ６３と、Ｄ−ＦＦ（Ｄ型フリップ・
フロップ）６４と、２−１セレクタ６５とで構成されて
いる。
【００３４】論理要素５０は、論理に対応して予め書き
込まれた８個の論理用メモリ６２のうちで、入力に対応
した値が書き込まれているメモリ６２を選択し、出力す
ることによって、論理を実現するものである。３入力に
対して、８（＝２3 ）個の論理メモリセル６２を配置す
ることによって、２５６（＝２8 ）通りの任意の論理を
実現できる。また、論理用メモリ６２の値を書き直せ
ば、論理を変更することができる。さらに、上記実施例
では、論理メモリ６２がＤＲＡＭで構成されている。
込まれた８個の論理用メモリ６２のうちで、入力に対応
した値が書き込まれているメモリ６２を選択し、出力す
ることによって、論理を実現するものである。３入力に
対して、８（＝２3 ）個の論理メモリセル６２を配置す
ることによって、２５６（＝２8 ）通りの任意の論理を
実現できる。また、論理用メモリ６２の値を書き直せ
ば、論理を変更することができる。さらに、上記実施例
では、論理メモリ６２がＤＲＡＭで構成されている。
【００３５】図３は、上記実施例における論理メモリ６
２用のＤＲＡＭ６２Ｄを示す図である。
２用のＤＲＡＭ６２Ｄを示す図である。
【００３６】論理メモリ６２用のＤＲＡＭ６２Ｄは、論
理メモリセル７０と、読出回路（シングルラインセンス
アップ）７１と、書込ビット線７２と、書込ワード線７
３と、読出ビット線７４と、読出ワード線７５と、セル
選択トランジスタ７６と、トランジスタ７７、７８と、
キャパシタ７９とを有する。
理メモリセル７０と、読出回路（シングルラインセンス
アップ）７１と、書込ビット線７２と、書込ワード線７
３と、読出ビット線７４と、読出ワード線７５と、セル
選択トランジスタ７６と、トランジスタ７７、７８と、
キャパシタ７９とを有する。
【００３７】論理メモリセル７０を用いて機能を実現す
るためには、論理に対応した値をメモリに予め書き込ん
でおく必要がある。論理メモリにプログラムする場合、
書込ワード線７３を立ち上げ、セル選択トランジスタ７
６を導通させ、書込ビット線７２上の「０」または
「１」を論理メモリセル７０内に取り込む。また、キャ
パシタ７９に蓄えられている値を外部に出力することに
よって、論理メモリ６２としての機能を果たす。
るためには、論理に対応した値をメモリに予め書き込ん
でおく必要がある。論理メモリにプログラムする場合、
書込ワード線７３を立ち上げ、セル選択トランジスタ７
６を導通させ、書込ビット線７２上の「０」または
「１」を論理メモリセル７０内に取り込む。また、キャ
パシタ７９に蓄えられている値を外部に出力することに
よって、論理メモリ６２としての機能を果たす。
【００３８】プログラム内容を確認するためにメモリ値
を読み出す場合、読出ビット線７４をある電位に充電し
た後、図示しないワード線駆動回路によって読出ワード
線７５を立ち上げ、キャパシタ７９に蓄えていた電荷を
読み出しビット線７４に読み出す。この場合、シングル
ラインセンスアンプ７１で読出ビット線７４を増幅し、
読み出しする。選択ワード線に接続されたＤＲＡＭ６２
Ｄにおける全セルデータが読み出し時に破壊されるの
で、メモリセル７０への書込を再度実行する。
を読み出す場合、読出ビット線７４をある電位に充電し
た後、図示しないワード線駆動回路によって読出ワード
線７５を立ち上げ、キャパシタ７９に蓄えていた電荷を
読み出しビット線７４に読み出す。この場合、シングル
ラインセンスアンプ７１で読出ビット線７４を増幅し、
読み出しする。選択ワード線に接続されたＤＲＡＭ６２
Ｄにおける全セルデータが読み出し時に破壊されるの
で、メモリセル７０への書込を再度実行する。
【００３９】上記実施例においては、論理メモリ６２の
構成要素として、従来のＳＲＡＭ技術に代わってＤＲＡ
Ｍを用い、これによって、３個のトランジスタ７６、７
７、７８によって論理メモリセル７０を構成することが
できる。このようにして、論理メモリセル７０が小型化
し、プログラマブル論理回路１を大規模化することがで
きる。
構成要素として、従来のＳＲＡＭ技術に代わってＤＲＡ
Ｍを用い、これによって、３個のトランジスタ７６、７
７、７８によって論理メモリセル７０を構成することが
できる。このようにして、論理メモリセル７０が小型化
し、プログラマブル論理回路１を大規模化することがで
きる。
【００４０】図４は、本発明の第２実施例であるプログ
ラマブル配線ＰＬを説明する図である。
ラマブル配線ＰＬを説明する図である。
【００４１】このプログラマブル配線ＰＬは、プログラ
マブル論理回路の制御メモリとして強誘電体メモリを使
用したものである。プログラマブル配線ＰＬが使用され
るプログラマブル論理回路の構成は、図１に示すプログ
ラマブル論理回路１と同じである。
マブル論理回路の制御メモリとして強誘電体メモリを使
用したものである。プログラマブル配線ＰＬが使用され
るプログラマブル論理回路の構成は、図１に示すプログ
ラマブル論理回路１と同じである。
【００４２】このプログラマブル配線ＰＬは、論理要素
８０と、縦配線群８１と、横配線群８２と、スイッチ８
３と、分離／接続スイッチ８４とを有する。
８０と、縦配線群８１と、横配線群８２と、スイッチ８
３と、分離／接続スイッチ８４とを有する。
【００４３】論理要素８０は、図２に示す論理要素５０
と同じものであり、左辺に３入力の引き出し線８５を備
え、右辺に出力引き出し線８６を備えている。入力引き
出し線８５、出力引き出し線８６は、ラインスイッチ８
３を介して縦配線群８１へ接続可能である。
と同じものであり、左辺に３入力の引き出し線８５を備
え、右辺に出力引き出し線８６を備えている。入力引き
出し線８５、出力引き出し線８６は、ラインスイッチ８
３を介して縦配線群８１へ接続可能である。
【００４４】プログラマブル配線ＰＬは、ユーザが所望
する機能を実現するために必要な論理を論理要素８０上
にプログラムし、ラインスイッチ８３を介して、論理要
素８０間をプログラム配線で接続することによって、実
現される。
する機能を実現するために必要な論理を論理要素８０上
にプログラムし、ラインスイッチ８３を介して、論理要
素８０間をプログラム配線で接続することによって、実
現される。
【００４５】図５は、上記実施例におけるラインスイッ
チ８３の構成の説明図である。
チ８３の構成の説明図である。
【００４６】ラインスイッチ８３は、縦配線群８１と横
配線群８２とを接続したり、また、配線群８１、８２を
入力引き出し線８５または出力引き出し線８６に接続す
るスイッチであり、縦配線トラック９０と、横配線トラ
ック９１と、トランジスタ９２と、制御メモリ９３とを
有する。
配線群８２とを接続したり、また、配線群８１、８２を
入力引き出し線８５または出力引き出し線８６に接続す
るスイッチであり、縦配線トラック９０と、横配線トラ
ック９１と、トランジスタ９２と、制御メモリ９３とを
有する。
【００４７】ラインスイッチ８３は、トランジスタ９２
のソース、ドレインにそれぞれ縦配線トラック９０、横
配線トラック９１が接続され、トランジスタ９２のゲー
トの値を制御メモリ９３が制御することによって、縦、
横配線トラック９０、９１間の接続／切り離しを制御す
る。つまり、制御メモリ９３に「１」を書き込むことに
よって、縦配線トラック９０と横配線トラック９１との
間を接続し、制御メモリ９３に「０」を書き込むことに
よって、縦配線トラック９０と横配線トラック９１との
間を切り離す。
のソース、ドレインにそれぞれ縦配線トラック９０、横
配線トラック９１が接続され、トランジスタ９２のゲー
トの値を制御メモリ９３が制御することによって、縦、
横配線トラック９０、９１間の接続／切り離しを制御す
る。つまり、制御メモリ９３に「１」を書き込むことに
よって、縦配線トラック９０と横配線トラック９１との
間を接続し、制御メモリ９３に「０」を書き込むことに
よって、縦配線トラック９０と横配線トラック９１との
間を切り離す。
【００４８】図６は、上記実施例における制御メモリ９
３の構成例を示す図である。
３の構成例を示す図である。
【００４９】図６に示す制御メモリ９３は、ＭＯＳのゲ
ート絶縁膜を、通常のシリコン酸化膜から強誘電体に置
き換えた構造の強誘電体メモリである。制御メモリ９３
は、ビット線１００と、ワード線１０１と、強誘電体キ
ャパシタ１０２とを有するものである。
ート絶縁膜を、通常のシリコン酸化膜から強誘電体に置
き換えた構造の強誘電体メモリである。制御メモリ９３
は、ビット線１００と、ワード線１０１と、強誘電体キ
ャパシタ１０２とを有するものである。
【００５０】次に、強誘電体メモリの動作について説明
する。
する。
【００５１】強誘電体を分極させるのに必要な電圧をＭ
ＯＳのゲートに印加し、その後ゲート電圧を０に戻す
と、強誘電体の残留分極によって、正電荷が半導体表面
に反転層を形成する。この場合、ゲート電圧０でＭＯＳ
はオン状態になり、一方、ゲートに負の電圧を印加した
後、その後ゲート電圧を０に戻すと、強誘電体が分極反
転し、残留分極によって負電荷が半導体表面に発生し、
反転層を形成しない。
ＯＳのゲートに印加し、その後ゲート電圧を０に戻す
と、強誘電体の残留分極によって、正電荷が半導体表面
に反転層を形成する。この場合、ゲート電圧０でＭＯＳ
はオン状態になり、一方、ゲートに負の電圧を印加した
後、その後ゲート電圧を０に戻すと、強誘電体が分極反
転し、残留分極によって負電荷が半導体表面に発生し、
反転層を形成しない。
【００５２】この場合、ゲート電圧０でＭＯＳはオフ状
態となる。ゲート電圧が０のときにおけるＭＯＳのオン
／オフを予め書き込み、ＭＯＳのソース／ドレイン間の
電流によって、０／１を判定する。トランジスタ型の強
誘電体メモリを用いると、１個のトランジスタによっ
て、メモリセルを構成することができる。
態となる。ゲート電圧が０のときにおけるＭＯＳのオン
／オフを予め書き込み、ＭＯＳのソース／ドレイン間の
電流によって、０／１を判定する。トランジスタ型の強
誘電体メモリを用いると、１個のトランジスタによっ
て、メモリセルを構成することができる。
【００５３】上記のように、強誘電体メモリを用いて制
御メモリ９３を構成すれば、従来構成に比べ、小面積の
制御メモリを構成することができる。従来よりも小面積
の制御メモリを使用することによって、チップに搭載で
きるラインスイッチ数を増加させることが可能になる。
御メモリ９３を構成すれば、従来構成に比べ、小面積の
制御メモリを構成することができる。従来よりも小面積
の制御メモリを使用することによって、チップに搭載で
きるラインスイッチ数を増加させることが可能になる。
【００５４】また、強誘電体メモリを制御メモリ９３に
使用した場合、強誘電体メモリが不揮発性であることか
ら、電源オフ後の再起動時に、改めてプログラミングし
直す必要がない。
使用した場合、強誘電体メモリが不揮発性であることか
ら、電源オフ後の再起動時に、改めてプログラミングし
直す必要がない。
【００５５】図７は、本発明の第３の実施例であるプロ
グラマブル相互接続回路ＰＣ１の構成例を示す図であ
る。
グラマブル相互接続回路ＰＣ１の構成例を示す図であ
る。
【００５６】プログラマブル相互接続回路ＰＣ１は、Ｄ
ＲＡＭを用いて、ＦＰＩＣ制御メモリを構成したもので
あり、外部端子１１０と、入力用引き出し線１１１と、
出力用引き出し線１１２と、縦配線群１１３と、横配線
群１１４と、ラインスイッチ１１５と、分離／接続スイ
ッチ１１６とを有する。
ＲＡＭを用いて、ＦＰＩＣ制御メモリを構成したもので
あり、外部端子１１０と、入力用引き出し線１１１と、
出力用引き出し線１１２と、縦配線群１１３と、横配線
群１１４と、ラインスイッチ１１５と、分離／接続スイ
ッチ１１６とを有する。
【００５７】次に、プログラマブル相互接続回路ＰＣ１
の動作について説明する。ここで、外部端子１１０の数
が２５（＝５×５）個、配線群１１３、１１４の配線ト
ラック数が、縦／横とも４本の場合について説明する。
の動作について説明する。ここで、外部端子１１０の数
が２５（＝５×５）個、配線群１１３、１１４の配線ト
ラック数が、縦／横とも４本の場合について説明する。
【００５８】外部端子１１０は、入力端子として外部か
らの信号を内部配線へ、または出力端子として内部配線
からの信号を外部に伝達する端子である。入出力引き出
し線１１１、１１２と縦横配線１１３、１１４との交差
位置に存在するラインスイッチ１１５をオンすることに
よって、外部端子１１０から内部への入出力制御を行
う。
らの信号を内部配線へ、または出力端子として内部配線
からの信号を外部に伝達する端子である。入出力引き出
し線１１１、１１２と縦横配線１１３、１１４との交差
位置に存在するラインスイッチ１１５をオンすることに
よって、外部端子１１０から内部への入出力制御を行
う。
【００５９】外部端子１１０の間隔を単位長とした場
合、縦／横配線群１１３、１１４を構成している各配線
トラックを、５、３、２または１単位長を有するセグメ
ントで構成してある。１単位長のセグメント間にある分
離／接続スイッチ１１６は、互いに隣接する１単位長ス
イッチ間を接続するか分離するかを選択できる。
合、縦／横配線群１１３、１１４を構成している各配線
トラックを、５、３、２または１単位長を有するセグメ
ントで構成してある。１単位長のセグメント間にある分
離／接続スイッチ１１６は、互いに隣接する１単位長ス
イッチ間を接続するか分離するかを選択できる。
【００６０】したがって、上記プログラマブル相互接続
回路ＰＣ１おいては、ある外部端子１１０は任意の他の
外部端子と接続することが可能である。たとえば、図７
において、端子Ａと端子Ｂとを接続する場合、スイッチ
１１７、１１８、１１９をオンすればよい。
回路ＰＣ１おいては、ある外部端子１１０は任意の他の
外部端子と接続することが可能である。たとえば、図７
において、端子Ａと端子Ｂとを接続する場合、スイッチ
１１７、１１８、１１９をオンすればよい。
【００６１】上記構成において、縦横配線群１１３、１
１４相互間の接続用ラインスイッチ１１５と、縦横配線
群１１３、１１４と入出力引き出し線１１１、１１２と
の接続用ラインスイッチ１１５のオン／オフを決定する
メモリを「制御メモリ」と呼ぶ。
１４相互間の接続用ラインスイッチ１１５と、縦横配線
群１１３、１１４と入出力引き出し線１１１、１１２と
の接続用ラインスイッチ１１５のオン／オフを決定する
メモリを「制御メモリ」と呼ぶ。
【００６２】図８は、上記実施例におけるラインスイッ
チ１１５の構成例を示す回路図である。
チ１１５の構成例を示す回路図である。
【００６３】ラインスイッチ１１５は、縦配線トラック
１２０と、横配線トラック１２１と、トランジスタ１２
２と、制御メモリ１２３とを有する。
１２０と、横配線トラック１２１と、トランジスタ１２
２と、制御メモリ１２３とを有する。
【００６４】図８に示すラインスイッチ１１５におい
て、縦横の各配線チャネル１２０、１２１は、トランジ
スタ１２２のソース／ドレインに接続され、トランジス
タ１２２のゲートに接続されている制御メモリ３７の値
によって、縦／横配線間の接続／切り離しを制御してい
る。
て、縦横の各配線チャネル１２０、１２１は、トランジ
スタ１２２のソース／ドレインに接続され、トランジス
タ１２２のゲートに接続されている制御メモリ３７の値
によって、縦／横配線間の接続／切り離しを制御してい
る。
【００６５】図９は、上記実施例における制御メモリ３
７の構成例を示す回路図である。
７の構成例を示す回路図である。
【００６６】図９において、制御メモリ１２３は、ビッ
ト線１３０と、ワード線１３１と、トランジスタ１３２
と、強誘電キャパシタ１３３とを有する。
ト線１３０と、ワード線１３１と、トランジスタ１３２
と、強誘電キャパシタ１３３とを有する。
【００６７】制御メモリ１２３は、第２の実施例で説明
したトランジスタ型強誘電体メモリのシリコンと強誘電
体との間に、絶縁体バッファを挿入したフローティング
ゲート付きトランジスタ型の強誘電体メモリである。
したトランジスタ型強誘電体メモリのシリコンと強誘電
体との間に、絶縁体バッファを挿入したフローティング
ゲート付きトランジスタ型の強誘電体メモリである。
【００６８】本実施例で用いたフローティングゲート付
きトランジスタ型強誘電体メモリの動作原理は、第２の
実施例で用いたトランジスタ型強誘電体メモリと同じで
あるので、省略する。
きトランジスタ型強誘電体メモリの動作原理は、第２の
実施例で用いたトランジスタ型強誘電体メモリと同じで
あるので、省略する。
【００６９】制御メモリ１２３をフローティングゲート
付きトランジスタ型の強誘電体メモリで構成することに
よって、１個のトランジスタと１個のキャパシタとによ
って制御メモリ１２３を構成することができる。１個の
キャパシタは、トランジスタのシリコンと強誘電体との
間に絶縁体バッファを挿入するだけで実現でき、占有面
積の点からは１個のトランジスタ分と考えてよい。した
がって、上記実施例におけるフローティングゲート付き
トランジスタ型強誘電体メモリを使用すれば、従来のＳ
ＲＡＭ構成による制御メモリの半分以下の面積で足りる
ので、制御メモリを高集積化することができる。
付きトランジスタ型の強誘電体メモリで構成することに
よって、１個のトランジスタと１個のキャパシタとによ
って制御メモリ１２３を構成することができる。１個の
キャパシタは、トランジスタのシリコンと強誘電体との
間に絶縁体バッファを挿入するだけで実現でき、占有面
積の点からは１個のトランジスタ分と考えてよい。した
がって、上記実施例におけるフローティングゲート付き
トランジスタ型強誘電体メモリを使用すれば、従来のＳ
ＲＡＭ構成による制御メモリの半分以下の面積で足りる
ので、制御メモリを高集積化することができる。
【００７０】従来、制御メモリ数がネックになることに
よって、不足していたラインスイッチを豊富に配線上に
配置することができ、これによって、配線の自由度が増
加し、論理搭載能力、動作周波数が向上する。
よって、不足していたラインスイッチを豊富に配線上に
配置することができ、これによって、配線の自由度が増
加し、論理搭載能力、動作周波数が向上する。
【００７１】上記のように、メモリセルを３個以下のト
ランジスタで構成することが可能であり、上記実施例に
おいては、ＳＲＡＭに比べてメモリセルの小型化を図る
ことができるＤＲＡＭ、強誘電体メモリを用いてプログ
ラマブル論理回路、プログラマブル相互接続回路の論理
メモリ、制御メモリを構成することによって、チップ上
に収容可能な論理／制御メモリ量を増やすことができ、
したがって、実現論理規模が増大し、配線能力が向上さ
れ、高性能（大規模、高速）なプログラマブル論理回
路、プログラマブル相互接続回路の実現が可能である。
なお、プログラマブル回路装置は、プログラマブル論理
回路であり、また、プログラマブル相互接続回路であ
る。
ランジスタで構成することが可能であり、上記実施例に
おいては、ＳＲＡＭに比べてメモリセルの小型化を図る
ことができるＤＲＡＭ、強誘電体メモリを用いてプログ
ラマブル論理回路、プログラマブル相互接続回路の論理
メモリ、制御メモリを構成することによって、チップ上
に収容可能な論理／制御メモリ量を増やすことができ、
したがって、実現論理規模が増大し、配線能力が向上さ
れ、高性能（大規模、高速）なプログラマブル論理回
路、プログラマブル相互接続回路の実現が可能である。
なお、プログラマブル回路装置は、プログラマブル論理
回路であり、また、プログラマブル相互接続回路であ
る。
【００７２】
【発明の効果】本発明によれば、チップに搭載できる論
理要素数やラインスイッチ数の制限が少なく、プログラ
マブル回路装置、プログラマブル論理回路、プログラマ
ブル相互接続回路の高性能化（大規模化、高速化）を図
ることができるという効果を奏する。
理要素数やラインスイッチ数の制限が少なく、プログラ
マブル回路装置、プログラマブル論理回路、プログラマ
ブル相互接続回路の高性能化（大規模化、高速化）を図
ることができるという効果を奏する。
【図１】本発明の第１の実施例であるプログラマブル論
理回路１を示す図である。
理回路１を示す図である。
【図２】上記実施例における論理要素５０の一例として
の３入力１出力論理要素の構成例を示す図である。
の３入力１出力論理要素の構成例を示す図である。
【図３】上記実施例における論理メモリ６２用のＤＲＡ
Ｍ６２Ｄを示す図である。
Ｍ６２Ｄを示す図である。
【図４】本発明の第２実施例であるプログラマブル配線
ＰＬを説明する図である。
ＰＬを説明する図である。
【図５】上記実施例におけるラインスイッチ８３の構成
の説明図である。
の説明図である。
【図６】上記実施例における制御メモリ９３の構成例を
示す図である。
示す図である。
【図７】本発明の第３の実施例であるプログラマブル相
互接続回路ＰＣ１の構成例を示す図である。
互接続回路ＰＣ１の構成例を示す図である。
【図８】上記実施例におけるラインスイッチ１１５の構
成例を示す回路図である。
成例を示す回路図である。
【図９】上記実施例における制御メモリ３７の構成例を
示す回路図である。
示す回路図である。
【図１０】第１の従来例であるプログラマブル論理回路
２の構成図である。
２の構成図である。
【図１１】従来のプログラマブル論理回路２における論
理要素１０の一例を示す回路図であり、３入力１出力の
論理要素を示す構成図である。
理要素１０の一例を示す回路図であり、３入力１出力の
論理要素を示す構成図である。
【図１２】上記従来例における論理メモリ２２の具体例
を示す回路図であり、６個のトランジスタで構成されて
いるメモリ構成を示す図である。
を示す回路図であり、６個のトランジスタで構成されて
いるメモリ構成を示す図である。
【図１３】第２の従来例であるプログラマブル相互接続
回路ＰＣ２の構成を示す回路図である。
回路ＰＣ２の構成を示す回路図である。
１…プログラマブル論理回路、 ５０…論理要素、 ５１…配線要素、 ５２、１１０…外部端子、 ６２…論理メモリ、 ６２Ｄ…論理メモリ６２用ＤＲＡＭ、 ７０…論理メモリセル、 ８０…論理要素、 ８１、１１３…縦配線群、 ８２、１１４…横配線群、 ８３、１１５…ラインスイッチ、 ８４…分離／接続スイッチ、 ９０、１２０…縦配線トラック、 ９１、１２１…横配線トラック、 ９３、１２３…制御メモリ、 １０２、１３３…強誘電体キャパシタ、 ＰＣ１…プログラマブル相互接続回路。
Claims (4)
- 【請求項１】 外部からのプログラムによって論理を変
更可能な論理要素と、上記外部からのプログラムによっ
て接続関係を変更可能な配線要素と、上記外部と上記配
線要素との間で信号の入出力を行なう外部端子とを具備
するプログラマブル回路装置において、 上記論理要素の論理を実現する論理メモリセル内と、配
線接続関係を実現する制御メモリセル内とに、ダイナミ
ック型ランダムアクセスメモリを有することを特徴とす
るプログラマブル回路装置。 - 【請求項２】 外部からのプログラムによって論理を変
更可能な論理要素と、上記外部からのプログラムによっ
て接続関係を変更可能な配線要素と、上記外部と上記配
線要素との間で信号の入出力を行なう外部端子とを具備
するプログラマブル回路装置において、 上記論理要素の論理を実現する論理メモリセル内と、配
線接続関係を実現する制御メモリセル内とに、強誘電体
メモリを有することを特徴とするプログラマブル回路装
置。 - 【請求項３】 外部からのプログラムによって接続関係
を変更可能な配線要素と、上記外部と配線要素との間で
信号の入出力を行なう外部端子とを具備するプログラマ
ブル回路装置において、 配線接続関係を実現する制御メモリセル内に、ダイナミ
ック型ランダムアクセスメモリを有することを特徴とす
るプログラマブル回路装置。 - 【請求項４】 外部からのプログラムによって接続関係
を変更可能な配線要素と、上記外部と配線要素間の信号
の入出力を行なう外部端子を具備するプログラマブル回
路装置において、 配線接続関係を実現する制御メモリセル内に、強誘電体
メモリを有することを特徴とするプログラマブル回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7251879A JPH0974351A (ja) | 1995-09-05 | 1995-09-05 | プログラマブル回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7251879A JPH0974351A (ja) | 1995-09-05 | 1995-09-05 | プログラマブル回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0974351A true JPH0974351A (ja) | 1997-03-18 |
Family
ID=17229304
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7251879A Pending JPH0974351A (ja) | 1995-09-05 | 1995-09-05 | プログラマブル回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0974351A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001056160A1 (fr) * | 2000-01-28 | 2001-08-02 | Hitachi, Ltd. | Circuit logique variable, circuit integre a semiconducteur, et procede de fabrication dudit circuit integre |
| JP2008533916A (ja) * | 2005-03-18 | 2008-08-21 | アルテラ コーポレイション | 可変遅延回路網 |
| US7859303B2 (en) | 1999-11-11 | 2010-12-28 | Hynix Semiconductor Inc. | Nonvolatile programmable logic circuit |
| DE112011100551T5 (de) | 2010-02-16 | 2013-01-03 | Denso Corporation | Integrierte schaltung und verfahren zur verwendung derselben |
| US8957701B2 (en) | 2011-08-12 | 2015-02-17 | Denso Corporation | Integrated circuit |
| JP2016086422A (ja) * | 2010-01-20 | 2016-05-19 | 株式会社半導体エネルギー研究所 | プログラマブル回路、及び、ｆｐｇａ |
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| JPH04367120A (ja) * | 1991-06-14 | 1992-12-18 | Kawasaki Steel Corp | 強誘電体メモリを利用したプログラマブルロジックデバイス |
| JPH05242667A (ja) * | 1991-10-15 | 1993-09-21 | Natl Semiconductor Corp <Ns> | 構成可能な論理のための強誘電体プログラミングセル |
| JPH06237165A (ja) * | 1992-08-27 | 1994-08-23 | Ncr Internatl Inc | プログラマブルロジックアレイ |
-
1995
- 1995-09-05 JP JP7251879A patent/JPH0974351A/ja active Pending
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| WO2001056160A1 (fr) * | 2000-01-28 | 2001-08-02 | Hitachi, Ltd. | Circuit logique variable, circuit integre a semiconducteur, et procede de fabrication dudit circuit integre |
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| JP2016086422A (ja) * | 2010-01-20 | 2016-05-19 | 株式会社半導体エネルギー研究所 | プログラマブル回路、及び、ｆｐｇａ |
| US9614097B2 (en) | 2010-01-20 | 2017-04-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US10454475B2 (en) | 2010-01-20 | 2019-10-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| DE112011100551T5 (de) | 2010-02-16 | 2013-01-03 | Denso Corporation | Integrierte schaltung und verfahren zur verwendung derselben |
| US8884647B2 (en) | 2010-02-16 | 2014-11-11 | Denso Corporation | Integrated circuit and method of using the same |
| US8957701B2 (en) | 2011-08-12 | 2015-02-17 | Denso Corporation | Integrated circuit |
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