JPH05242667A - 構成可能な論理のための強誘電体プログラミングセル - Google Patents

構成可能な論理のための強誘電体プログラミングセル

Info

Publication number
JPH05242667A
JPH05242667A JP4274084A JP27408492A JPH05242667A JP H05242667 A JPH05242667 A JP H05242667A JP 4274084 A JP4274084 A JP 4274084A JP 27408492 A JP27408492 A JP 27408492A JP H05242667 A JPH05242667 A JP H05242667A
Authority
JP
Japan
Prior art keywords
capacitance
ferroelectric
power input
cell
terminal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP4274084A
Other languages
English (en)
Inventor
Andreas G Papaliolios
アンドレアス・ジー・パパリオリオス
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
National Semiconductor Corp
Original Assignee
National Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by National Semiconductor Corp filed Critical National Semiconductor Corp
Publication of JPH05242667A publication Critical patent/JPH05242667A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Static Random-Access Memory (AREA)
  • Logic Circuits (AREA)

Abstract

(57)【要約】 （修正有） 【目的】 強誘電体コンデンサとＳＲＡＭ類似の増巾器
を備えたプログラミングセルの分布回路を用いたプログ
ラミングの構成可能な素子を提供する。 【構成】 本発明の強誘電体プログラミングセル１０
は、内部データ記憶ノードを有する揮発性メモリセルを
含む。ノード使用可能スイッチング手段が、コンプリメ
ンタリ内部ノードの値を設定する。キャパシタンス分割
器が、不揮発性構成状態を記憶するための強誘電体キャ
パシタンス手段を含む。各キャパシタンス手段は、駆動
端子と、接続された測定端子とを有しそれは、外部信号
発生器を使用可能にするための測定クリアスイッチング
手段を含む。ロードスイッチが、分割器に記憶された不
揮発性構成状態をセルの内部ノードに転送するために外
部信号発生器を使用可能にする。セルの内部ノードはパ
スゲートＰ１，Ｐ０に接続可能であり、データ端子を接
続するか又はデータ端子を分離する内部ノードに記憶さ
れた構成情報に応答する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に係
り、特に構成可能な論理をプログラミングするのに利用
可能な強誘電体回路に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】構成可
能な論理は、それぞれにプログラム可能な機能論理セル
の長方形のアレイから成り、その論理セルはプログラム
可能なリンクによりそれぞれ隣同士接続されている。開
放リンクとは接続されていないことを意味し、閉鎖リン
クではセル間の接続がなされる。かくして、アレイ中の
個々のセル及びリンクの構成は、その回路によりなされ
る論理機能を決定する。
【０００３】ＰＡＬやＰＬＡのようなある種の構成可能
な論理アレイにおいては、リンクは１度だけプログラム
できるだけである。したがって、このシステムはプログ
ラミングの後は永久的に構成される。Freemanの米国特
許第4,870,302号に開示されたような他の種類の構成可
能な論理アレイにおいては、セルアレイ用の構成データ
を記憶する回路要素は揮発性であり、このアレイはチッ
プがターンオンされる度に再構成されなければ成らな
い。
【０００４】ＥＥＰＲＯＭのような更に他の構成可能な
論理アレイにおいては、アレイを構成することに高電圧
を印加することが要求され、この高電圧はチップを再構
成するために長期の時間周期間の通常の動作供給電圧と
は明確に区別される。
【０００５】プログラム可能な論理装置及び技術のこの
他の例は、次の文書に記載されている。すなわち、Furt
ekの米国特許第5,019,736号「プログラム可能な論理セ
ル及びアレイ(Programmable Logic Cell and Array)」、
Furtekの米国特許第4,700,187号「プログラム可能な非
同期論理セル及びアレイ(Programmable AsynchronousLo
gic Cell and Array)」、El Gamalの米国特許第4,873,4
59号「プログラム可能な相互接続構造(Programmable In
terconnect Architecture)、Furtekの米国特許第4,918,
440号「プログラム可能な論理セル及びアレイ(Programm
able Logic Cell and Array)」、及びAustinの米国特許
第4,935,734号「半導体集積回路／システム(Semi-Condu
ctor Integrated Circuits/Systems)」に記載されてい
る。
【０００６】最近の半導体技術の進歩により、強誘電体
素子が、データ記憶装置として選択するのに一般的とな
った。強誘電体装置は、情報を記憶するためにＰＺＴ薄
膜構造のドメインの分極に頼る。分極は電力が取り除か
れた後、記憶された電荷が存在しない間維持され、強誘
電体装置はほとんど電力を要せず、極めて小形であるの
で、強誘電体装置は低電力、不揮発性メモリ回路を実現
するのに優れた手段を提供する。
【０００７】強誘電体記憶回路は、通常は、１又はそれ
以上の強誘電体コンデンサと該コンデンサを適当に充放
電するのに利用される種々のトランジスタとを含む。強
誘電体コンデンサは、その最大値までの前回の充電方法
から近似として生じる分極を有するものと考えることが
できる。特に、該コンデンサがＮとＳの２枚の電極から
成るものと仮定すると、一の分極は、電極Ｎが電極Ｓよ
りも高い電圧でその最大値まで充電されたときに発生
し、他の分極は、電極Ｓが電極Ｎよりも高い電圧で最大
充電が発生したときに発生する。コンデンサの両端間の
電圧が反対極性の最大値の方向へ振れなければ、たとえ
コンデンサの両端間の電圧が変化してもこの分極は維持
される。特に、装置から電力が取り除かれた後もこの分
極は維持される。
【０００８】強誘電体コンデンサは、小形で、通常の電
力供給電圧の近傍で最大電圧をとるように設計できるの
で、不揮発性記憶素子を作るのに用いて良好な部品であ
る。強誘電体コンデンサの分極は、一の分極状態のキャ
パシタンスが他の分極状態のキャパシタンスと大きく異
なるので、電気的に検出できる。
【０００９】以下の説明では簡単のために、分極状態の
一つを「アップ」と呼び、他の分極状態を「ダウン」と
呼ぶ。また、「アップ」分極状態のキャパシタンスの方
が「ダウン」分極状態のキャパシタンスよりも大きいも
のと仮定する。
【００１０】メモリ素子を作る強誘電体コンデンサを用
いる共通の方法が、Eaton,Jr.の米国特許第4,918,654号
「プログラム可能なキャパシタンス分割器を有するＳＲ
ＡＭ(SRAM with Programmable Capacitance Divider)」
に開示されている。Eatonのメモリ素子は２個の強誘電
体コンデンサを用いている。１個のコンデンサの分極を
「アップ」モードに、他方のコンデンサの分極を「ダウ
ン」モードにすることにより「１」が記憶される。
「０」は、２個のコンデンサの分極を正確に逆の方法で
構成することにより記憶される。記憶した値は、各コン
デンサを充電し、その結果として生じる電圧を比較する
ことにより読み取られる。分極が異なるので、キャパシ
タンスが異なって、中間のノードの各点の電圧を異なら
しめる。本質的に、このキャパシタンス差の標識が記憶
値を決定する。
【００１１】強誘電体記憶回路の他の関連する例には、
Dimmlerの米国特許第4,809,225号「強誘電体コンデンサ
を有する揮発性部分及び不揮発性部分のあるメモリセル
(Memory Cell with Volatile and Non-Volatile Portio
ns Having Ferroelectric Capacitors)」及びEaton,Jr.
の米国特許第4,914,627号「プログラム可能なキャパシ
タンス分割器を有する一のトランジスタメモリセル(One
Transistor Memory Cell with Programmable Capacita
nce Divider)」が含まれる。
【００１２】さらに、Millerの米国特許第4,974,204号
「不揮発性のプログラム可能な相互接続回路(Non-Volat
ile Programmable Interconnection Circuit)」には、
回路のプログラミング状態を差動的に記憶する２個の強
誘電体コンデンサを用いるプログラム可能な相互接続回
路が開示されている。Millerの回路は、強誘電体データ
記憶の利点を有するプログラミング回路を提供するが、
安定したデータ保存のために要求されるセルの分離とコ
ンデンサの等化は供給しない。
【００１３】
【課題を解決するための手段】本発明は、強誘電体コン
デンサとＳＲＡＭ類似の増幅器を備えたプログラミング
セルの分布回路を用いたプログラミングの構成可能な論
理素子を提供する。各検出増幅器は、１マイクロ秒の電
力上昇内に強誘電体コンデンサからその構成にロードす
る。次に、電力上昇サイクルがデータを強誘電体コンデ
ンサに戻して書き込み、それらをリフレッシュし、破壊
的な読み取りサイクルを伴う。検出増幅器の２個のコン
プリメンタリ出力は、入力をＣＭＯＳのパスゲート又は
他の適宜な論理素子ヘ駆動し、該素子の連結性を設定す
る。検出増幅器は透過的であり、このことにより新たな
データの記憶が単純になる。集積回路に構成された内部
ＳＲＡＭとちょうど同様に、本装置は外部的にプログラ
ムできる。
【００１４】したがって、本発明による強誘電体プログ
ラミングセルの一実施例においては、揮発性メモリセル
の正電力入力が最大に許容される電圧レベルに保たれ、
その負電力入力が接地状態に保たれるときに、コンプリ
メンタリ状態でラッチされる第一及び第二の内部データ
記憶ノードを有する揮発性メモリセルが含まれる。外部
信号発生器と揮発性メモリセルの間に接続されたノード
使用可能スイッチング手段が信号発生器を使用可能と
し、第一及び第二のコンプリメンタリ内部ノードの値を
設定する。第一及び第二のほぼ等しいキャパシタンス分
割器のそれぞれが、不揮発性の構成状態を記憶するため
の第一の強誘電体キャパシタンス手段を含む。各強誘電
体キャパシタンス手段は、外部信号発生器に接続された
駆動端子と、第一の強誘電体キャパシタンス手段の不揮
発性の構成状態を測定するために揮発性メモリセルを使
用可能にする第二のキャパシタンス手段に接続された測
定端子とを含む。また、それは、外部信号発生器を使用
可能にして測定端子電圧を接地させる測定クリアスイッ
チング手段をも含む。第一と第二のほぼ等しいロードス
イッチは、外部信号発生器を使用可能にして、第一及び
第二のキャパシタンス分割器に記憶された不揮発性の構
成状態を揮発性メモリセルの内部ノードにそれぞれ転送
する。この２個の揮発性メモリセルの内部ノードは、第
一及び第二の端子間に接続され、第一及び第二のデータ
端子を接続するか該第一及び第二のデータ端子を分離す
るために内部ノードに記憶された構成情報に応答するパ
スゲートに接続されている。
【００１５】本発明の利点は明白である。従来の内部−
ＳＲＡＭ−構成フィールドプログラム可能なアレイを用
いる製品は、システムバスを介してソフトウェアから構
成をロードしなければならず、これは時間のかかる手順
である。これに代わるものは、迅速な電力上昇構成のた
めに基板上のＥＰＲＯＭを提供することである。ＥＰＲ
ＯＭ製品を最新のものにするには、システムが最新のＥ
ＰＲＯＭを挿入するために分解されるか、又は組み込ま
れたＥＰＲＯＭ再プログラミング器を製品が備えている
ことが必要である。本発明による不揮発性の強誘電体プ
ログラミングセルを用いることは、電力上昇時の瞬間的
自動構成を提供する。構成データの任意の変化、改訂又
は更新を遅延又は分解することなく、単に製品のシステ
ム内にロードできるモデムにより新しいソフトウェア構
成を送信することによりなすことができる。追加するチ
ップは何ら必要でない。構成可能な装置は、単にシステ
ムバスに接続されなければならない。
【００１６】本発明の特徴と利点のより十分な理解は、
以下の本発明の詳細な説明と、本発明の主題が利用され
た実例となる実施例を明らかにする添付の図面を参照し
て得られるであろう。
【００１７】
【実施例】図１は、残存分極形態の構成を記憶する強誘
電体コンデンサＦＥ1及びＦＥ0を含む強誘電体プログラ
ミングセル１０を示す。
【００１８】４個のＭＯＳＦＥＴ装置Ｍ1，Ｍ2，Ｍ3及
びＭ4が、信号ＳＰ及びＳＮがそれぞれＶdd及びアース
に保持されているときに従来のＳＲＡＭセルを提供する
ように構成されている。ＦＥＴ Ｍ1−Ｍ4は検出増幅器
を表し、以下に示すように、信号ＳＰ及びＳＮは注意深
く制御されタイミングをとられ、信号差を徐々に「引き
離し」、コンデンサＦＥ1及びＦＥ0からＶdd及びアース
に近い信号レベルに読み取る。
【００１９】シリコンコンデンサ又は強誘電体コンデン
サのいずれでもよい検出コンデンサＣ0及びＣ1は、ソー
ヤー・タワー（Ｓａｗｙｅｒ−Ｔｏｗｅｒ）構成に付け
加えられて読み取り動作中にコンデンサＦＥ1及びＦＥ0
のポーリングができるようにする「ビットライン」キャ
パシタンスである。
【００２０】パスゲートＰ1及びＰ0は、強誘電体コンデ
ンサＦＥ1及びＦＥ0が読み取り又は書き込みがなされて
いないときにそれらを分離する。
【００２１】当業者は、図１に破線により示したコンデ
ンサＣ0'及びＣ1'のように、検出コンデンサをパスゲー
トＰ0及びＰ1のＳＲＡＭ側におくことができることを容
易に察知できるであろう。
【００２２】等化ゲートＥＱ1及びＥＱ0は、大域信号Ｅ
Ｑがパルスされたときに、強誘電体コンデンサＦＥ1及
びＦＥ0の一方の電極をそれぞれアースへ引く。強誘電
体の電極上に残された残留電荷が時間依存絶縁破壊（Ｔ
ＤＤＢ）に導かないことを保証することにより、この動
作は信頼性を増大させる。
【００２３】データ端子Ｘ及びＹ間を接続できるゲート
ＣＰＯは、所望の構成可能な接続を提供するのに用いて
差し支えない構成ゲートの一例である。
【００２４】図２及び図３のタイミング図並びに図１に
示すように、各セル１０は１０個の信号を要求する。信
号ＳＰ及びＳＮは、強誘電体記憶素子ＦＥ1及びＦＥ0か
らの入力信号を検出し、本回路に電力が供給されている
間検出状態を保持するのにＳＲＡＭセル（ＦＥＴ Ｍ1
−Ｍ4）により用いられる大域信号である。ＬＯＡＤ信
号は、強誘電体素子ＦＥ1及びＦＥ0がアクセスされてい
ない間それらを妨害信号から切り離すためにパスゲート
Ｐ1及びＰ0を制御する。信号ＥＱは、強誘電体アクセス
サイクルの後に各強誘電体の電極の一方のフローティン
グノードをアースに落とすためにパルスされ、それによ
り各強誘電体コンデンサＦＥ0、ＦＥ1の測定端子電圧を
アース電圧に固定しておくことを可能とする。信号ＤＬ
は、読み取り及び書き込み動作中各強誘電体記憶素子Ｆ
Ｅ1及びＦＥ0の一方の電極をパルスする大域駆動ライン
である。信号Ｗ及びＷｂａｒは２個の入力データ信号で
ある。信号Ｗ及びＷｂａｒは、使用可能信号ＥＮにより
セル１０中にゲートされる。使用可能信号ＥＮが表明さ
れるときは、セル１０の状態もまたＷ及びＷｂａｒ信号
の測定により読み取られることができる。
【００２５】データをセル１０に記憶するために、入力
信号Ｗ及びＷｂａｒに対する適当な値が設定される。特
別な構成セルが、ＬＯＡＤ信号と使用可能信号ＥＮをハ
イに駆動し、大域信号ＤＬをローに保持することにより
選択される。ＬＯＡＤ及びＥＮ信号がハイに駆動された
後（これは適当な強誘電体素子に「０」状態を書き込
む）５０ｎｓよりも長い期間、信号ＤＬは５０ｎｓより
も長くＶddに引かれる。この動作は他の強誘電体記憶素
子に「１」状態を書き込む。入力Ｗ及びＷｂａｒが設定
され、使用可能信号ＥＮが表明されるやいなや、ＳＲＡ
Ｍセルの構成は自動的に記憶され、保持される。駆動が
交差結合したラッチをフリップするのに十分である限
り、読み戻しは必要ではない。経路をつける空間を保存
するためにコンプリメンタリ信号は必要ではなく、Ｗ又
はＷｂａｒ信号のいずれも他方なしで使用して差し支え
ない。
【００２６】プログラミングセル１０にロードして電力
上昇するために、信号ＳＰ及びＳＮはまずアースとＶdd
にそれぞれ設定される。検出増幅器にプリチャージする
ために、すべての使用可能ラインが、すべてのＷ及びＷ
ｂａｒラインをアースに保持して、約２０ｎｓ間ハイに
パルスされる。Ｖddが４．５ボルトよりも高く、すべて
の検出増幅器がプリチャージされたときに、ロード信号
ＬＯＡＤが表明される。ほぼ２０ｎｓに等しい短い時間
の後に信号ＤＬがハイにパルスされる。信号ＤＬとＬＯ
ＡＤはハイに保持され、一方信号ＳＰとＳＮはそれぞれ
平等にＶddとアースに引かれる。この動作は、ＳＲＡＭ
セルの状態を設定し、適当な強誘電体素子に「０」を書
き戻す。次に、信号ＤＬはローに引かれ、他方の強誘電
体素子に「１」を書き戻す。
【００２７】プログラミングセル１０は、特定の構成可
能な集積回路の至る所で多くの場合に用いることができ
る。図４は、この構成可能なセルをＸ−Ｙアレイに用い
た場合を示す。図４のアレイの各セルは、適当なＷ及び
Ｗｂａｒラインに電圧を拘束し、適当なＬＯＡＤ及びＥ
Ｎ信号を表明することにより、新たなデータを書き込む
ために個々にアクセスできる。アクセスされないセルに
対しては、ＬＯＡＤ及びＥＮ信号がローであるか、又は
Ｗ及びＷｂａｒがフローティングしていなければならな
い。１個のセル１０に書き込むと、同一のＬＯＡＤ信号
を共有する他のセルに記憶されたすべてのデータはリフ
レッシュされる。
【００２８】ここに述べた本発明の実施例の種々の変形
が本発明を実施するのに用いられることを理解すべきで
ある。特許請求の範囲の記載が本発明の範囲を限定し、
これらの特許請求の範囲の記載及びその均等物の範囲内
の構造と方法が特許請求の範囲により覆われることを意
図している。
【００２９】
【発明の効果】本発明により迅速で安定したデータ保存
が可能となる。
【図面の簡単な説明】
【図１】 本発明による強誘電体プログラミングセル示
す概略図である。
【図２】 図１のセルの構成の記憶に関連する波形を示
すタイミング図である。
【図３】 図１のセルの電力上昇の検索と再記録モード
に関連する波形を示すタイミング図である。
【図４】 Ｘ−Ｙアレイにおける図１のセルのユーティ
ライゼーションを示す図である。
【符号の説明】
１０ 強誘電体プログラミングセル ＦＥ1，ＦＥ0 強誘電体コンデンサ Ｍ1，Ｍ2，Ｍ3，Ｍ4 ＭＯＳＦＥＴ装置 Ｃ0，Ｃ1 検出コンデンサ Ｐ1，Ｐ0 パスゲート ＥＱ1，ＥＱ0 等化ゲート ＣＰＯ 構成ゲート

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】（ａ）正の電力入力と、負の電力入力と、
    前記正の電力入力が許容される電圧レベルの最大に保持
    され、前記負の電力入力がアースに保持されるときにコ
    ンプリメンタリ状態にラッチされ、前記正の電力入力が
    アースに保持され、前記負の電力入力が許容される電圧
    レベルの最大に保持されるときにラッチされない第一及
    び第二の内部ノードとを有する揮発性メモリセルと、 （ｂ）外部信号発生器を使用可能として前記第一及び第
    二の内部ノードの値を設定するために前記揮発性メモリ
    セルに接続されたノード使用可能スイッチング手段と、 （ｃ）２個のデータ端子と、それぞれ前記第一及び第二
    の内部ノードに接続された第一及び第二のコンプリメン
    タリ制御入力とを有し、前記第一及び第二のコンプリメ
    ンタリ制御入力が該制御入力がある状態に設定されたと
    きに前記２個のデータ端子が接続され、該制御入力が反
    対の状態に設定されたときに前記データ端子が切り離さ
    れるようにする構成セルと、 （ｄ）前記外部信号発生器に接続された駆動端子と、そ
    の不揮発性構成状態を測定するために前記揮発性メモリ
    セルを使用可能にする第二のキャパシタンス手段に接続
    された測定端子とを備えた不揮発性構成状態を記憶する
    ための第一の強誘電体キャパシタンス手段と、前記測定
    端子の電圧をアースに拘束するために前記外部信号発生
    器を使用可能にし、前記第一の強誘電体キャパシタンス
    測定端子及び前記外部信号発生器に接続された測定クリ
    アスイッチング手段とをそれぞれが含む第一及び第二の
    ほぼ等しいキャパシタンス分割器と、 （ｅ）前記第一及び第二のキャパシタンス分割器に記憶
    された不揮発性構成状態を前記揮発性メモリセルに転送
    するために前記接続された外部信号発生器を使用可能に
    する第一及び第二のほぼ等しいロードスイッチング手段
    で、各ロードスイッチング手段が対応するキャパシタン
    ス分割器内の前記測定端子を前記揮発性メモリセルのコ
    ンプリメンタリ内部ノードの一つに接続するロードスイ
    ッチング手段とを備え、 前記揮発性メモリセルの各内部ノードが前記構成セルの
    コンプリメンタリ制御入力の一つにそれぞれ接続された
    ことを特徴とする強誘電体プログラミングセル。
  2. 【請求項２】 すべてのスイッチング手段がＣＭＯＳト
    ランジスタに適合した請求項１記載の強誘電体プログラ
    ミングセル。
  3. 【請求項３】 前記第二のキャパシタンス手段が強誘電
    体コンデンサを備えた請求項１記載の強誘電体プログラ
    ミングセル。
  4. 【請求項４】（ａ）正の電力入力と、負の電力入力と、
    前記正の電力入力が許容される電圧レベルの最大に保持
    され、前記負の電力入力がアースに保持されるときにコ
    ンプリメンタリ状態にラッチされ、前記正の電力入力が
    アースに保持され、前記負の電力入力が許容される電圧
    レベルの最大に保持されるときにラッチされない第一及
    び第二の内部ノードとを有する揮発性メモリセルと、 （ｂ）外部信号発生器を使用可能として前記第一及び第
    二の内部ノードの値を設定するために前記揮発性メモリ
    セルに接続されたノード使用可能スイッチング手段と、 （ｃ）２個のデータ端子と、それぞれ前記第一及び第二
    の内部ノードに接続された第一及び第二のコンプリメン
    タリ制御入力とを有し、該制御入力がある状態に設定さ
    れたときに前記２個のデータ端子が接続され、各制御入
    力が反対の状態に設定されたときにデータ入力が切り離
    されるようにする構成セルと、 （ｄ）強誘電体コンデンサを用い、駆動端子と測定端子
    とを備え、該駆動端子が前記外部信号発生器に接続さ
    れ、前記測定端子が第二のキャパシタンス手段に接続さ
    れ、該第二のキャパシタンス手段が、前記揮発性メモリ
    セルを使用可能にするために前記第一の強誘電体キャパ
    シタンス手段測定端子に接続された該第一の強誘電体キ
    ャパシタンス手段の前記不揮発性構成状態を測定する、
    不揮発性構成状態を記憶するための第一の強誘電体キャ
    パシタンス手段と、前記測定端子の電圧をアースに拘束
    するために前記外部信号発生器を使用可能にし、前記第
    一の強誘電体キャパシタンス測定端子及び前記外部信号
    発生器に接続された測定クリアスイッチング手段とをそ
    れぞれが含む第一及び第二のキャパシタンス分割器で、
    前記第一のキャパシタンス分割器の第一のキャパシタン
    ス手段のキャパシタンスにおいて、Ｃ1アップ1が「上向
    き」の分極状態にあり、Ｃ1ダウン1が「下向き」の分極
    状態にあり、第二のキャパシタンス分割器の第一のキャ
    パシタンス手段でＣ2アップ1が「上向き」分極状態であ
    り、Ｃ2ダウン1が「下向き」の分極状態にあり、第一の
    キャパシタンス分割器の第二のキャパシタンス手段のキ
    ャパシタンスがＣ1 であり、第二のキャパシタンス分割
    器の第二のキャパシタンス手段のキャパシタンスがＣ2
    であり、Ｃ1アップ1＊Ｃ2＞Ｃ2ダウン1＊Ｃ1でＣ1ダウ
    ン1＊Ｃ2＜Ｃ2アップ1＊Ｃ1である第一及び第二のキャ
    パシタンス分割器と、 （ｅ）前記キャパシタンス分割器に記憶された不揮発性
    構成状態を前記揮発性メモリセルに転送するために前記
    接続された外部信号発生器を使用可能にする２個のほぼ
    等しいロードスイッチング手段で、キャパシタンス分割
    器内の前記測定端子を前記揮発性メモリセルのコンプリ
    メンタリ内部ノードの一つに接続するロードスイッチン
    グ手段とを備え、 前記揮発性メモリセルの各内部ノードが前記構成セルの
    コンプリメンタリ制御入力の一つにそれぞれ接続された
    ことを特徴とする強誘電体プログラミングセル。
JP4274084A 1991-10-15 1992-10-13 構成可能な論理のための強誘電体プログラミングセル Pending JPH05242667A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US776848 1991-10-15
US07/776,848 US5198706A (en) 1991-10-15 1991-10-15 Ferroelectric programming cell for configurable logic

Publications (1)

Publication Number Publication Date
JPH05242667A true JPH05242667A (ja) 1993-09-21

Family

ID=25108563

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4274084A Pending JPH05242667A (ja) 1991-10-15 1992-10-13 構成可能な論理のための強誘電体プログラミングセル

Country Status (3)

Country Link
US (1) US5198706A (ja)
JP (1) JPH05242667A (ja)
KR (1) KR100270627B1 (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0974351A (ja) * 1995-09-05 1997-03-18 Nippon Telegr & Teleph Corp <Ntt> プログラマブル回路装置
US6002608A (en) * 1997-06-16 1999-12-14 Nec Corporation Ferroelectric memory and writing method of therein
WO2004070609A1 (ja) * 2003-02-06 2004-08-19 Rohm Co., Ltd. 論理演算回路、論理演算装置および論理演算方法
JP2009212736A (ja) * 2008-03-04 2009-09-17 Fujitsu Microelectronics Ltd 半導体集積回路
JP2019050402A (ja) * 2010-08-06 2019-03-28 株式会社半導体エネルギー研究所 半導体装置

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5381364A (en) * 1993-06-24 1995-01-10 Ramtron International Corporation Ferroelectric-based RAM sensing scheme including bit-line capacitance isolation
US5406510A (en) * 1993-07-15 1995-04-11 Symetrix Corporation Non-volatile memory
WO1995035572A1 (en) * 1994-06-20 1995-12-28 Neomagic Corporation Graphics controller integrated circuit without memory interface
US5495437A (en) * 1994-07-05 1996-02-27 Motorola, Inc. Non-volatile RAM transferring data between ferro-electric capacitors and a memory cell
JP3186485B2 (ja) * 1995-01-04 2001-07-11 日本電気株式会社 強誘電体メモリ装置およびその動作制御方法
JP2748873B2 (ja) * 1995-01-04 1998-05-13 日本電気株式会社 強誘電体メモリ装置およびその動作制御方法
JP3518936B2 (ja) * 1995-08-23 2004-04-12 ローム株式会社 プログラム可能な機能装置
US5592411A (en) * 1995-11-02 1997-01-07 Motorola, Inc. Non-volatile register and method for accessing data therein
US5721699A (en) * 1996-03-18 1998-02-24 Symetrix Corporation Ferroelectric memory with feedback circuit
US5700707A (en) * 1996-06-13 1997-12-23 Chartered Semiconductor Manufacturing Pte Ltd. Method of manufacturing SRAM cell structure having a tunnel oxide capacitor
GB9614800D0 (en) * 1996-07-13 1996-09-04 Plessey Semiconductors Ltd Programmable logic arrays
US5760611A (en) * 1996-10-25 1998-06-02 International Business Machines Corporation Function generator for programmable gate array
US5907251A (en) * 1996-11-22 1999-05-25 International Business Machines Corp. Low voltage swing capacitive bus driver device
US6157979A (en) * 1998-03-14 2000-12-05 Advanced Technology Materials, Inc. Programmable controlling device with non-volatile ferroelectric state-machines for restarting processor when power is restored with execution states retained in said non-volatile state-machines on power down
US6145020A (en) * 1998-05-14 2000-11-07 Advanced Technology Materials, Inc. Microcontroller incorporating an enhanced peripheral controller for automatic updating the configuration date of multiple peripherals by using a ferroelectric memory array
US6031754A (en) * 1998-11-02 2000-02-29 Celis Semiconductor Corporation Ferroelectric memory with increased switching voltage
JP3425100B2 (ja) 1999-03-08 2003-07-07 松下電器産業株式会社 フィールドプログラマブルゲートアレイおよびその製造方法
CN100345075C (zh) * 2001-12-20 2007-10-24 松下电器产业株式会社 电位发生电路、电位发生装置和用它的半导体装置和其驱动方法
WO2004049346A1 (ja) * 2002-11-25 2004-06-10 Matsushita Electric Industrial Co., Ltd. 不揮発性メモリセルおよびその制御方法
US7362647B2 (en) * 2006-07-12 2008-04-22 Taiwan Semiconductor Manufacturing Co., Ltd. Power control circuit
US7656698B1 (en) * 2007-01-23 2010-02-02 National Semiconductor Corporation Non-volatile memory cell with improved programming technique with decoupling pass gates and equalize transistors
US8581625B2 (en) 2011-05-19 2013-11-12 Semiconductor Energy Laboratory Co., Ltd. Programmable logic device

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4873664A (en) * 1987-02-12 1989-10-10 Ramtron Corporation Self restoring ferroelectric memory
US4809225A (en) * 1987-07-02 1989-02-28 Ramtron Corporation Memory cell with volatile and non-volatile portions having ferroelectric capacitors
JPH0713877B2 (ja) * 1988-10-19 1995-02-15 株式会社東芝 半導体メモリ
US4974204A (en) * 1989-08-28 1990-11-27 National Semiconductor Corporation Non-volatile programmable interconnection circuit
US5086412A (en) * 1990-11-21 1992-02-04 National Semiconductor Corporation Sense amplifier and method for ferroelectric memory

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0974351A (ja) * 1995-09-05 1997-03-18 Nippon Telegr & Teleph Corp <Ntt> プログラマブル回路装置
US6002608A (en) * 1997-06-16 1999-12-14 Nec Corporation Ferroelectric memory and writing method of therein
WO2004070609A1 (ja) * 2003-02-06 2004-08-19 Rohm Co., Ltd. 論理演算回路、論理演算装置および論理演算方法
US7464131B2 (en) 2003-02-06 2008-12-09 Rohm Co., Ltd. Logical calculation circuit, logical calculation device, and logical calculation method
CN100465875C (zh) * 2003-02-06 2009-03-04 罗姆股份有限公司 逻辑运算电路、逻辑运算装置和逻辑运算方法
JP2009212736A (ja) * 2008-03-04 2009-09-17 Fujitsu Microelectronics Ltd 半導体集積回路
JP2019050402A (ja) * 2010-08-06 2019-03-28 株式会社半導体エネルギー研究所 半導体装置
US11177792B2 (en) 2010-08-06 2021-11-16 Semiconductor Energy Laboratory Co., Ltd. Power supply semiconductor integrated memory control circuit
US11677384B2 (en) 2010-08-06 2023-06-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor integrated circuit with semiconductor layer having indium, zinc, and oxygen
US12021530B2 (en) 2010-08-06 2024-06-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor integrated circuit

Also Published As

Publication number Publication date
KR100270627B1 (ko) 2000-11-01
KR930008839A (ko) 1993-05-22
US5198706A (en) 1993-03-30

Similar Documents

Publication Publication Date Title
JPH05242667A (ja) 構成可能な論理のための強誘電体プログラミングセル
JP2892887B2 (ja) 強誘電体コンデンサの非破壊的読取
US5424975A (en) Reference circuit for a non-volatile ferroelectric memory
US8472236B2 (en) Differential plate line screen test for ferroelectric latch circuits
US6920060B2 (en) Memory device, circuits and methods for operating a memory device
US4028557A (en) Dynamic sense-refresh detector amplifier
TW393605B (en) Random access memory (RAM) based configurable arrays
JP2001126469A (ja) 強誘電性不揮発性ラッチ
US5185722A (en) Semiconductor memory device having a memory test circuit
US4162416A (en) Dynamic sense-refresh detector amplifier
US8315096B2 (en) Method and apparatus to implement a reset function in a non-volatile static random access memory
EP1127354A1 (en) Ferroelectric memory with increased switching voltage
JP2003060498A (ja) 強誘電体不揮発性の論理素子
JP3439225B2 (ja) 電圧漏洩検出回路、装置、及び方法
JPH01171200A (ja) 電気的にプログラムすることが可能なメモリセルのテスト方法と対応する集積回路
US20060164878A1 (en) Data reading method, data writing method, and semiconductor memory device
US20020176274A1 (en) Ferroelectric random access memory and its operating method
JP3604576B2 (ja) 強誘電体メモリ装置
US5515315A (en) Dynamic random access memory
US5063539A (en) Ferroelectric memory with diode isolation
US6898136B2 (en) Semiconductor memory device, capable of reducing power consumption
JPH02285593A (ja) 不揮発性半導体記憶装置
US7120076B2 (en) Semiconductor memory device
JPS59117776A (ja) 半導体記憶装置
JPH01296490A (ja) 半導体メモリのセンスアンプ駆動装置及びその駆動方法