JPH01171200A - 電気的にプログラムすることが可能なメモリセルのテスト方法と対応する集積回路 - Google Patents

電気的にプログラムすることが可能なメモリセルのテスト方法と対応する集積回路

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JPH01171200A
JPH01171200A JP63297142A JP29714288A JPH01171200A JP H01171200 A JPH01171200 A JP H01171200A JP 63297142 A JP63297142 A JP 63297142A JP 29714288 A JP29714288 A JP 29714288A JP H01171200 A JPH01171200 A JP H01171200A
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  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、電気的にプログラム可能なメモリ（ＥＰＲＯ
Ｍ）に関するものである。本発明はまた、電気的に消去
可能なプログラマブルメモリにも関する。
従来の技術 上述したメモリに現在−船釣に使用されているメモリセ
ルはフローティングゲートトランジスタからなる。この
トランジスタは、ゲートがワード線に接続され、ドレイ
ンがビット線に接続され、ソースが基準電位に接続され
ている。一般に、その基準電位は回路のグラウンド電位
である。
１本のワード線は、同一の１つの行の全トランジスタの
ゲートに接続されている。１本のビット線は、同一の１
つの列の全トランジスタのドレインに接続されている。
１つのメモリセルは、１本のビット線と１本のワード線
を選択することによりアドレスされる。
メモリセルは、ドレインとゲートに比較的高い電圧を印
加し、ソースをグラウンドに接続した状態で電荷を注入
することによってプログラムされる。
メモリセルの状態（すなわち、メモリセルがプログラム
されているかいないか）は、ドレイン、従ってビット線
に低電圧をプリチャージし、次にゲートに電圧を印加し
てこのビット線の放電電流を検出することによって読み
出される。この電流が大きいということは、このメモリ
セルが読み出し電圧によって容易に導通することを意味
する。
これは、このメモリセルがプログラムされていないこと
を示している。一方、この電流が小さいということは、
このメモリセルが印加された読み出し電圧によって導通
状態になっていないことを意味する。これは、このメモ
リセルがプログラムされていたことを示している。閾値
比較器がこの電流を検出して、このメモリセルの状態を
示す２値出力信号を出力する。
このタイプのメモリの製造とプログラミングにおける主
要な１つの問題点は、プログラム後にこのメモリをテス
トすることである。メモリセルが実際に所望の状態にあ
ること、すなわち、プログラムされるべき全メモリセル
がプログラムされており、しかもブランク状態であるべ
き（プログラムされていない）メモリセルはブランクの
ままであることが確実でなくてはならない。
最も簡単なテスト法は、メモリが読み出される通常の条
件でメモリセルの状態を１つずつ読み出す操作を系統的
に実行すること、すなわちメモリに読み出しモードにお
ける所定の電圧を印加してテストを行うことである。こ
のテストによって、各メモリセルの状態に関する２値デ
ータが得られる。
しかし、メモリセルのプログラム状態は純粋な２値デー
タではないことがわかっている。メモリセルは、「強く
」または「弱く」プログラムすることができる。つまり
、フローティングゲートに捕獲される電荷の量が多かっ
たり少なかったりする。
現在の趨勢は、幾つかの理由で、メモリセルを極めて「
強く」プログラムする方向に向かっている。第１の理由
は、捕獲される電荷の量が常に一定にはとどまらないこ
とである。電荷は時間とともにある程度失われる。従っ
て、情報は所定の寿命の間しか保持されない。この寿命
はできるだけ長いことが望ましい。このため、捕獲され
る電荷の初期量を多くする。第２の理由は、プログラム
操作中に捕獲される電荷の量が正確にはわからないこと
である。プログラム電圧とプログラムパルスの持続時間
は知ることができるが、最悪の場合でも電荷の量が十分
であるよう、これら２つのパラメータはあらかじめ余裕
をもって見積もっておく必要がある。第３の理由は、メ
モリのユーザーがワード線に印加する電圧を所定の範囲
で変化させることができるようになっていなくてはなら
ないことである。例えば、公称電圧は５ボルトであるが
、何らかの理由でユーザーがわずかに大きな電圧（例え
ば６ボルト）を印加した場合でも正確に読み出しがなさ
れなくてはならない。しかし、電圧が大きくなると、特
にメモリセルが弱くしかプログラムされていない場合に
はこのメモリセルが電流を流す可能性が大きくなる。従
って、プログラムされたメモリセルが、読み出し比較器
によってプログラムされていないメモリセルと間違えら
れる危険性がある。こうなってはまずい。
上記のすべての理由により、プログラム電圧の値と、プ
ログラム段階においてこの電圧が印加される期間とを長
くする。しかし、電圧を大きくするということは、この
電圧に耐える必要のあるすべての回路のサイズを大きく
することを意味する。
この結果として集積回路の表面上で余分なスペースが占
有される。さらに、プログラムはメモリセル１個ごとに
（あるいは、ワード構成のメモリではワードごとに）な
されるため、プログラム段階の期間を長くすることは多
数のメモリセルを有するメモリに対しては極めて厄介な
作業である。
メモリセル内を流れる電流はこのメモリセルが「強く」
プログラムされているか「弱く」プログラムされている
かに関係するため、捕獲された電荷の量に関する情報を
得るためにはこの電流を正確に測定できることが望まし
い。このことが可能だと、以後のプログラム条件をより
よく調節すること、または不十分にしかプログラムされ
ていないメモリセルを再プログラムすることができるよ
うになる。
この電流は、メモリの製造中にプローブの先端でテスト
することにより測定することができる。
この場合、メモリはまだ半導体ウェハの状態であり、個
々の集積回路チップに切断されたりパッケージ内に封止
されたりはしていない。このテストでは、集積回路内の
所定の回路と所定のテスト端子とを使用する。もちろん
、メモリが密封パッケージ内に封止された後になって初
めてプログラムされる場合には、このテストをプローブ
の先端を用いて実行することはできない。
メモリが封止されると、上記の所定の端子にはもはやア
クセスすることができない。アクセス可能な素子は、メ
モリのユーザーに必要とされる接続端子（電源端子、ア
ドレス端子、データ出力端子）のみである。このように
するのは、スペースとコストを考えて接続端子の数を最
小にすることが望ましいからである。
発明が解決しようとする課題 このようなわけで、現在までのところ、封止されたメモ
リのメモリセルの状態に関してはプログラムされている
かいないかの２値テストに限られており、これらメモリ
セルにプログラムされた電荷の量を実際に知ることはで
きなかった。
本発明の目的は、これらの問題点を解決して、メモリセ
ルがプログラムされているかいないかだけではなく、特
に −読み出し比較器がメモリセルの状態を正確に示すこと
ができるよう、読み出し電圧の値の範囲をより正確に決
定し、 −メモリセルを所望の保持期間にわたって十分にプログ
ラムされた状態に保つために電圧とプログラム期間とを
より正確に決定する ことができる改良されたテスト方法を提供することであ
る。
課題を解決するための手段 この目的を達成するため、本発明によれば、読み出しモ
ードおよびプログラムモードにおいて複数のワード線を
介してアドレス可能であるとともに、複数のビット線を
介して２値状態の読み出しおよび書き込みが可能である
複数のメモリセルと、読み出しモードにおいて印加され
る電圧よりも大きなプログラム電圧を受けてこの電圧を
１本のビット線に印加するためのプログラム端子とを備
える電気的にプログラムすることが可能なメモリをテス
トする方法であって、１個のメモリセルをテストするた
めに、読み出し電圧を１本のワード線に印加し、上記１
本のビット線を上記プログラム端子に接続し、このプロ
グラム端子を、プログラム電圧よりもはるかに小さな電
圧のテスト電圧電源に接続し、このプログラム端子とこ
のテスト電圧電源との間を流れる電流を測定することを
特徴とするテスト方法が提供される。
作用 従って、各メモリセルにおいて、電流を、ワード線に印
加された読み出し電圧の関数として、また、プログラム
端子からビット線に印加された電圧の関数として測定す
ることが可能である。メモリにプログラムすることが可
能であるためにはプログラム端子に外部からアクセスで
きる必要があるため、この測定は封止されたメモリに対
して実行される。
この方法を実際に実現するために、（プログラム端子を
使用しない）通常の読み出しモードから（プログラム端
子を使用するが、プログラムモードにおけるのとは異な
る方法で使用する）テストモードに移ることを可能にす
る極めて少数の論理ゲートを設ける。
さらに詳細に説明すると、集積回路が、プログラム端子
と、読み出し電圧を供給する電源端子とに接続されると
ともに、読み出し／書き込み制御端子にも接続された論
理回路を備えているようにする。さらに、この論理回路
は、テストモード信号を受信し、テストモードにおいて
、電源端子上の読み出し電圧をワード線に印加するとと
もに、プログラム端子上の電圧をビット線に印加する。
プログラムモードでは、プログラム端子上の高電圧がワ
ード線とビット線の両方に印加される。
読み出しモードでは、電源端子上の読み出し電圧がワー
ド線に印加され、集積回路の内部で発生した低電圧がビ
ット線に印加される。
テストモード信号は、所定のテストモード端子を介して
外部から印加することができる。この端子をなくそうと
するのであれば、テスト信号は例えば集積回路に接続さ
れた電圧レベル検出器を用いて発生させる。このテスト
モード端子はプログラム端子そのものでもよい。この場
合、この端子は、この端子で測定された電圧レベルがプ
ログラム電圧よりもはるかに小さな２つの所定の電圧の
間の電圧レベルであるときにテスト信号を出力する電圧
レベル検出回路に接続することができる。
本発明の他の特徴ならびに利点は、添付の図面を参照し
た以下の説明によってさらによく理解できよう。
実施例 本発明をよりよく理解するため、本発明を適用すること
のできるメモリの構成を第１図に示す。
このメモリは集積回路基板の上に実現されており、この
基板は、複数行複数列に配置されたメモリセルからなる
ネットワーク１０と、この集積回路を外部端子に接続す
るための周辺回路ならびに複数のアクセス用端子とを備
えている。これら端子には、集積回路がパッケージ内に
封止された状態でアクセスすることができる。
ネットワーク１０の個々のメモリセルは、ワード線とビ
ット線とに接続されたフローティングゲートトランジス
タで構成されている。
−例として、第１図には同一のワード線ＬＭに接続され
た２つのメモリセルＣＭＩとＣＭ２が示されている。メ
モリセルＣＭＩのトランジスタは、制御ゲートがワード
線ＬＭに接続され、ドレインがビット線ＬＢＩに接続さ
れ、ソースがグラウンドＭに接続されている。メモリセ
ルＣＭ２のトランジスタは、制御ゲートがワード線ＬＭ
に接続され、ドレインがビット線ＬＢ２に接続され、ソ
ースがグラウンドＭに接続されている。ネットワーク１
０の同一の行のすべてのトランジスタは、ゲートが同一
のワード線に接続され、このネットワークの同一の列の
すべてのトランジスタは、ドレインが同一のビット線に
接続されている。
このメモリは、各々ｐビットｍワードのｎ行からなる。
行デコーダＤＬを用いると、特定のワード線、例えばワ
ード線ＬＭを選択してこのワード線に電圧を印加するこ
とができる。列デコーダＤＣを用いるとｍ個のワードの
中からワードを１つ選択することができる。
この選択が可能となるよう、ビット線は別々のグループ
、例えばグループＧ１と０２に構成し、列デコーダを用
いて各グループ内の特定のビット線を選択する。図示の
実施例では、それぞれが４つの列からなる２つのグルー
プが示されている。
そこで、列デコーダを用いて、例えば各グループの第２
のビット線、すなわち第１のグループのビット線ＬＢＩ
と第２のグループのビット線ＬＢ２を選択する。
列デコーダＤＣによる選択は、選択した各ビット線を読
み出し増幅器の入力に接続すること、すなわちグループ
Ｇ１に対しては読み出し増幅器ＡＬ１の入力に接続し、
グループＧ２に対しては読み出し増幅器ＡＬ２の入力に
接続に接続することからなる。読み出し増幅器の出力は
、データ入出力端子に接続される。すなわち、読み出し
増幅器ＡＬＬの出力はデータ入出力端子Ｄ１に接続され
、読み出し増幅器ＡＬ２の出力はデータ入出力端子Ｄ２
に接続される。読み出し増幅器ＡＬＬ、ＡＬ２は高ゲイ
ン増幅器であり、閾値比較器として機能する。
行デコーダＤＬはアドレス入力端子ＡＩ、Ａ２、Ａ３か
らアドレス信号を受信し、列デコーダＤＣはアドレス入
力端子Ａ４、Ａ５からアドレス信号を受信する。アドレ
ス入力端子Ａ１〜Ａ５にアドレス信号を印加することに
よって、選択したワード線に対応するメモリセルＣＭ１
とＣＭ２をデータ入出力端子Ｄ１とＤ２に接続すること
ができる。
データ入出力端子Ｄ１とＤ２は、さらに書き込み増幅器
の人力に接続されている。すなわち、データ入出力端子
ＤＩは書き込み増幅器ＡＥＩの人力に接続され、データ
入出力端子Ｄ２は書き込み増幅器ＡＥ２の入力に接続さ
れている。
書き込み増幅器ＡＥＩは、プログラム段階、すなわち「
書き込み」段階において、グループＧ１内で選択したビ
ット線を集積回路の通常の電源電圧よりも高いプログラ
ム電圧Ｖｐ、　（約１２〜１５ボルト）に接続すること
のできるスイッチＴ１を制御する。
同様に、書き込み増幅器ＡＥ２は、グループＧ２内で選
択したビット線をプログラム端子ＰＰに接続するのに使
用されるスイッチＴ２を制御する。
第１図の集積回路はさらに、メモリのワードの内容を読
み出すか、あるいはこのワードにデータを書き込む操作
を実行したいことを示す２値信号を受信するための読み
出し／書き込み制御端子ＲＷを備えている。
最後に、電源端子ＣＣを用いると、集積回路を通常の電
源電圧Ｖｃｃ（例えば５ボルト）にすることができる。
この電圧は、特に、読み出し段階でワード線に印加され
る読み出し電圧である。
読み出し段階においては、読み出し増幅器ＡＬ１とＡｌ
１が有効化され、書き込み増幅器ＡＥＩとＡｇ３は禁止
状態にされ、スイッチＴ１とＴ２は開放される。これと
は逆に、プログラム段階においては、書き込み増幅器Ａ
ＥＩとＡｇ３が有効化され、読み出し増幅器ＡＬＬとＡ
ｌ１は禁止状態にされる。スイッチＴ１とＴ２は、これ
らスイッチＴ１とＴ２に与えられるデータの状態に応じ
て、すなわちこのメモリに書き込む２値ワードの値に応
じて開放または閉鎖される。
読み出し段階においてはさらに、電源端子ＣＣ上の電源
電圧Ｖ。Ｃが、端子ＲＷ上の読み出しモード信号Ｒによ
り制御されるスイッチに１を介してワード線ＬＭに印加
される。これとは逆に、プログラム段階においては、プ
ログラム端子ＰＰ上のプログラム電圧Ｖ　ｐｐが、読み
出しモード信号Ｒの相補的な論理値である書き込みモー
ド信号Ｗにより制御されるスイッチに２を介してワード
線ＬＭに印加される。
従って、読み出し段階においては、読み出し電圧Ｖｃｃ
（またはこのＶ　ｃ　ｃとほぼ等しい電圧）が、ビット
線がプリチャージ回路（図示せず）によって低プリチャ
ージ電圧（例えば１〜２ボルト）にプリチャージされた
後に、スイッチに１を介してワード線ＬＭに印加される
。選択したビット線にこの結果として流れる電流はメモ
リセルの状態（プログラムされているかいないか）に依
存する。
この電流は、データ入出力端子Ｄ１、Ｄ２にメモリのワ
ードの内容に関する所望の情報を供給する読み出し増幅
器によって検出される。
プログラム段階においては、プログラム電圧Ｖ　ｐｐと
ほぼ等しい電圧が１．データ入出力端子Ｄ１、Ｄ２上の
２値信号に応じて、書き込み増幅器ＡＥ１、Ａｇ３とス
イッチＴ１、Ｔ２を介してビット線のうちの数本のみに
印加される。これと同時に、プログラム電圧ＶＰＰ（ま
たは、このＶ　ｐ　ｐとほぼ等しい電圧）が、選択した
ワード線にスイッチに２を介して印加される。
本発明によれば、動作に関するこれら２つの構成を読み
出しモードと書き込みモードにおいて維持し、さらに、
テストモードでは、ビット線を流れる電流を電源端子Ｐ
Ｐに向けるために別の構成を導入する。
この結果として回路がわずかに変更される。変更の一例
が第２図に示されている。この図では、第１図と同じ素
子には同じ参照番号を与えられており、これら素子につ
いては説明を繰り返すことはしない。
読み出しモードとプログラムモードは端子ＲＷ上の読み
出し／書き込みモード信号によって制御されて、第１図
の場合とまったく同様に読み出しとプログラムが行われ
る。
テストモードが用意されている。このテストモードは論
理信号Ｔによって決まる。このテストモード信号Ｔは、
集積回路の外部から所定のテストモード制御端子を介し
て印加することができる。
あるいは、第１図に示したような既存の端子に印加され
た情報をもとにして、集積回路の内部でこのテストモー
ド信号を発生させることもできる。
簡単な態様では、集積回路は、プログラム端子ＰＰに接
続された電圧レベル検出器を備えている。
この端子における電圧レベルが２つの所定の電圧、例え
ば１ボルトと３ボルトの間にあれば、この電圧レベル検
出器はテストモード論理信号Ｔを出力する。このテスト
モード論理信号Ｔの論理状態が、システムがテストモー
ドにあることを示す。
これとは逆に、プログラム端子ＰＰにおける電圧レベル
が上記の所定の範囲をはずれている場合、例えばこの電
圧レベルが０ボルトまたはＶ　ｐ　ｐに等しい場合には
、プログラム端子ＰＰに接続された電圧レベル検出器は
、システムがテストモードにないことを示す信号を出力
する。
別の態様においては、集積回路の別の端子上の電圧レベ
ルが通常よりも大きな値にされてテストモード信号を出
力する回路によって検出されるようにすることもできる
。
ここで説明している実施例においては、テストモードは
、読み出し／書き込み制御端子ＲＷが読み出しモードに
対応する論理レベルを受信するときにのみ使用可能であ
ると仮定している。すなわち、テストの際には所定の論
理レベルが端子ＲＷに印加され、別の論理レベルはこの
テストモードとは相客れないことが仮定されている。し
かし、例えば、読み出し／書き込み制御端子ＲＷの論理
レベルが書き込みコマンドとは無関係である、あるいは
書き込みコマンドに対応するという異なるアプローチも
可能である。
本発明によれば、テストモードにおいては、電源端子Ｃ
Ｃの電圧Ｖ　ＣＣは、読み出しモードにおいてこの電圧
Ｖ　ＣＣが選択したワード線ＬＭに印加されるのと同様
にして、スイッチに１を介してこのワード線に印加され
る。これと同時に、読み出し増幅器ＡＬＬ、ＡＬ２は（
読み出しモードにおけるのとは異なり）禁止状態にされ
、書き込み増幅器ＡＥＩ、ＡＥ２が有効化されて、対応
する入力端子Ｄ１、Ｄ２に印加される適当な論理信号に
応じてスイッチＴｌ、Ｔ２の一方の閉鎖を命令する。
他方のスイッチは開放されたままである。
従って、テストモードにおいては、単一のビット線がプ
ログラム端子ＰＰに接続される。このビット線は、アド
レス端子Ａ４とＡ５を介して入力される列アドレスのほ
か、第１の論理レベルの論理信号が印加されるデータ入
出力端子を１つ選択することによって選択される。この
場合、他の端子には相補的な関係の論理レベル信号が受
信される。
最後に、テストモードにおいては、プログラム端子ＰＰ
が、集積回路の外部で、プログラム電圧ＶＰ、と比べて
低い値のテスト電圧源（例えば２ボルトのＶｔ、）に接
続される。このテスト電圧源とプログラム端子ＰＰの間
を流れる電流は、集積回路の外部で測定される。この電
流は、選択したビット線を流れる電流である。この電流
は、はっきりと決まった値のテスト電圧Ｖ０と読み出し
電圧Ｖ　ＣＣとに対して測定することや、あるいは、こ
れら電圧の一方を変化させて、 −メモリセルのプログラム状態と、 −フローティングゲートに捕獲された電荷の量に関する
情報を与える曲線を決定することにより測定することが
できる。
この曲線は、アドレス端子Ａ１〜Ａ５とデータ入出力端
子Ｄ１とＤ２を用いて全メモリセルを順番に１つずつア
ドレスすることによって決定することができる。
第２図は、例えば、システムが、読み出し／書き込み制
御端子ＲＷ上のテストモード信号Ｔと読み出し／書き込
みモード制御信号とに応じて、テスト段階、読み出し段
階、またはプログラム段階に入ることを可能にする論理
回路の回路図である。
読み出しモード信号Ｒがハイの論理レベルである場合に
はシステムが読み出しモードになり、その読み出しモー
ド信号Ｒの反転信号である書き込みモード信号Ｗがハイ
レベルの場合にはシステムがプログラムモードになり、
読み出しモード信号Ｒとテストモード信号Ｔの両方がハ
イレベルの場合にはシステムがテストモードになり、書
き込みモード信号Ｗとテストモード信号Ｔがハイレベル
の組み合わせは禁止されることが仮定されている。
従って、スイッチに２はインバータ１１を介してハイレ
ベルの書き込みモード信号Ｗによって制御される。スイ
ッチに１は、（スイッチに１が読み出しモードで閉鎖さ
れるよう）読み出しモード信号Ｒを第１の入力に受け、
（テストモードにおいて、読み出しモード信号Ｒがハイ
レベルのときにのみこのスイッチが閉鎖されるよう）読
み出しモード信号Ｒとテストモード信号Ｔとを受信する
ＡＮＤゲー）Ｐ２の出力を第２の入力に受けるＯＲゲー
トＰ１によって制御される。
読み出し増幅器ＡＬＬ、ＡＬ２は、（これら読み出し増
幅器がテストモードではなく読み出しモードで有効化さ
れるよう）読み出しモード信号Ｒとテストモード信号Ｔ
の反転信号とを受信するＡＮＤゲー）Ｐ３の出力によっ
て有効化される。
書き込み増幅器ＡＥＩ、Ａｇ３は、（これら書き込み増
幅器がプログラムモードとテストモードで有効化される
よう）書き込みモード信号Ｗとテストモード信号Ｔを受
信するＯＲアゲ−Ｐ４の出力によって有効化される。
上記の説明は、２ビツト（２つのデータ入出力端子Ｄ１
、Ｄ２）の４ワード（２つの列アドレス端子Ａ４、Ａ５
）の８行（３つの行アドレス端子Ａ１、Ａ２、Ａ３）に
構成されたメモリに対してなされた。この説明は、より
一般に、ｐピッ）ｍワードのｎ行の構成にも適用するこ
とができる。
【図面の簡単な説明】
第１図は、従来のメモリの構成を示す図である。 第２図は、本発明のメモリの構成を示す図である。 （主な参照番号） １０・・メモリセルのネットワーク、 Ａ１〜Ａ５・・アドレス入力端子、 ＡＥＩ、Ａｇ３・・書き込み増幅器、 ＡＬＬ、ＡＬ２・・読み出し増幅器、 ＣＣ・・電源端子、 ＣＭｌ、ＣＭ２・・メモリセノペ Ｄｌ、Ｄ２・・データ入出力端子、 ＤＣ・・列デコーダ、　ＤＬ・・行デコーダ、Ｇ１、Ｇ
２・・グループ、 Ｔ１・・インバータ、 Ｋ１、Ｋ２、Ｔ１、Ｔ２・・スイッチ、ＬＢＩ、ＬＢ２
　・　・ビット線、 ＬＭ・・ワード線、　　Ｍ・・グラウンド、Ｐｌ、Ｐ４
　・　・ＯＲゲート、 ＰＰ、Ｐ３　・　・ＡＮＤゲート、 ＰＰ・・プログラム端子、 Ｒ・・読み出しモード信号、 ＲＷ・・読み出し／書き込み制御端子、Ｔ・・テストモ
ード信号、 Ｗ・・書き込みモード信号

Claims (9)

    【特許請求の範囲】
  1. （１）読み出しモードおよびプログラムモードにおいて
    複数のワード線を介してアドレス可能であるとともに、
    複数のビット線を介して２値状態の読み出しおよび書き
    込みが可能である複数のメモリセルと、読み出しモード
    において印加される電圧よりも大きなプログラム電圧を
    受けてこの電圧を１本のビット線に印加するためのプロ
    グラム端子とを備える電気的にプログラムすることが可
    能なメモリをテストする方法であって、１個のメモリセ
    ルをテストするために、読み出し電圧を１本のワード線
    に印加し、上記１本のビット線を上記プログラム端子に
    接続し、このプログラム端子を、プログラム電圧よりも
    はるかに小さな電圧のテスト電圧電源に接続し、このプ
    ログラム端子とこのテスト電圧電源との間を流れる電流
    を測定することを特徴とするテスト方法。
  2. （２）上記読み出し電圧を変化させて、この読み出し電
    圧の関数として電流変化曲線を決定することを特徴とす
    る請求項１に記載のテスト方法。
  3. （３）上記メモリがｐビットｍワードのｎ行からなる構
    成であり、メモリの各ワードに対応するデータはｐ個の
    データ入出力端子から読み出しまたは書き込みが可能で
    あり、上記テスト方法はｐ個のデータビットの中から１
    つのデータビットを選択する操作を含み、この選択は、
    第１のレベルの論理信号を上記データ入出力端子のうち
    の１つに印加し、第１のレベルと相補関係にある第２の
    レベルの論理信号を他のデータ入出力端子に印加するこ
    とにより実現することを特徴とする請求項１または２に
    記載のテスト方法。
  4. （４）システムがテストモードにあることを示すために
    、集積回路の外部端子の少なくとも１つに特別な信号を
    印加することを特徴とする請求項１または２に記載のテ
    スト方法。
  5. （５）システムがテストモードにあることを示す特別な
    信号を印加せず、集積回路内で、上記プログラム電圧よ
    りもはるかに小さな２つの所定の電圧の間にある電圧が
    上記プログラム端子上に現れていることを検出すること
    を特徴とする請求項１なたは２に記載のテスト方法。
  6. （６）読み出しモードおよびプログラムモードにおいて
    複数のワード線を介してアドレス可能であるとともに、
    複数のビット線を介して２値状態の読み出しおよび書き
    込みが可能である複数のメモリセルからなるネットワー
    クと、読み出しモードにおいて印加される電圧よりも大
    きなプログラム電圧をビット線から受けてこの電圧を１
    本のビット線に印加するためのプログラム端子とを備え
    る電気的にプログラムすることが可能なメモリを含む集
    積回路であって、テストモード信号を受信し、上記ワー
    ド線に向けて、（プログラムモードまたはテストモード
    においては）上記プログラム端子上の電圧を、または（
    読み出しモードにおいては）読み出し電圧を、切り換え
    て供給する第１の論理回路と、プログラムモードとテス
    トモードにおいて、特定の１本のビット線と上記プログ
    ラム端子の間の接続を可能にする第２の論理回路とを備
    えることを特徴とする回路。
  7. （７）テストモードにおいて、上記第２の論理回路が、
    上記１本のビット線とデータ入出力端子の間に接続され
    た読み出し増幅器を禁止状態にすることを特徴とする請
    求項６に記載の回路。
  8. （８）テストモード信号を受信するテストモード端子を
    備えることを特徴とする請求項６または７に記載の回路
    。
  9. （９）上記プログラム端子上の電圧が上記プログラム電
    圧よりもはるかに小さな所定の２つの電圧の間の値であ
    るときにテストモード信号を出力する電圧レベル検出回
    路を備えることを特徴とする請求項６または７に記載の
    回路。
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