KR100469835B1

KR100469835B1 - 외부로부터의 내부전원전위의 조정이 가능한 내부전위발생회로를 갖는 반도체 집적회로장치

Info

Publication number: KR100469835B1
Application number: KR10-2002-0065147A
Authority: KR
Inventors: 오오이시쓰카사
Original assignee: 미쓰비시덴키 가부시키가이샤
Priority date: 2001-12-19
Filing date: 2002-10-24
Publication date: 2005-02-02
Also published as: DE10250192A1; JP4278325B2; US20030112676A1; CN1430227A; TW569217B; JP2003187598A; US6795355B2; KR20030051208A; CN1258770C

Abstract

반도체 집적회로장치(1000)는, 복수의 내부회로(100.1∼100.4)와, 외부전원전위의 레벨을 변환하여 레벨설정신호에 따른 레벨의 내부전원전위를 공급하기 위한 내부 전위발생회로(200.1∼200.4)와, 테스트동작에서, 복수의 레벨설정신호를 내부 전위발생회로(200.1∼200.4)의 각각에 순차로 공급하는 콘트롤부(20)와, 각 내부전위와 기준전위를 비교하여, 비교결과를 나타내는 정보를 보유하는 측정회로(300.1∼300.4)를 구비한다. 테스트기간 동안, 내부 전위발생회로(200.1∼200.4)내의 비교회로는, 레벨설정신호에 따른 레벨과 비교기준전위를 비교한다. 이에 따라서, 본 발명은 내부전위의 조정을 용이하게 한다.

Description

외부로부터의 내부전원전위의 조정이 가능한 내부 전위발생회로를 갖는 반도체 집적회로장치{SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE WITH INTERNAL POTENTIAL GENERATING CIRCUIT ALLOWING EXTERNAL TUNING OF INTERNAL POWER SUPPLY POTENTIAL}

본 발명은, 반도체 집적회로장치에 관한 것으로, 특히, 외부로부터 내부전원전위의 조정이 가능한 내부 전위발생회로를 구비한 반도체 집적회로장치의 구성에 관한 것이다.

종래의 반도체 집적회로장치에는, 외부전원전위보다도 낮거나 또는 외부전원전위보다도 높은 내부전원전위를 생성하여 내부회로에 공급하기 위한 내부 전원전위 발생회로가 설치된다. 내부 전원전위 발생회로의 출력전위는, 제조 프로세스의 변동 등에 의해서 변동하기 때문에, 내부 전원전위 발생회로의 출력전위는, 외부로부터 조정 가능한 구성으로 되어 있는 것이 일반적이다.

그러나, 종래는, 이 내부 전원전위 발생회로의 출력전위를 외부의 테스터로 모니터하면서 조정을 하였기 때문에, 그 조정을 하는 것이 용이하지는 않았다.

또한, 최근, 시스템 LSI 등에서는, 다른 기능을 갖는 내부회로에 대하여 다른 내부전원전위를 공급하기 위한 내부 전원전위 발생회로가 설치된 경우가 있다. 이 경우는, 복수의 내부 전원전위 발생회로의 각각에 대하여, 그 출력전위레벨을 테스터로 모니터하고, 또한 그 조정을 하는 것이 필요해져, 그 조정의 곤란은 더욱 증대하게 된다.

또한, 이러한 내부 전원전위 발생회로의 조정결과는, 최종적으로는, 반도체 집적회로장치 내부에 불휘발적으로 기억시키는 것이 필요하다. 이러한 기억처리의 의미를 이하, 「프로그래밍 처리」라고 부르기로 한다.

이러한 프로그램을 행하는 방법으로서는, 종래, 퓨즈소자를 끊어지게 하여서 하는 것이 일반적이다. 그러나, 예를 들면, 복수의 내부 전원전위 발생회로의 각각에 대하여, 그 출력전위레벨을 프로그램한다고 하면, 이러한 퓨즈 소자의 개수도 많아지고, 회로면적의 관점에서는 불리하다.

따라서, 출력전위레벨을 프로그램하는 소자도 전기적으로, 또한 불휘발적으로 데이터를 프로그램할 수 있는 소자인 것이 바람직하다.

여기서, 저소비전력으로 불휘발적인 데이터의 기억이 가능한 기억장치로서, MRAM(Magnetic Random Access Memory) 디바이스가 주목되고 있다. MRAM 디바이스는, 반도체 집적회로에 형성된 복수의 박막 자성체를 사용하여 불휘발적인 데이터기억을 하고, 박막 자성체 각각에 대하여 랜덤 액세스가 가능한 기억장치이다.

특히, 최근에는 자기터널접합(MTJ: Magnetic Tunnel Junction)을 이용한 박막 자성체를 메모리 셀로서 사용함에 따라, MRAM 디바이스의 성능이 비약적으로 진보하는 것이 발표되어 있다. 자기터널접합을 갖는 메모리 셀을 구비한 MRAM 디바이스에 관해서는, "A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell", ISSCC Digest of Technical Papers, TA7.2, Feb.2000. 및 "Nonvolatile RAM based on Magnetic Tunnel Junction Elements", ISSCC Digest of Technical Papers, TA7.3, Feb.2000.등의 기술문헌에 개시되어 있다.

도 32는 자기터널접합부를 갖는 메모리 셀(이하, 간단히「MTJ 메모리 셀」이라고도 칭함)의 구성을 도시한 개략도이다.

도 32를 참조하여, MTJ 메모리 셀은, 기억 데이터 레벨에 따라서 전기저항이 변화되는 터널 자기저항소자 TMR와, 데이터 판독시에 터널 자기저항소자 TMR를 통과하는 센스전류 Is의 경로를 형성하기 위한 액세스 트랜지스터 ATR를 구비한다. 액세스 트랜지스터 ATR는, 예를 들면 전계 효과형 트랜지스터로 형성되어, 터널 자기저항소자 TMR와 고정전압(접지전압 Vss)의 사이에 결합된다.

MTJ 메모리 셀에 대해서는, 데이터 기록을 지시하기 위한 라이트(write) 워드선 WWL과, 데이터 판독을 실행하기 위한 리드(read) 워드선 RWL과, 데이터 판독시 및 데이터 기록시에 기억데이터의 데이터 레벨에 대응한 전기신호를 전달하기 위한 데이터선인 비트선 BL이 배치된다.

도 33은 MTJ 메모리 셀로부터의 데이터 판독동작을 설명하는 개념도이다.

도 33을 참조하여, 터널 자기저항소자 TMR은, 일정 방향의 자화 방향을 갖는 강자성체층(이하, 간단히「고정자화층」이라고도 칭함) FL과, 외부로부터 인가되는자계에 따른 방향으로 자화되는 강자성체층(이하, 간단히「자유자화층」이라고도 칭함) VL을 갖는다. 고정자화층 FL 및 자유자화층 VL 사이에는, 절연체막으로 형성되는 터널 장벽 TB가 설치된다. 자유자화층 VL은, 기억데이터의 데이터 레벨에 따라서, 고정자화층과 동일방향 또는, 고정자화층 FL과 다른 방향으로 자화된다.

데이터 판독시에는, 리드 워드선 RWL의 활성화에 따라서 액세스 트랜지스터 ATR가 턴 온된다. 이에 따라, 비트선 BL∼터널 자기저항소자 TMR∼액세스 트랜지스터 ATR∼접지전압 Vss의 전류경로에 센스전류 Is를 흘릴 수 있다.

터널 자기저항소자 TMR의 전기저항은, 고정자화층 FL 및 자유자화층 VL의 자화방향의 서로 대향관계에 따라서 변화된다. 구체적으로는, 고정자화층 FL의 자화방향과 자유자화층 VL에 기록할 수 있는 자화방향이 평행한 경우에는, 양자의 자화방향이 반대방향인 경우와 비교하여 터널 자기저항소자 TMR의 전기저항은 작아진다.

이와 같이, 터널 자기저항소자 TMR은, 자화방향에 따라서 그 전기저항이 변화된다. 따라서, 터널 자기저항소자 TMR 중 자유자화층 VL의 2종류의 자화방향과, 기억데이터의 레벨("1" 및 "0")을 각각 대응시킴으로써 데이터기억을 실행할 수 있다.

센스전류 Is에 의해서 터널 자기저항소자 TMR에서 생기는 전압변화는, 자유자화층의 자화방향, 즉 기억데이터 레벨에 따라서 다르다. 따라서, 예를 들면, 비트선 BL을 일정전압으로 사전 충전한 상태로 한 후에, 터널 자기저항소자 TMR에 센스전류 Is를 흘리면, 비트선 BL의 전압레벨의 변화의 검지에 의해서, MTJ 메모리셀의 기억데이터를 판독할 수 있다.

도 34는 MTJ 메모리 셀에 대한 데이터 기록동작을 설명하는 개념도이다.

도 34를 참조하여, 데이터 기록시에는, 리드 워드선 RWL은 비활성화되고, 액세스 트랜지스터 ATR는 턴 오프된다. 이 상태에서, 자유자화층 VL을 기록데이터에 따른 방향으로 자화하기 위한 데이터 기록전류가, 라이트 워드선 WWL 및 비트선 BL에 각각 흐른다. 자유자화층 VL의 자화방향은, 라이트 워드선 WWL 및 비트선 BL을 각각 흐르는 데이터 기록전류의 방향의 조합에 의해서 결정된다.

도 35는 데이터 기록시의 데이터 기록전류의 방향과 자화방향의 관계를 설명하는 개념도이다.

도 35를 참조하여, 횡축 Hx는, 비트선 BL을 흐르는 데이터 기록전류에 의해서 생기는 데이터 기록자계 H(BL)의 방향을 나타낸 것으로 한다. 한편, 종축 Hy는, 라이트 워드선 WWL을 흐르는 데이터 기록전류에 의해서 생기는 데이터 기록자계 H(WWL)의 방향을 나타낸 것으로 한다.

자유자화층 VL의 자화방향은, 데이터 기록자계 H(BL)와 H(WWL)의 합이 도면에 도시된 별모양 특성선의 외측의 영역에 달하는 경우에만, 새롭게 다시 쓸 수 있다.

즉, 인가된 데이터 기록자계가 별모양 특성선의 내측의 영역에 상당하는 강도인 경우에는, 자유자화층 VL의 자화방향은 변화하지 않는다. 따라서, MTJ 메모리 셀의 기억데이터를 갱신하기 위해서는, 라이트 워드선 WWL과 비트선 BL의 양쪽에 소정 레벨 이상의 전류를 흘릴 필요가 있다. 터널 자기저항소자에 일단 기록할 수있는 자화방향, 즉 MTJ 메모리 셀의 기억데이터는, 새로운 데이터 기록이 실행되기 까지의 동안 불휘발적으로 유지된다.

데이터 판독시에도, 비트선 BL에는 센스전류 Is가 흐른다. 그러나, 센스전류 Is는, 일반적으로, 상술한 데이터 기록전류보다는 1∼2자리수 정도 작아지도록 설정되기 때문에, 센스전류 Is의 영향에 의해 데이터 판독시에 MTJ 메모리 셀의 기억데이터가 잘못하여 재기록될 가능성은 작다.

상술한 기술문헌에서는, 이러한 MTJ 메모리 셀을 반도체 기판 상에 집적하여, 랜덤액세스메모리 MRAM 디바이스를 구성하는 기술이 개시되어 있다.

그렇지만, 이러한, 「터널 자기저항소자 TMR」를 사용하여, 상술한 「프로그래밍 처리」를 행하는 데 적절한 회로구성에 관해서는, 검토가 되어 있지 않고, 반드시 「프로그래밍 처리」에 필요한 회로구성이 명확하지 않다고 하는 문제점이 있었다.

따라서, 본 발명의 목적은, 복수의 내부전원발생회로가 생성하는 내부전원전위의 조정을 용이하게 할 수 있는 반도체 집적회로장치를 제공하는 데 있다.

본 발명의 다른 목적은, 복수의 내부전원발생회로가 생성하는 내부전원전위의 조정결과를 전기적이고 불휘발적으로 기록하는 것이 가능한 반도체 집적회로장치를 제공하는 데 있다.

도 1은 발명의 실시예 1의 반도체 집적회로장치(1000)의 회로구성을 나타낸 개략적인 블록도,

도 2는 도 1에 나타낸 콘트롤부(20) 및 데이터 입출력부(30)의 구성의 일부를 추출하여 나타낸 개략적인 블록도,

도 3은 도 2에 나타낸 기준전압 생성부(44)의 구성을 설명하기 위한 회로도,

도 4는 도 1에 나타낸 내부 전원전위 발생회로(200.1)의 구성을 설명하기 위한 개략적인 블록도,

도 5는 도 1에 나타낸 측정회로(300.1)의 구성을 설명하기 위한 개략적인 블록도,

도 6은 튜닝 정보를 나타낸 신호 P0∼P3과, 내부기준전위 VRI의 상대값 VRI' 및 비교회로(310)의 출력신호를 예시한 도면,

도 7은 도 6과 같이 신호 P0∼P3이 변화하는 경우에, 판정회로(320)가 행하는 처리를 설명하기 위한 개념도,

도 8은 반도체 집적회로장치(1000)의 셀프 테스트의 동작을 나타낸 타이밍도,

도 9는 본 발명의 실시예 2의 내부 전원전위 발생회로(200.1) 및 측정회로(300.1)의 구성을 설명하기 위한 개략적인 블록도,

도 10은 도 9에 나타낸 드라이버회로(204c)와 비교기(310)의 구성을 보다 상세히 설명하기 위한 회로도,

도 11은 외부전원전위 ext.Vcc보다도 높은 내부전원전위를, 내부 전원전위 발생회로(200.1)가 생성하고 있는 경우의 구성을 설명하기 위한 개략적인 블록도,

도 12는 내부 전원전위 발생회로(200.1) 및 측정회로(300.1)의 구성의 일부를 추출하여 나타낸 개략적인 블록도,

도 13은 도 12에 나타낸 구성에서, 통상의 동작에서의 스위치 SW20∼SW32의 접속상태를 설명하기 위한 도면,

도 14는 도 12에 나타낸 회로에서, 내장형 셀프 테스트 모드에서의 스위치회로 SW20∼SW32의 접속상태를 설명하기 위한 회로도,

도 15는 도 2에 나타낸 프로그램부(46)에 설치되는 프로그램소자의 일례를 도시한 도면,

도 16은 프로그래밍소자 PGE에의 프로그램시와 전원투입 후의 동작을 설명하기 위한 개념도,

도 17은 전원투입 후 신호 POR1이 상승할 때까지의 프로그램소자 PGE의 상태를 설명하기 위한 개념도,

도 18은 신호 POR1이 상승한 후, 신호 POR2가 상승할 때까지의 프로그램소자 PGE의 상태를 설명하기 위한 개념도,

도 19는 신호 POR1 및 신호 POR2의 양쪽이 상승한 후의 프로그램소자 PGE의 상태를 설명하기 위한 개념도,

도 20은 도 15에서 설명한 프로그래밍소자 PGE에 대한 판독동작을 설명하기 위한 타이밍도,

도 21은 프로그래밍소자 PGE'의 구성을 설명하기 위한 회로도,

도 22는 도 21에 나타낸 프로그래밍소자 PGE'에 대하여, 프로그램동작을 할 때의 각 소자의 상태를 설명하기 위한 개념도,

도 23은 도 21에 나타낸 프로그램소자 PGE'의 전원투입 직후의 상태를 나타낸 개념도,

도 24는 프로그램소자 PGE'에서 전원투입 후에, 파워 온 리세트신호 POR1이 전원투입에 따라서 "H"레벨로 된 상태를 도시한 도면,

도 25는 도 21에 나타낸 프로그램소자 PGE'에서, 데이터 판독이 행해지는 상태를 나타낸 개념도,

도 26은 도 22∼도 25에서 설명한 프로그램소자 PGE'의 판독을 설명하기 위한 타이밍도,

도 27은 메모리회로(100.1)의 구성을 설명하기 위한 개략적인 블록도,

도 28은 미리 프로그램한 불량 행 어드레스와 입력되는 내부 행 어드레스를비교하기 위한 비교회로(135)를 추출하여 나타낸 개략적인 블록도,

도 29는 도 28에 나타낸 프로그램회로 RPG0의 구성을 설명하기 위한 회로도,

도 30은 도 28에 나타낸 비교회로(135)의 동작을 설명하기 위한 제 1 타이밍도,

도 31은 도 28에 나타낸 비교회로(135)의 동작을 설명하기 위한 제 2 타이밍도,

도 32는 자기터널접합부를 갖는 메모리 셀의 구성을 도시한 개략도,

도 33은 MTJ 메모리 셀로부터의 데이터 판독동작을 설명하는 개념도,

도 34는 MTJ 메모리 셀에 대한 데이터 기록동작을 설명하는 개념도,

도 35는 데이터 기록시의 데이터 기록 전류의 방향과 자화방향의 관계를 설명하는 개념도이다.

*도면의 주요 부분에 대한 부호의 설명*

10 : 제어신호 입력단자군 12 : 데이터 입출력단자군

14 : 전원단자 16 : 접지단자

20 : 콘트롤부 30 : 데이터 입출력부

32 : 입출력버퍼 34 : 출력제어부

40 : 제어회로 42 : 내장형 셀프 테스트회로

44 : 기준전압 생성부 46 : 프로그램부

100.1∼100.4 : 내부회로 VCL : 전원배선

VSL : 접지배선

200.1∼200.4 : 내부 전원전위 발생회로

LV1∼LV4 : 내부전원배선 VMR1∼VMR4 : 측정기준전위

300.1∼300.4 : 측정회로 SCP : 스캔패스

SR1∼SR8 : 시프트 레지스터 1000 : 반도체 집적회로장치

본 발명은, 요약하면, 반도체 집적회로장치에 있어서, 적어도 하나의 내부회로와, 내부 전위발생회로와, 테스트 제어회로와, 측정회로와, 전달회로를 구비한다.

내부회로는, 반도체 집적회로장치의 외부로부터 공급된 데이터 및 서로 주고 받는 데이터의 적어도 어느 하나에 따라서, 소정의 처리를 한다. 내부 전위발생회로는, 내부회로에 대응하여 설치되고, 내부전위의 레벨을 나타낸 정보를 포함하는 레벨설정신호를 받아, 레벨설정신호에 따른 레벨의 내부전위를 생성한다. 내부전위발생회로는, 테스트동작에서, 비교용 기준전위와 레벨설정신호에 따른 레벨을 비교하는 비교회로를 포함한다. 테스트 제어회로는, 내부 전위발생회로의 출력전위 레벨의 테스트 처리를 제어하여, 테스트동작에서, 복수의 레벨설정신호를 내부 전위발생회로에 순차로 공급한다. 측정회로는, 테스트 동작시에, 복수의 레벨설정신호에 따른 레벨과 비교용 기준전위의 비교회로에 의한 비교결과에 따라서, 레벨설정신호에 요구되는 설정값을 검출하기 위한 측정을 한다. 전달회로는, 측정회로의 측정결과를 테스트 제어회로에 전달한다.

본 발명의 다른 국면에 따르면, 반도체 집적회로장치에 있어서, 반도체 집적회로장치에 관련한 정보를 보유하기 위한 프로그램회로를 더 구비한다. 프로그램회로는, 제 1 및 제 2 전원노드를 통해 전원전위를 받는 래치회로를 구비한다. 래치회로는, 래치회로로의 전원 투입에 따라 활성화된다. 프로그램회로는, 제 1 및 제 2 전원노드와 래치회로의 사이에 각각 설치되는 제 1 및 제 2 터널 자기저항소자를 더 구비한다.

본 발명의 또 다른 국면에 따르면, 적어도 하나의 내부회로와, 내부 전위발생회로와, 테스트 제어회로와, 측정회로와, 전달회로를 구비한다.

내부회로는, 반도체 집적회로장치의 외부로부터 공급된 데이터 및 서로 주고받는 데이터의 적어도 어느 하나에 따라서, 소정의 처리를 한다. 내부 전위발생회로는, 내부회로에 대응하여 설치되고, 내부전위의 레벨을 나타낸 정보를 포함하는 레벨설정신호를 받아, 레벨설정신호에 따른 레벨의 내부전위를 생성한다.

내부 전위발생회로는, 비교회로와 전위제어회로를 구비한다. 비교회로는, 통상동작에서, 내부 전위발생회로가 출력하는 내부전위와 레벨설정신호에 따른 레벨을 비교하고, 테스트동작에서, 레벨설정신호에 따른 레벨과 내부전위의 비교를 정지하고, 비교용 기준전위와 레벨설정신호에 따른 레벨을 비교한다. 전위제어회로는, 비교회로의 출력에 따라서 내부전위의 레벨을 조절한다.

테스트 제어회로는, 내부 전위발생회로의 출력전위 레벨의 테스트 처리를 제어하여, 테스트동작에서, 복수의 레벨설정신호를 내부 전위발생회로에 순차로 공급하고, 서로 다른 레벨의 복수의 내부전위를 순차로 발생시킨다. 측정회로는, 테스트 동작시에, 내부 전위발생회로에서 생성된 각 내부전위와 비교용 기준전위의 비교회로에 의한 비교결과에 따라서, 레벨설정신호에 요구되는 설정값을 검출하기 위한 측정을 한다. 전달회로는, 측정회로의 측정결과를 테스트 제어회로에 전달한다.

따라서, 본 발명의 이점은, 내부회로 대응하여 내부 전위발생회로가 설치되어 있는 경우에, 측정회로의 출력신호에 따라서, 기준전위에 상당하는 내부전위를 생성하기 위한 레벨설정신호를 용이하게 검출할 수 있는 점이 있다. 그 때문에, 그 검출결과에 따라서 내부전위를 용이하게 조정할 수 있다. 더구나, 그 레벨설정신호의 검출처리시간을 단축하는 것이 가능하다.

본 발명의 다른 이점은, 검출된 레벨설정신호의 값을 자기 저항소자를 사용하여 프로그래밍하는 것이 가능하다는 점이다.

[발명의 실시예]

(실시예 1)

이하, 본 발명의 실시예를 도면을 사용하여 설명한다.

도 1은 본 발명의 실시예 1의 반도체 집적회로장치(1000)의 회로구성을 나타낸 개략적인 블록도이다.

도 1을 참조하여, 반도체 집적회로장치(1000)는, 외부로부터의 제어신호를 받기 위한 제어신호 입력군(10)과, 외부와의 사이에서 데이터를 주고 받기 위한 데이터 입출력 단자군(12)과, 외부로부터 외부전원전위 ext.Vcc를 받기 위한 전원단자(14)와, 외부로부터 접지전위 Vss를 받기 위한 접지단자(16)와, 외부제어신호 입력 단자군(10)으로부터의 신호에 따라서, 반도체 집적회로장치(1000)의 동작을 제어하기 위한 콘트롤부(20)와, 데이터 입출력 단자군(12)을 통해 외부와의 사이에서 데이터를 주고 받기 위한 데이터 입출력부(30)와, 콘트롤부(20)에 의해 제어되어, 데이터 입출력부(30)간의 데이터 주고받기와 상호간의 데이터 주고받기를 하여, 각각 소정의 데이터처리를 하기 위한 내부회로(100.1∼100.4)와, 전원단자(14)로부터 내부회로(100.1∼100.4)에 대하여, 외부전원전위 ext.Vcc를 전달하기 위한 전원배선 VCL과, 접지단자(16)로부터 접지전위 Vss를 내부회로(100.1∼100.4)에 전달하기위한 접지배선 VSL을 구비한다. 이때, 도 1에서는 내부회로의 개수가 설명을 간단히 하기 위해 4개라고 하고 있지만, 이 개수는, 4개보다 많거나 또는 적어도 된다.

또한, 반도체 집적회로장치(1000)는, 내부회로(100.1∼100.4)의 각각과 전원배선 VCL의 사이에 설치되고, 외부전원전위 ext.Vcc를 강압 또는 승압하여, 대응한 내부회로(100.1∼100.4)에 공급하기 위한 내부 전원전위 발생회로(200.1∼200.4)와, 내부 전원전위 발생회로(200.1∼200.4)로부터의 내부전원전위를 내부회로(100.1∼100.4)의 각각에 전달하기 위한 내부전원배선 LV1∼LV4와, 내부회로(100.1∼100.4)의 각각에 대응하여 설치되어, 콘트롤부(20)로부터 출력되는 측정기준전위 VMR1∼VMR4를 각각 받아, 대응한 내부회로에서의 내부전원배선 LV1∼LV4의 전위레벨을 측정하고, 그 측정결과를 출력하기 위한 측정회로(300.1∼300.4)를 구비한다. 여기서, 내부 전원전위 발생회로(200.1∼200.4)가 생성하는 전위레벨은, 각각 서로 다르더라도 좋고, 일부의 내부 전원전위 발생회로 또는 전부의 내부 전원전위 발생회로에 관해서는, 공통의 레벨이어도 된다.

콘트롤부(20)는, 내부회로(100.1∼100.4)의 동작을 제어하기 위해서, 내부제어신호 int.Cmd를 생성하여, 대응하는 내부회로(100.1∼100.4)에 대하여 출력한다.

반도체 집적회로장치(1000)는, 또한, 셀프 테스트 기간 동안에, 내부회로(100.1∼100.4)의 각각에 대하여 공급하는 테스트신호를 콘트롤부(20)로부터 순차 로 연속적으로 전달하고, 또한 내부회로(100.1∼100.4)로부터 테스트동작의 결과 출력되는 신호나, 내부회로(100.1∼100.4)의 상호간에 주고 받는 데이터를 받아서, 콘트롤부(20)에 대하여 연속적으로 전달하기 위한 스캔패스(scan path)SCP를 구비한다. 스캔패스 SCP는, 그 일부경로에서, 내부회로(100.1∼100.4)에 공급하는 데이터를 전달하고, 또한 내부회로(100.1∼100.4)로부터 출력된 데이터를 수취하여, 연속적으로 전달하기 위한 시프트 레지스터 SR1∼SR8을 포함한다.

도 2는 도 1에 나타낸 콘트롤부(20) 및 데이터 입출력부(30)의 구성의 일부를 추출하여 나타낸 개략적인 블록도이다.

콘트롤부(20)는, 제어신호 입력단자군(10)으로부터 공급되는 신호에 따라서, 통상의 동작에서는, 내부회로(100.1∼100.4)의 동작을 제어하기 위한 신호를 출력하고, 테스트동작에서는, 내장형(built-in) 셀프 테스트의 개시 및 완료를 제어하기 위한 신호를 출력하는 제어회로(40)와, 제어회로(40)로부터의 신호에 따라서 내장형 셀프 테스트를 개시하고, 내부회로(100.1∼100.4)와의 사이에서 스캔패스 SCP를 통해 데이터를 주고받음으로써, 자기시험처리(이하, 「내장형 셀프 테스트」라고 칭함)를 하기 위한 내장형 셀프 테스트회로(42)와, 내장형 셀프 테스트회로(42)에 의해 제어되고, 측정회로(300.1∼300.4)에 공급하는 기준전압 VMR1∼VMR4를 발생하기 위한 기준전압 생성부(44)와, 통상의 동작에서, 내부 전원전위 발생회로(200.1∼200.4)가 생성하는 내부전원전위를 튜닝하기 위한 정보를 불휘발적으로 저장하고, 대응하는 내부 전원전위 발생회로(200.1∼200.4)에 대하여 튜닝정보에 대응하는 프로그램 데이터를 공급하기 위한 프로그램부(46)를 구비한다.

후술하는 것처럼, 내장형 셀프 테스트기간 동안은, 내장형 셀프 테스트회로(42)로부터 공급되는 내장형 셀프 테스트회로 출력신호(이하, 「BIST회로 출력신호」라고 칭함)가 프로그램부(46)로부터 출력되는 프로그램부 출력신호대신에, 내부 전원전위 발생회로(200.1∼200.4)의 출력전위를 제어한다.

또한, 프로그램부(46)에는, 외부로부터의 레이저 조사처리 등에 의해서, 튜닝하기 위한 정보를 불휘발적으로 저장하기 위한 퓨즈 소자 등이 설치되는 것으로 한다. 또는, 프로그램부(46)에는, 전기적인 신호 SPRG에 의해 튜닝하기 위한 정보를 불휘발적으로 저장하기 위한 불휘발성 기억소자가 설치되어 있고, 내장형 셀프 테스트회로(42)로부터의 지시에 의해 튜닝 정보가 저장되는 구성이 설치되어도 된다.

내부 전원전위 발생회로(200.1∼200.4)의 동작전압 측정이 종료하면, 내장형 셀프 테스트회로(42)는, 각 측정회로(300.1∼300.4)로부터의 측정결과의 데이터를 스캔패스 SCP를 통해 받아들인다. 이후, 내장형 셀프 테스트회로(42)로부터의 지시에 따라 데이터 입출력부(30)중의 출력 제어회로(34)는, 내장형 셀프 테스트회로(42)가 받아들인 측정결과의 데이터를 입출력 버퍼(32)를 통해 외부에 출력한다.

입출력 버퍼(32)는, 통상의 동작에서는, 데이터 입출력 단자군(12)을 통해 내부회로(100.1∼100.4)로부터의 데이터를 외부에 출력하고, 또는 외부로부터 공급된 데이터를 내부회로(100.1∼100.4)에 대하여 출력한다.

도 3은 도 2에 도시한 기준전압 생성부(44)의 구성을 설명하기 위한 회로도이다.

기준전압발생회로(44)는, 전원전위 Vcc와 접지전위 Vss 사이에 직렬로 접속되는 P 채널 MOS 트랜지스터 TP1과 저항체 R11∼R14를 구비한다. 트랜지스터 TP11의 게이트는, 내장형 셀프 테스트회로(42)로부터의 제어신호 SCRV를 받아, 내장형 셀프 테스트기간 동안은 트랜지스터 TP1은 도통상태가 된다.

트랜지스터 TP1과 저항체 R11의 접속노드로부터 기준전압 VMR1이 출력되고, 저항체 R11과 R12의 접속노드가 기준전위 VMR2가 출력되고, 저항체 R12와 저항체 R13의 접속노드로부터 기준전압 VMR3이 출력되고, 저항체 R13과 저항체 R14의 접속노드로부터 기준전압 VMR4이 각각 출력된다.

저항체 R11∼R14의 값 및 그것들의 저항비는, 미리 설정되어 있기 때문에, 기준전압 VMR1∼VMR4는, 각각 미리 그 값이 알려진 전압레벨이다.

도 4는 도 1에 나타낸 내부 전원전위 발생회로(200.1)의 구성을 설명하기 위한 블록도이다.

이때, 다른 내부 전원전위 발생회로(200.1∼200.4)의 구성도, 기본적으로는 내부 전원전위 발생회로(200.1)의 구성과 마찬가지다.

도 4를 참조하여, 내부 전원전위 발생회로(200.1)는, 프로그램부(46)로부터의 프로그램부 출력신호와, 내장형 셀프 테스트회로(42)로부터의 BIST회로 출력신호를 받아, 내장형 셀프 테스트회로(이하, 「BIST 회로」라고 칭함)(42)로부터의 제어신호에 따라서, 어느 한쪽을 선택적으로 튜닝정보를 나타낸 신호 P0∼P3으로서 출력하기 위한 전환회로(202)와, 전환회로(202)의 출력을 받아, 그 출력에 따른 기준전위를 발생하는 기준전위 발생회로(204a) 및 기준전위 발생회로(204a)의 출력전압 VR에 따라서, 내부 전원선 LV1의 전위레벨을 구동하기 위한 드라이버회로(204b)를 포함한다.

기준전위 발생회로(204a)는, 정전류원(220) 및 튜닝 저항부 TRP를 포함한다. 또한, 튜닝 저항부 TRP는, 저항소자(221∼225), 트랜스퍼게이트(226∼229) 및 인버터(230∼233)를 포함한다.

정전류원(220)은, 외부전원전위 ext.Vcc의 공급배선 VCL과 출력 노드 N20의 사이에 접속되고, 미리 정해진 일정한 전류 I를 노드 N20에 공급한다.

저항소자(221∼225)는, 출력노드 N20과 접지전위 Vss의 공급배선 VSL의 사이에 직렬 접속된다. 저항소자(221∼225)는, 각각 소정의 저항값 R1, R2, R4, R8, RB를 갖는다. 여기서, R1:R2:R4:R8=1:2:4:8로 되어 있다.

저항소자(221∼224)와 트랜스퍼게이트(226∼229)는, 각각 병렬 접속된다. BIST회로(42)로부터 또는 프로그램부(46)로부터 공급되는 신호 P0∼P2는, 각각 트랜스퍼게이트(226∼228)의 P채널 MOS 트랜지스터의 게이트에 직접 입력됨과 동시에, 각각 인버터(230∼232)를 통해서, 트랜스퍼게이트(226∼228)의 N채널 MOS 트랜지스터의 게이트에 입력된다. BIST회로(42) 또는 프로그램부(46)로부터의 신호 P3는, 트랜스퍼게이트(229)의 N 채널 MOS 트랜지스터의 게이트에 직접 입력됨과 동시에, 인버터(233)를 통해 트랜스퍼게이트(229)의 P 채널 MOS 트랜지스터의 게이트에 입력된다.

출력노드 N20과 접지전위 Vss의 공급배선 VSL 사이의 저항값 R은, 신호 P0∼P3의 논리레벨 조합에 따라 16단계로 변경 가능해진다. 예를 들면, 신호 P0∼P3이 함께 "L"레벨일 경우는, 트랜스퍼게이트 226∼228이 도통함과 동시에, 트랜스퍼게이트 229가 비도통 되고, 저항값 R은 R=(R8+RB)이 된다. 이 저항값(R8+RB)은, 설계값에 의해서 미리 설정되어 있다. 출력노드 N20의 전위 VRI는, VRI=R×I가 된다.

드라이버회로(204b)는, P 채널 MOS 트랜지스터(234) 및 차동증폭기(235)를 포함한다. P 채널 MOS 트랜지스터(234)는, 외부전원전위 ext.Vcc의 공급배선 VSL과 내부전원전위 int.Vcc의 공급배선 LV1의 사이에 접속된다. 차동증폭기(235)는, 통상의 동작에서는 콘트롤부(20)중의 제어회로(40)로부터 공급되고, 또한, 테스트 동작에서는 콘트롤부(20)중의 내장형 셀프 테스트회로(42)로부터 공급되는 신호ψA1에 의해서 제어되고, 그 반전입력노드는, 기준전위 발생회로(204a)의 출력전위 VRI를 받아 그 비반전 입력노드는 내부전원전위 int.Vcc의 공급배선 LV1에 접속되고, 그 출력신호는 P 채널 MOS 트랜지스터(234)의 게이트에 입력된다.

신호 ψA1이 비활성 레벨일 경우는, 차동증폭기(235)의 출력신호는 "H"레벨로 고정되고, P 채널 MOS 트랜지스터(234)는 비도통 상태가 된다.

신호 ψA1이 활성화 레벨중 "H" 레벨일 경우는, 차동증폭기(235)는, 내부전원전위 int.Vcc이 기준전위 VRI에 일치하도록 P 채널 MOS 트랜지스터(234)의 게이트전위를 제어한다. 따라서, 내부전원전위 int.Vcc은, 기준전위 VRI와 동일 레벨로 된다.

따라서, 예를 들면, 도 4에서는, 내부회로(100.1)는, 외부전원전압 ext.Vcc를 강압한 내부전원전위 int.Vcc 및 접지전위 Vss에 의해서 구동된다.

도 5는 도 1에 나타낸 측정회로(300.1)의 구성을 설명하기 위한 개략적인 블록도이다.

이때, 다른 측정회로(300.2∼300.4)의 구성도, 기본적으로는 측정회로(300.1)의 구성과 마찬가지다.

측정회로(300.1)는, 대응하는 내부회로(100.1)의 내부전원선 LV1의 전위레벨과, 기준전압 생성부(44)로부터의 측정기준전위 VMR1을 받아, BIST회로(42)로부터의 제어에 따라서 이들의 전위레벨을 통과시키는 스위치회로(302)와, 내장형 셀프 테스트회로(42)로부터의 신호 ψA2에 의해 활성화되어, 스위치회로(302)로부터의 내부전원선 LV1의 전위레벨과 측정기준전위 VMR1을 비교하는 비교기(310)를 구비한다.

여기서, BIST회로(42)는, 테스트 동작에서, 후술한 것처럼, 내부 전원전위 발생회로(200.1)에 공급하는 BIST회로 출력신호의 레벨을 단계적으로 변화시킨다. 측정회로(300.1)도, 이 BIST회로 출력신호를 내장형 셀프 테스트회로(42)로부터 받아들인다. 측정회로(300.1)는, 또한, 테스트동작에서, 비교기(310)로부터의 출력에 따라서 이 BIST회로 출력신호가 소정레벨로 되어 내부전원선 LV1의 전위레벨이 기준전압 생성부(44)로부터의 측정기준전위 VMR1과 일치된 시점을 검출하여, BIST회로 출력신호를 선택적으로 통과시키기 위한 판정회로(320)를 구비한다.

여기서, 판정회로(320)는, 인터리브회로(324)와, 래치회로 326 및 328과, 배타적 논리합 게이트회로(330)와, 래치회로 332와, 게이트회로(334)를 포함한다.

인터리브회로(324)는, 최초는 래치회로 326에 "L"레벨을 공급하고, 그 후는, 비교회로(310)로부터의 출력레벨을 래치회로 328과 326에 교대로 공급한다. 최종적으로는, 인터리브회로(324)는, 래치회로 328에 "H" 레벨의 신호를 공급한다. 래치회로 326 및 328은, 인터리브회로(324)로부터 공급된 신호레벨을 래치하여, 배타적 논리합 게이트회로(330)에 공급한다.

배타적 논리합 게이트회로(330)는, 래치회로 326 및 328의 출력레벨이 일치하는 경우는 "L"레벨의 신호를 출력하고, 일치하지 않은 경우는 "H"레벨의 신호를 출력한다.

예를 들면, BIST회로 출력신호의 레벨이 복수의 스텝에 걸쳐 변화되고, 소정 스텝에서, 비교기(310)로부터의 출력신호가 "L"레벨로부터 "H"레벨로 변화된 스텝에서는, 배타적 논리합 게이트회로(330)의 출력레벨은 "H"레벨이 된다. 다른 스텝에서는, 배타적 논리합 게이트회로(330)의 출력은 "L"레벨이 된다.

래치회로(332)는, BIST회로 출력신호가 변화하는 각 스텝에서, 그 레벨을 유지하고, 게이트회로(334)는 배타적 논리합 게이트(330)의 출력신호의 상승 엣지에 응답하여, BIST회로 출력신호 PT0∼PT3을 판정회로(320)로부터 출력시킨다.

판정회로(320)로부터 출력되는 BIST회로 출력신호는, 메모리회로(340)중의 기록제어회로(342)에 공급된다. 기록제어회로(342)는, BIST회로(42)에 의해 제어되고, 판정회로(320)로부터 공급된 BIST회로 출력신호를 기억회로(344)에 기록한다.

BIST회로(42)는, 측정동작이 종료한 후는, 판독제어회로(346)를 제어하고, 기억회로(344)에 저장된 BIST회로 출력신호를 기억회로(344)로부터 판독하여, 스캔패스 SCP 상의 시프트 레지스터회로 SR1중의 레지스터 SRCKT에 저장시킨다.

이상 설명한 셀프 테스트의 동작을 정리하면, 아래와 같다.

즉, 통상의 동작에서는, 내부 전원전위 발생회로(200.1)로부터 출력되는 내부전원전위 int.Vcc을 생성하기 위한 기준전압 VRI의 레벨을 변화시키는 데는, 프로그램부(46)로부터의 프로그램 출력신호가 사용된다. 이것에 대하여, 셀프 테스트기간 동안에는, 기준전압 VRI의 레벨을 변화시키기 위해서, 상기 프로그램 출력신호 대신에, BIST 회로(42)로부터의 BIST회로 출력신호가 사용된다.

이에 따라, 셀프 테스트기간 동안은, BIST 회로(42)의 제어로 기준전위레벨 VRI를 변경하고, 내부전원전위 int.Vcc의 레벨이 변화시켜진다. 다른 내부 전원전위 발생회로(200.2∼200.4)에서도 마찬가지이다.

이 BIST 회로(42)에 의해 변화된 내부전원전위 int.Vcc은, 기준전압 생성부(44)로부터의 기준전위 VMR1∼VMR4와 비교되고, 그 결과에 따라서 내부전원전위 int.Vcc이 기준전위에 해당하는 레벨로 된 시점의 BIST회로 출력신호가, 기록제어회로(342)에 의해 칩 상의 기억회로(344)에 축적된다.

이와 같이 하여, 측정이 반복되고, 판정에 따라서 기억회로(344)에 축적된 BIST회로 출력신호는, 내장형 셀프 테스트회로(42)로부터의 제어에 따라서 스캔패스 SCP를 연속적으로 전송하고, 내장형 셀프 테스트회로(42)에 받아들여진다.

도 6은 프로그램부(46) 또는 BIST회로(42)로부터 출력되는 튜닝정보를 나타낸 신호 P0∼P3과, 내부기준전위 VRI의 상대값 VRI' 및 비교회로(310)의 출력신호 ψ310을 예시한 도면이다.

도 6에서, 이 튜닝모드에서는 16의 스텝이 행하여진다. 신호 P3∼P0는, 16의 스텝에서 1000, 1001,…, 1111, 0000, 0001,…,0111로 변화한다.

신호 P3∼P0="0000"일 때의 내부기준전위 VRI를 0으로 하면, 내부기준전위VRI의 상대값 VRI'은, 16의 스텝에서 -8,-7,…,-1,0,1,…, +7로 변화한다.

비교회로(310)의 출력신호 ψ310은, 예를 들면, 스텝 1∼6에서는 「L」레벨로 되고, 스텝 7∼16에서는 「H」레벨로 된다. 이것은, 스텝 1∼6에서는 내부전원전위 int.Vcc이 외부기준전위 VR보다도 낮고, 스텝 7∼16에서는 내부전원전위 int.Vcc이 외부기준전위 VR보다도 높은 것을 보이고 있다.

도 7은 도 6과 같이 신호 P0∼P3이 변화하는 경우에, 판정회로(320)가 행하는 처리를 설명하기 위한 개념도이다.

도 7을 참조하여, 게이트회로(334)는, 판정회로(320)내의 배타적 논리합 게이트(330)의 출력신호 ψ330의 상승 엣지에 응답하여, 신호 P0∼P3을 메모리회로(340)에 공급한다.

도 6에 도시된 경우는, 스텝 6의 신호(P3, P2, P1, P0)=(1101)이 메모리회로(340)에 공급된다.

메모리회로(340)는, 게이트회로(334)로부터의 신호 P0∼P3="1101"를 기억하고, BIST 회로(42)로부터의 제어신호에 따라서 신호 P3∼P0="1101"을 판독하고, 그 판독한 신호 P3∼P0을 하나씩 순차로 스캔패스 SCP에 출력한다.

도 8은 반도체 집적회로장치(1000)의 셀프 테스트의 동작을 나타낸 타이밍도이다.

도 8에서, 소정 시간 t0에 외부제어신호에 의해서 내장형 셀프 테스트로의 엔트리(entry)가 설정되면, 내장형 셀프 테스트회로(42)의 펄스발생회로(도시하지 않음)에 의해서 카운터제어를 위한 신호 ψ1이 펄스적으로 「H」레벨로 상승된다.

신호 ψ1이 「H」레벨로 상승하면, BIST회로 출력신호 P3∼P1이 초기치(예를 들면, 1000)로 설정됨과 동시에, BIST회로(42)로부터의 신호 ψA1이 「H」레벨로 상승되고, 차동증폭기(235)가 활성상태로 되고, 내부전원전위 int.Vcc이 내부기준전위 VRI와 일치하도록 P 채널 MOS 트랜지스터(234)의 게이트전위가 제어된다. 이에 따라, 시간 t1에서 내부전원전압의 발생이 활성상태로 된다. 여기서, 내장형 셀프 테스트시는, BIST 회로(42)로부터의 신호가, 전환회로(202)를 통해 신호 P0∼P3으로서 내부 전원전위 발생회로(204)에 공급된다. 도 4의 내부 전원전위 발생회로(204)에서는, 신호 P3∼P0="1000"에 응답하고, 트랜스퍼게이트(226∼229)가 함께 도통하여, 내부기준전위 VRI는 최저레벨(I×RB)이 된다.

또한, 신호 ψ1이 「H」레벨로 상승하면, BIST 회로(42)내의 카운터(미도시됨)가 카운트를 개시하고, 시간 t0로부터 소정 시간경과 후의 시간 t2에서 신호 ψ2를 「H」레벨로 펄스적으로 상승시킨다. 이 시간 t0∼시간 t2 사이에서 내부전원전위 int.Vcc이 안정화된다.

신호 ψ2가 「H」레벨로 상승하면, 신호 ψA2가 「H」레벨로 상승되고, 도 5의 비교회로(310)가 활성화된다. 비교회로(310)는, 기준전위 VMR1과 내부전원전위 int.Vcc을 비교하여, 비교결과에 따른 레벨의 신호를 인터리브회로(324)에 출력한다.

또한, 신호 ψ2가 「H」레벨로 상승되면, BIST 회로(42)내의 카운터(도시하지 않음)가 새롭게 카운트를 시작하여, 시간 t2로부터 소정 시간 경과 후에 신호 ψ3을 「H」레벨로 펄스적으로 상승시킨다. 이 신호 ψ3은, 시간 t3에서 하강한다.이 시간 t2∼시간 t3에서 기준전위 VMR1과 내부전원전위 int.Vcc의 비교가 행하여진다.

신호 ψ3의 하강 엣지에 응답하여, 신호 ψA1, ψA2가 「L」레벨이 된다. 이에 따라, 차동증폭기(235) 및 비교회로(310)가 비활성화된다.

예를 들면, 도 6에 나타낸 것처럼 신호가 변화한다고 하면, 이 신호 P3∼P0="1000"에 대응한 스텝 1에서는, 배타적 논리합 연산게이트(330)의 출력이 활성화되는 경우가 없기 때문에, 게이트회로(334) 및 기록제어회로(342)를 통해 기억회로(344)에 데이터를 기록할 수 있는 경우는 없다.

이 후, 스텝 2∼스텝 6에서도, 배타적 논리합 연산게이트(330)의 출력이 활성화되는 경우가 없기 때문에, 게이트회로(334) 및 기록제어회로(342)를 통해 기억회로(344)에 데이터를 기록할 수 있는 경우는 없다.

또한, 스텝 7에서는, 신호 ψ3의 하강 엣지에 응답하여, 인터리브회로(324)를 비교회로(310)의 비교결과의 데이터가 통과하면, 배타적 논리합 게이트(330)의 출력이 활성상태가 된다. 이것에 응답하여, 게이트회로(334) 및 기록제어회로(342)를 통해 기억회로(344)에 BIST회로 출력신호가 공급된다.

이후, 병렬로 테스트 받는 다른 내부전원발생회로(200.2∼200.4)에서도, 배타적 논리합 게이트(330)가 래치회로 326과 래치회로 328에 저장된 데이터가 다른 것을 검지하기 위해서, 스텝 16까지 테스트가 계속된다. 이때, 배타적 논리합 게이트(330)의 출력과는 관계없이, 최후의 스텝, 이 예에서는, 스텝 16까지, 반드시 테스트동작을 계속하여도 되고, 모든 내부전원발생회로(200.2∼200.4)에서, 배타적논리합 게이트(330)의 출력이 활성화된 시점에서, 셀프 테스트를 종료하여도 된다.

이상 설명한 것처럼, 반도체 집적회로장치(1000)의 구성에 의하면, 내부전원전위 int.Vcc을 기준전위 VMR1 등과 대략 같게 하기 위한 신호 P0∼P3의 값이, 내부전원발생회로(200.1∼200.4)의 각각에 관해서, 반도체 집적회로장치(1000)의 내부에서 구해져 외부로 출력된다. 따라서, 내장형 셀프 테스트에서, 신호 P0∼P3의 최적값을 용이하게 구할 수 있고, 내부전원전위 int.Vcc을 용이하게 조정할 수 있다.

상술한 것처럼, 이러한 내장형 셀프 테스트의 종료 후에, 프로그램부(46)의 출력신호 PG0∼PG3이, 내장형 셀프 테스트에서 구해진 신호 P0∼P3의 최적값이 되 도록 프로그램부(46)내의 퓨즈를 끊는 처리 또는, 불휘발성 기억소자에의 데이터의 기록 처리가 행하여진다.

통상의 동작시는, 프로그램부(46)의 출력신호 PG0∼PG3이 전환회로(202)를 통해 내부 전원전위 발생회로(204)에 공급된다. 예를 들면, 내부회로(100.1)에 대응한 내부 전원전위 발생회로(204)는, 기준전위 VMR1과 대략 같은 레벨의 내부전원전위 int.Vcc을 출력한다.

이때, 이 실시예 1에서는, 내장형 셀프 테스트에서의 16의 스텝에서 내부전원전위 int.Vcc을 순차로 증가시켰지만, 본 발명은, 이것으로 한정하는 것이 아니라, 내부전원전위 int.Vcc을 순차로 감소시켜도 되고, 내부전원전위 int.Vcc을 기준레벨(도 6의 VRI'=0에 대응한 레벨)로부터 최고레벨(VRI'=+7에 대응한 레벨)까지 순차 증가시킨 후에 기준레벨로부터 최저레벨(VRI'=-7에 대응한 레벨)까지 순차로감소시켜도 된다.

또한, 메모리회로(340)는, 이상의 설명에서는, 측정회로(300.1∼300.4)의 내부에 설치되는 것으로 하였지만, 예를 들면, 내부회로(100.1∼100.4)중 어느 하나가, 예를 들면, 내부회로(100.4)가, 데이터를 기억하는 기능을 갖는 메모리회로인 경우, 메모리회로(340)로서 이러한 내부회로(100.4)를 사용하는 것도 가능하다.

(실시예 2)

이상 설명한 실시예 1에서는, 도 4에서 설명한 대로, 내장형 셀프 테스트 기간 동안에는, BIST 회로(42)로부터의 신호에 따라서 기준전위 VR가 설정된다. 또한, 이 설정된 기준전위 VR에 의해 내부회로(100.1)에의 전원공급배선 LV1의 전위레벨을 도 5에 나타낸 바와 같이, 비교기(310)로 비교하여, 그 비교 결과에 따라서, BIST회로 출력신호를 기억회로(344)에 저장하는 구성이었다.

그러나, 이상과 같은 구성에서는, BIST 회로(42)로부터의 출력신호에 따라서 드라이버회로(204b)에 의해 내부회로(100.1)에 공급되는 내부전원전위 int.Vcc의 레벨이, 비교기(235)에 공급되어, 부귀환이 걸린다. 이 부귀환에 의해 내부전원전위 int.Vcc가 안정한 레벨로 된 후에, 도 5에 나타낸 비교기(310)에서 기준전압 생성부(44)로부터의 전위 VMR1∼VMR4와의 비교를 해야 하였다.

따라서, 도 8에 나타낸 동작에서는, 안정기간을 이러한 내부전원전위 int.Vcc의 레벨이 안정하는 데 필요한 시간만큼 비교적 크게 잡을 필요가 있다.

그렇지만, 예를 들면, 테스트동작에서는, 도 4에서 설명한 기준전압 VR의 값이, 기준전압 생성부(44)로부터 출력되는 기준전위와 일치하고 있는지 아닌지만을테스트하면 좋은 경우도 있다.

이러한 경우에는, 실시예 1에서 설명한 방법에서는, 안정기간에 충분한 시간을 잡음으로써, 오히려 테스트시간이 원래 필요한 시간과 비교하여 증대한다고 하는 문제가 있다.

이와 같이 실시예 2에서는, 프로그램에 의해서 튜닝된 기준전압 VR의 값이, 원하는 기준전압 VMR1∼VMR4와 일치하는 것을 보다 짧은 시간에서 검출 가능한 구성에 관해서 설명한다.

이때, 이하의 각 실시예의 설명에서도, 기준전압 생성부(44)로부터 기준전위 VMR1∼VMR4가 공급되는 것으로 하여 설명을 하지만, 기준전위 VMR1∼VMR4로서는, 반도체 집적회로(1000)상에 집적된 기준전압 생성부(44)에 의해 공급되는 경우뿐만 아니라, 반도체 집적회로(1000)의 외부로부터 단자를 통해 공급되는 구성이어도 된다.

도 9는 본 발명의 실시예 2의 내부 전원전위 발생회로(200.1) 및 측정회로(300.1)의 구성을 설명하기 위한 개략적인 블록도로, 실시예 1의 도 4 및 도 5와 대비되는 도면이다.

실시예 2의 내부 전원전위 발생회로(200.1)가, 실시예 1의 내부 전원전위 발생회로(200.1)의 구성과 다른 점은, 우선, 실시예 1에서의 드라이버회로(204b) 대신에 드라이버회로(204c)가 설치되는 구성으로 되어 있는 점이다.

드라이버회로(204c)는, 기준전압 생성부(44)로부터의 비교용 기준전압, 예를 들면 비교용 기준전압 VMR1과, 내부회로(100.1)에 대한 내부전원배선 LV1상의 전압을 받아, 그 어느 한쪽을 BIST 회로(42)의 제어에 따라서 선택적으로 출력하는 스위치회로 SW10과, 스위치회로 SW10의 출력을 플러스 입력노드에, 기준전위 발생회로(204a)로부터의 기준전위 VR를 마이너스 입력노드에 각각 받아서, 신호 ψA1에 따라 활성화되는 비교기(235)와, 외부전원전위 ext.Vcc와 내부전원배선 LV1 사이에 설치되어, 게이트전위가 비교기(235)로부터의 출력에 의해 제어되는 P 채널 MOS 트랜지스터(234)를 포함한다.

또한, 실시예 2의 측정회로(300.1)에서는, 실시예 1의 측정회로(300.1)와 다른 점으로서, 스위치회로(302)가 생략되고, 비교기 310은 비교기 235로부터의 출력을 각각 플러스 입력노드 및 마이너스 입력노드로 받는 구성으로 되어 있다.

그 밖의 점은, 실시예 1의 내부 전원전위 발생회로(200.1) 및 측정회로(300.1)의 구성과 마찬가지이기 때문에, 동일 부분에는 동일부호를 부착하여 그 설명은 반복하지 않는다.

도 10은 도 9에 나타낸 드라이버회로(204c)와 비교기(310)의 구성을 보다 자세히 설명하기 위한 회로도이다.

도 10을 참조하여, 비교기(235)는, 내부노드 n10과 접지전위 Vss 사이에 설치되고, BIST 회로(42)로부터의 신호 ψA1에 의해 활성화되는 정전류원 CCS10과, 내부노드 n10과 외부전원전위 ext.Vcc 사이에 직렬로 접속되는 P 채널 MOS 트랜지스터 TP11 및 N 채널 MOS 트랜지스터 TN11과, 외부전원전위 ext.Vcc와 내부노드 n10 사이에 직렬로 접속되는 P 채널 MOS 트랜지스터 TP12 및 N채널 MOS 트랜지스터 TN12를 구비한다.

트랜지스터 TN11의 게이트는, 스위치회로 SW10로부터 선택적으로 출력되는 비교용 기준전압 VMR1 또는 내부전원배선 LV1의 전위 중 어느 하나를 받는다. 트랜지스터 TN12의 게이트는, 기준전위 발생회로(204a)로부터의 기준전위 VR를 받는다. 트랜지스터 TP11의 게이트와 트랜지스터 TP12의 게이트는 서로 접속되고, 또한 트랜지스터 TP11의 게이트는, 트랜지스터 TP11의 드레인과 결합된다.

또한, 트랜지스터 TP12 및 트랜지스터 TN12의 결합노드가, P 채널 MOS 트랜지스터(234)의 게이트와 결합되어 있다.

한편, 비교기(310)는, 내부노드 n20과 접지전위 Vss 사이에 결합되고, BIST 회로(42)로부터의 신호 ψA2에 의해 활성화되는 정전류원 CCS20과, 내부노드 n20과 외부전원전위 ext.Vcc 사이에 직렬로 접속되는 P 채널 MOS 트랜지스터 TP21 및 N 채널 MOS 트랜지스터 TN21과, 내부노드 n20과 외부전원전위 ext.Vcc 사이에 직렬로 접속되는 P 채널 MOS 트랜지스터 TP22 및 N 채널 MOS 트랜지스터 TN22를 구비한다.

트랜지스터 TN21의 게이트는, 비교기(235)에서의 트랜지스터 TP11과 트랜지스터 TN11의 결합노드와 결합되어 있다.

트랜지스터 TN22의 게이트는, 비교기(235)에서의 트랜지스터 TP12 및 트랜지스터 TN12의 접속노드와 결합되어 있다.

트랜지스터 TP11 및 TP12는, 소정의 기준전위 CVR를 받아 동작한다.

트랜지스터 TP21과 트랜지스터 TN21의 접속노드를 노드 n21로 하고, 트랜지스터 TP22와 트랜지스터 TN22의 접속노드를 노드 n22로 한다.

비교기(310)는, 또한, 노드 n21 및 노드 n22의 출력을 받아서 보유하기 위한래치회로 LT1과, 노드 n21과 래치회로 LT1 사이에 설치되는 N 채널 MOS 트랜지스터 TN31 및 노드 n22와 래치회로 LT1 사이에 설치되는 N 채널 MOS 트랜지스터 TN32를 구비한다.

트랜지스터 TN31 및 트랜지스터 TN32의 게이트는, BIST 회로(42)로부터의 래치회로 취입(take-in) 제어신호 STLT에 의해 제어된다.

래치회로 LT1가 보유하는 데이터가, 인터리브회로(324)에 대하여 출력된다.

이상과 같은 구성에 의해 내장형 셀프 테스트 기간 동안은, 비교기(235)는, 기준전압 생성부(44)로부터의 비교용 기준전압 VMR1과 기준전위 발생회로(204a)로부터의 기준전위 VR를 비교하여, 그 비교 결과에 해당하는 데이터가, 비교기(310)에서 증폭된 뒤에 보유되어, 최종적으로, 인터리브회로(324)에 공급되게 된다.

따라서, 도 9에 나타낸 구성에서는, 내장형 셀프 테스트 모드기간 동안에, BIST 회로(42)로부터 공급되는 신호에 따라서 기준전위 발생회로(204a)로부터 출력되는 기준전위 VR와 비교용 기준전압, 예를 들면 전압 VMR1이 직접 비교된다. 이 때문에, 드라이버회로(204c)가 내부전원배선 LV1의 레벨을 구동하고, 또한 내부전원배선 LV1의 전위레벨이 안정하기까지의 시간을 기다린 후, 비교결과를 인터리브회로(324)에 공급할 필요가 없다. 이 때문에, 보다 짧은 기간에서, 기준전위 발생회로(204a)로부터 출력되는 기준전위 VR이 비교용 기준전압 VMR1에 해당하는 전위로 설정되어 있는지를 테스트하는 것이 가능해진다.

더구나, 기준전압 VR와 비교용 기준전압 VMR1을 비교하는 비교기로서, 통상의 동작에서는, 내부전원전압 발생을 위해 사용되는 비교기(235)를 사용함으로써,비교기(235)를 제조할 때에 생기는 소자특성의 차이에 따라서 기준전압 VR와 비교용 기준전압 VMR1의 비교결과에 차이가 생기는 것을 막는 것도 가능해진다.

(실시예 2의 변형예 1)

이상의 설명에서는, 내부전원 발생회로(200.1)는, 외부전원전위 ext.Vcc보다도 낮은 전위, 즉 강압전위를 내부회로(100.1)에 대응하는 내부전원배선 LV1에 공급하는 구성이었다.

그렇지만, 측정회로(300.1)를 사용하여, 내장형 셀프 테스트를 하는 경우에는, 외부전원전위 ext.Vcc보다도 보다 높은 내부전원전위를 테스트하는 것도 가능하다.

도 11은 이러한 외부전원전위 ext.Vcc보다도 높은 내부전원전위를, 내부전원발생회로(200.1)가 생성하고 있는 경우의 구성을 설명하기 위한 개략적인 블록도이다.

도 11을 참조하여, 도 10에 나타낸 드라이버회로(204c)의 구성과 다르고, 도 11에 나타낸 회로에서는, 드라이버회로 204c 대신에, 드라이버회로 204d가 설치된다. 드라이버회로 204d의 구성이, 드라이버회로 204c의 구성과 다른 점은, 우선, P 채널 MPS 트랜지스터(234) 대신에 충전 펌프회로(250)가 설치되고, 이 충전 펌프회로가 비교기(235)의 출력에 따라서 제어되는 구성으로 되어 있는 점이다.

충전 펌프회로(250)는, 외부전원전위 ext.Vcc와 접지전위 Vss를 받아, 외부전원전위 ext.Vcc보다도 높은 승압전위 Vpp를 출력한다.

또한, 스위치회로 SW10에는, 내부전원배선 LV1의 전위가 직접 공급될 뿐만아니라, 내부전원배선 LV1과 접지전위 Vss 사이에 직렬로 접속되는 저항체 R1 및 R2의 접속노드의 전위레벨이 공급되는 구성으로 되어 있다.

따라서, 저항체 R1 및 저항체 R2의 저항비로 분압된 전압이, 스위치회로 SW10에는 공급된다.

통상의 동작에서는, 이와 같이 저항체 R1과 저항체 R2에 의해 분압된 전위와, 기준전위 발생회로(204a)로부터 출력되는 기준전압 VR과의 비교결과에 따라서, 충전 펌프회로(250)의 동작이 제어된다.

이것에 대하여, 내장형 셀프 테스트 모드 기간중에는, 기준전압 생성부(44)로부터 출력되는 비교용 기준전위 VMR1과 기준전위 발생회로(204a)로부터 출력되는 기준전압 VR이 비교된다.

따라서, 통상의 동작상태에서는, 충전 펌프회로(250)에 의해서 생성되는 승압전위 Vpp와 기준전압 VR의 비교결과에 따라서, 승압전위 Vpp의 레벨을 콘트롤하게 되어 있는데 대하여, 테스트모드에서는, 내부회로(100.1)에 대응하는 회로와는 별도의 계통으로부터 공급되는 비교용 기준전위 VMR1을 바탕으로 하여, 기준전위 발생회로(204a)로부터의 기준전위 VR가 정확히 발생되어 있는지 어떤지를 판정할 수 있다.

만일, 기준전위 발생회로(204a)로부터의 기준전위 VR가 정확한 레벨로 발생되지 않으면, 비교기(235)의 출력은, 평형상태로부터 "H" 레벨측이나 "L"레벨측 중 어느 한측으로 시프트한다. 이 상태를, 다음 단의 비교기(310)에서 증폭하여, 래치회로 LT1에 받아들여지게 된다.

BIST 회로(42)로부터의 신호에 의거한 튜닝에 의해 기준전위 발생회로(204a)로부터 출력되는 기준전압 VR를 서서히 변화시켜 시험을 행하면, 어느 하나의 포인트에서 비교기(310)의 출력이 "H"레벨로부터 "L"레벨(또는 "L"레벨로부터 "H"레벨)로 변화하게 된다. 이 변화점이, 기준전위 발생회로(204a)로부터 출력되는 기준전압 VR가 원하는 값으로 되어 있는 포인트로 나타나게 된다. 따라서, 이 포인트에 대응하는 레벨 기준전위 VR가 출력되도록, 기준전위 발생회로(204a)에 대하여 공급하는 프로그램 출력신호를 조정함으로써, 옳은 내부발생의 기준전압 VR를 얻을 수 있다.

이때, 통상의 동작에서는, 저항체 R1및 저항체 R2로 구성되는 분압회로에 의해 분압된 전압에 따라서 비교기(235)가 비교동작을 행하는 데 대하여, 시험동작 중은, 이 분압회로는 회로의 동작으로부터는 제외된다. 그러나, 분압에 사용하는 저항체 R1 및 R2의 재질을 동일하게 해 두면, 분압비 자체는 오차없이 형성하는 것이 가능하다. 따라서, 도 11에서 설명한 것과 같은 테스트를 하여도, 충분히 정확한 기준전위 VR을 튜닝하는 것이 가능해진다.

또한, 기준전압 VR와 비교용 기준전압 VMR1을 비교하는 비교기로서, 통상의 동작에서는, 내부전원전압 발생을 위해 사용되는 비교기(235)를 사용함으로써, 비교기(235)를 제조할 때에 생기는 특성의 차이 등에 따라서, 기준전위 발생회로(204a)로부터의 기준전압 VR와 비교용 기준전압 VMR1의 비교결과에 차이가 생기는 것을 막는 것도 가능해진다.

더구나, 내부전원배선 LV1을 구동할 필요가 없기 때문에, 보다 짧은 테스트시간에서 기준전압 발생회로(204a)가 생성하는 기준전압 VR에 대한 테스트를 하는 것이 가능해진다.

(실시예 2의 변형예 2)

실시예 2의 변형예 1에서는, 외부전원전위 ext.Vcc보다도 보다 높은 승압전위 Vpp를 내부전원발생회로(200.1)가 생성하는 경우의 구성에 관해서 설명하였다.

내부전원 발생회로가 생성하는 전압으로서는, 이러한 승압전위뿐만 아니라, 접지전위 Vss보다도 낮은 부전위, 예를 들면 기판전위 -Vsub를 생성하는 경우도 있다.

실시예 2의 변형예 2에서는, 이러한 부전위를 발생하는 경우에 마찬가지의 테스트동작을 가능하게 하는 구성에 관해서 설명한다.

도 12는, 이러한 실시예 2의 변형예 2의 내부전원 발생회로(200.1) 및 측정회로(300.1)의 구성의 일부를 추출하여 나타낸 개략적인 블록도이다.

실시예 2의 변형예 2의 내부전원 발생회로(200.1)의 구성이, 도 4에 나타낸 내부전원 발생회로(200.1)의 구성과 다른 점은, 우선, 기준전위 발생회로(204α) 대신에, 기준전위 발생회로(204α)가 설치되는 구성으로 되어 있다.

여기서, 기준전위 발생회로(204α)의 구성이, 도 4에 나타낸 기준전위 발생회로(204a)의 구성과 다른 점은, 우선, 정전류원(220)에 대하여 전원전위를 공급하기 위해서, 스위치회로 SW20이 설치되는 점이다. 스위치회로 SW20은, BIST 회로(42)로부터의 제어에 따라서 외부전원전위 ext.Vcc 또는, 후술하는 것처럼 내부전원 발생회로(200.1)가 출력하는 부전위에 따른 소정의 전위레벨의 절대값에 상당하는 전위만큼 상기 외부전원전위 ext.Vcc보다도 높은 전위를 선택적으로 정전류원(220)에 공급한다.

또한, 기준전위 발생회로(204α)에서는, 튜닝 저항부 TRP에 대하여, 전원전위를 공급하기 위해서 스위치회로 SW22가 설치된다. 스위치회로 SW22는, BIST 회로(42)로부터의 제어에 따라서, 접지전위 Vss, 또는 내부전원 발생회로(200.1)가 출력하는 부전압 -Vsub 중 어느 한쪽을 튜닝 저항부 TRP에 공급한다.

이때, 여기서, 스위치회로 SW20에 공급되는 외부전원전위 ext.Vcc보다도 높은 전위는, 특별히 한정되지 않지만, 예를 들면, 외부단자를 통해 반도체 집적회로(1000)의 외부로부터 공급되는 구성으로 할 수 있다.

한편, 내부 전원전위 발생회로(200.1)의 구성이, 도 9에 나타낸 실시예 1의 내부전원 발생회로(200.1)의 구성과 다른 점은, 드라이버회로 204b 대신에 드라이버회로 204e가 설치된 점이다. 이 드라이버회로 204e는, 드라이버회로 204b와의 상이점으로서, P 채널 MOS 트랜지스터(234) 대신에 부전위를 생성하기 위한 충전 펌프회로(260)가 설치되고, 비교기(235)로부터의 출력에 따라서 충전 펌프회로(260)가 내부전원배선 LV1의 전위레벨을 부전위로 구동하는 구성으로 되어 있는 점이다.

또한, 비교기(235)에서는, 정전류원 CCS10에 대응하여 스위치회로 SW30이 설치된다. 스위치회로 SW30은, BIST 회로(42)로부터의 제어에 따라서 접지전위 Vss 또는 내부전원배선 LV1의 전위 중 어느 하나를 선택적으로 정전류원 CCS10에 공급한다.

또한, 트랜지스터 TN11의 게이트에는, 기준전위 발생회로(204α)의 출력이공급된다.

또한, 트랜지스터 TN12의 게이트에 대응하여, 스위치회로 SW32가 설치된다. 스위치회로 SW32는, BIST 회로(42)의 제어에 따라서 트랜지스터 TN12의 게이트에, 접지전위 Vss 또는 충전 펌프회로(260)로부터 출력되는 부전위 -Vsub의 절대값에 대응하는 전위 ｜Vsub｜를 선택적으로 공급한다. 이 전위 ｜Vsub｜도, 특별히 한정되지 않지만, 예를 들면, 외부단자를 통해 반도체 집적회로(1000)의 외부로부터 공급되는 구성으로 할 수 있다.

그 밖의 구성은, 실시예 1의 내부전원 발생회로(200.1) 및 측정회로(300.1)의 구성과 마찬가지이기 때문에, 동일부분에는 동일부호를 부여하여 그 설명은 반복하지 않는다.

도 13은 도 12에 나타낸 구성에서, 통상의 동작에서의 스위치 SW20∼SW32의 접속상태를 설명하기 위한 도면이다.

통상의 동작에서는, 비교기(235)의 트랜지스터 TN12의 게이트에는 접지전위가 공급된다. 한편, 비교기(235)의 정전류원 CCS10에는, 충전 펌프회로(260)의 출력이 결합된다. 또한, 기준전위 발생회로(204α)에서, 스위치회로 SW20은, 외부전원전위 ext.Vcc를 정전류원(220)에 공급하고, 스위치회로 SW22는, 튜닝 저항부 TRP에 대하여, 충전 펌프회로(260)의 출력을 공급한다.

이와 같이, 통상의 동작에서는, 비교기(235)에 공급되는 비교용 기준전압은, 접지전위이기 때문에, 이 전위에 오차가 생기는 경우는 없다.

튜닝 저항부 TRP의 저항값을 조절함으로써, 외부전원전위 ext.Vcc와 부전위-Vsub를 튜닝 저항부 TRP의 값에 따라서 분압한 레벨이, 비교기(235)중의 트랜지스터 TN11에 공급된다.

비교기(235)에 공급되는 이 기준전위 VR과, 접지전위를 비교함으로써, 충전 펌프회로(260)의 동작이 제어된다.

따라서, 부전위의 레벨은, 아래와 같다.

(접지전위 Vss)-(정전류원(220)의 전류값×튜닝 저항값)

도 14는 도 12에 나타낸 회로에서, 내장형 셀프 테스트 모드에서의 스위치회로 SW20∼SW32의 접속상태를 설명하기 위한 회로도이다.

이때, 이하에서는 설명을 간단하게 하기 위해, 예를 들면 충전 펌프회로(260)에 의해 출력되는 부전위의 레벨을 -1V인 것으로 하여 설명하는 것으로 한다.

내장형 셀프 테스트 모드기간중은, BIST 회로(42)의 제어에 의해 스위치회로 SW22는 접지전위 Vss를 튜닝 저항 TRP에 공급하는 측으로 전환한다. 또한, 스위치회로 SW20은, 외부전원전위 ext.Vcc보다도 부전위 -Vsub의 절대값만큼 상승한 전위, 즉, 이 경우, 전위(ext.Vcc+1) V의 전위를 정전류원(220)에 대하여 공급하는 것이 요구된다.

또한, 비교기(235)에서의 정전류원 CCS10에 대해서는, 스위치회로 SW30에 의해 접지전위 Vss가 공급되고, 비교기(235)의 트랜지스터 TN12의 게이트에는, 스위치회로 SW32에 의해 접지전위 Vss 대신에, 부전위 -Vsub의 절대값에 상당하는 전위, 예를 들면 이 경우, 1V의 전위가 입력된다.

이에 따라, 내장형 셀프 테스트 중에 동작할 때의 회로의 전위상태를, 충전 펌프회로(260)가 출력해야할 부전위의 절대값 전압, 예를 들면 여기서는 1V만큼 시프트시킨 상태에서, 비교기(235) 등을 동작시키게 된다. 따라서, 회로동작의 평형상태를 무너뜨리지 않고, 튜닝 저항 TRP의 값을 조절하는 데 대하여, 테스트중의 회로동작을 접지전위로부터 전원전위 사이의 동작으로 전환할 수 있다.

이 상태에서, BIST 회로(42)로부터의 신호에 따라서 튜닝용 저항 TRP의 값을 서서히 변화시켜 시험을 해가면, 어느 하나의 포인트에서 비교기(235)의 출력, 즉, 비교기(310)의 출력이, "H"레벨로부터 "L"레벨(또는 "L"레벨로부터 "H"레벨)로 변화하는 포인트가 존재한다. 이 포인트가, 튜닝값으로서 최적값을 나타내고, 프로그램부로부터의 출력신호를 이 시점에서의 BIST 회로(42)로부터의 출력신호에 상당하는 것처럼 프로그램함으로써, 원하는 레벨의 부전위를 내부전원 발생회로(200.1)로부터 출력시키는 것이 가능해진다.

이러한 방법으로 내장형 셀프 테스트를 함으로써, 튜닝해야 하는 기준전위 발생회로(204α)의 출력레벨과 원하는 내부전원전위를 비교하는 것에 대해, 내부전원전위를 발생하기 위해서 사용되는 비교기(235)를 사용하기 때문에, 비교기(235)의 제조공정에서 발생하는 소자의 특성 차이 등의 영향을 없게 하여 정확한 튜닝을 하는 것이 가능해진다.

또한, 튜닝에 대하여, 내부전원배선 LV1의 전위레벨을 원하는 부전위까지 구동할 필요가 없기 때문에, 튜닝에 요하는 시간을 단축하는 것이 가능해진다.

또한, 본 구성에 의하면, 회로동작에 따른 전압을 시프트시킴으로써, 튜닝시에 부전압을 발생시키지 않더라도, 통상의 동작시와 동일 전압관계를 유지하므로, 튜닝의 정밀도를 향상시킬 수 있다.

(실시예 3)

도 15는 도 2에 나타낸 프로그램부(46)에 설치되는 프로그램소자의 일례를 도시한 도면이다.

프로그램부(46)의 기억소자로서는, 예를 들면 플래시 메모리 등으로 사용되는 플로팅 게이트형 트랜지스터로 구성되는 기억소자를 사용하는 것도 가능하다.

단, 도 15에서는 자기 저항소자를 사용한 프로그램소자를 사용하는 구성에 관해서 설명한다.

여기서, 자기 저항소자로서는, 도 32에서 설명한 TMR 소자를 사용한다.

이러한 TMR 소자를 사용한 기억소자에 의해 기억되는 상보적인 데이터에 따라서 튜닝 저항부 TRP에 대한 프로그램 신호 출력을 공급하는 것이 가능해진다.

도 15를 참조하여, 프로그래밍소자 PGE는, 외부전원전위 ext.Vcc와 접지전위 Vss 사이에 직렬로 접속되는 P 채널 MOS 트랜지스터 TP102, N 채널 MOS 트랜지스터 TN102, N 채널 MOS 트랜지스터 TN104 및 TMR 소자 TMR1과, 외부전원전위 ext.Vcc와 접지전위 GND 사이에 직렬로 접속되는 P 채널 MOS 트랜지스터 TP112, N 채널 MOS 트랜지스터 TN112, N 채널 MOS 트랜지스터 TN114 및 TMR 소자 TMR2를 구비한다.

트랜지스터 TP102와 트랜지스터 TN102의 게이트는 결합되어, 트랜지스터 TP112의 게이트와 트랜지스터 TN112의 게이트가 결합되어 있다.

트랜지스터 TP102와 트랜지스터 TN102의 접속노드를, 노드 n102라고 부르고,트랜지스터 TP112와 트랜지스터 TN112의 접속노드를 노드 n112라고 부르기로 한다.

노드 n102와 트랜지스터 TP112의 게이트가 결합되고, 노드 n112와 트랜지스터 TN102의 게이트가 결합되어 있다.

또한, 트랜지스터 TN104와 TMR 소자 TMR1의 결합노드를 노드 n104라 부르고, 트랜지스터 TN114와 TMR 소자 TMR2의 결합노드를 노드 n114라고 부르기로 한다.

프로그래밍소자 PGE는, 또한, 노드 n102와 노드 n112 사이에 설치되어, 양자를 접속 가능한 트랜스미션 게이트 TMG10과, 노드 n104와 노드 n114 사이에 설치되어, 양자를 접속 가능한 트랜스미션 게이트 TMG20을 구비한다.

프로그래밍소자 PGE는, 기록동작(프로그래밍동작)에서 활성상태("H"레벨)가 되는 신호 PRO와 전원투입 후의 소정 시간 경과 후에 "H"레벨이 되는 제 1 파워 온 리세트신호 POR1의 반전신호의 신호/POR1을 받는 OR 회로 ORG10과, OR 회로 ORG10의 출력을 받는 인버터 INV10을 구비하고, 트랜스미션 게이트 TMG10을 구성하는 N 채널 MOS 트랜지스터의 게이트에는, OR 회로 ORG10의 출력이 공급되고, 트랜스미션 게이트 TMG10을 구성하는 P 채널 MOS 트랜지스터의 게이트에는 인버터 INV10의 출력이 공급된다.

프로그래밍소자 PGE는, 또한 신호 POR 및 신호/POR1을 받는 OR 회로 ORG12와, OR 회로 ORG12의 출력을 받는 인버터 INV12를 구비한다. OR 회로 ORG12의 출력이 트랜스미션 게이트 TMG20을 구성하는 N 채널 MOS 트랜지스터의 게이트에 공급되고, 인버터 INV12의 출력이 트랜스미션 게이트 TMG20을 구성하는 P 채널 MOS 트랜지스터의 게이트에 공급된다.

프로그래밍소자 PGE는, 또한, 노드 n102와 제 1 출력노드의 사이에 설치되는 액세스 트랜지스터 TRa10과, 노드 n112와 제 2 출력노드와의 사이에 설정되는 액세스트랜지스터 TRa12를 포함한다. 트랜지스터 TRa10 및 트랜지스터 TRa12의 게이트는, 판독워드선 RWL에 의해 그 레벨이 제어된다.

프로그래밍소자 PGE는, 또한, 기록버퍼 WBF10을 구비한다. 기록버퍼 WBF10는, 프로그래밍 동작에서, "L"레벨을 기록할 때에 활성상태가 되는 신호 0W와 신호 PRO을 받는 NAND 회로 NAG10과, "H"레벨을 기록할 때에 활성상태가 되는 신호 1W와, 신호 PRO을 받는 NAND 회로 NAG12와, 전원전위 ext.Vcc와 접지전위 Vss 사이에 직렬로 접속되는 N 채널 MOS 트랜지스터 TNW10 및 TNW12를 구비한다. 트랜지스터 TNW10의 게이트가 NAND 회로 NAG10의 출력을 받아, TNW12 게이트가 NAND 회로 NAG12의 출력을 받는다.

트랜지스터 TNW10 및 TNW12의 접속노드가, 노드 n104와 결합한다.

프로그래밍소자 PGE는, 또한, 기록버퍼 WBF20을 구비한다. 기록 버퍼 WBF20는, 프로그래밍동작에서, "H"레벨을 기록할 때에 활성상태가 되는 신호 1W와 신호 PRO을 받는 NAND 회로 NAG20과, "L"레벨을 기록할 때에 활성상태가 되는 신호 0W와, 신호 PRO을 받는 NAND 회로 NAG22와, 전원전위 ext.Vcc와 접지전위 Vss 사이에 직렬로 접속되는 N 채널 MOS 트랜지스터 TNW20 및 TNW22를 구비한다. 트랜지스터 TNW20의 게이트가 NAND 회로 NAG20의 출력을 받고, TNW22게이트가 NAND 회로 NAG22의 출력을 받는다.

트랜지스터 TNW20 및 TNW22의 접속노드가, 노드 n114와 결합한다.

프로그래밍소자 PGE는, 또한, TMR 소자 TMR1에 대하여, 기록시의 자장을 생성하기 위한 디지트(digit)선 DGL1과, TMR 소자 TMR2에 대하여 데이터 기록시의 자장을 생성하기 위한 디지트선 DGL2를 구비한다.

디지트선 DGL1이 TMR 소자 TMR1에 대하여 도 34에서 설명된 기록워드선으로서 기능하고, 디지트선 DGL2가 TMR 소자 TMR2에 대하여 도 34에서 설명한 기록워드선으로서 기능한다.

또한, 노드 n104로부터 노드 n114를 연결하는 배선은, 기록버퍼로부터 흐르는 전류값이 TMR 소자 TMR1과 TMR 소자 TMR2에서 서로 역방향이 되도록 결선되는 것으로 한다.

이러한 구성으로 함으로써, 기록데이터의 레벨에 따라서, TMR 소자 TMR1과 TMR2는, 한쪽이 고저항상태이면 다른쪽은 저저항이 되도록 데이터 기록이 행하여진다.

또한, 트랜지스터 TN104와 트랜지스터 TN114의 게이트에는, 기준전위 Vref가 공급된다.

따라서, 노드 n104 및 노드 n114의 전위레벨은, 트랜지스터 TN104 및 트랜지스터 TN114의 임계치 전압 Vth로 할 때, 전위(Vref-Vth) 이상으로 상승하지 않고, TMR 소자의 파괴를 방지하고 있다.

트랜지스터 TN102 및 트랜지스터 TN112과 트랜지스터 TP102 및 TP112로 래치회로가 구성된다. 이 래치회로를 구성하는 트랜지스터 TN102 및 트랜지스터 TN112의 소스측에 상보적인 데이터가 기록된 TMR 소자 TMR1 및 TMR2가 설치되게 된다.단, 트랜지스터 TP102 및 트랜지스터 TP112의 소스측에 상보적인 데이터가 기록된 TMR 소자 TMR1 및 TMR2가 설치되는 구성으로 하여도 된다.

반도체 집적회로(1000)가 형성된 직후에는, 양 저항소자와도 저항값이 작은 상태로 설정되어 있기 때문에, 기록동작에 의해 어느 하나의 저항소자의 저항값을 높아지도록 설정한다.

도 16은 프로그래밍소자 PGE에의 프로그램시와 전원 투입 후의 동작을 설명하기 위한 개념도이다.

프로그램시는, 신호 POR가 "H"레벨에 있어서, 트랜스미션 게이트 TMG10 및 TMG20의 양쪽이 도통상태로 되어 있다. 이 상태에서, 기록버퍼 WBF10 및 WBF20에 의해 각 TMR 소자의 한쪽측의 노드에 전류를 흘림과 동시에, 디지트선 DGL1 및 DGL2의 양쪽에 같은 방향으로 전류를 흘린다. 이 디지트선 DGL1 또는 DGL2와, 노드 n104로부터 노드 n114에 달하는 배선 내를 흐르는 전류에 의해 구성되는 자장에 의해, TMR 소자의 저항값을 변화시킨다. 여기서, 디지트선에는, 상술한 것처럼, 동일방향의 전류가 흐르지만, TMR 소자의 노드 n104와 n114 사이를 흐르는 전류는 기록하는 데이터에 의해 그 방향이 변화된다.

또한, 양 TMR 소자의 전류의 방향은, 서로 상보적인 자장을 형성하는 방향으로 되도록 역방향으로 배선의 접속이 이루어진다.

여기서, 도면에서 좌측의 TMR 소자 TMR1의 저항값이 작고, 우측의 TMR 소자 TMR2의 저항값이 커지도록 기록이 행하여진 것으로 가정한다.

다음에, 프로그램소자 PGE로부터의 데이터의 판독 동작에 관해서 설명한다.

전원 투입 후, 2종류의 파워 리세트 온 신호 POR1 및 POR2가, 신호 POR1이 활성상태로 되고 나서 소정 시간 경과 후에, 신호 POR2가 활성상태가 되도록 상승한다.

도 17은 전원 투입 후, 신호 POR1이 상승할 때까지의 프로그램소자 PGE의 상태를 설명하기 위한 개념도이다.

전원 투입 후, 소정의 기간은, 상술한 것처럼, 신호 POR1 및 신호 POR2가 함께 "L"레벨을 유지하기 때문에, 내부노드 n102 및 n112는 트랜스미션 게이트 TMG10에 의해 단락되고, 노드 n104와 노드 n114도 트랜스미션 게이트 TMG20에 의해 쇼트단락되게 된다.

도 18은 신호 POR1이 상승한 후, 신호 POR2가 상승할 때까지의 프로그램소자 PGE의 상태를 설명하기 위한 개념도이다.

우선, 신호 POR1이 "H"레벨로 상승하면, 단락상태로부터 해방되기 때문에, 트랜지스터 TP102, 트랜지스터 TN102, 트랜지스터 TP112, 트랜지스터 TN112로 구성되는 래치회로가 동작을 시작하여, 노드 n102 및 노드 n112의 전위는, "L"레벨과 "H"레벨의 어느 하나가 될 것이다. 이때, TMR 소자의 저항값이 다르기 때문에, 노드 n102와 노드 n112의 방전량이 다르고, 전위변화의 속도가 다르다. 이에 따라, 래치회로가 보유하는 데이터레벨이 결정되게 된다.

도 16에서 설명한 프로그래밍에서는, 저항값이 큰 TMR 소자 TMR2 측의 트랜지스터 TN112를 통한 방전량이 작아지기 때문에, "L"레벨로 추출하는 것이 약해져, 이 추출이 약해진 측의 N 채널 MOS 트랜지스터에 대응하는 노드 n112의 전위가 높은 측으로 시프트한다.

도 19는 신호 POR1 및 신호 POR2의 양쪽이 상승한 후의 프로그램소자 PGE의 상태를 설명하기 위한 개념도이다.

이 경우, 신호 POR2의 활성화에 따라 신호 POR2가 공급되는 판독워드선 RWL의 레벨이 "H"로 되기 때문에, 액세스 트랜지스터 TRa10 및 TRa12가 함께 도통상태가 된다. 이에 따라서, 프로그램소자 PGE에 저장된 데이터가, 데이터 PO 및/PO로서 판독된다.

도 20은 도 15에서 설명한 프로그래밍소자 PGE에 대한 판독동작을 설명하기 위한 타이밍도이다.

시간 t1에서, 반도체 집적회로장치(1000)가 파워 온 상태로 됨으로써, 외부로부터 공급되는 외부전원전위 ext.Vcc가 소정의 전압으로 상승하기 시작한다. 이에 따라서, 시간 t2에서, 예를 들면, 콘트롤부(20)로부터 제 1 파워 온 리세트신호 POR1이 출력된다. 따라서, 시간 t1에서 시간 t2까지의 기간에서는, 도 17에서 설명한 것처럼, 트랜스미션 게이트 TMG10 및 트랜스미션 게이트 TMG20이 함께 도통상태로 되어 있다.

또한, 시간 t2에서, 신호 POR1이 상승하면, 이에 따라서, 트랜스미션 게이트 TMG10 및 트랜스미션 게이트 TMG20이 함께 도 18에 나타낸 것처럼 오프상태가 된다. 따라서, 트랜지스터 TP102, 트랜지스터 TN104, 트랜지스터 TP112 및 트랜지스터 TN114로 구성되는 래치회로가 동작을 하기 시작한다.

이때, 예를 들면, 상술한 것처럼, TMR 소자 TMR2 쪽이 저항값이 높아지도록미리 프로그래밍된 경우에는, 트랜지스터 TN102의 소스측에 접속하는 TMR소자쪽이 저항값이 낮기 때문에, 노드 n102쪽이 보다 강하여 "L"레벨로 방전된다. 이 때문에, 노드 n102가 "L"레벨로, 노드 n112가 "H"레벨로 변화한다.

그 후, 시간 t3에서, 제 2 파워 온 리세트신호 POR2가 시간 t1에서 소정의 시간 경과 후에 시간 t2보다도 감지 시간분 만큼 지연되게 상승하면, 도 19에 나타낸 것처럼, 액세스 트랜지스터 TRa10 및 TRa12가 함께 도통상태로 되어, 외부에 보유되어 있던 데이터가 출력된다.

이상과 같은 구성에 의해, 자기 저항소자를 사용하여, 내부전원 발생회로에 대립하는 튜닝 데이터를 불휘발적으로 프로그램하는 것이 가능하다.

(실시예 4)

실시예 3의 도 15에 나타낸 프로그램소자 PGE에서는, 외부로부터 인가하는 자장에 의해, 2개의 TMR 소자 TMR1및 TMR2의 저항값이 다르도록 미리 프로그래밍함으로써 데이터를 불휘발적으로 보유하는 구성이었다.

단, 도 2에 나타낸 프로그램부(46)에 사용하는 구성이면, 프로그램된 데이터는, 1회만 기록하면 충분하기 때문에, 반드시 TMR 소자의 저항값을 외부로부터 공급하는 자기에 따라서 변화시키는 구성이 아니어도 된다.

즉, 도 15에 나타낸 트랜지스터 TN104 및 트랜지스터 TN114를 생략하면, TMR 소자 TMR1 또는 TMR2중 프로그래밍시에 고전압이 인가된 측의 TMR 소자는, 터널장벽 TB이 파괴되게 된다. 이러한 파괴가 생기면, TMR 소자의 저항값이 충분히 작아지기 때문에, 이 성질을 사용하여, 불휘발적으로 데이터를 기록하여도 된다. 이러한 구성은, 예를 들면, 반도체 집적회로장치(1000)상에 집적화되는 내부회로(100.1∼100.4)중 어느 하나에 MRAM이 설치된 경우에는, 동일 프로세스로 그러한 소자를 형성하는 것이 가능하기 때문에 보다 유리하다.

도 21은 이러한 동작을 하기 위한 프로그래밍소자 PGE'의 구성을 설명하기 위한 회로도이다.

도 15에 나타낸 프로그램소자 PGE의 구성과 다른 점은 아래와 같다.

우선, 트랜스미션 게이트 TMG10의 개폐동작을 제어하기 위해서, 설치된 OR 회로 ORG10이 생략되고, 신호 POR1이 직접 인버터 INV10에 입력되는 구성으로 되어있다.

이에 따라서, 트랜스미션 게이트 TMG10은, 신호 POR1이 "L"레벨일 때에 도통상태이고, "H"레벨로 되면 차단상태가 되도록 배치되어 있다.

한편, 트랜스미션 게이트 TMG20의 개폐를 제어하기 위해서 설치된 OR 회로 ORG12도 생략되고, 신호/POR1이 직접 인버터 INV12에 입력된다. 따라서, 트랜스미션 게이트 TMG20도, 신호/POR1이 "H"레벨, 즉 신호 POR1이 "L"레벨일 때에는 도통상태가 되고, 신호/POR1이 "L"레벨일 때에는 차단상태로 된다.

또한, TMR 소자 TMR1 및 TMR2를 외부로부터의 자화에 의해 그 저항값을 변화시킬 필요가 없기 때문에, 디지트선 DGL1 및 DGL2도 생략되어 있다.

또한, 노드 n104와 노드 n114를 연결하는 배선도, 도 15와 같이, 전류가 흐르는 방향을 반대가 되도록 설치할 필요는 없다.

그 밖의 내용은, 도 15에 나타낸 프로그램소자 PGE의 구성과 마찬가지므로,동일부분에는 동일부호를 부여하여 그 설명은 반복하지 않는다.

도 22는 도 21에 나타낸 프로그래밍소자 PGE'에 대하여, 프로그램동작을 할 때의 각 소자의 상태를 설명하기 위한 개념도이다.

도 22에서는, 노드 n102에 "H"레벨을 기억시키는 경우의 동작에 관해서 설명한다.

이 경우, 신호 0W 및 신호 1W의 레벨은, 트랜지스터 TNW10이 차단상태에서, 트랜지스터 TNW12가 도통상태가 되고, 트랜지스터 TNW20이 도통상태에서, 트랜지스터 TNW22가 차단상태가 되도록 설정된다.

이 때문에, TMR 소자 TMR2에는, 전원전위가 인가되게 되어, 이 TMR 소자 TMR2의 터널장벽 TB에는 절연파괴가 일어나서 그 저항값이 작아진다. 이 상태를 도 22에서는, TMR 소자 TMR2에 대하여, 병렬로 보다 저항값이 작은 저항 BRR가 부가된 것으로서 표현되어 있다.

도 23은 도 21에 나타낸 프로그램소자 PGE'의 전원 투입 직후의 상태를 나타낸 개념도이다.

이 경우, 신호 POR1이 "L"레벨이고, 신호/POR1이 "H"레벨이다. 이 때문에, 트랜스미션 게이트 TMG10 및 트랜스미션 게이트 TMG20의 양쪽이 도통상태로 되어 있다.

도 24는 도 21에 나타낸 프로그램소자 PGE'에서 전원 투입 후에, 파워 온 리세트신호 POR1이 전원투입에 따라서 "H"레벨로 된 상태를 도시한 도면이다. 그 때, 트랜스미션 게이트 TMG10 및 트랜스미션 게이트 TMG20이 함께 차단상태가 된다. 이때문에, 트랜지스터 TP102, TN102, TP112 및 TN112로 구성되는 래치회로가 래치 동작을 시작한다.

상술한 것처럼, TMR 소자 TMR2측의 저항이 보다 작기 때문에, 노드 n112는 보다 강하게 "L"레벨로 방전되게 된다. 따라서, 노드 n112가 "L"레벨로 됨으로써 회로가 안정상태가 된다. 따라서, 노드 n102는, 프로그래밍상태에서 기록되는 것과 동일한 "H"레벨로 된다.

도 25는 도 21에 나타낸 프로그램소자 PGE'에서 데이터 판독이 행해지는 상태를 나타낸 개념도이다.

이 경우, 판독워드선 RWL에, 파워 온 리세트신호 POR1보다도 소정의 시간만큼 지연된 지연 파워 온 리세트신호 DPOR1이 공급되어 있기 때문에, 액세스 트랜지스터 TRa10 및 액세스 트랜지스터 TRa12가 동시에 도통상태가 된다. 이에 따라서, 노드 n102 및 노드 n112의 레벨이, 외부에 데이터 P0 및/P0으로서 판독된다.

도 26은 도 22∼도 25에서 설명된 프로그램소자 PGE'의 판독을 설명하기 위한 타이밍도이다.

도 20과 마찬가지로 하여, 시간 t1에서 외부전원이 투입되어, 전원전위레벨이 소정의 레벨을 향하여 상승하기 시작한다. 이 지점에서는, 도 23에 도시된 것처럼, 트랜스미션 게이트 TMG10 및 트랜스미션 게이트 TMG20이 동시에 도통상태로 된다.

시간 t2에서, 파워 온 리세트신호 POR1이 상승하기 시작하면, 도 24에서 도시한 것처럼, 트랜스미션 게이트 TMG10 및 트랜스미션 게이트 TMG20이 함께 차단상태로 된다. 이에 따라서, TMR 소자 TMR1과 TMR2의 저항값에 따른 센스동작이 행해지게 된다.

시간 t3에서, 파워 온 리세트신호 POR1보다도 소정시간만큼 지연된 지연 파워 온 리세트신호 DPOR1이 콘트롤회로(20)로부터 출력되면, 이 신호에 따라서 판독워드선 RWL이 "H"레벨로 되어, 액세스 트랜지스터 TRa10 및 TRa12가 도통상태로 된다. 이에 따라, 프로그램소자 PGE'에 저장되어 있던 데이터의 판독이 행하여진다.

이러한 구성에서도 실시예 3과 동일한 효과가 얻어진다.

(실시예 5)

이상의 설명에서는, 자기 터널접합을 사용한 터널 자기 저항소자 TMR1 및 TMR2를 사용하여, 도 2에 나타낸 프로그램부(46)의 프로그램 데이터의 불휘발적인 저장을 하는 구성에 관해서 설명하였다.

그러나, 예를 들면, 내부회로(100.1)가 메모리회로인 경우에는, 이러한 터널 자기 저항소자를 사용하여 소위 중복치환(redundant replacement)을 위한 불량 어드레스의 프로그래밍을 하는 것이 가능하다.

실시예 5에서는, 이러한 구성에 관해서 설명한다. 도 27은 이러한 메모리회로(100.1)의 구성을 설명하기 위한 개략적인 블록도이다.

이때, 이러한 중복치환을 위한 불량 어드레스를 기억하기 위해서, 자기 저항기억소자를 사용하는 구성은, 도 11에 도시한 것처럼, 1칩 상에 메모리회로와 로직회로 등이 집적되는 경우에 적용 가능할 뿐 아니라, 1칩 상에 메모리회로만이 집적화되는 경우도 적용 가능한 것이다.

또한, 메모리회로에서, 외부와의 사이에서 주고받는 데이터를 저장하기 위한 메모리 셀로서는, 종래의 다이내믹형 랜덤 액세스 메모리의 메모리 셀이어도 되고, 스태틱형 랜덤 액세스 메모리의 메모리 셀을 사용하여도 된다. 단, 메모리 셀 자체가, 터널 자기 저항소자를 사용한 MRAM이면, 동일한 공정으로 이러한 프로그램소자를 형성할 수 있기 때문에, 집적화에 있어서는 보다 유리하다.

도 27을 참조하여, 메모리회로(100.1)는, 외부로부터의 어드레스신호를 받기 위한 어드레스신호 입력노드군(102)과, 외부로부터의 제어신호를 받기 위한 제어신호 입력노드군(104)과, 외부와의 사이에서 데이터를 주고 받기 위한 데이터 입출력노드군(106)을 구비한다.

또한, 메모리회로(100.1)는, 어드레스신호 입력노드군(102)으로부터의 어드레스신호를 받아 서로 상보적인 내부 어드레스신호로 변환하기 위한 어드레스 버퍼(110)와, 제어신호 입력노드군(104)으로부터의 신호를 받는 제어신호 입력버퍼(112)와, 제어신호 입력버퍼(112)로부터의 신호를 받아 메모리회로(100.1)의 내부동작을 제어하기 위한 제어신호를 출력하는 콘트롤회로(120)와, 복수의 메모리 셀 MC이 행렬형으로 배치된 메모리 셀 어레이(130.1)를 구비한다.

메모리 셀 어레이(130.1)는, 메모리 셀 행에 관해서 보면, 정규의 메모리 셀 행이 배치된 정규 메모리 셀 행 영역 NR와, 중복 메모리 셀 행이 배치된 여분의(spare) 메모리 셀 행 영역 SR로 나누어진다. 또한, 메모리 셀 어레이(130.1)는, 메모리 셀 열에 관해서 보면, 정규의 메모리 셀 열이 배열된 정규 메모리 셀 열 영역 NC과, 중복 메모리 셀 열이 배치된 여분의 메모리 셀 열 영역 SC로 나누어진다.

메모리 셀 어레이(130.1)의 각각의 행에 대응하여 워드선 WL이 설치되고, 메모리 셀 어레이(130.1)의 메모리 셀 열에 대응하여 비트선 BL이 설치된다. 비트선 BL과 워드선 WL의 교점에 메모리 셀 MC이 설치된다. 도 27에서는, 하나의 메모리 셀 MC만을 추출하여 나타낸다.

또한, 메모리 셀 어레이(130.1)와 마찬가지 구성의 메모리 셀 어레이가 복수개 설치되고, 각 메모리 셀 어레이는, 소위 「뱅크」로서 동작하는 것으로 한다. 도 27에서는, 그 외에 하나 더 메모리 셀 어레이(130.2)가 설치된 경우를 예로서 도시되어 있다. 뱅크의 선택도 어드레스신호에 따라서 행해진다.

또한, 메모리회로(100.1)는, 콘트롤회로(120)에 의해 제어되어, 어드레스 버퍼(110)로부터의 내부 어드레스신호에 따라서, 대응한 메모리 셀 행(워드선 WL)을 선택하기 위한 신호를 생성하는 행 디코더(132)와, 어드레스 버퍼(110)로부터의 내부 어드레스신호와 미리 기억해 둔 불량 행 어드레스와의 비교결과에 따라서, 중복 행을 선택하고, 또한 정규 메모리 셀 행의 선택을 금지하기 위한 중복 행 디코더(134)와, 행 디코더(132)로부터의 행 선택신호에 따라서, 대응한 워드선의 전위레벨을 구동하기 위한 워드선 드라이버(136)와, 중복 행 디코더(134)로부터의 신호에 따라서, 대응한 중복 행의 워드선을 구동하기 위한 워드선 드라이버(138)를 구비한다.

또한, 메모리회로(100.1)는, 어드레스 버퍼(110)로부터의 내부 열 어드레스신호에 따라서 메모리 셀 어레이(130.1)중의 정규 메모리 셀 열을 선택하기 위한 열 디코더(142)와, 어드레스 버퍼(110)로부터의 내부 열 어드레스에 따라서 중복 메모리 셀 열을 선택하고, 또한 정규 메모리 셀 열의 선택을 금지하기 위한 중복 열 디코더(144)와, 열 디코더(142) 또는 중복 열 디코더(144)로부터의 열 선택신호 YS에 따라서, 대응한 메모리 셀 열(비트선 BL)을 선택하여, 데이터 판독 또는 데이터 기록을 하기 위한 센스앰프·입출력회로(150)와, 센스앰프·입출력회로(150)로부터 판독데이터를 수취 데이터 입출력노드군(106)에 주거나, 또는 데이터 입출력노드군(106)으로부터의 데이터를 수취하여 센스앰프·입출력회로(150)에 대하여 공급하기 위한 데이터 입출력 버퍼(160)를 구비한다.

도 28은, 도 27에 나타낸 중복 행 디코더에서, 미리 프로그램된 불량 행 어드레스와 입력되는 내부 행 어드레스를 비교하기 위한 비교회로(135)를 추출하여 나타낸 개략적인 블록도이다.

어드레스 버퍼(110)로부터는, 상술한 것처럼 입력된 어드레스신호에 따라서, 내부 행 어드레스신호 RA0∼RAn과, 이들 내부 행 어드레스신호 RA0∼RAn에 각각 상보적인 레벨을 갖는 신호/RA0∼/RAn이 공급된다.

예를 들면, 내부 행 어드레스신호 RA0, /RA0에 대응하여, 프로그래밍회로 RPG0이 설치된다. 프로그래밍회로 RPG0과 접지전위 Vss의 사이에는, 트랜지스터 TRa32가 설치되고, 트랜지스터 TRa32의 게이트는 신호/RA0을 받는다. 또한, 프로그래밍회로 RPG0과 접지전위 Vss의 사이에는, N 채널 MOS 트랜지스터 TRa42가 설치되어, 트랜지스터 TRa42의 게이트는 내부 행 어드레스신호 RA0을 받는다.

다른 내부 행 어드레스신호 RAi, /RAi(i=2∼n)의 각각에 대응하더라도, 프로그래밍회로 RPG0과 마찬가지의 구성을 갖는 프로그래밍회로 RPGi와, 트랜지스터 TRa32 및 TRa42가 설치된다.

후술하는 것처럼, 프로그래밍회로 RPG0은, 미리 기억되어 있던 데이터와, 내부 행 어드레스신호 RA0, /RA0이 일치하지 않는 경우에는, 공통노드 CNL을 방전시킨다. 다른 프로그래밍회로 RPGi에 관해서도 마찬가지이다.

비교회로(135)는, 또한, 사전 충전신호/PC에 따라서 노드 CNL을 "H"레벨로 사전 충전하기 위한 P 채널 MOS 트랜지스터 TP300과, 노드 CNL의 레벨을 입력으로 받는 인버터 INV300과, 트랜지스터 TP300과 병렬로 접속되어, 인버터 INV300의 출력을 게이트로 받는 P 채널 MOS 트랜지스터 TP302를 구비한다.

인버터 INV300의 출력이, 미리 기억해 둔 불량 어드레스와, 내부 어드레스신호 RA0,/RA0, ∼RAn, /RAn가 일치했는지 아닌지를 나타낸 신호 H/M으로서 출력된다.

도 29는 도 28에 나타낸 프로그램회로 RPG0의 구성을 설명하기 위한 회로도이다.

다른 프로그램회로에 관해서도 그 기본적인 구성은 마찬가지이다.

프로그램회로 RPG0은, 내부노드 n300과 전원전위 사이에 설치되어, 래치 사전 충전신호/LPC에 따라서 노드 n300을 "H"레벨로 구동하기 위한 P 채널 MOS 트랜지스터 TP310과, 노드 n300과 내부노드 n302 사이에 직렬로 접속되는 P 채널 MOS 트랜지스터 TP202와, N 채널 MOS 트랜지스터 TN202와, TMR 소자 TMR21과, 노드n300과 노드 n302 사이에 직렬로 접속되는 P 채널 MOS 트랜지스터 TP212, N 채널 MOS 트랜지스터 TN212 및 TMR 소자 TMR22를 구비한다. 노드 n302는, 스위칭회로 SW300을 통해 접지전위 Vss 또는 전원전위와 선택적으로 결합된다.

트랜지스터 TP202와 트랜지스터 TN202의 결합노드를 노드 N202라 부르고, 트랜지스터 TN202와 TMR 소자 TMR21와의 접속노드를 노드 N204라고 부르기로 한다. 마찬가지로, 트랜지스터 TP212와 트랜지스터 TN212의 접속노드를 노드 N212라 부르고, 트랜지스터 TN212와 TMR 소자 TMR22와의 접속노드를 노드 N214라고 부르기로 한다.

트랜지스터 TP202와 트랜지스터 TN202의 게이트는 서로 접속되고, 또한 트랜지스터 TN202의 게이트는 노드 N212와 결합되어 있다.

트랜지스터 TP212의 게이트와 트랜지스터 TN212의 게이트는 서로 접속되고, 또한 트랜지스터 TP212의 게이트는 노드 N202와 접속되어 있다.

노드 N202는 기록제어신호 WS에 따라서 도통상태로 되는 액세스 트랜지스터 TRa20을 통해 프로그래밍신호 PA를 받고, 노드 N212는 기록제어신호 WS에 따라서 도통상태로 되는 액세스 트랜지스터 TRa22를 통해 프로그래밍신호/PA를 받는다.

또한, 프로그램회로 RPG0은, 공통노드와 트랜지스터 TRa32 사이에 설치되어, 게이트가 노드 N202와 결합하는 N 채널 MOS 트랜지스터 TRa30과, 공통노드 CNL과 트랜지스터 TRa42 사이에 설치되어, 게이트가 노드 N212와 결합하는 트랜지스터 TRa40을 구비한다.

불량 어드레스를 프로그램하기 위한 프로그램동작에서는, 스위치 SW30은, 전원전위를 노드 n302에 공급하는 측으로 전환된다. 이 상태에서, 신호 WS가 "H"레벨로 되어, 트랜지스터 TRa20 및 TRa22가 동시에 도통상태로 되면, 예를 들면, 신호 PA가 "H"레벨이고, 신호/PA가 "L"레벨인 경우에는, 트랜지스터 TN212가 도통상태로 되어, TMR 소자 TMR22에 고전압이 인가된다.

이 때문에, TMR소자 TMR22의 터널장벽 TB가 절연파괴를 일으켜, TMR 소자 TMR22의 저항값이 작아진다.

한편, 저장된 불량 어드레스와 내부 행 어드레스의 비교동작에서는, 스위치 SW30은, 접지전위를 노드 n302에 공급하는 측으로 전환된다. 이 상태에서, 래치 사전 충전신호/LPC가 "L"레벨로 되면, 노드 N212 쪽이, 보다 저항값이 작은 TMR 소자 TMR22를 통해 접지전위와 결합하게 되고, 노드 N212가 "L"레벨로, 노드 N202가 "H"레벨로 되어 회로상태가 안정화된다.

따라서, 상술한 것과 같은 프로그램동작을 행한 상태에서, 신호/LPC가 "L"레벨로 되면, 트랜지스터 TRa30은 도통상태로, 트랜지스터 TRa40은 차단상태로 된다.

여기서, 신호/RA0이 "H"레벨이고, 신호 RA0이 "L"레벨인 경우에는, 공통노드 CNL이 "L"레벨이 되도록 방전된다.

그러나, 신호/RA0이 "L"레벨이고, 신호 RA0이 "H"레벨인 경우는, 노드 CNL은, 사전 충전신호 PC에 따라서 "H"레벨로 사전 충전된 상태를 유지하게 된다. 따라서, 신호 H/M은 미리 저장되어 있는 불량 어드레스라고 입력된 내부 행 어드레스신호 RA0, /RA0∼RAn, /RAn이 일치하는 경우에는 "L"레벨이 되고, 불일치할 경우에는 "H"레벨이 된다.

도 30은 도 28에 나타낸 비교회로(135)의 동작을 설명하기 위한 타이밍도이다.

도 30에서는 프로그램회로가 행 어드레스를 저장하고 있고, 이것에 따라서 프로그램되어 있던 불량 행 어드레스와 내부 행 어드레스신호가 비교되는 동작을 설명한다.

이 경우, 시간 t1에서, 제어신호에 따라 메모리의 활성화가 지시됨에 따라서, 신호/LPC 및 신호/PC가 함께 "L"레벨을 향하여 변화하는 것으로 한다. 한편, 시간 t2에서 뱅크 활성화가 지정되면, 이에 따라서, 선택된 뱅크에서는, 뱅크 활성화 플래그 BAFL가 "H"레벨로 되지만, 이 뱅크 활성화에 따라서 신호/PC가 "H"레벨로 되어, 프로그램된 불량 어드레스와 내부 행 어드레스의 비교동작이 행해지는 것으로 한다. 이 비교결과에 따라서 신호 H/M의 레벨이 결정되고, 그에 따라서, 대응하는 워드선이 선택된다.

이러한 동작을 하는 것은, 프로그램회로에서, 그 활성동작중은 누설전류에 따라서 소비전류가 증가해 버리는 것을 방지하기 위해서, 행계에서의 동작에 있어서는 행계의 프로그램회로 RPG0∼RPGn을 활성화하는, 즉 신호/LPC를 "L"레벨로 하는 타이밍과 공통노드 CNL의 사전 충전을 행하는 타이밍을 전원 투입 후가 아니라, 메모리 활성 후에 행하는 구성으로 하고 있다.

도 31은 도 28에 나타낸 비교회로(135)의 동작을 설명하기 위한 제 2 타이밍도이다.

도 31에서는 프로그램회로가 열 어드레스를 저장해두고, 이 어드레스에 따라서 프로그램되어 있던 불량 열 어드레스와 내부 열 어드레스신호가 비교되는 동작을 설명한다.

이 경우, 시간 t1에서, 제어신호에 따라서 메모리의 활성화가 지시되고, 또한 시간 t2에서 뱅크의 활성화가 지시되는 것에 따라서, 신호/LPC 및 신호/PC가 함께 "L"레벨을 향하여 변화한다. 한편, 시간 t3 및 시간 t4에서 칼럼 액세스가 지정되면, 이에 따라서 선택된 뱅크에서는, 신호/PC가 "H"레벨로 되고, 프로그램된 불량 어드레스와 내부 열 어드레스의 비교동작이 행해진다. 이 비교결과에 따라서, 신호 H/M의 레벨이 결정되고, 이것에 따라서 대응한 비트선의 선택이 행해진다.

이러한 동작을 하는 것은, 행계의 동작과 마찬가지로 프로그램회로에서, 그 활성동작중은 누설전류에 의해 소비전류가 증가해 버리는 것을 방지하기 때문이다.

이때, 도 29에서, 트랜지스터 TP202 및 트랜지스터 TP212의 소스측에 상보적인 데이터가 기록된 TMR 소자 TMR1 및 TMR2가 설치되는 구성으로 하여도 된다.

이상 설명한 것처럼, 본 발명의 반도체 집적회로장치에 의하면, 내부회로에 대응하여 내부 전위발생회로가 설치되는 경우에, 측정회로의 출력신호에 따라서, 기준전위에 해당하는 내부전위를 생성하기 위한 레벨설정신호를 용이하게 검출할 수 있고, 그 검출결과에 따라서 내부전위를 용이하게 조정할 수 있다. 더구나, 이 레벨설정신호의 검출처리시간을 단축할 수 있다.

또한, 본 발명의 반도체 집적회로장치에 의하면, 검출된 레벨설정신호의 값을 자기 저항소자를 사용하여 프로그래밍하는 것이 가능하다.

또한, 본 발명의 반도체 집적회로장치에 의하면, 내부회로가 메모리회로인 경우에, 중복 치환을 위한 불량 어드레스를 자기 저항소자를 사용하여 프로그래밍하는 것이 가능하다.

Claims

반도체 집적회로장치에 있어서,

상기 반도체 집적회로장치의 외부로부터 공급된 데이터 및 서로 주고받는 데이터의 적어도 어느 하나에 따라서 소정의 처리를 하기 위한 적어도 하나의 내부회로와,

상기 내부회로에 대응하여 설치되고, 내부전위의 레벨을 나타내는 정보를 포함하는 레벨설정신호를 받아, 상기 레벨설정신호에 따른 레벨의 내부전위를 생성하는 내부 전위발생회로를 구비하되,

상기 내부 전위발생회로는,

테스트동작에서, 비교용 기준전위와 상기 레벨설정신호에 따른 레벨을 비교하는 비교회로를 포함하고,

상기 내부 전위발생회로의 출력전위 레벨의 테스트 처리를 제어하여, 상기 테스트동작에서, 복수의 레벨설정신호를 상기 내부 전위발생회로에 순차로 공급하는 테스트 제어회로와,

상기 테스트 동작시에, 상기 복수의 레벨설정신호에 따른 레벨과 상기 비교용 기준전위의 비교회로에 의한 비교결과에 따라서, 상기 레벨설정신호에 요구되는 설정값을 검출하기 위한 측정을 하는 측정회로와,

상기 측정회로의 측정결과를 상기 테스트 제어회로에 전달하기 위한 전달회로를 더 구비한 것을 특징으로 하는 반도체 집적회로장치.
반도체 집적회로장치에 있어서,

상기 반도체 집적회로장치에 관련한 정보를 보유하기 위한 프로그램회로를 구비하되,

상기 프로그램회로는,

제 1 및 제 2 전원노드를 통해 전원전위를 받는 래치회로를 구비하고,

상기 래치회로는, 래치회로로의 전원 투입에 따라 활성화되고,

상기 제 1 및 제 2 전원노드와 상기 래치회로의 사이에 각각 설치되는 제 1 및 제 2 터널 자기저항소자를 더 구비한 것을 특징으로 하는 반도체 집적회로장치.
반도체 집적회로장치에 있어서,

상기 반도체 집적회로장치의 외부로부터 공급된 데이터 및 서로 주고받는 데이터의 적어도 어느 하나에 따라서 소정의 처리를 하기 위한 적어도 하나의 내부회로와,

상기 내부회로에 대응하여 설치되고, 내부전위의 레벨을 나타내는 정보를 포함하는 레벨설정신호를 받아, 상기 레벨설정신호에 따른 레벨의 내부전위를 생성하는 내부 전위발생회로를 구비하되,

상기 내부 전위발생회로는,

통상의 동작에서, 상기 내부 전위발생회로가 출력하는 상기 내부전위와 상기 레벨설정신호에 따른 레벨을 비교하고, 테스트동작에서, 상기 레벨설정신호에 따른 레벨과 상기 내부전위의 비교를 정지하고, 비교용 기준전위와 상기 레벨설정신호에 따른 레벨을 비교하는 비교회로와,

상기 비교회로의 출력에 따라서 상기 내부전위의 레벨을 조절하기 위한 전위제어회로를 구비하고,

상기 내부 전위발생회로의 출력전위 레벨의 테스트 처리를 제어하여, 상기 테스트동작에서, 복수의 레벨설정신호를 상기 내부 전위발생회로에 순차로 공급하고, 서로 다른 레벨의 복수의 내부전위를 순차로 발생시키는 테스트 제어회로와,

상기 테스트 동작시에, 상기 내부 전위발생회로에서 생성된 각 내부전위와 상기 비교용 기준전위의 상기 비교회로에 의한 비교결과에 따라서, 상기 레벨설정신호에 요구되는 설정값을 검출하기 위한 측정을 하는 측정회로와,

상기 측정회로의 측정결과를 상기 테스트 제어회로에 전달하기 위한 전달회로를 더 구비한 것을 특징으로 하는 반도체 집적회로장치.