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Die
Erfindung betrifft einen integrierten Halbleiterspeicher, bei dem
eine interne Betriebsspannung von einem Spannungsgenerator erzeugt
wird.
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Bei
integrierten Halbleiterspeichern, beispielsweise DRAM (Dynamic random
access memory)-Halbleiterspeichern, werden auf einem Halbleiterchip
im Allgemeinen Spannungsgeneratoren zur Erzeugung interner Betriebsspannungen
des integrierten Halbleiterspeichers eingesetzt. So wird aus einer von
extern dem integrierten Halbleiterspeicher zugeführten Versorgungsspannung eine
stabilisierte interne Betriebsspannung erzeugt. Aus dieser stabilisierten
internen Betriebsspannung werden weitere Betriebsspannungen abgeleitet.
Im Falle eines DRAM-Halbleiterspeichers
handelt es sich dabei zum Beispiel um Spannungen, die zum leitend
Steuern und Sperren von Auswahltransistoren eines Speicherzellenfeldes
verwendet werden. Diese abgeleiteten Betriebsspannungen werden von
den Spannungsgeneratoren über
Leiterbahnen Schaltungskomponenten des Halbleiterspeichers, wie
beispielsweise einer Speicherbank oder den Wortleitungen beziehungsweise
Auswahltransistoren der Speicherbank, zugeführt.
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Aufgrund
von design-, masken-, lithographie- und prozessbedingten Ursachen
kann es jedoch entlang der Leiterbahnen zu Spannungsschwankungen
kommen. So führen
beispielsweise Schwankungen innerhalb der Technologieprozesse zu
ortsabhängigen
Spannungsschwankungen auf einem Halbleiterchip. Abnehmende Strukturgrößen haben
kapazitive Kopplungseffekte zwischen räumlich eng angeordneten Leiterbahnen
zur Folge, die ebenfalls Spannungsschwankungen entlang einer Leiterbahn
hervorrufen. Betriebsspannungen, die von ein und dem selben Spannungsgenerator
erzeugt werden, weisen somit in einem internen Spannungsnetz, in
das sie von dem Spannungsgenerator eingespeist werden, Pegelschwankungen
auf. Diese Pegelschwankungen von Spannungen treten sowohl innerhalb
einer einzigen Speicherbank als auch zwischen verschiedenen Speicherbänken, in
die die Spannungen eingespeist werden, auf. Meistens treten sie
in einiger Entfernung von dem sie erzeugenden Spannungsgenerator,
beispielsweise am Ende einer Leiterbahn, auf. Da die Transistorarbeitspunkte,
beispielsweise die Arbeitspunkte von Auswahltransistoren innerhalb
einer Speicherbank, nur für
kleine Spannungsbereiche ausgelegt sind, haben bereits kleine Änderungen
der Spannungen über
den Chip hinweg große
Auswirkungen auf die Funktionalität. Infolge dessen kommt es
zu Fehlerhäufungen
an bestimmten Stellen des Halbleiterchips. Diese können beispielsweise
nach einer Verbesserung von Anschlussleitungen behoben werden.
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Beim
sogenannten Pico-Probing wird die Spannung an einem Ort auf einer
Leiterbahn mit feinen Kontaktnadeln eines Messsystems abgegriffen. Bei
dieser Art der Messung können
jedoch viele Fehler das Ergebnis der Messung verfälschen.
Darüber hinaus
ist das feine Positionieren und Justieren der Kontaktnadeln auf
einer Leiterbahn im Allgemeinen mit einem sehr großen Zeitaufwand
verbunden. Eine größere Statistik,
mit der sich Messfehler begrenzen lassen, ist aufgrund der zeitaufwendigen
Messmethode nicht erreichbar. Des Weiteren ist das Pico-Probing-Verfahren
nur auf Scheibenebene (Waferebene) an speziellen Analysetestsystemen
anwendbar, da nur hier Leiterbahnen direkt kontaktiert werden können. Am
gehäusten
Bauteil gibt es hingegen derzeit keine Möglichkeit Spannungen, die von
einem Spannungsgenerator an einem zentralen Ort des in tegrierten
Halbleiterspeichers, wie beispielsweise dem Spine, erzeugt worden
sind, auf Leiterbahnen an verschiedenen Stellen des Chips zu messen.
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Die
Druckschrift
DE 10250192
A1 beschreibt eine integrierte Halbleiterschaltungs-Vorrichtung
mit einer Vielzahl von internen Schaltkreisen, denen jeweils von
internen Potential-Erzeugerschaltungen ein
internes Versorgungspotential zur Verfügung gestellt wird. Die internen
Versorgungspotentiale werden den internen Schaltkreisen über interne
Spannungsversorgungs-Leitungen zugeführt. Die internen Potential-Erzeugerschaltungen
wandeln einen Pegel eines externen Versorgungspotentials auf einen
Pegel eines internen Versorgungspotentials um, der einem Pegel-Einstellsignal
entspricht. Ein Steuerabschnitt der integrierten Halbleiterschaltungs-Vorrichtung
dient zum sukzessiven Anlegen einer Vielzahl von Pegel-Einstellsignalen
an jede der internen Potential-Erzeugerschaltungen. Des Weiteren
sind Messschaltungen vorgesehen, die die jeweiligen Potentialpegel
der internen Spannungsversorgungs-Leitungen mit einem Referenzpotential
vergleichen. Die Daten der Vergleichsergebnisse werden an eine Selbsttest-Schaltung weitergeleitet,
die die Daten über
einen Ein- und Ausgabe-Puffer ausgibt.
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Die
Aufgabe der vorliegenden Erfindung ist es, einen integrierten Halbleiterspeicher
anzugeben, bei dem sich eine interne Spannung des integrierten Halbleiterspeichers,
die von einem Spannungsgenerator erzeugt wird und über ein
internes Spannungsnetz innerhalb des integrierten Halbleiterspeichers verteilt
wird, an verschiedenen Stellen des internen Spannungsnetzes auf
einfache Weise bestimmen lässt.
Eine weitere Aufgabe der vorliegenden Erfindung ist es, ein Verfahren
anzugeben, mit dem sich eine interne Spannung des integrierten Halbleiterspeichers,
die von einem Spannungsgenerator erzeugt wird und über ein
internes Spannungsnetz innerhalb des integrierten Halbleiterspeichers
verteilt wird, an verschiedenen Stellen des internen Spannungsnetzes
auf einfache Weise bestimmen lässt.
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Die
Aufgabe betreffend den integrierten Halbleiterspeicher wird gelöst durch
einen integrierten Halbleiterspeicher mit Kontaktanschlüssen, mit einem
ersten Spannungsgenerator zur Erzeugung einer ersten Betriebsspannung
und mit mindestens einer Schaltungskomponente, der die erste Betriebsspannung über eine
erste Leiterbahn zugeführt
wird. Der integrierte Halbleiterspeicher umfasst des Weiteren erste
Vergleicherschaltungen, denen jeweils eingangsseitig eine Eingangsspannung
und eine erste Referenzspannung zugeführt werden und die jeweils ausgangsseitig
ein erstes Vergleichssignal erzeugen, sowie eine Auswertelogik zur
Erzeugung von Auswertesignalen. Die erste Betriebsspannung wird
einer der ersten Vergleicherschaltungen eingangsseitig von einem
ersten Ort der ersten Leiterbahn zugeführt. Die erste Betriebsspannung
wird einer anderen der ersten Vergleicherschaltungen eingangsseitig von
einem zweiten Ort der ersten Leiterbahn zugeführt. Die ersten Vergleicherschaltungen
sind derart ausgebildet, dass sie jeweils einen Pegel der ersten Betriebsspannung
mit einem Pegel der ersten Referenzspannung vergleichen und in Abhängigkeit
von dem Vergleich jeweils das erste Vergleichssignal erzeugen. Von
jeder der ersten Vergleicherschaltungen wird jeweils das Vergleichssignal
der Auswertelogik zugeführt.
Die Auswertelogik ist derart ausgebildet, dass sie in Abhängigkeit
von den ersten Vergleichssignalen Auswertesignale mit jeweils einem
ersten oder zweiten Zustand erzeugt und jeweils einem der Kontaktanschlüsse zuführt.
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Die
integrierte Schaltung ermöglicht
es somit Spannungspegel, insbesondere ungewollte Spannungsschwankungen
entlang einer Leiterbahn zu detektieren. Wenn der Kontaktanschluss
als Anschlusspad ausgebildet ist, lassen sich die Auswertesignale von
einem Tester auf leichte Weise abgreifen. Die Einprägung der
Vergleichsspannung von außen
hat den Vorteil, dass in Bezug auf den Wert der Vergleichsspannung
keine Beschränkungen
bestehen und beliebig interne Spannungen charakterisiert werden
können.
Die Vergleicherschaltungen werden vorzugsweise an Orten auf einem
Halbleiterspeicherchip platziert, an denen sich Spannungsschwankungen
besonders kritisch auf die Funktionsweise eines Halbleiterspeichers
auswirken, oder aber an Orten, an denen mit Spannungsabweichungen
von der von dem Spannungsgenerator erzeugten Betriebsspannung zu
rechnen ist.
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Eine
Weiterbildung des integrierten Halbleiterspeichers sieht einen zweiten
Spannungsgenerator zur Erzeugung einer zweiten Betriebsspannung vor.
Mindestens einer der Schaltungskomponenten wird die zweite Betriebsspannung über eine
zweite Leiterbahn zugeführt.
Der integrierte Halbleiterspeicher umfasst darüber hinaus zweite Vergleicherschaltungen,
denen jeweils eingangsseitig eine Eingangsspannung und eine zweite
Referenzspannung zugeführt
werden und die jeweils ausgangsseitig ein zweites Vergleichssignal
erzeugen. Die zweite Betriebsspannung wird einer der zweiten Vergleicherschaltungen
eingangsseitig von einem ersten Ort der zweiten Leiterbahn zugeführt. Die
zweite Betriebsspannung wird einer anderen der zweiten Vergleicherschaltungen
eingangsseitig von einem zweiten Ort der zweiten Leiterbahn zugeführt. Die
zweiten Vergleicherschaltungen sind derart ausgebildet, dass sie
jeweils einen Pegel der zweiten Betriebsspannung mit einem Pegel
der zweiten Referenzspannung vergleichen und in Abhängigkeit
von dem Vergleich jeweils das zweite Vergleichssignal erzeugen. Von
jeder der zweiten Vergleicherschaltungen wird jeweils das zweite
Vergleichssignal der Auswertelogik zugeführt. Die Auswertelogik ist
derart ausgebildet, dass sie in Abhängigkeit von den zweiten Vergleichssignalen
die Auswertesignale mit jeweils einem ersten oder zweiten Zustand
erzeugt und jeweils einem der Kontaktanschlüsse zuführt.
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Nach
einem weiteren Merkmal des integrierten Halbleiterspeichers sind
die ersten und die zweiten Vergleicherschaltungen aktivierbar. Der
integrierte Halbleiterspeicher umfasst des Weiteren eine Steuerlogik
zur Aktivierung der ersten und zweiten Vergleicherschaltungen mit
einem Steueranschluss zum Anlegen eines Steuersignals. Die Steuerlogik
ist derart ausgebildet, dass sie bei einer Ansteuerung mit einem
ersten Zustand des Steuersignals die ersten Vergleicherschaltungen
aktiviert. Ferner ist die Steuerlogik derart ausgebildet, dass sie
bei einer Ansteuerung mit einem zweiten Zustand des Steuersignals
die zweiten Vergleicherschaltungen aktiviert.
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Eine
andere Ausgestaltungsform sieht vor, dass die ersten und zweiten
Vergleicherschaltungen durch Ansteuerung mit einem Aktivierungssignal
aktivierbar sind. Die Steuerlogik erzeugt das Aktivierungssignal
und führt
das Aktivierungssignal entweder den ersten oder den zweiten Vergleicherschaltungen
zur Aktivierung zu.
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Gemäß einer
anderen Variante des integrierten Halbleiterspeichers sind die ersten
Vergleicherschaltungen derart ausgebildet, dass sie jeweils bei einer
Ansteuerung mit der ersten Referenzspannung aktiviert werden. Darüber hinaus
sind die zweiten Vergleicherschaltungen derart ausgebildet, dass
sie jeweils bei einer Ansteuerung mit der zweiten Referenzspannung
aktiviert werden.
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Gemäß einem
Verfahren zum Testen eines integrierten Halbleiterspeichers wird
ein integrierter Halbleiterspeicher mit einem Spannungsgenerator zur
Erzeugung einer Betriebsspannung, die über eine Leiterbahn einer Schaltungskomponenten
zugeführt
wird, vorgesehen. Die Betriebsspannung wird durch den Spannungsgenerator
erzeugt und nachfolgend auf die Leiterbahn eingespeist. Danach wird
die Betriebsspannung der Schaltungskomponente über die Leiterbahn zugeführt. Anschließend wird
die an einem ersten Ort auf der Leiterbahn vorherrschende Betriebsspannung
mit einer Referenzspannung verglichen. Nachfolgend wird die an einem
zweiten Ort auf der Leiterbahn vorherrschende Betriebsspannung mit
der Referenzspannung verglichen. Daran anschließend werden Auswertesignale
an jeweils einem Kontaktanschluss des integrierten Halbleiterspeichers
mit einem ersten Zustand erzeugt, wenn der Pegel der an dem ersten
und zweiten Ort auf der Leiterbahn vorherrschenden Betriebsspannung
oberhalb des Pegels der Referenzspannung liegt. Die Auswertesignale
werden an jeweils einem Kontaktanschluss mit einem zweiten Zustand
erzeugt, wenn der Pegel der an dem ersten und zweiten Ort auf der Leiterbahn
vorherrschenden Betriebsspannung unterhalb des Pegels der Referenzspannung
liegt.
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Das
erfindungsgemäße Verfahren
stellt somit eine direkte Messmethode dar, die den Vorteil hat,
dass sehr schnell auf einer großen
statistischen Datenbasis, Spannungsschwankungen auf einem Chip charakterisiert
und quantifiziert werden können. Damit
können
viele Fehlersignaturen leicht und schnell aufgeklärt werden.
Ein weiterer Vorteil ist, dass dieses Verfahren während des
Produktionsablaufes in der Scheibenprüftechnik eingesetzt werden kann.
Dies ist möglich,
da sowohl die Einprägung
der Referenzspannung als auch das Ablesen des Ergebnisses über einen
Kontaktanschluss, beispielsweise einen Datenanschluss hochgradig
parallel erfolgen kann.
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Eine
Weiterbildung des Verfahrens zum Testen des integrierten Halbleiterspeichers
sieht das Verändern
der Referenzspannung vor, bis eines der Auswertesignale an einem
der Kontaktanschlüsse
einen Zustandswechsel vollzieht.
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Wenn
die Referenzspannung in kleinen Intervallschritten geändert wird,
lässt sich
somit der Spannungsbereich, in dem die Betriebsspannung auf einem
Messort der Leiterbahn liegt, eingrenzen.
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Weitere
Ausgestaltungsformen des integrierten Halbleiterspeichers und des
Verfahrens zum Testen des integrierten Halbleiterspeichers sind
den Unteransprüchen
zu entnehmen.
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Die
Erfindung wird im Folgenden anhand von Figuren, die Ausführungsbeispiele
der vorliegenden Erfindung zeigen, näher erläutert. Es zeigen:
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1 eine
Ausführungsform
eines integrierten Halbleiterspeichers zur Messung von Spannungen
in einem internen Spannungsnetz gemäß der Erfindung,
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2 eine
Anordnung von Schaltungskomponenten zur Bestimmung von Spannungen
in einem internen Spannungsnetz eines Halbleiterspeichers auf einem
Halbleiterchip gemäß der Erfindung,
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3 eine
weitere Anordnung von Schaltungskomponenten eines integrierten Halbleiterspeichers
zur Bestimmung von Spannungen in einem internen Spannungsnetz eines
Halbleiterspeichers auf einem Halbleiterchip gemäß der Erfindung.
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1 zeigt
einen integrierten Halbleiterspeicher 100 mit einem Speicherzellenfeld 70,
in dem Speicherzellen matrixartig entlang von Wort- und Bitleitungen
angeordnet sind. Exemplarisch sind entlang einer Wortleitung WL1
Speicherzellen SZ1 und SZ2 angeordnet. Die Speicherzelle SZ1 ist
an eine Bitleitung BL1 und die Speicherzelle SZ2 ist an eine Bitleitung
BL2 angeschlossen. Die Speicherzelle SZ1 umfasst einen Auswahltransistor
AT und einen Speicherkondensator SC. Zum Zugriff auf eine Speicherzelle
wird der Auswahltransistor durch ein entsprechendes Signal auf der
Wortleitung leitend gesteuert, sodass der Speicherkondensator über die
leitend gesteuerte Strecke des Auswahltransistors niederohmig mit
der angeschlossenen Bitleitung verbunden ist.
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Zur
Steuerung von Lese- und Schreibzugriffen auf das Speicherzellenfeld
ist eine Steuerschaltung 40 vorgesehen. Die Steuerschaltung 40 weist
einen Steueranschluss S40 zum Anlegen eines Steuersignals S auf.
Durch Anlegen eines entsprechenden Zustands des Steuersignals S
lassen sich Lese- und Schreibzugriffe auf das Speicherzellenfeld 70 steuern.
Der integrierte Halbleiterspeicher wird dabei synchron zum Verlauf
eines Taktsignals CLK betrieben, das an einen Taktanschluss T40
angelegt wird.
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Zum
Betreiben des integrierten Halbleiterspeichers werden von Spannungsgeneratoren
interne stabilisierte Betriebsspannungen zur Verfügung gestellt.
An einen Versorgungsanschluss V1 wird eine Versorgungsspannung VDD
und an einen Versorgungsanschluss V2 eine Bezugsspannung VSS, die
beispielsweise einem Massepotenzial entspricht, angelegt. Ein Spannungsgenerator 50 erzeugt
aus der im Allgemeinen unstabilisierten externen Versorgungsspannung
VDD eine interne stabilisierte Betriebsspannung Vint, die über eine
Leiterbahn L1 einem Spannungsgenerator 60a und einem Spannungsgenerator 60b eingangsseitig
zugeführt
wird. Der Spannungsgenerator 60a erzeugt ausgangsseitig
eine Betriebsspannung VWH, die über
eine Leiterbahn L60a dem Speicherzellenfeld 70 zugeführt wird. Der
Spannungsgenerator 60b erzeugt ausgangsseitig eine Betriebsspannung
VnWL, die über
eine Leiterbahn L4 dem Speicherzellenfeld 70 zugeführt wird.
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Die
Betriebsspannung VWH wird zum Auslesen von Speicherzellen auf die
an die auszulesenden Speicherzellen angeschlossene Wortleitung eingespeist.
Wenn die Auswahltransistoren als n-Kanal Feldeffekttransistoren ausgebildet
sind, weist die Betriebsspannung VWH im Allgemeinen ein hohes Spannungspotenzial
auf, um die Auswahltransistoren in den leitfähigen Zustand zu steuern. Die
Betriebsspannung VnWL wird zum Sperren von Auswahltransistoren auf
eine der Wortleitungen des Speicherzellenfeldes eingespeist. Bei
dieser Spannung handelt es sich im Allgemeinen um eine negative
Spannung.
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Eine
Vergleicherschaltung 10a ist am Anfang der Leiterbahn L1
angeordnet. Sie weist einen Eingangsanschluss E10a zum Anlegen der
Betriebsspannung Vint und einen Eingangsanschluss E10b zum Anlegen
einer Referenzspannung Vref10 auf. Die Vergleicherschaltung 10a vergleicht
einen am Anfang der Leiterbahn L1, an einem Ort P1, vorherrschenden
Pegel der Betriebsspannung Vint mit einem Pegel der Referenzspannung
Vref10 und erzeugt in Abhängigkeit
von dem Vergleich der beiden Spannungspegel ausgangsseitig ein Vergleichssignal
V10a. Wenn beispielsweise der Pegel der Betriebsspannung oberhalb
des Pegels der Referenzspannung liegt, erzeugt die Vergleicherschaltung 10a das
Vergleichssignal mit einem ersten Zustand. Wenn hingegen der Pegel
der Betriebsspannung unterhalb des Pegels der Referenzspannung liegt,
erzeugt die Vergleicherschaltung 10a das Vergleichssignal
mit einem zweiten Zustand.
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Am
Ende der Leiterbahn L1 ist eine Vergleicherschaltung 10b angeordnet.
Einem Eingangsanschluss E10c der Vergleicherschaltung 50 wird
das am Ende der Leiterbahn L1, an einem Ort P2, vorherrschende Potenzial
der Betriebsspannung Vint zugeführt.
An einem Eingangsanschluss E10d wird der Vergleicherschaltung 10b die
Referenzspannung Vref10 zugeführt.
Die Vergleicherschaltung 10b vergleicht den Pegel der am
Ende der Leiterbahn L1 vorherrschenden Betriebsspannung Vint mit
dem Pegel der Referenzspannung Vref10. In Abhängigkeit von dem Vergleich
der beiden Spannungspegel erzeugt die Vergleicherschaltung 10b ausgangsseitig
ein Vergleichssignal V10b. Wenn beispielsweise der Peael der Betriebsspannung
oberhalb des Pegels der Referenzspannung liegt, erzeugt die Vergleicherschaltung 10b das
Vergleichssignal mit einem ersten Zustand. Wenn hingegen der Pegel
der Betriebsspannung unterhalb des Pegels der Referenzspannung liegt,
erzeugt die Vergleicherschaltung 10b das Vergleichssignal
mit einem zweiten Zustand.
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Zur
Durchführung
des Spannungsvergleiches lassen sich die Vergleicherschaltungen 10a und 10b durch
Ansteuerung mit einem Aktivierungssignal ACT aktivieren.
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Der
integrierte Halbleiterspeicher weist ferner eine Testmode-Steuerschaltung 30 auf.
Einem Eingangsanschluss E30 der Testmode-Steuerschaltung 30 wird
die Referenzspannung Vref10 zugeführt. Die Testmode-Steuerschaltung
umfasst eine Auswertelogik 30a sowie eine Steuerlogik 30b.
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Die
Steuerlogik 30b wird an einem Steueranschluss S30 von einem
Testmode-Steuersignal TMS angesteuert. Bei einer Ansteuerung mit
dem Testmode-Steuersignal TMS erzeugt sie ausgangsseitig die Referenzspannung
Vref10, die dem Eingangsanschluss E10b der Vergleicherschaltung 10a und
dem Eingangsschluss E10d der Vergleicherschaltung 10b zugeführt wird.
Ebenso erzeugt sie nach Ansteuerung mit dem Testmode-Steuersignal
TMS das Aktivierungssignal ACT, das die Vergleicherschaltungen 10a und 10b aktiviert.
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Der
Auswertelogik 30a werden das Vergleichssignal V10a der
Vergleicherschaltung 10a und das Vergleichssignal V10b
der Vergleicherschaltung 10b zugeführt. Wenn die Auswertelogik 30a von
einem hohen Pegel des Vergleichssignals V10a angesteuert wird, erzeugt
sie an ihrem Ausgangsanschluss A30a ein erstes Auswertesignal AWS1
mit einem ersten logischen Pegel, der dem Kontaktanschluss DQ1 zugeführt wird.
Wenn sie hinge gen mit einem niedrigen Pegel des Vergleichssignal
V10a angesteuert wird, erzeugt sie an ihrem Ausgangsanschluss A30a
das erste Auswertesignal AWS1 mit einem zweiten logischen Pegel.
Wenn die Testmode-Steuerschaltung 30 von einem hohen Pegel
des Vergleichssignals V10b angesteuert wird, erzeugt sie an ihrem
Ausgangsanschluss A30b das zweite Auswertesignal AWS2 mit einem
ersten logischen Pegel, der dem Kontaktanschluss DQ2 zugeführt wird. Wenn
sie hingegen von einem niedrigen Pegel des Vergleichssignals V10b
angesteuert wird, erzeugt sie an ihrem Ausgangsanschluss A30b das
zweite Auswertesignal AWS2 mit einem zweiten logischen Pegel.
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Die
Vergleicherschaltungen 10a und 10b sind im Allgemeinen
als Differenzverstärkerschaltungen
ausgebildet. Die Auswertelogik 30a wandelt die Zustände der
Vergleichssignale in Signalpegel der Auswertesignale AWS1 und AWS2
um, die spezifizierten Datenpegeln von Datensignalen an den Datenanschlüssen DQ1
und DQ2 entsprechen. Daneben führt
die Auswertelogik 30a eine zeitliche Mittelung der Vergleichssignale
V10a und V10b aus. Dazu wird der Testmode-Steuerschaltung 30 das
Taktsignal CLK zugeführt.
Die Auswertelogik 30a erzeugt ausgangsseitig das Auswertesignal
AWS1 und AWS2 nach Aktivierung der Vergleicherschaltungen nach einer
bestimmten Anzahl von Taktzyklen. Nach Ablauf der Anzahl von Taktzyklen
befinden sich die Vergleicherschaltungen in einem eingeschwungenen Zustand.
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Die
Steuerschaltung 40 wird an ihrem Steueranschluss S40 von
dem Steuersignal S angesteuert. Neben der Steuerung von Lese- und Schreibzugriffen
lässt sich
durch das Anlegen eines definierten Zustands des Steuersignals S,
beispielsweise einer charakteristischen Bitfolge, ein Testmode zur
Aktivierung der Vergleicherschaltungen 10a und 10b durch die
Testmode-Steuerschaltung 30 startet.
Wenn die Steuerschaltung 40 mit einem Testmode-Zustand des
Steuersignals S angesteuert wird, so erzeugt sie ausgangsseitig
das Testmode-Steuersignal TMS, das die Testmode-Steuerschaltung 30 aktiviert.
Die Steuerlogik 30b steuert daraufhin die Vergleicherschaltungen 10a und 10b mit
dem Referenzsignal Vref10 und dem Aktivierungssignal ACT an.
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Es
besteht die Möglichkeit,
die Betriebsspannung Vint in einem sogenannten Power-Down-Zustand
des integrierten Halbleiterspeichers sowie im aktiven Betrieb des
integrierten Halbleiterspeichers zu messen. Im Power-Down-Zustand
des integrierten Halbleiterspeichers finden keine Lese- und Schreibzugriffe
auf das Speicherzellenfeld statt. Der Halbleiterspeicher befindet
sich somit in einem Ruhezustand, in dem nur bestimmte Betriebsspannungen aktiv
sind. So wird im Power-Down-Zustand
die Betriebsspannung VWH zum leitend Steuern der Auswahltransistoren
von Speicherzellen nicht auf die Wortleitungen des Speicherzellenfeldes
eingespeist. Stattdessen werden alle Auswahltransistoren durch Ansteuerung
mit der Spannung VnWL gesperrt. Die Betriebsspannung Vint des Spannungsgenerators 50 lässt sich
auch weiterhin durch die Vergleicherschaltungen 10a und 10b auswerten.
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Bei
einer Analyse von internen Spannungen im aktivierten Zustand des
Halbleiterspeichers werden in das Speicherzellenfeld 70 Informationen
ein- und ausgelesen. Durch die Vergleicherschaltungen 10a und 10b lässt sich
somit feststellen, ob es im aktivierten Zustand des Halbleiterspeichers
im Vergleich zum Power-Down-Zustand des Halbleiterspeichers zu Schwankungen
der internen Betriebsspannung Vint kommt.
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Zur
Bestimmung des Pegels der Betriebsspannung Vint wird der Pegel der
Referenzspannung Vref10 zeitlich verändert. Wenn beispielsweise
ein angelegter Pegel der Referenzspannung Vref10 derart gewählt ist,
dass das erste Auswertesignal AWS1 mit dem ersten logischen Zustand
am Kontaktanschluss DQ1 erzeugt wird, so liegt der Pegel der am Anfang
der Leiterbahn L1 vorherrschenden Betriebsspannung oberhalb des
Pegels der Referenzspannung. Daraufhin wird der Pegel der Referenzspannung
Vref10 so lange verändert,
bis das erste Auswertesignal AWS1 mit dem zweiten Pegel am Kontaktanschluss
DQ1 erzeugt wird. Dieser Zustand des ersten Auswertesignals zeigt
an, dass der am Anfang der Leiterbahn L1 vorherrschende Pegel der
Betriebsspannung Vint unterhalb des Pegel der Referenzspannung Vref10
liegt. Das Referenzsignal Vref10 wird vorzugsweise in bestimmten
Intervallschritten verändert.
Somit lässt
sich eine Aussage gewinnen, in welchem Intervallbereich die tatsächliche
Spannung am Anfang der Leiterbahn L1 liegt. Durch Verfeinerung der
Intervallschritte lässt
sich die zu ermittelnde Betriebsspannung in einem engen Toleranzbereich
bestimmen.
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Neben
der Betriebsspannung Vint lassen sich natürlich auch die Betriebsspannungen
VWH und VnWL mit geeigneten Vergleicherschaltungen bestimmen. 2 zeigt
einen Halbleiterchip 20, bei dem sich die Betriebsspannung
VWH an verschiedenen Orten des Halbleiterchips bestimmen lässt. Der besseren Übersicht
halber ist von den Schaltungskomponenten der 1 lediglich
die Testmode-Steuerschaltung 30 und der Spannungsgenerator 60a dargestellt.
Die Testmode-Steuerschaltung 30 ist im sogenannten Spine-Bereich
des Halbleiterchips angeordnet. Der Spannungsgenerator 60a führt die
von ihm erzeugte Betriebsspannung VWH zum leitend Steuern von Auswahltransistoren über eine
Leiterbahn L2 einer Speicherbank B1 und einer Speicherbank B2 zu. Über eine
Leiterbahn L3 wird die Betriebsspannung VWH einer Speicherbank B3
und einer Speicher bank B4 zugeführt.
Innerhalb der Speicherbänke
sind am Ende der jeweiligen Leiterbahnen an Orten P1', P2', P3' und P4' Vergleicherschaltungen 80a, 80b, 80c und 80d angeordnet.
Den Vergleicherschaltungen wird von der Testmode-Steuerschaltung 30 jeweils
eine Referenzspannung Vref80 zugeführt.
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Die
Vergleicherschaltungen 80a, 80b, 80c und 80d vergleichen
die ihnen über
die Leiterbahnen jeweils zugeführten
Pegel der Betriebsspannung VWH mit dem ihnen jeweils zugeführten Pegel
der Referenzspannung Vref80. Die Vergleicherschaltung 80a erzeugt
ausgangsseitig nach einem Vergleich des Pegels der Betriebsspannung
VWH, die an dem Ort P1' am
Ende der Leiterbahn L1 vorherrscht, mit dem Pegel der Referenzspannung
Vref80 das Vergleichssignal V80a. Die Vergleicherschaltung 80b erzeugt
nach einem Vergleich der Betriebsspannung VWH, die an dem Ort P2' am Ende der Leiterbahn
L2 vorherrscht, mit einem Pegel der Referenzspannung Vref80 das
Vergleichssignal V80b. Die Vergleicherschaltung 80c erzeugt
nach einem Vergleich des Pegels der Betriebsspannung VWH, die an
dem Ort P3' am Ende
der Leiterbahn L3 vorherrscht, mit einem Pegel der Referenzspannung
Vref80 das Vergleichssignal V80c. Die Vergleicherschaltung 80d erzeugt nach
einem Vergleich des Pegels der Betriebsspannung VWH, die an dem
Ort P4' am Ende
der Leiterbahn L4 vorherrscht, mit einem Pegel der Referenzspannung
Vref80 das Vergleichssignal V80d.
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Die
Vergleichssignale V80a, V80b, V80c und V80d werden der Testmode-Steuerschaltung 30 zugeführt. Nach
einer zeitlichen Mittelung der Vergleichssignale wird an einem Kontaktpad
DQ1 ein logischer Pegel eines Auswertesignals AWS1 erzeugt, der
den Zustand des Vergleichssignal V80a angibt. An einem Kontaktpad
DQ2 wird ein logischer Pegel eines Auswertesignals AWS2 erzeugt,
der den Zustand des Vergleichssignals V80b an gibt. An einem Kontaktpad
DQ3 wird ein logischer Zustand eines Auswertesignals AWS3 erzeugt,
der den Zustand des Vergleichssignals V80c angibt. An einem Kontaktpad
DQ4 wird ein logischer Zustand eines Auswertesignals AWS4 erzeugt,
der dem Zustand des Vergleichssignals V80d entspricht.
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Die
Referenzspannung Vref80 wird über
ein Monitorpad MP der Testmode-Steuerschaltung 30 zugeführt. Die
Kontaktpads DQ1, DQ2, DQ3 und DQ4 sind vorzugsweise als Datenanschlusspads ausgebildet.
Sie werden im späteren
Herstellungsprozess über
in 2 nicht dargestellte Bonddrähte mit den externen Bausteinpins
des Halbleiterbausteins verbunden. Durch die großflächigen metallischen Pads lässt sich
an dem Monitorpad MP die Referenzspannung Vref80 auf einfache Weise
einspeisen und es lassen sich ebenfalls an den Kontaktpads DQ1,
DQ2, DQ3 und DQ4 die Auswertesignale AWS1, AWS2, AWS3 und AWS4 auf
leichte Weise abgreifen. Die Zustände der an den Kontaktpads DQ1,
DQ2, DQ3 und DQ4 erzeugten Auswertesignale geben Aufschluss darüber, wie
sich der Spannungspegel der Betriebsspannung VWH innerhalb der Speicherbänke B1,
B2, B3 und B4 im Vergleich zu dem Pegel der Referenzspannung Vref80
verhält.
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3 zeigt
einen weiteren Halbleiterspeicherchip 20', der ebenfalls vier Speicherbänke B1, B2,
B3 und B4 umfasst. Im Spine SP des Halbleiterchips 20' sind wiederum
die Testmode-Steuerschaltung 30,
die Kontaktpads DQ1, DQ2, DQ3 und DQ4 sowie das Monitorpad MP dargestellt.
Des Weiteren ist im Spinebereich der Spannungsgenerator 60b zur Erzeugung
der Betriebsspannung VnWL angeordnet.
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Die
von dem Spannungsgenerator 60b erzeugte Betriebsspannung
VnWL wird über
Leiterbahnen L4 und L5 den Speicherbänken B1, B2, B3 und B4 zugeführt. Am
Ende der Leiterbahnen sind je weils Vergleicherschaltungen 90a, 90b, 90c und 90d angeordnet.
Diese vergleichen jeweils im aktivierten Zustand die Pegel der Betriebsspannung
VnWL am Ende der Leiterbahnen an Orten P1'',
P2'', P3'' und P4'' mit
dem Pegel einer Referenzspannung Vref90, die ihnen von der Steuerlogik
der Testmode-Steuerschaltung 30 zugeführt wird.
Die Referenzspannung wird über
das Monitorpad MP eingespeist. Die Vergleicherschaltungen 90a, 90b, 90c und 90d erzeugen
Vergleichssignale V90a, V90b, V90c und V90d, die der Auswertelogik
der Testmode-Steuerschaltung zugeführt werden.
Die Auswertelogik erzeugt je nach den Pegeln der Vergleichssignale
an den Kontaktanschlüssen
DQ1, DQ2, DQ3 und DQ4 die Auswertesignale AWS1, AWS2, AWS3 und AWS4,
die vom Zustand der Vergleichssignale abhängen.
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Auf
einem Halbleiterchip sind vorzugsweise die Vergleicherschaltungen 80a, 80b, 80c und 80d sowie
die Vergleicherschaltungen 90a, 90b, 90c und 90d gemeinsam
angeordnet. Die Auswahl der zu überwachenden
Betriebsspannung erfolgt durch das Steuersignal S. So wird beispielsweise
zur Überwachung
der Betriebsspannung VWH das Steuersignal S mit einem ersten Testmode-Zustand
und zur Überwachung
der Betriebsspannung VnWL das Steuersignal S mit einem zweiten Testmode-Zustand
an die Steuerschaltung 40 angelegt. Wenn die Steuerschaltung 40 von
dem ersten Testmode-Zustand des Steuersignals S angesteuert wird,
erzeugt sie einen Zustand des Testmode-Steuersignals TMS, sodass
die Steuerlogik 30b die Vergleicherschaltungen 80a, 80b, 80c und 80d aktiviert.
Wenn die Steuerschaltung 40 von dem zweiten Testmode-Zustand
des Steuersignals S angesteuert wird, erzeugt sie einen Zustand
des Testmode-Steuersignals
TMS, sodass die Steuerlogik 30b die Vergleicherschaltungen 90a, 90b, 90c und 90d aktiviert.
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Es
ist auch möglich,
dass eine Vergleicherschaltung zur Überwachung zweier unterschiedlicher Betriebsspannungen
vorgesehen sein kann. Der selben Vergleicherspannung sind dann verschiedene Betriebsspannungen,
beispielsweise über
einen steuerbaren Schalter zuführbar.
Wenn zum Beispiel in 3 die Vergleicherschaltungen 90a, 90b, 90c und 90d zur Überwachung
der Betriebsspannungen VWH verwendet werden, so steuert die Steuerschaltung 30 die
Vergleicherschaltungen mit der Referenzspannung Vref80 an. Wenn
die Betriebsspannung VnWL hingegen überwacht werden soll, so werden die
selben Vergleicherschaltungen von der Referenzspannung Vref90 angesteuert.
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Bei
den in den 2 und 3 gezeigten Ausführungsformen
der Vergleicherschaltungen 80 beziehungsweise 90 werden
die Vergleicherschaltungen nicht, wie in 1 dargestellt, über ein
Aktivierungssignal ACT aktiviert, sondern werden dadurch aktiviert,
dass ihnen die Steuerlogik die Referenzspannung Vref80 beziehungsweise
Vref90 zuführt.
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- 10
- Vergleicherschaltung
- 20
- Halbleiterchip
- 30
- Testmode-Steuerschaltung
- 30a
- Steuerlogik
- 30b
- Auswertelogik
- 40
- Steuerschaltung
- 50,
60
- Spannungsgenerator
- 70
- Speicherzellenfeld
- 80
- Vergleicherschaltung
- 90
- Vergleicherschaltung
- 100
- Halbleiterspeicher
- WL
- Wortleitung
- BL
- Bitleitung
- SZ
- Speicherzelle
- V
- Versorgungsanschluss
- VDD
- Versorgungsspannung
- VSS
- Bezugsspannung
- Vint
- interne
Spannung
- VWH
- Wortleitungs-High-Spannnung
- VnwL
- Wortleitungs-Low-Spannung
- L
- Leiterbahn
- S
- Steuersignal
- CLK
- Taktsignal
- AT
- Auswahltransistor
- SC
- Speicherkondensator
- DQ
- Kontaktanschluss,
Kontaktpad
- AWS
- Auswertesignal
- TMS
- Testmode-Steuersignal
- Vref
- Referenzspannung
- MP
- Monitorpad
- B
- Speicherbank