DE102006008017A1

DE102006008017A1 - Verfahren zum Herstellen und Verfahren zum Betreiben eines integrierten Halbleiterspeichers

Info

Publication number: DE102006008017A1
Application number: DE102006008017A
Authority: DE
Inventors: Roland Dr. Barth
Original assignee: Infineon Technologies AG
Current assignee: Polaris Innovations Ltd
Priority date: 2006-02-21
Filing date: 2006-02-21
Publication date: 2007-08-30
Also published as: US20070234162A1

Abstract

Im Rahmen von Funktionstests wird überprüft, ob ein integrierter Halbleiterspeicher den im Datenblatt angegebenen Spezifikationen von Betriebsparametern genügt. Betriebsparameter, wie die extern angelegte Betriebsfrequenz (f) oder die extern angelegte Betriebsspannung (Vext), werden dabei in bestimmten Grenzen variiert. Integrierte Halbleiterspeicher, die in einem weiten Variationsbereich der Betriebsparameter (f, Vext) fehlerfrei funktionieren, werden in eine hohe Qualitätsklasse eingeteilt. Integrierte Halbleiterspeicher, die hingegen nur in engeren Toleranzbereichen der Betriebsparameter fehlerfrei funktionieren, werden in eine niederwertigere Qualitätsklasse eingestuft. Bei der Herstellung eines integrierten Halbleiterspeichers (100) wird ein Datenbit (QB) in einer Speicherschaltung (40) gespeichert, wobei der Zustand des Datenbits (QB) angibt, ob der integrierte Halbleiterspeicher der höherwertigen oder niederwertigen Qualitätsklasse zugeteilt ist. Beim Betreiben des integrierten Halbleiterspeichers lässt sich die Qualitätsklasse des Halbleiterspeichers durch Auslesen der Speicherschaltung (40) feststellen.

Description

Die Erfindung betrifft ein Verfahren zum Herstellen eines integrierten Halbleiterspeichers, der einen höherwertigen oder niederwertigen Qualitätszustand aufweist. Die Erfindung betrifft weiter ein Verfahren zum Betreiben eines integrierten Halbleiterspeichers, der einen höherwertigen oder niederwertigen Qualitätszustand aufweist. Des Weiteren betrifft die Erfindung einen integrierten Halbleiterspeicher, der einen höherwertigen Qualitätszustand oder einen niederwertigen Qualitätszustand aufweist.

Integrierte Halbleiterspeicher, wie beispielsweise DRAM (Dynamic Random Access Memory)-Halbleiterspeicher, werden nach Abschluss der Fertigung umfangreichen Funktionstests unterzogen. Bei solchen Funktionstests soll sichergestellt werden, dass der integrierte Halbleiterspeicher in seinem bestimmungsgemäßen Betrieb zuverlässig arbeitet, wenn die in einem Datenblatt angegebenen Grenzwerte von Betriebsparametern eingehalten werden. Den Betriebsparametern gehören beispielsweise eine externe Versorgungsspannung Vext, die zur Spannungsversorgung des integrierten Halbleiterspeichers extern am integrierten Halbleiterspeicher angelegt wird, sowie eine Betriebsfrequenz f, zu der Lese- und Schreibzugriffe auf Speicherzellen des integrierten Halbleiterspeichers synchron betrieben werden. Im Falle eines DRAM-Halbleiterspeichers gehört zu den Betriebsparametern ferner eine sogenannte Datenerhaltungszeit TR. Dieser Zeitparameter gibt an, nach welcher Zeit ein Speicherinhalt, der in einer Speicherzelle gespei chert worden ist, zur Auffrischung erneut abgespeichert werden muss.

Um den bestimmungsgemäßen Betrieb des Halbleiterspeichers mit den Betriebsparametern zu gewährleisten, wie sie im Datenblatt des integrierten Halbleiterspeichers angegeben sind, werden die Speicherbauelemente beim Testen unterhalb bzw. oberhalb der im Datenblatt angegebenen Grenzwerte der Betriebsparameter getestet. 1 zeigt Pegel der externen Versorgungsspannung Vext, der Frequenz F, und der Datenerhaltungszeit TR. Um zu gewährleisten, dass der integrierte Halbleiterspeicher bei einer im Datenblatt angegeben externen Spannung Vopt bestimmungsgemäß arbeitet, werden beim Testen des integrierten Halbleiterspeichers Lese- und Schreibzugriffe bei einer zur Spannung Vopt geringeren Spannung Vmin und einer zur Spannung Vopt höheren Spannung Vmax durchgeführt. Des Weiteren wird der integrierte Halbleiterspeicher nicht nur bei der im Datenblatt angegebenen Frequenz fopt betrieben, sondern auch bei einer zur Frequenz fopt geringeren Frequenz fmin und einer zur Frequenz fopt höheren Frequenz fmax.

Ein weiterer Betriebsparameter stellt die Datenerhaltungszeit (retention time) dar. Beim Testen des integrierten Halbleiterspeichers wird der Speicherinhalt jedoch nicht nach der im Datenblatt angegebenen Datenerhaltungszeit TRopt, sondern nach einer längeren Zeitdauer TRmax aufgefrischt.

Wenn der integrierte Halbleiterspeicher auch bei den höheren und niederen Grenzwerten der im Datenblatt angegebenen Betriebsparameter fehlerfrei arbeitet, weist er einen hochwertigen Qualitätszustand auf. Integrierte Halbleiterspeicher hingegen, die zwar bei den im Datenblatt angegebenen Betriebsparametern noch fehlerfrei arbeiten, die jedoch bei ei nem Funktionstest des Halbleiterspeicherherstellers mit den härter höheren bzw. niedrigeren Grenzwerten der Betriebsparameter ausfallen, weisen einen niederwertigeren Qualitätszustand auf.

Solche qualitativ niederwertigen Speicherchips werden für unkritische Anwendungen zu erheblichen Preisabschlägen verkauft. Die qualitativ niederwertigeren Halbleiterspeicher, die so genannten NC (Non Conforming) Speicherbauteile werden mit einem so genannten NC-Marking beschriftet, um sie von den qualitativ hochwertigeren Speicherprodukten, den sog. QC (Quality Conforming) Speicherbauelementen zu unterscheiden.

Plagiathersteller versuchen jedoch immer wieder, die qualitativ niederwertigen NC-Komponenten durch eine einfache Änderung der Beschriftung in Märkte zu verkaufen, welche eigentlich hohe Qualitätsansprüche an die Speicherbauelemente haben. Dazu wird die Oberfläche eines Gehäuses geschwärzt oder abgeschliffen und von dem Plagiathersteller mit der Beschriftung versehen, die eigentlich die hochwertigeren QC-Speicherprodukte kennzeichnet. Das ursprünglich als qualitativ niederwertigeres NC-Produkt verkaufte Speicherprodukt kann somit optisch nicht mehr von dem qualitativ hochwertigeren QC-Speicherprodukt unterschieden werden.

Die Aufgabe der vorliegenden Erfindung ist es, ein Verfahren zum Herstellen eines integrierten Halbleiterspeichers anzugeben, durch das es ermöglicht wird, qualitativ niederwertigere Halbleiterspeicher von qualitativ hochwertigeren Halbleiterspeichern zuverlässig zu unterscheiden. Des Weiteren ist es die Aufgabe der vorliegenden Erfindung, ein Verfahren zum Betreiben eines integrierten Halbleiterspeichers anzugeben, bei dem es ermöglicht wird, festzustellen, ob es sich bei dem verwendeten integrierten Halbleiterspeicher um einen qualitativ hochwertigen oder einen qualitativ niederwertigeren Halbleiterspeicher handelt. Eine weitere Aufgabe der vorliegenden Erfindung ist es, einen integrierten Halbleiterspeicher anzugeben, dessen Qualitätszustand auf einfache und zuverlässige Art erkennbar ist.

Ein Verfahren zum Herstellen eines integrierten Halbleiterspeichers sieht das Bereitstellen eines integrierten Halbleiterspeichers vor, der einen ersten oder zweiten Zustand aufweist, mit einem Speicherzellenfeld mit mindestens einer Speicherzelle zur Speicherung eines Datenwertes eines Datums und einer Speicherschaltung zur Speicherung mindestens eines Datenbits, wobei der integrierte Halbleiterspeicher den ersten Zustand aufweist, wenn ein Datenwert des Datums bei einem Schreibzugriff in die mindestens eine Speicherzelle einschreibbar und der in der Speicherzelle gespeicherte Datenwert des Datums bei einem Lesezugriff aus der mindestens einen Speicherzelle auslesbar ist und ein Betriebsparameter des integrierten Halbleiterspeichers bei einem Schreib- und Lesezugriff zwischen einem vorgegebenen ersten und zweiten Grenzwert liegt, und wobei der integrierte Halbleiterspeicher den zweiten Zustand aufweist, wenn ein Datenwert eines Datums, das bei einem Schreibzugriff in der mindestens einen Speicherzelle abgespeichert worden ist, sich von dem Datenwert des Datums unterscheidet, das bei einem auf den Schreibzugriff folgenden Lesezugriff aus der mindestens einen Speicherzelle ausgelesen wird und der Betriebsparameter des integrierten Halbleiterspeichers bei dem Schreib- und Lesezugriff zwischen dem vorgegebenen ersten und zweiten Grenzwert liegt. Des Weiteren sieht das Verfahren das Bereitstellen einer Test- und Herstellungsvorrichtung zum Einstellen des Betriebsparameters und zum Einschreiben und Auslesen des Datenwertes des Datums vor. Der Betriebsparameter wird mittels der Test- und Herstellungsvorrichtung derart eingestellt, dass der Wert des Betriebsparameters zwischen dem vorgegebenen ersten und zweiten Grenzwert liegt. Zunächst wird ein Schreibzugriff zum Einschreiben eines Datenwertes eines Datums in die mindestens eine Speicherzelle durchgeführt. Danach wird ein Lesezugriffs auf die mindestens eine Speicherzelle zum Auslesen des Datenwertes des Datums aus der Speicherzelle, der bei dem Schreibzugriff abgespeichert worden ist, durchgeführt. Der ausgelesene Datenwert des Datums wird mit dem zuvor eingeschriebenen Datenwert des Datums mittels der Test- und Herstellungsvorrichtung verglichen. Das mindestens eine Datenbit wird in der Speicherschaltung mit einem ersten Zustand, der den ersten Zustand des integrierten Halbleiterspeichers kennzeichnet, gespeichert, wenn mittels der Test- und Herstellungsvorrichtung festgestellt worden ist, dass der ausgelesene Datenwert des Datums von dem zuvor eingeschriebenen Datenwert des Datums verschieden ist. Das mindestens eine Datenbit wird mit einem zweiten Zustand, der den zweiten Zustand des integrierten Halbleiterspeichers kennzeichnet, gespeichert, wenn mittels der Test- und Herstellungsvorrichtung festgestellt worden ist, dass der ausgelesene Datenwert des Datums mit dem zuvor eingeschriebenen Datenwert des Datums übereinstimmt.

Gemäß einer Weiterbildung des Verfahrens zum Herstellen des integrierten Halbleiterspeichers wird bei dem Schritt des Bereitstellens des integrierten Halbleiterspeichers der integrierte Halbleiterspeicher mit einem Versorgungsspannungsanschluss zum Anlegen einer Versorgungsspannung als Betriebsparameter bereitgestellt. Bei dem Schritt des Einstellens des Betriebsparameters wird die Versorgungsspannung derart einge stellt, dass der Wert der Versorgungsspannung zwischen dem vorgegebenen ersten und zweiten Grenzwert liegt.

Nach einem weiteren Merkmal des Verfahrens zum Herstellen des integrierten Halbleiterspeichers wird bei den Schritten des Durchführens des Schreibzugriffs und des Durchführens des Lesezugriffs ein Pegel eines Stromes als Betriebsparameter an dem Versorgungsspannungsanschluss von der Test- und Herstellungsvorrichtung ermittelt. Vor dem Schritt des Vergleichens des ausgelesenen Datenwertes des Datums wird der ermittelte Pegel des Stromes mit einem Sollpegel des Stromes verglichen. Der Schritt des Speicherns des mindestens einen Datenbits mit dem ersten Zustand erfolgt, wenn mittels der Test- und Herstellungsvorrichtung festgestellt worden ist, dass der ausgelesene Datenwert des Datums von dem zuvor eingeschriebenen Datenwert des Datums verschieden ist oder wenn mittels der Test- und Herstellungsvorrichtung festgestellt worden ist, dass der ermittelte Pegel des Stromes über dem Sollpegel des Stromes liegt.

Bei einer weiteren Ausgestaltungsform des Verfahrens zum Herstellen des integrierten Halbleiterspeichers wird bei dem Schritt des Bereitstellens des integrierten Halbleiterspeichers die mindestens eine Speicherzelle als eine dynamische Speicherzelle vom wahlfreien Zugriffstyp bereitgestellt, wobei der in der mindestens einen Speicherzelle gespeicherte Datenwert des Datums nach Ablauf einer wählbaren Zeit nach der Speicherung erneut in der mindestens einen Speicherzelle speicherbar ist, wobei der gespeicherte Datenwert zu seinem Datenerhalt mindestens nach Ablauf einer Datenerhaltungszeit erneut in der mindestens einen Speicherzelle zu speichern ist. Die wählbare Zeit wird derart eingestellt, dass der gespeicherte Datenwert eine Zeit nach Ablauf der Datenerhal tungszeit erneut in der mindestens einen Speicherzelle gespeichert wird. Der Schritt des Durchführens des Lesezugriffs auf die mindestens eine Speicherzelle wird derart durchgeführt, dass der Lesezugriff auf die mindestens eine Speicherzelle nach einer Zeit nach dem Schreibzugriff durchgeführt wird, wobei die Zeit länger als die Datenerhaltungszeit ist.

Gemäß eines weiteren Merkmals des Verfahrens zum Herstellen des integrierten Halbleiterspeichers wird bei dem Schritt des Bereitstellens des integrierten Halbleiterspeichers der integrierte Halbleiterspeicher mit einem Taktanschluss zum Anlegen eines Taktsignals als Betriebsparameter bereitgestellt, wobei ein Lese- und Schreibzugriff synchron zu einer Frequenz des Taktsignals erfolgt. Bei dem Schritt des Einstellens des Betriebsparameters wird die Frequenz des Taktsignals derart eingestellt, dass die Frequenz zwischen dem vorgegebenen ersten und zweiten Grenzwert liegt.

Eine weitere Ausführungsform des Verfahrens zum Herstellen des integrierten Halbleiterspeichers sieht vor, dass bei dem Schritt des Bereitstellens des integrierten Halbleiterspeichers die Speicherschaltung mit mindestens einem elektrisch programmierbaren Speicherelement bereitgestellt wird, wobei das elektrisch programmierbare Speicherelement durch Anlegen eines Programmiersignals an ein Programmieranschluss programmierbar ist. Bei dem Schritt des Bereitstellens der Test- und Herstellungsvorrichtung wird die Testvorrichtung mit einer Programmiereinheit bereitgestellt, mittels derer das mindestens eine elektrisch programmierbare Speicherelement programmierbar. Bei dem Schritt des Speicherns des mindestens einen Datenbits erzeugt die Programmiereinheit einen Zustand des Programmiersignals, das dem Programmieranschluss zur Program mierung des elektrisch programmierbaren Speicherelements zugeführt wird.

Gemäß einer Weiterbildung des Verfahrens zum Herstellen des integrierten Halbleiterspeichers wird bei dem Schritt des Bereitstellens des integrierten Halbleiterspeichers die Speicherschaltung mit mindestens einem mittels eines Lichtstrahls programmierbaren Speicherelement bereitgestellt. Bei dem Schritt des Bereitstellens der Test- und Herstellungsvorrichtung wird die Test- und Herstellungsvorrichtung mit einer Programmiereinheit bereitgestellt, mittels derer das mindestens eine mittels des Lichtstrahles programmierbare Speicherelement programmierbar ist, indem ein Lichtstrahl erzeugt wird, durch den ein Zustand des Datenbits in dem mittels des Lichtstrahls programmierbaren Speicherelement gespeichert wird.

Bei einer anderen Ausgestaltung des Verfahrens zum Herstellen des integrierten Halbleiterspeichers wird bei dem Schritt des Bereitstellens des integrierten Halbleiterspeichers die Speicherschaltung mit einem irreversibel programmierbaren Speicherelement bereitgestellt. Bei dem Schritt des Speicherns des mindestens einen Datenbits wird das Datenbit irreversibel in dem programmierbaren Speicherelement gespeichert.

Im Folgenden wird ein Verfahren zum Betreiben eines integrierten Halbleiterspeichers angegeben. Das Verfahren sieht das Bereitstellen eines integrierten Halbleiterspeichers vor, der einen ersten oder zweiten Zustand aufweist, mit einem Speicherzellenfeld mit mindestens einer Speicherzelle zur Speicherung eines Datenwertes eines Datums und einer Speicherschaltung zur Speicherung mindestens eines Datenbits, wobei der integrierte Halbleiterspeicher den ersten Zustand aufweist, wenn ein Datenwert des Datums bei einem Schreibzugriff in die mindestens eine Speicherzelle einschreibbar und der in der Speicherzelle gespeicherte Datenwert des Datums bei einem Schreibzugriff aus der mindestens einen Speicherzelle auslesbar ist und ein Betriebsparameter des integrierten Halbleiterspeichers bei dem Schreib- und Lesezugriff zwischen einem vorgegebenen ersten und zweiten Grenzwert liegt, und wobei der integrierte Halbleiterspeicher den zweiten Zustand aufweist, wenn ein Datenwert eines Datums, das bei einem Schreibzugriff in der mindestens einen Speicherzelle abgespeichert worden ist, sich von dem Datenwert des Datums unterscheidet, das bei einem auf den Schreibzugriff folgenden Lesezugriff aus der mindestens einen Speicherzelle ausgelesen wird und der Betriebsparameter des integrierten Halbleiterspeichers bei dem Schreib- und Lesezugriff zwischen dem vorgegebenen ersten und zweiten Grenzwert liegt, wobei in der Speicherschaltung das mindestens eine Datenbit mit einem ersten Zustand gespeichert ist, wenn der integrierte Halbleiterspeicher den ersten Zustand aufweist, und das mindestens eine Datenbit in der Speicherschaltung mit einem zweiten Zustand gespeichert ist, wenn der integrierte Halbleiterspeicher den zweiten Zustand aufweist. Das Verfahren sieht weiter das Bereitstellen einer Steuereinheit zum Aktivieren des integrierten Halbleiterspeichers für einen Schreib- und/oder Lesezugriff auf die mindestens eine Speicherzelle mit einer Auswerteschaltung zum Auswerten des Zustands des Datenbits vor. Der integrierte Halbleiterspeicher wird durch die Steuereinheit zur Durchführung eines Schreib- und/oder Lesezugriffs auf die mindestens eine Speicherzelle aktiviert. Der Zustand des Datenbits wird aus der Speicherschaltung des integrierten Halbleiterspeichers durch die Steuereinheit ausgelesen. Danach wird der ausgelesene Zustand des Datenbits durch die Auswerteschaltung der Steuereinheit ausgewertet.

Der integrierte Halbleiterspeichers wird deaktiviert, wenn die Auswerteschaltung festgestellt hat, dass das Datenbit den ersten Zustand aufweist. Ein Schreib- und/oder Lesezugriff wird auf die mindestens eine Speicherzelle durchgeführt, wenn die Auswerteschaltung festgestellt hat, dass das Datenbit den zweiten Zustand aufweist.

Eine andere Ausführungsform des Verfahrens zum Betreiben des integrierten Halbleiterspeichers sieht vor, dass der integrierte Halbleiterspeicher mit einer Steuerschaltung mit einem Steueranschluss zum Anlegen eines Steuersignals zum Auslesen des Zustands des Datenbits der Speicherschaltung bereitgestellt wird. Zum Auslesen des Zustands des Datenbits aus der Speicherschaltung des integrierten Halbleiterspeichers erzeugt die Steuereinheit das Steuersignal, das dem Steueranschluss des integrierten Halbleiterspeichers zugeführt wird.

Gemäß einer weiteren Variante des Verfahrens zum Betreiben des integrierten Halbleiterspeichers weist der integrierte Halbleiterspeicher eine Ausleseschaltung zum Auslesen des Zustands des Datenbits auf. Bei dem Schritt des Aktivierens des integrierten Halbleiterspeichers liest die Ausleseschaltung des integrierten Halbleiterspeichers den Zustand des Datenbits aus und stellt denselben an einem Ausgangsanschluss des integrierten Halbleiterspeichers bereit.

Bei einer anderen Ausgestaltung des Verfahrens zum Betreiben des integrierten Halbleiterspeichers wird der Zustand des Datenbits an einem Datenausgangsanschluss des integrierten Halbleiterspeichers bereitgestellt und von dem Datenausgangsanschluss der Steuereinheit zugeführt.

Nach einem weiteren Merkmal des Verfahrens wird die Steuereinheit mit einer Ausgabeeinheit bereitgestellt. Der Zustand des ausgelesenen Datenbits wird auf der Ausgabeeinheit der Steuereinheit ausgegeben.

Die Aufgabe in Bezug auf den integrierten Halbleiterspeicher wird gelöst durch einen integrierten Halbleiterspeicher mit einem Speicherzellenfeld mit mindestens einer Speicherzelle zur Speicherung eines Datenwertes eines Datums und mit einer Speicherschaltung zur Speicherung mindestens eines Datenbits. Der integrierte Halbleiterspeicher weist einen ersten Zustand oder einen zweiten Zustand auf, wobei der integrierte Halbleiterspeicher den ersten Zustand aufweist, wenn ein Datenwert des Datums bei einem Schreibzugriff in die mindestens eine Speicherzelle einschreibbar und der in der Speicherzelle gespeicherte Datenwert des Datums bei einem Schreibzugriff aus der mindestens einen Speicherzelle auslesbar ist und ein Betriebsparameter des integrierten Halbleiterspeichers bei dem Schreib- und Lesezugriff zwischen einem vorgegebenen ersten und zweiten Grenzwert liegt und wobei der integrierte Halbleiterspeicher den zweiten Zustand aufweist, wenn ein Datenwert eines Datums, das bei einem Schreibzugriff in der mindestens einen Speicherzelle abgespeichert worden ist, sich von dem Datenwert des Datums unterscheidet, das bei einem auf den Schreibzugriff folgenden Lesezugriff aus der mindestens einen Speicherzelle ausgelesen wird und der Betriebsparameter des integrierten Halbleiterspeichers bei dem Schreib- und Lesezugriff zwischen dem vorgegebenen ersten und zweiten Grenzwert liegt. Das Datenbit ist in der Speicherschaltung mit einem ersten Zustand gespeichert, wenn der integrierte Halbleiterspeicher den ersten Zustand aufweist. Das Datenbit ist in der Speicherschaltung mit einem zweiten Zustand gespeichert, wenn der integrierte Halbleiterspeicher den zweiten Zustand aufweist.

Bei einer Weiterbildung des integrierten Halbleiterspeichers umfasst der integrierte Halbleiterspeicher einen Datenausgangsanschluss zur Ausgabe eines aus der mindestens einen Speicherzelle ausgelesenen Datums und eine Ausleseschaltung zum Auslesen des Zustands des Datenbits. Die Ausleseschaltung weist einen Steueranschluss zum Anlegen eines Steuersignals auf. Die Ausleseschaltung ist eingangsseitig mit der Speicherschaltung und ausgangsseitig mit dem Datenausgangsanschluss des integrierten Halbleiterspeichers verbunden. Die Ausleseschaltung ist ferner derart ausgebildet, dass sie nach Ansteuerung des Steueranschlusses mit dem Steuersignal den Zustand des Datenbits aus der Speicherschaltung ausliest und an dem Datenausgangsanschluss in Abhängigkeit von dem ausgelesenen Zustand des Datenbits ein Ausgangssignal erzeugt.

Gemäß einer Weiterbildung des integrierten Halbleiterspeichers enthält die Speicherschaltung mindestens ein irreversibel programmierbares Speicherelement zur Speicherung des mindestens einen Datenbits.

Die Erfindung wird im folgenden anhand von Figuren, die Ausführungsbeispiele der vorliegenden Erfindung zeigen, näher erläutert. Es zeigen:
1 Betriebsparameter des integrierten Halbleiterspeichers mit ihren Grenzwerten zur Gewährleistung eines bestimmungsgemäßen Betriebs des integrierten Halbleiterspeichers,
2 eine Ausführungsform eines integrierten Halbleiterspeichers zur Feststellung eines Qualitätszustandes des integrierten Halbleiterspeichers,
3 einen integrierten Halbleiterspeicher mit einer ersten Ausführungsform einer Testvorrichtung zum Testen und Herstellen des integrierten Halbleiterspeichers,
4 einen integrierten Halbleiterspeicher mit einer zweiten Ausführungsform einer Testvorrichtung zum Testen und Herstellen des integrierten Halbleiterspeichers,
5 ein Signalflussdiagramm eines Verfahrens zum Testen und Herstellen eines integrierten Halbleiterspeichers,
6 einen integrierten Halbleiterspeicher zum Feststellen eines Qualitätszustandes des integrierten Halbleiterspeichers mit einer Steuereinheit zum Betreiben des integrierten Halbleiterspeichers,
7 ein Signalzustandsdiagramm eines Verfahrens zum Betreiben eines integrierten Halbleiterspeichers.
2 zeigt einen integrierten Halbleiterspeicher 100, bei dem sich der Qualitätszustand des integrierten Halbleiterspeichers auf einfache und zuverlässige Weise feststellen lässt. Der integrierte Halbleiterspeicher umfasst ein Speicherzellenfeld 10, in dem Speicherzellen SZ matrixartig zwischen Bitleitungen BL und Wortleitungen WL angeordnet sind. Im Falle einer DRAM-Speicherzelle umfasst die Speicherzelle einen Auswahltransistor AT und einen Speicherkondensator SC.
Zum Einschreiben von Informationen in die Speicherzelle und zum Auslesen von Informationen aus der Speicherzelle wird die Speicherzelle SZ aktiviert, indem eine Steuerschaltung 20 auf die Wortleitung WL ein hohes Steuerspannungspotential einspeist. Dadurch wird der als N-Kanal-Feldeffekttransistor ausgebildete Auswahltransistor AT leitend gesteuert, so dass der Speicherkondensator SC leitend mit der Bitleitung BL verbunden ist. Im Falle eines Schreibzugriffs lässt sich somit ein Datum D, das an einen Datenanschluss D100 angelegt wird, über die Bitleitung BL als Ladung mit einem hohen oder niedrigen Pegel im dem Speicherkondensator SC abspeichern. Im Falle eines Lesezugriffs entlädt sich der Speicherkondensator SC über den leitend gesteuerten Auswahltransistor auf die Bitleitung BL, deren Potential dadurch verändert wird. Die Potentialänderung wird über in 2 nicht dargestellte Leseverstärker verstärkt und als Datenwert eines Datums an den Datenanschluss D100 weiter geleitet.
Zur Auswahl einer Speicherzelle weist der integrierte Halbleiterspeicher 100 ein Adressregister 50 auf, das mit einem Adressanschluss A100 verbunden ist. Ein Spaltendecoder 60 wertet eine in dem Adressregister A100 zwischengespeicherte Spaltenadresse aus und wählt daraufhin eine Bitleitung des Speicherzellenfeldes 10 für einen Lese- oder Schreibzugriff aus. Ein Zeilendecoder 70 wertet eine in dem Adressregister 50 zwischengespeicherte Zeilenadresse aus und wählt daraufhin eine der Wortleitungen des Speicherzellenfeldes 10 zur Durchführung des Lese- und Schreibzugriffs auf diejenige Speicherzelle aus, die an einem Kreuzungspunkt der ausgewählten Wortleitung mit der ausgewählten Bitleitung angeordnet ist.
Die Steuerschaltung 20 zur Steuerung von Lese- und Schreibzugriffen weist einen Taktanschluss T100 zum Anlegen eines Taktsignals CLK und einen Steueranschluss S100 zum Anlegen von Steuersignalen auf. Zum Betreiben des integrierten Halbleiterspeichers wird an einen Versorgungsanschluss V100 eine externe Versorgungsspannung Vext angelegt. Ein interner Spannungsgenerator 80, der mit dem Versorgungsspannungsanschluss V100 verbunden ist, erzeugt ausgangsseitig eine interne Versorgungsspannung Vint zur Versorgung von Komponenten des integrierten Halbleiterspeichers, wie der Steuerschaltung 20 bzw. dem Spalten- und Zeilendecoder 60 und 70 mit der internen Spannung.
Des Weiteren verfügt der integrierte Halbleiterspeicher 100 über eine Speicherschaltung 40 zur Speicherung mindestens eines Datenbits QB. Zur Speicherung des mindestens einen Datenbits QB weist die Speicherschaltung 40 ein elektrisch programmierbares Speicherelement 41, beispielsweise eine E-Fuse, oder ein mittels eines Lichtstrahls programmierbares Speicherelement 42, beispielsweise eine Laser-Fuse, auf. Die Speicherelemente 41 und 42 sind vorzugsweise irreversibel programmierbare Speicherelemente. Wenn die Speicherschaltung 40 elektrisch programmierbare Speicherelemente 41 aufweist, ist die Speicherschaltung 40 mit einem Programmieranschluss P100 zum Anlegen eines Programmiersignals PS verbunden. In Abhängigkeit von einem Zustand des Programmiersignals PS lässt sich in dem programmierbaren Speicherelement 41 das Datenbit QB mit einem ersten oder zweiten Zustand speichern. Im Falle der Verwendung von Laser-Fuses 42 lässt sich durch Bestrahlung der Laser-Fuses mit einem Laserstrahl das Datenbit QB in dem Speicherelement 42 mit einem ersten oder zweiten Zustand speichern.
Wenn es sich bei dem integrierten Halbleiterspeicher 100 um einen qualitativ niederwertigeren Speicher handelt, wird das Datenbit QB in den Speicherelementen 41 oder 42 beispielsweise mit einem ersten Zustand, der einen ersten Qualitätszustand des Halbleiterspeichers 100 kennzeichnet, gespeichert. Wenn der integrierte Halbleiterspeicher einen hochwertigen Qualitätszustand aufweist, wird das Datenbit QB in den Speicherelementen 41 bzw. 42 mit einem zweiten Zustand, der einen qualitativ hochwertigen Zustand des integrierten Halbleiterspeichers 100 kennzeichnet, gespeichert.
Zum Auslesen des Datenbits QB aus den Speicherelementen 41 bzw. 42 ist eine Ausleseschaltung 30 vorgesehen. Die Ausleseschaltung 30 wird an einem Steueranschluss S30 von einem Lesekommando LD angesteuert, das den integrierten Halbleiterspeicher 100 an dem Steueranschluss S100 von extern zugeführt wird. Wenn die Ausleseschaltung 30 mit dem Lesekommando LD angesteuert wird, wertet sie den Zustand der Speicherelemente 41 bzw. 42 aus und erzeugt an einem Datenanschluss D100, mit dem sie ausgangsseitig verbunden ist, ein Ausgangssignal QD. Der Zustand des Ausgangssignals QD ist dabei abhängig von dem in den Speicherelementen 41 und 42 gespeicherten Zustand des Datenbits QB. Somit gibt der Zustand des Ausgangssignals QD an, ob es sich bei dem integrierten Halbleiterspeicher 100 um einen qualitativ niederwertigen oder qualitativ hochwertigen Halbleiterspeicher handelt.
3 zeigt den integrierten Halbleiterspeicher 100 der 2 in vereinfachter Darstellung. Dargestellt ist lediglich die Speicherschaltung 40 mit den beiden Speicherelementen 41 und 42, die mit dem Programmieranschluss P100 verbunden ist. Der Programmieranschluss P100 sowie der Datenanschluss D100 des integrierten Halbleiterspeichers ist mit einer Test- und Fertigungsvorrichtung 200 verbunden. Des Weiteren ist der Versorgungsspannungsanschluss V100 zum Anlegen der Versor gungsspannung Vext an die Test- und Herstellungsvorrichtung 200 angeschlossen.
Die Test- und Fertigungsvorrichtung 200 weist einen Spannungsgenerator 210 zum Erzeugen der externen Versorgungsspannung Vext auf, die dem Versorgungsspannungsanschluss V100 zugeführt wird. Die Test- und Herstellungsvorrichtung 200 weist des Weiteren eine Stromstärkemesseinheit 220 zum Ermitteln einer Stromstärke eines Stromes Iext auf, der im bestimmungsgemäßen Betrieb an dem Versorgungsspannungsanschluss V100 auftritt. Des Weiteren weist die Test- und Herstellungsvorrichtung 200 ein Register 230 auf, in dem ein Sollpegel Isoll der Stromstärke des Stromes Iext gespeichert ist. Eine Steuerschaltung 260 der Test- und Herstellungsvorrichtung 200 steuert den Steueranschluss S100 des integrierten Halbleiterspeichers 100 mit Steuersignalen zur Durchführung von Lese- und Schaltzugriffen auf die Speicherzellen des integrierten Halbleiterspeichers 100 an. Daten D werden über den Datenanschluss D100 von der Test- und Herstellungsvorrichtung dem integrierten Halbleiterspeicher 100 zur Speicherung zugeführt und bei einem Lesezugriff zur Auswertung der Test- und Herstellungsvorrichtung 200 zugeführt.
Bei der Durchführung von Schreib- und Lesezugriffen zum testen des Halbleiterspeichers 100 ermittelt die Stromstärkemesseinheit 220 die Stromstärke des Stromes Iext, die über den Versorgungsspannungsanschluss V100 in den integrierten Halbleiterspeicher 100 eingespeist wird. Diese Ist-Stromstärke Iist wird mit dem Sollpegel Isoll der Stromstärke des Stromes Iext mittels einer Vergleichsschaltung 240 verglichen. Wenn die ermittelte Stromstärke Iist des Stromes Iext über dem Sollpegel Isoll des Stromes Iext liegt, steuert die Vergleichsschaltung 240 eine Programmierschaltung 250 derart an, dass die Programmierschaltung 250 in die Speicherelemente 41 oder 42 einen ersten Zustand des Datenbits QB einschreibt. Im Falle von elektrisch programmierbaren Speicherelementen 41 erzeugt sie dazu einen Zustand des Programmiersignals PS.
Wenn die Speicherelemente der Speicherschaltung 40 als Laser-Fuses 42 ausgebildet sind, steuert die Programmierschaltung 250 einen Laser 500 derart an, dass dieser mittels eines Laserstrahls die Laser-Fuses 42 entsprechend programmiert.
Im Beispiel der 3 richtet sich der Qualitätszustand des integrierten Halbleiterspeicher 100 danach, ob die an den Versorgungsspannungsanschluss V100 auftretende Stromstärke Iist des Stromes Iext über oder unter dem Sollpegel Isoll des Stromes Iext liegt. Dementsprechend wird in der Speicherschaltung 40 entweder der erste Zustand des Datenbits QB abgespeichert, der einen qualitativ niederwertigen Halbleiterspeicher kennzeichnet, oder der zweite Zustand des Datenbits QB abgespeichert, der einen qualitativ hochwertigen Halbleiterspeicher kennzeichnet.
4 zeigt eine Ausführungsform einer Test- und Herstellungsvorrichtung 300, die mit dem integrierten Halbleiterspeicher 100 verbunden ist. Zum Testen des integrierten Halbleiterspeichers steuert eine Steuerschaltung 360 den Steueranschluss S100 der Steuerschaltung 20 mit Steuersignalen zur Durchführung von Schreib- und Lesezugriffen an. Darüber hinaus ist die Steuerschaltung 360 mit einem Taktanschluss T100 zum Anlegen eines Taktsignals CLK verbunden. Des Weiteren erzeugt die Test- und Herstellungsvorrichtung 300 eine externe Versorgungsspannung Vext, die dem Versorgungsspannungsanschluss V100 zugeführt wird. Der Pegel der Versorgungsspannung Vext sowie die Frequenz des Taktsignals CLK werden von der Steuerschaltung 360 variabel erzeugt.
Mit der in 4 dargestellten Anordnung lässt sich beispielsweise testen, ob Schreib- und Lesezugriffe fehlerfrei durchgeführt werden, wenn der integrierte Halbleiterspeicher 100 mit verschiedenen Grenzwerten des Taktsignals CLK bzw. verschiedenen externen Spannungspegeln Vext betrieben wird. Vorzugsweise wird die Frequenz des Taktsignals CLK derart gewählt, dass sie in einem Fall oberhalb einer im Datenblatt angegebenen Frequenz fopt, beispielsweise bei der Grenzfrequenz fmax, beziehungsweise unterhalb der im Datenblatt angegebenen Frequenz fopt, beispielsweise bei der Grenzfrequenz fmin, liegt. Ebenso wird auch die von der Test- und Herstellungsvorrichtung 300 erzeugte Versorgungsspannung Vext derart gewählt, dass ein Pegel Vmin unterhalb der im Datenblatt spezifizierten Versorgungsspannung Vopt und ein weiterer Pegel Vmax oberhalb der im Datenblatt angegebenen Versorgungsspannung Vopt liegt.
Nachdem Daten D von der Steuerschaltung 360 den Datenanschluss D100 zum Einschreiben in die Speicherzellen des Speicherzellenfeldes zugeführt worden sind, werden bei einem Lesezugriff die Daten D wieder aus den Speicherzellen ausgelesen und einem Register 320 zugeführt. Das Register 320 ist mit einer Vergleichsschaltung 340 verbunden. Ein weiteres Register 330, in dem Soll-Daten eingespeichert sind, ist ebenfalls mit der Vergleichsschaltung 340 verbunden. Mit der Vergleichsschaltung 340 lassen sich die aus dem Speicherzeilenfeld des integrierten Halbleiterspeichers 100 ausgelesenen Daten mit den Soll-Daten vergleichen.
Wenn die ausgelesenen Daten trotz des höheren bzw. niedrigeren Frequenzwertes fmin bzw. fmax des Taktsignals CLK und trotz des höheren bzw. niedrigeren Grenzpegels Vmin bzw. Vmax der Versorgungsspannung Vext mit den Soll-Daten übereinstimmen, wird ein zweiter Zustand des Datenbits QB in der Speicherschaltung 40 gespeichert, der anzeigt, dass es sich bei dem integrierten Halbleiterspeicher 100 um einen qualitativ hochwertigen Halbleiterspeicher handelt. Wenn hingegen die ausgelesenen Daten D mit den Soll-Daten nicht übereinstimmen, wird von der Programmierschaltung 350 ein Zustand des Datenbits QB in der Speicherschaltung 40 gespeichert, der einen qualitativ niederwertigen Halbleiterspeicher 100 kennzeichnet.
Die Programmierschaltung 350 erzeugt dazu ausgangsseitig im Falle von elektrisch irreversiblen Speicherelementen 41 das Programmiersignal PS bzw. im Falle der Verwendung von Laser-Fuses 42 als Speicherelemente der Speicherschaltung 40 ein Steuersignal, das einem Laser 500 zugeführt wird. Mittels des Lasers 500 lassen sich dann die Laser-Fuses 42 der Speicherschaltung 40 entsprechend programmieren.
Zum Testen einer Datenerhaltungszeit steuert die Steuerschaltung 360 den integrierten Halbleiterspeicher 100 derart an, dass der Speicherzustand der Speicherzellen des Speicherzellenfeldes in größeren Abständen als dies durch die im Datenblatt spezifizierte Datenerhaltungszeit TRopt angegeben wird, aufgefrischt wird. Wenn dennoch Daten fehlerfrei aus den Speicherzellen ausgelesen werden, weist der integrierte Halbleiterspeicher einen hochwertigen Qualitätszustand auf. Im anderen Fall ist der integrierte Halbleiterspeicher durch einen niedrigen Qualitätszustand gekennzeichnet. Entsprechend dem Testergebnis programmiert die Programmierschaltung 350 das Datenbit QB in der Speicherschaltung 40 mit einem ersten oder zweiten Zustand.
5 zeigt ein Signalflussdiagramm zum Testen und Herstellen des integrierten Halbleiterspeichers. Von der Test- und Herstellungsvorrichtung 200 bzw. 300 wird ein Betriebsparameter, wie beispielsweise die externe Versorgungsspannung, die Betriebsfrequenz oder die zu testende Datenerhaltungszeit vorgegeben. Anschließend werden Schreib- und Lesezugriffe auf die Speicherzellen des integrierten Halbleiterspeichers durchgeführt. Dabei wird ein zuvor in einer Speicherzelle eingeschriebener Datenwert mit einem aus der Speicherzelle ausgelesenen Datenwert verglichen. Wenn beide Datenwerte übereinstimmen, wird beispielsweise das Datenbit in der Speicherschaltung 40 mit einem „1"-Pegel gespeichert, der einen qualitativ hochwertigen Halbleiterspeicher kennzeichnet. Wenn sich die zuvor eingeschriebenen Daten von den bei dem Lesezugriff ausgelesenen Daten unterscheiden, weist der integrierte Halbleiterspeicher einen qualitativ niederwertigen Zustand auf. In diesem Fall wird das Datenbit mit einem „0"-Pegel in der Speicherschaltung 40 gespeichert. Die Betriebsparameter werden bei dem in 5 dargestellten Verfahren auf die in 1 dargestellten Werte fmin, fmax bzw. Vmin, Vmax und TRmax eingestellt.
6 zeigt den integrierten Halbleiterspeicher 100, der im bestimmungsgemäßen Betrieb, beispielsweise in einer Rechnerapplikation, mit einer Steuereinheit 400 verbunden ist. Die Steuereinheit 400 weist eine Registerschaltung 410 auf, die mit einer Auswerteschaltung 420 verbunden ist. An die Auswerteschaltung 420 ist eine Steuerschaltung 430 angeschlossen. Die Steuerschaltung 430 ist mit einer Ausgabeeinheit 440 verbunden.
Die Funktionsweise der Anordnung aus dem integrierten Halbleiterspeicher 100 und der Steuereinheit 400 wird im Folgen den anhand von 7 erläutert. Beim Betreiben des integrierten Halbleiterspeichers in einer Applikation, beispielsweise einer Rechnerapplikation, ist die Steuereinheit 400 beispielsweise als ein Speichercontroller ausgebildet, der Schreib- und Lesezugriffe auf den integrierten Halbleiterspeicher 100 steuert. Der Speichercontroller 400 ist derart ausgebildet, dass beim Aktivieren des integrierten Halbleiterspeichers 100 für einen Schreib- oder Lesezugriff die Steuerschaltung 430 ein Steuersignal LD an den Steueranschluss S100 des integrierten Halbleiterspeichers sendet.
Mit dem Steueranschluss S100 ist sowohl die Steuerschaltung 20 als auch die Ausleseschaltung 30 verbunden. Wenn die Ausleseschaltung 30 das Steuersignal LD empfängt, liest sie den aktuellen Zustand des Datenbits QB aus der Speicherschaltung 40 aus, der im Rahmen des Herstellungsprozesses des Halbleiterspeichers in der Speicherschaltung 40 abgespeichert worden ist. Sie erzeugt ausgangsseitig ein Ausgangssignal QD, dessen Zustand abhängig von dem Zustand des Datenbits QB ist. Das Ausgangssignal QD wird an den Datenanschluss D100, der auch mit dem Speicherzellenfeld 10 zum Einschreiben und Auslesen von Daten verbunden ist, weitergeleitet.
Von dem Datenanschluss D100 wird das Ausgangssignal QD einer Registerschaltungen 410 zugeführt. Nach einer Zwischenspeicherung in der Registerschaltung 410 wird der Zustand des Ausgangssignals QD von der Auswerteschaltung 420 ausgewertet. In Abhängigkeit von dem ausgewerteten Zustand steuert die Auswerteschaltung 420 die Steuerschaltung 430 mit einem Auswertesignal AWS an. Das Auswertesignal AWS enthält somit eine Information, ob in der Speicherschaltung 40 das Datenbit QB mit dem ersten Zustand, der einen qualitativ niederwertigen Speicher kennzeichnet, oder mit dem zweiten Zustand, der den qualitativ hochwertigen Speicher kennzeichnet, gespeichert ist.
Die Steuerschaltung 430 ist vorzugsweise derart ausgebildet, dass sie im Falle eines qualitativ niederwertigen Speichers auf der Ausgabeeinheit 440 einen entsprechenden Warnhinweis ausgibt und durch Deaktivieren des integrierten Halbleiterspeichers 100 keine weiteren Schreib- und Lesezugriffe mehr auf den Speicherzellen des Speicherzellenfeldes 10 des integrierten Halbleiterspeichers 100 ausführt. Wenn die Steuerschaltung 430 jedoch mit einem Zustand des Auswertesignals AWS angesteuert wird, der einen qualitativ hochwertigen integrierten Halbleiterspeicher 100 kennzeichnet, wird der Schreib- und Lesebetrieb auf die Speicherzellen des Speicherzellenfeldes 10 des integrierten Halbleiterspeichers 100 fortgesetzt.
Durch den integrierten Halbleiterspeicher 100 wird es ermöglicht, im Betrieb des integrierten Halbleiterspeichers zuverlässig festzustellen, ob der integrierte Halbleiterspeicher eine hochwertige oder niederwertige Qualität aufweist. Vorzugsweise wird die Qualitätsinformation, die mit dem Datenbit QB in der Speicherschaltung 40 gespeichert ist, beim Hochfahren bzw. ersten Initialisieren des integrierten Halbleiterspeichers 100 von dem Speichercontroller 400 ausgelesen. Es besteht aber auch die Möglichkeit, während des Betriebs des integrierten Halbleiterspeichers jederzeit das Datenbit QB aus der Speicherschaltung 40 auszulesen und somit eine Information über den Qualitätszustand des integrierten Halbleiterspeichers 100 zu erhalten. Da das Datenbit QB von der Test- und Herstellungsvorrichtung 200 bzw. 300 irreversibel in der Speicherschaltung 40 programmiert ist, wird es nahezu unmög lich gemacht, die einmal eingeschriebene Qualitätsinformation nachträglich zu verfälschen.

V: Versorgungsspannung
f: Frequenz
TR: Datenerhaltungszeit
10: Speicherzellenfeld
20: Steuerschaltung
30: Ausleseschaltung
40: Speicherschaltung
41: elektrisch programmierbares Speicherelement
42: mittels Laserlicht programmierbares Speicherelement
50: Adressregister
60: Spaltendecoder
70: Zeilendecoder
80: Spannungsgenerator
T: Taktanschluss
S: Steueranschluss
P: Programmieranschluss
A: Adressanschluss
D: Datenanschluss
100: integrierter Halbleiterspeicher
CLK: Taktsignal
LD: Steuersignal zum Auslesen des Datenbits
QB: Datenbit
QD: Ausgangssignal der Ausleseschaltung
PS: Programmiersignal
200: Test- und Herstellungsvorrichtung
210: Spannungsgenerator
220: Stromstärkemesseinheit
230: Registerschaltung
240: Vergleichsschaltung
250: Programmierschaltung
260: Steuerschaltung
500: Laser
300: Test- und Herstellungsvorrichtung
320: Registerschaltung
330: Registerschaltung
340: Vergleichsschaltung
350: Programmierschaltung
360: Steuerschaltung
400: Steuereinheit
410: Registerschaltung
420: Auswerteschaltung
430: Steuerschaltung
440: Ausgabeeinheit
LD: Auslesekommando für Datenbit

Claims

Verfahren zum Herstellen eines integrierten Halbleiterspeichers, umfassend die folgenden Schritte: – Bereitstellen eines integrierten Halbleiterspeichers (100), der einen ersten oder zweiten Zustand aufweist, mit einem Speicherzellenfeld (10) mit mindestens einer Speicherzelle (SZ) zur Speicherung eines Datenwertes eines Datums (D) und einer Speicherschaltung (40) zur Speicherung mindestens eines Datenbits (QB), wobei der integrierte Halbleiterspeicher (100) den ersten Zustand aufweist, wenn ein Datenwert des Datums (D) bei einem Schreibzugriff in die mindestens eine Speicherzelle (SZ) einschreibbar und der in der Speicherzelle gespeicherte Datenwert des Datums (D) bei einem Lesezugriff aus der mindestens einen Speicherzelle auslesbar ist und ein Betriebsparameter (Vext, TR, f) des integrierten Halbleiterspeichers bei einem Schreib- und Lesezugriff zwischen einem vorgegebenen ersten und zweiten Grenzwert (Vmin, Vmax, TRmax, Fmin, Fmax) liegt, und wobei der integrierte Halbleiterspeicher (100) den zweiten Zustand aufweist, wenn ein Datenwert eines Datums (D), das bei einem Schreibzugriff in der mindestens einen Speicherzelle (SZ) abgespeichert worden ist, sich von dem Datenwert des Datums (D) unterscheidet, das bei einem auf den Schreibzugriff folgenden Lesezugriff aus der mindestens einen Speicherzelle (SZ) ausgelesen wird und der Betriebsparameter (Vext, TR, f) des integrierten Halbleiterspeichers bei dem Schreib- und Lesezugriff zwischen dem vorgegebenen ersten und zweiten Grenzwert (Fmin, Fmax, TRmax, Fmin, Fmax) liegt, – Bereitstellen einer Test- und Herstellungsvorrichtung (200, 300) zum Einstellen des Betriebsparameters und zum Einschreiben und Auslesen des Datenwertes des Datums (D), – Einstellen des Betriebsparameters (Vext, f, TR) mittels der Test- und Herstellungsvorrichtung (200, 300) derart, dass der Wert des Betriebsparameters (Vext, F, TR) zwischen dem vorgegebenen ersten und zweiten Grenzwert (Vmin, Vmax, Fmin, Fmax, TRmax) liegt, – Durchführen eines Schreibzugriffs zum Einschreiben eines Datenwertes eines Datums (D) in die mindestens eine Speicherzelle (SZ), – Durchführen eines Lesezugriffs auf die mindestens eine Speicherzelle (SZ) zum Auslesen des Datenwertes des Datums (D) aus der Speicherzelle (SZ), der bei dem Schreibzugriff abgespeichert worden ist, – Vergleichen des ausgelesenen Datenwertes des Datums (D) mit dem zuvor eingeschriebenen Datenwert des Datums mittels der Test- und Herstellungsvorrichtung (200, 300), – Speichern des mindestens einen Datenbits (QB) in der Speicherschaltung (40) mit einem ersten Zustand, der den ersten Zustand des integrierten Halbleiterspeichers kennzeichnet, wenn mittels der Test- und Herstellungsvorrichtung (200, 300) festgestellt worden ist, dass der ausgelesene Datenwert des Datums (D) von dem zuvor eingeschriebenen Datenwert des Datums (D) verschieden ist, – Speichern des mindestens einen Datenbits (QB) mit einem zweiten Zustand, der den zweiten Zustand des integrierten Halbleiterspeichers (100) kennzeichnet, wenn mittels der Test- und Herstellungsvorrichtung (200, 300) festgestellt worden ist, dass der ausgelesene Datenwert des Datums mit dem zuvor eingeschriebenen Datenwert des Datums übereinstimmt.
Verfahren nach Anspruch 1, – bei dem bei dem Schritt des Bereitstellens des integrierten Halbleiterspeichers (100) der integrierte Halbleiterspeicher mit einem Versorgungsspannungsanschluss (V100) zum Anlegen einer Versorgungsspannung (Vext) als Betriebsparameter bereitgestellt wird, – bei dem bei dem Schritt des Einstellen des Betriebsparameters die Versorgungsspannung (Vext) derart eingestellt wird, dass der Wert der Versorgungsspannung zwischen dem vorgegebenen ersten und zweiten Grenzwert (Vmin, Vmax) liegt.
Verfahren nach Anspruch 2, – bei dem bei den Schritten des Durchführens des Schreibzugriffs und des Durchführens des Lesezugriffs ein Pegel eines Stromes (Iext) als Betriebsparameter an dem Versorgungsspannungsanschluss (V100) von der Test- und Herstellungsvorrichtung (200) ermittelt wird, – bei dem vor dem Schritt des Vergleichens des ausgelesenen Datenwertes des Datums der ermittelte Pegel des Stromes (Iext) mit einem Sollpegel des Stromes (Isoll) verglichen wird, – bei dem der Schritt des Speicherns des mindestens einen Datenbits (QB) mit dem ersten Zustand erfolgt, wenn mittels der Test- und Herstellungsvorrichtung (200) festgestellt worden ist, dass der ausgelesene Datenwert des Datums von dem zuvor eingeschriebenen Datenwert des Datums verschieden ist oder wenn mittels der Test- und Herstellungsvorrichtung (200) festgestellt worden ist, dass der ermittelte Pegel des Stromes (Iext) über dem Sollpegel des Stromes (Isoll) liegt.
Verfahren nach einem der Ansprüche 1 bis 3, – bei dem bei dem Schritt des Bereitstellens des integrierten Halbleiterspeichers (100) die mindestens eine Speicherzelle (SZ) als eine dynamische Speicherzelle vom wahlfreien Zugriffstyp bereitgestellt wird, wobei der in der mindestens einen Speicherzelle (SZ) gespeicherte Datenwert des Datums nach Ablauf einer wählbaren Zeit nach der Speicherung erneut in der mindestens eine Speicherzelle (SZ) speicherbar ist, wobei der gespeicherte Datenwert zu seinem Datenerhalt mindestens nach Ablauf einer Datenerhaltungszeit (TR) erneut in der mindestens einen Speicherzelle zu speichern ist, – Einstellen der wählbaren Zeit derart, dass der gespeicherte Datenwert eine Zeit nach Ablauf der Datenerhaltungszeit erneut in der mindestens einen Speicherzelle (SZ) gespeichert wird, – bei dem der Schritt des Durchführens des Lesezugriffs auf die mindestens eine Speicherzelle (SZ) derart durchgeführt wird, dass der Lesezugriff auf die mindestens eine Speicherzelle nach einer Zeit nach dem Schreibzugriff durchgeführt wird, wobei die Zeit länger als die Datenerhaltungszeit (TR) ist.
Verfahren nach einem der Ansprüche 1 bis 4, – bei dem bei dem Schritt des Bereitstellens des integrierten Halbleiterspeichers (100) der integrierte Halbleiterspeicher mit einem Taktanschluss (T100) zum Anlegen eines Taktsignals (CLK) als Betriebsparameter bereitgestellt wird, wobei ein Lese- und Schreibzugriff synchron zu einer Frequenz des Taktsignals (CLK) erfolgt, – bei dem bei dem Schritt des Einstellens des Betriebsparameters die Frequenz des Taktsignals (CLK) derart eingestellt wird, dass die Frequenz zwischen dem vorgegebenen ersten und zweiten Grenzwert (fmin, fmax) liegt.
Verfahren nach einem der Ansprüche 1 bis 5, – bei dem bei dem Schritt des Bereitstellens des integrierten Halbleiterspeichers (100) die Speicherschaltung (40) mit mindestens einem elektrisch programmierbaren Speicherelement (41) bereitgestellt wird, wobei das elektrisch programmierbare Speicherelement (41) durch Anlegen eines Programmiersig nals (PS) an ein Programmieranschluss (P100) programmierbar ist, – bei dem bei dem Schritt des Bereitstellens der Test- und Herstellungsvorrichtung (200, 300) die Testvorrichtung mit einer Programmiereinheit (250, 350) bereitgestellt wird, mittels derer das mindestens eine elektrisch programmierbare Speicherelement (41) programmierbar ist, – bei dem bei dem Schritt des Speicherns des mindestens einen Datenbits (QB) die Programmiereinheit (250, 350) einen Zustand des Programmiersignals (PS) erzeugt, das dem Programmieranschluss (P100) zur Programmierung des elektrisch programmierbaren Speicherelements (41) zugeführt wird.
Verfahren nach einem der Ansprüche 1 bis 5, – bei dem bei dem Schritt des Bereitstellens des integrierten Halbleiterspeichers (100) die Speicherschaltung (40) mit mindestens einem mittels eines Lichtstrahls programmierbaren Speicherelement (42) bereitgestellt wird, – bei dem bei dem Schritt des Bereitstellens der Test- und Herstellungsvorrichtung (200, 300) die Test- und Herstellungsvorrichtung mit einer Programmiereinheit (250, 350) bereitgestellt wird, mittels derer das mindestens eine mittels des Lichtstrahles programmierbare Speicherelement (42) programmierbar ist, indem ein Lichtstrahl erzeugt wird, durch den ein Zustand des Datenbits (QB) in dem mittels des Lichtstrahls programmierbaren Speicherelement (42) gespeichert wird.
Verfahren nach einem der Ansprüche 1 bis 7, – bei dem bei dem Schritt des Bereitstellens des integrierten Halbleiterspeichers (100) die Speicherschaltung (40) mit einem irreversibel programmierbaren Speicherelement (41, 42) bereitgestellt wird, – bei dem bei dem Schritt des Speicherns des mindestens einen Datenbits (QB) das Datenbit irreversibel in dem programmierbaren Speicherelement (41, 42) gespeichert wird.
Verfahren zum Betreiben eines integrierten Halbleiterspeichers, umfassend die folgenden Schritte: – Bereitstellen eines integrierten Halbleiterspeichers (100), der einen ersten oder zweiten Zustand aufweist, mit einem Speicherzellenfeld (10) mit mindestens einer Speicherzelle (SZ) zur Speicherung eines Datenwertes eines Datums (D) und einer Speicherschaltung (40) zur Speicherung mindestens eines Datenbits (QB), wobei der integrierte Halbleiterspeicher den ersten Zustand aufweist, wenn ein Datenwert des Datums (D) bei einem Schreibzugriff in die mindestens eine Speicherzelle (SZ) einschreibbar und der in der Speicherzelle gespeicherte Datenwert des Datums (D) bei einem Schreibzugriff aus der mindestens einen Speicherzelle auslesbar ist und ein Betriebsparameter des integrierten Halbleiterspeichers bei dem Schreib- und Lesezugriff zwischen einem vorgegebenen ersten und zweiten Grenzwert (fmin, fmax, TRmax, Vmin, Vmax) liegt, und wobei der integrierte Halbleiterspeicher (100) den zweiten Zustand aufweist, wenn ein Datenwert eines Datums (D), das bei einem Schreibzugriff in der mindestens einen Speicherzelle (SZ) abgespeichert worden ist, sich von dem Datenwert des Datums (D) unterscheidet, das bei einem auf den Schreibzugriff folgenden Lesezugriff aus der mindestens einen Speicherzelle (SZ) ausgelesen wird und der Betriebsparameter (Vext, TR, f) des integrierten Halbleiterspeichers bei dem Schreib- und Lesezugriff zwischen dem vorgegebenen ersten und zweiten Grenzwert (Fmin, Fmax, TRmax, Fmin, Fmax) liegt, wobei in der Speicherschaltung (40) das mindestens eine Datenbit (QB) mit einem ersten Zustand gespeichert ist, wenn der integrierte Halbleiterspeicher (100) den ersten Zustand auf weist, und das mindestens eine Datenbit (QB) in der Speicherschaltung (40) mit einem zweiten Zustand gespeichert ist, wenn der integrierte Halbleiterspeicher (100) den zweiten Zustand aufweist, – Bereitstellen einer Steuereinheit (400) zum Aktivieren des integrierten Halbleiterspeichers für einen Schreib- und/oder Lesezugriff auf die mindestens eine Speicherzelle (SZ) mit einer Auswerteschaltung (420) zum Auswerten des Zustands des Datenbits (QB), – Aktivieren des integrierten Halbleiterspeichers (100) durch die Steuereinheit (400) zur Durchführung eines Schreib- und/oder Lesezugriffs auf die mindestens eine Speicherzelle, – Auslesen des Zustands des Datenbits (QB) aus der Speicherschaltung (40) des integrierten Halbleiterspeichers durch die Steuereinheit (400), – Auswerten des ausgelesenen Zustand des Datenbits (QB) durch die Auswerteschaltung (420) der Steuereinheit (400), – Deaktivieren des integrierten Halbleiterspeichers (100), wenn die Auswerteschaltung (420) festgestellt hat, dass das Datenbit (QB) den ersten Zustand aufweist, – Durchführen eines Schreib- und/oder Lesezugriffs auf die mindestens eine Speicherzelle (SZ), wenn die Auswerteschaltung (420) festgestellt hat, dass das Datenbit den zweiten Zustand aufweist.
Verfahren nach Anspruch 9, – bei dem der integrierte Halbleiterspeicher (100) mit einer Steuerschaltung (20) mit einem Steueranschluss (S100) zum Anlegen eines Steuersignals (LD) zum Auslesen des Zustands des Datenbits (QB) der Speicherschaltung (40) bereitgestellt wird, – bei dem zum Auslesen des Zustands des Datenbits (QB) aus der Speicherschaltung (40) des integrierten Halbleiterspei chers die Steuereinheit (400) das Steuersignal (LD) erzeugt, das dem Steueranschluss (S100) des integrierten Halbleiterspeichers zugeführt wird.
Verfahren nach einem der Ansprüche 9 oder 10, – bei dem der integrierte Halbleiterspeicher (100) eine Ausleseschaltung (30) zum Auslesen des Zustands des Datenbits (QB) aufweist, – bei dem bei dem Schritt des Aktivierens des integrierten Halbleiterspeichers die Ausleseschaltung (30) des integrierten Halbleiterspeichers den Zustand des Datenbits (QB) ausliest und an einem Ausgangsanschluss des integrierten Halbleiterspeichers bereitstellt.
Verfahren nach Anspruch 11, bei dem der Zustand des Datenbits (QB) an einem Datenausgangsanschluss (D100) des integrierten Halbleiterspeichers bereitgestellt wird und von dem Datenausgangsanschluss der Steuereinheit (400) zugeführt wird.
Verfahren nach einem der Ansprüche 9 bis 12, – bei dem die Steuereinheit (400) mit einer Ausgabeeinheit (440) bereitgestellt wird, – bei dem der Zustand des ausgelesenen Datenbits (QB) auf der Ausgabeeinheit (440) der Steuereinheit (400) ausgegeben wird.
Integrierter Halbleiterspeicher – mit einem Speicherzellenfeld (10) mit mindestens einer Speicherzelle (SZ) zur Speicherung eines Datenwertes eines Datums (D), – mit einer Speicherschaltung (40) zur Speicherung mindestens eines Datenbits (QB), – wobei der integrierte Halbleiterspeicher (100) einen ersten Zustand oder einen zweiten Zustand aufweist, – wobei der integrierte Halbleiterspeicher (100) den ersten Zustand aufweist, wenn ein Datenwert des Datums (D) bei einem Schreibzugriff in die mindestens eine Speicherzelle (SZ) einschreibbar und der in der Speicherzelle (SZ) gespeicherte Datenwert des Datums (D) bei einem Schreibzugriff aus der mindestens einen Speicherzelle (SZ) auslesbar ist und ein Betriebsparameter (Vext, TR, f) des integrierten Halbleiterspeichers bei dem Schreib- und Lesezugriff zwischen einem vorgegebenen ersten und zweiten Grenzwert (fmin, fmax, TRmax, Vmin, Vmax) liegt, – wobei der integrierte Halbleiterspeicher (100) den zweiten Zustand aufweist, wenn ein Datenwert eines Datums (D), das bei einem Schreibzugriff in der mindestens einen Speicherzelle (SZ) abgespeichert worden ist, sich von dem Datenwert des Datums (D) unterscheidet, das bei einem auf den Schreibzugriff folgenden Lesezugriff aus der mindestens einen Speicherzelle (SZ) ausgelesen wird und der Betriebsparameter (Vext, TR, f) des integrierten Halbleiterspeichers bei dem Schreib- und Lesezugriff zwischen dem vorgegebenen ersten und zweiten Grenzwert (Fmin, Fmax, TRmin, TRmax, Fmin, Fmax) liegt, – wobei das Datenbit (QB) in der Speicherschaltung (40) mit einem ersten Zustand gespeichert ist, wenn der integrierte Halbleiterspeicher (100) den ersten Zustand aufweist, – wobei das Datenbit (QB) in der Speicherschaltung (40) mit einem zweiten Zustand gespeichert ist, wenn der integrierte Halbleiterspeicher (100) den zweiten Zustand aufweist.
Integrierter Halbleiterspeicher nach Anspruch 14, – mit einem Datenausgangsanschluss (D100) zur Ausgabe eines aus der mindestens einen Speicherzelle (SZ) ausgelesenen Datums (D), – mit einer Ausleseschaltung (30) zum Auslesen des Zustands des Datenbits (QB), – bei dem die Ausleseschaltung (30) einen Steueranschluss (S30) zum Anlegen eines Steuersignals (LD) aufweist, – bei dem die Ausleseschaltung (30) eingangsseitig mit der Speicherschaltung (40) und ausgangsseitig mit dem Datenausgangsanschluss (D100) des integrierten Halbleiterspeichers verbunden ist, – bei dem die Ausleseschaltung (30) derart ausgebildet ist, dass sie nach Ansteuerung des Steueranschlusses (S30) mit dem Steuersignal (LD) den Zustand des Datenbits (QB) aus der Speicherschaltung (40) ausliest und an dem Datenausgangsanschluss (D100) in Abhängigkeit von dem ausgelesenen Zustand des Datenbits ein Ausgangssignal (QD) erzeugt.
Integrierter Halbleiterspeicher nach einem der Ansprüche 14 oder 15, bei dem die Speicherschaltung (40) mindestens ein irreversibel programmierbares Speicherelement (41, 42) zur Speicherung des mindestens einen Datenbits (QB) enthält.