JP2003263887A - メモリｉｃ - Google Patents
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- 238000010586 diagram Methods 0.000 description 8
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Abstract
(57)【要約】
【課題】 情報処理を従来の約２倍に高速化する。ま
た、一部に不良があっても、不良以外のメモリセルを有
効利用し、歩留まり率を向上させたメモリＩＣ。 【解決手段】 一対のメモリセル１０，２０にデータの
書き込みと読み出しを行うことのできるビットラインＢ
Ｌを有するメモリＩＣにおいて、それぞれのゲートＧを
同一のワードラインＷＬに共通接続し、ソースＳどうし
またはドレインＤどうしの一方を同一ビットラインＢＬ
に共通接続したＮ型モス・トランジスタＮ・Ｔｒ１およ
びＰ型モス・トランジスタＰ・Ｔｒ２の一対と、前記同
一ビットラインＢＬに接続されていないソースＳまたは
ドレインＤに、一方の電極をそれぞれ接続し、他方の電
極は前記メモリＩＣのプレート電極に接続されたコンデ
ンサＣ１，Ｃ２と、前記一対のメモリセル１０，２０の
うち、任意のメモリセルに対して選択的にデータの書き
込みと読出しを自在にする演算回路とを備えた。
た、一部に不良があっても、不良以外のメモリセルを有
効利用し、歩留まり率を向上させたメモリＩＣ。 【解決手段】 一対のメモリセル１０，２０にデータの
書き込みと読み出しを行うことのできるビットラインＢ
Ｌを有するメモリＩＣにおいて、それぞれのゲートＧを
同一のワードラインＷＬに共通接続し、ソースＳどうし
またはドレインＤどうしの一方を同一ビットラインＢＬ
に共通接続したＮ型モス・トランジスタＮ・Ｔｒ１およ
びＰ型モス・トランジスタＰ・Ｔｒ２の一対と、前記同
一ビットラインＢＬに接続されていないソースＳまたは
ドレインＤに、一方の電極をそれぞれ接続し、他方の電
極は前記メモリＩＣのプレート電極に接続されたコンデ
ンサＣ１，Ｃ２と、前記一対のメモリセル１０，２０の
うち、任意のメモリセルに対して選択的にデータの書き
込みと読出しを自在にする演算回路とを備えた。
Description
【０００１】
【発明の属する技術分野】本発明は、例えばＲＯＭ、Ｒ
ＡＭ等のようにメモリセルにデータの記録再生するビッ
トラインを有するメモリＩＣに関する。
ＡＭ等のようにメモリセルにデータの記録再生するビッ
トラインを有するメモリＩＣに関する。
【０００２】
【従来の技術】従来、この種のメモリＩＣとして、図４
に示すものがあった。図４（ａ）はメモリＩＣの要部で
あるメモリセル４０の回路図であり、同図（ｂ）はメモ
リセル４０の動作を示すタイミングチャートである。図
４（ａ）において、Ｎ型モス・トランジスタ（以下、
「Ｎ・Ｔｒ」と略す）４はドレインＤをビットラインＢ
Ｌに、ゲートＧをワードラインＷＬに、ソースＳをコン
デンサＣ４の一方の電極に接続されている。
に示すものがあった。図４（ａ）はメモリＩＣの要部で
あるメモリセル４０の回路図であり、同図（ｂ）はメモ
リセル４０の動作を示すタイミングチャートである。図
４（ａ）において、Ｎ型モス・トランジスタ（以下、
「Ｎ・Ｔｒ」と略す）４はドレインＤをビットラインＢ
Ｌに、ゲートＧをワードラインＷＬに、ソースＳをコン
デンサＣ４の一方の電極に接続されている。
【０００３】コンデンサＣ４の他方の電極はプレート電
極Ｐに接続され、プレート電極ＰとビットラインＢＬの
間には所定の電位差があり、この間にＮ・Ｔｒ４のドレ
インＤおよびソースＳとコンデンサＣ４が直列に介挿さ
れ、ワードラインＷＬの制御信号によりＮ・Ｔｒ４がタ
イミングスイッチとして機能するのに伴って、ビットラ
インＢＬに存在するＨｉ−Ｌｏｗのデータ（以下、「Ｄ
ａｔａ」とも表記する）を意味する電荷を充放電させ、
データの書き込みおよび読出しを行うメモリセル４０を
構成している。
極Ｐに接続され、プレート電極ＰとビットラインＢＬの
間には所定の電位差があり、この間にＮ・Ｔｒ４のドレ
インＤおよびソースＳとコンデンサＣ４が直列に介挿さ
れ、ワードラインＷＬの制御信号によりＮ・Ｔｒ４がタ
イミングスイッチとして機能するのに伴って、ビットラ
インＢＬに存在するＨｉ−Ｌｏｗのデータ（以下、「Ｄ
ａｔａ」とも表記する）を意味する電荷を充放電させ、
データの書き込みおよび読出しを行うメモリセル４０を
構成している。
【０００４】このメモリセル４０は、そのメモリセル４
０に図４（ｂ）に示すＤａｔａ４の書き込みまたは読出
しを行う際は、当該トランジスタがＯＦＦからＯＮに移
行することによりそのタイミングでなされる。Ｎ・Ｔｒ
４はゲートＧがワードラインＷＬに接続されているの
で、ワードラインＷＬの電位をＨｉ−Ｌｏｗに切換える
ことにより、Ｎ・Ｔｒ４を適切なタイミングでＯＮ−Ｏ
ＦＦ制御するようになっている。
０に図４（ｂ）に示すＤａｔａ４の書き込みまたは読出
しを行う際は、当該トランジスタがＯＦＦからＯＮに移
行することによりそのタイミングでなされる。Ｎ・Ｔｒ
４はゲートＧがワードラインＷＬに接続されているの
で、ワードラインＷＬの電位をＨｉ−Ｌｏｗに切換える
ことにより、Ｎ・Ｔｒ４を適切なタイミングでＯＮ−Ｏ
ＦＦ制御するようになっている。
【０００５】図４（ａ）（ｂ）において、パルス波で形
成されたｗｏｒｄ信号がＬｏｗからＨｉに立ち上がる時
に、Ｎ・Ｔｒ４はゲートＧがＨｉとなりＯＮし、Ｃ４に
電荷が充電されることで、Ｄａｔａ４がメモリセル４０
に記録され、ｗｏｒｄ信号がＨｉからＬｏｗに下がる時
には情報処理されない。そして、一度Ｌｏに落ちたｗｏ
ｒｄ信号が再びＨｉに立ち上がるときにもＮ・Ｔｒ４が
ＯＮし、Ｄａｔａ４はワードラインＷＬへｂｉｔ（ｏｕ
ｔ）信号として出力される。
成されたｗｏｒｄ信号がＬｏｗからＨｉに立ち上がる時
に、Ｎ・Ｔｒ４はゲートＧがＨｉとなりＯＮし、Ｃ４に
電荷が充電されることで、Ｄａｔａ４がメモリセル４０
に記録され、ｗｏｒｄ信号がＨｉからＬｏｗに下がる時
には情報処理されない。そして、一度Ｌｏに落ちたｗｏ
ｒｄ信号が再びＨｉに立ち上がるときにもＮ・Ｔｒ４が
ＯＮし、Ｄａｔａ４はワードラインＷＬへｂｉｔ（ｏｕ
ｔ）信号として出力される。
【０００６】ここで例示するＮ型のＮ・Ｔｒ４に対し、
相当に間を空けて間欠的にＯＮタイミングを与えて、Ｄ
ａｔａ４の書き込みと読出しを行う。このようにして１
パルスのｗｏｒｄ信号がＬｏｗからＨｉに立ち上がるタ
イミングでのみ情報処理される。この場合は、１パルス
のｗｏｒｄ信号がＬｏｗからＨｉに立ち上がるタイミン
グとＨｉからＬｏｗに落ちるタイミングの両方で連続的
に情報処理される場合に比べて情報空白時間が半分ある
ので、連続動作でなく間欠動作になるのである。
相当に間を空けて間欠的にＯＮタイミングを与えて、Ｄ
ａｔａ４の書き込みと読出しを行う。このようにして１
パルスのｗｏｒｄ信号がＬｏｗからＨｉに立ち上がるタ
イミングでのみ情報処理される。この場合は、１パルス
のｗｏｒｄ信号がＬｏｗからＨｉに立ち上がるタイミン
グとＨｉからＬｏｗに落ちるタイミングの両方で連続的
に情報処理される場合に比べて情報空白時間が半分ある
ので、連続動作でなく間欠動作になるのである。
【０００７】そして、Ｄａｔａ４がメモリセル４０に書
き込まれる速度はサイクルタイムＴｃで決まる。サイク
ルタイムＴｃとはメモリに対して読出しまたは書き込み
するためにアドレスを与えてから、次の読出しまたは書
き込みのためのアドレスを出すことができるまでの最短
時間をいう。したがって、メモリＩＣの動作周波数を高
く、サイクルタイムＴｃを短くするほど緻密に多くの情
報を読み書き処理できる。
き込まれる速度はサイクルタイムＴｃで決まる。サイク
ルタイムＴｃとはメモリに対して読出しまたは書き込み
するためにアドレスを与えてから、次の読出しまたは書
き込みのためのアドレスを出すことができるまでの最短
時間をいう。したがって、メモリＩＣの動作周波数を高
く、サイクルタイムＴｃを短くするほど緻密に多くの情
報を読み書き処理できる。
【０００８】
【発明が解決しようとする課題】メモリＩＣは、Ｄａｔ
ａ４を表す電荷を充放電させるコンデンサＣ４と、その
コンデンサＣ４とビットラインＢＬの間に介挿されてタ
イミングスイッチの機能をもつＮ・Ｔｒ４によりメモリ
セル４０を構成し、そのメモリセル４０にＤａｔａ４の
書き込みまたは読出しを行う際は、当該Ｎ・Ｔｒ４をＯ
ＦＦからＯＮにするタイミングでなされる。
ａ４を表す電荷を充放電させるコンデンサＣ４と、その
コンデンサＣ４とビットラインＢＬの間に介挿されてタ
イミングスイッチの機能をもつＮ・Ｔｒ４によりメモリ
セル４０を構成し、そのメモリセル４０にＤａｔａ４の
書き込みまたは読出しを行う際は、当該Ｎ・Ｔｒ４をＯ
ＦＦからＯＮにするタイミングでなされる。
【０００９】そして、当該Ｎ・Ｔｒ４をＯＮさせる条件
を決める論理極性にはＮ型とＰ型の２種類ある。当該Ｎ
・Ｔｒ４が第一の論理極性で動作するＮ型モス・トラン
ジスタである場合は、ゲートＧがＨｉに立ち上がったと
きにＯＮするが、第二の論理極性で動作するＰ型のモス
・トランジスタである場合は、ゲートＧがＬｏｗに下が
ったときにＯＮする。したがって、当該メモリセル４０
にＤａｔａ４の書き込みまたは読出しを行う際は、当該
Ｎ・Ｔｒ４がＯＦＦからＯＮに移行するように、ＯＮさ
せる条件を決めるＮ型もしくはＰ型の論理極性に合わせ
て適切にゲートＧの電圧を制御する必要がある。なお、
図４ではＮ型のＮ・Ｔｒ４を例示して説明している。
を決める論理極性にはＮ型とＰ型の２種類ある。当該Ｎ
・Ｔｒ４が第一の論理極性で動作するＮ型モス・トラン
ジスタである場合は、ゲートＧがＨｉに立ち上がったと
きにＯＮするが、第二の論理極性で動作するＰ型のモス
・トランジスタである場合は、ゲートＧがＬｏｗに下が
ったときにＯＮする。したがって、当該メモリセル４０
にＤａｔａ４の書き込みまたは読出しを行う際は、当該
Ｎ・Ｔｒ４がＯＦＦからＯＮに移行するように、ＯＮさ
せる条件を決めるＮ型もしくはＰ型の論理極性に合わせ
て適切にゲートＧの電圧を制御する必要がある。なお、
図４ではＮ型のＮ・Ｔｒ４を例示して説明している。
【００１０】ゲートＧはワードラインＷＬに接続されて
いるので、そのワードラインの制御電圧をＬｏｗからＨ
ｉへと切換える第一のタイミングと、ＨｉからＬｏｗへ
と切換える第二のタイミングの何れか一方のタイミング
でのみ、Ｎ型とＰ型のうち実際に接続されている何れか
のトランジスタをＯＮさせる条件に合致し、当該メモリ
セルにＤａｔａの書き込みまたは読出しを行う。
いるので、そのワードラインの制御電圧をＬｏｗからＨ
ｉへと切換える第一のタイミングと、ＨｉからＬｏｗへ
と切換える第二のタイミングの何れか一方のタイミング
でのみ、Ｎ型とＰ型のうち実際に接続されている何れか
のトランジスタをＯＮさせる条件に合致し、当該メモリ
セルにＤａｔａの書き込みまたは読出しを行う。
【００１１】しかし、ワードラインＷＬの制御電圧をＬ
ｏｗからＨｉへと切換える第一のタイミングと、Ｈｉか
らＬｏｗへと切換える第二のタイミングは必ず交互に発
生するので、ある時間で数えれば第一のタイミングと、
第二のタイミングがほぼ同数を占める。ここで、第一の
タイミングと、第二のタイミングの両方でＤａｔａの書
き込み、または読出しを行うことができるならば、従来
の２倍の速度で情報処理が出来ることになる。
ｏｗからＨｉへと切換える第一のタイミングと、Ｈｉか
らＬｏｗへと切換える第二のタイミングは必ず交互に発
生するので、ある時間で数えれば第一のタイミングと、
第二のタイミングがほぼ同数を占める。ここで、第一の
タイミングと、第二のタイミングの両方でＤａｔａの書
き込み、または読出しを行うことができるならば、従来
の２倍の速度で情報処理が出来ることになる。
【００１２】そこで先ず、第一の課題として、ワードラ
インＷＬの制御電圧はＨｉとＬｏｗに必ず交番する性質
があるので、前述した第一のタイミングと、第二のタイ
ミングの両方でデータの書き込みまたは読出しを行うこ
とにより、情報処理の速度を従来の２倍に高性能化す
る。
インＷＬの制御電圧はＨｉとＬｏｗに必ず交番する性質
があるので、前述した第一のタイミングと、第二のタイ
ミングの両方でデータの書き込みまたは読出しを行うこ
とにより、情報処理の速度を従来の２倍に高性能化す
る。
【００１３】次に、第二の課題として、メモリＩＣの製
造工程においてある程度の不良発生があっても、その不
良箇所を経由したデータは無効にし、不良以外の箇所の
みを有効に活用できるような回路構成し、総合的な歩留
まり率を向上させる。
造工程においてある程度の不良発生があっても、その不
良箇所を経由したデータは無効にし、不良以外の箇所の
みを有効に活用できるような回路構成し、総合的な歩留
まり率を向上させる。
【００１４】本発明は、このような課題を解決するため
になされたものであり、従来のメモリＩＣに比べて、同
一時間内では２倍の情報を読み書きできるように高速化
することを第一の目的とし、第二の目的としては当該メ
モリＩＣの製造工程における総合的な歩留まり率を向上
させようにしたメモリＩＣを安価に提供することを目的
としている。
になされたものであり、従来のメモリＩＣに比べて、同
一時間内では２倍の情報を読み書きできるように高速化
することを第一の目的とし、第二の目的としては当該メ
モリＩＣの製造工程における総合的な歩留まり率を向上
させようにしたメモリＩＣを安価に提供することを目的
としている。
【００１５】
【課題を解決するための手段】前記目的を達成するため
に、本願発明は、ワードラインＷＬと、そのワードライ
ンＷＬに交差するビットラインＢＬと、前記ワードライ
ンＷＬと前記ビットラインＢＬとの交差部に設けられた
複数のメモリセル１０，２０と、前記複数のメモリセル
１０，２０に所望のデータを書き込みと読み出しさせる
演算回路と、を有するメモリＩＣであって、前記メモリ
セル１０はコンデンサＣ１と、Ｎ型モス・トランジスタ
Ｎ・Ｔｒ１で構成し、前記メモリセル２０はコンデンサ
Ｃ２と、Ｐ型モス・トランジスタＰ・Ｔｒ２で構成し、
一対の前記Ｎ型モス・トランジスタＮ・Ｔｒ１および前
記Ｐ型モス・トランジスタＰ・Ｔｒ２それぞれのゲート
Ｇを同一のワードラインＷＬに共通接続し、ソースＳど
うしまたはドレインＤどうしのどちらか一方を同一のビ
ットラインＢＬに共通接続し、前記メモリＩＣのプレー
ト電極に前記コンデンサＣ１，Ｃ２のそれぞれ一方の電
極を共通接続し、かつ反対側の電極は前記ビットライン
ＢＬに接続されていないソースＳまたはドレインＤに接
続し、前記演算回路は一対の前記メモリセル１０，２０
のうち、任意の一方または両方のメモリセルに対してデ
ータの書き込みと読出しを自在にする回路構成にした。
に、本願発明は、ワードラインＷＬと、そのワードライ
ンＷＬに交差するビットラインＢＬと、前記ワードライ
ンＷＬと前記ビットラインＢＬとの交差部に設けられた
複数のメモリセル１０，２０と、前記複数のメモリセル
１０，２０に所望のデータを書き込みと読み出しさせる
演算回路と、を有するメモリＩＣであって、前記メモリ
セル１０はコンデンサＣ１と、Ｎ型モス・トランジスタ
Ｎ・Ｔｒ１で構成し、前記メモリセル２０はコンデンサ
Ｃ２と、Ｐ型モス・トランジスタＰ・Ｔｒ２で構成し、
一対の前記Ｎ型モス・トランジスタＮ・Ｔｒ１および前
記Ｐ型モス・トランジスタＰ・Ｔｒ２それぞれのゲート
Ｇを同一のワードラインＷＬに共通接続し、ソースＳど
うしまたはドレインＤどうしのどちらか一方を同一のビ
ットラインＢＬに共通接続し、前記メモリＩＣのプレー
ト電極に前記コンデンサＣ１，Ｃ２のそれぞれ一方の電
極を共通接続し、かつ反対側の電極は前記ビットライン
ＢＬに接続されていないソースＳまたはドレインＤに接
続し、前記演算回路は一対の前記メモリセル１０，２０
のうち、任意の一方または両方のメモリセルに対してデ
ータの書き込みと読出しを自在にする回路構成にした。
【００１６】このようにしたことにより、Ｎ型のモス・
トランジスタＮ・Ｔｒ１はゲートＧがＨｉに立ち上がっ
たときにＯＮし、Ｐ型のモス・トランジスタＰ・Ｔｒ２
はゲートＧがＬｏｗに下がったときにＯＮするので、ゲ
ートＧの電圧をＨｉとＬｏｗに交番させることにより、
Ｐ型とＮ型の両方のモス・トランジスタＮ・Ｔｒ１，Ｐ
・Ｔｒ２を連続的交番状にもＯＮとＯＦＦの制御ができ
る。
トランジスタＮ・Ｔｒ１はゲートＧがＨｉに立ち上がっ
たときにＯＮし、Ｐ型のモス・トランジスタＰ・Ｔｒ２
はゲートＧがＬｏｗに下がったときにＯＮするので、ゲ
ートＧの電圧をＨｉとＬｏｗに交番させることにより、
Ｐ型とＮ型の両方のモス・トランジスタＮ・Ｔｒ１，Ｐ
・Ｔｒ２を連続的交番状にもＯＮとＯＦＦの制御ができ
る。
【００１７】そうすると、ゲートＧの電圧がＨｉで機能
するＮ型モス・トランジスタＮ・Ｔｒ４だけのメモリセ
ル４０の構成か、またはゲートＧの電圧がＬｏｗで機能
するＰ型モス・トランジスタだけのメモリセル（図示せ
ず）の構成のメモリＩＣに比べて、本発明に係るメモリ
セル１０とメモリセル２０を合わせたメモリＩＣは同一
時間内で２倍の情報を読み書きできる。
するＮ型モス・トランジスタＮ・Ｔｒ４だけのメモリセ
ル４０の構成か、またはゲートＧの電圧がＬｏｗで機能
するＰ型モス・トランジスタだけのメモリセル（図示せ
ず）の構成のメモリＩＣに比べて、本発明に係るメモリ
セル１０とメモリセル２０を合わせたメモリＩＣは同一
時間内で２倍の情報を読み書きできる。
【００１８】また、本願発明は、前記一対のメモリセル
１０，２０を構成するＮ型とＰ型のモス・トランジスタ
Ｎ・Ｔｒ１，Ｐ・Ｔｒ２のうち、検査結果に不良を含む
一方のモス・トランジスタの一群を経由したデータを一
律に無効とし、他方の品質良好なモス・トランジスタの
一群を経由したデータのみを有効に活用する演算回路を
備えた。
１０，２０を構成するＮ型とＰ型のモス・トランジスタ
Ｎ・Ｔｒ１，Ｐ・Ｔｒ２のうち、検査結果に不良を含む
一方のモス・トランジスタの一群を経由したデータを一
律に無効とし、他方の品質良好なモス・トランジスタの
一群を経由したデータのみを有効に活用する演算回路を
備えた。
【００１９】一般に、メモリＩＣにおいては、ＩＣの製
造工程において、同一製造工程により形成されるモス・
トランジスタに不良発生する場合は、その製造不良箇所
の含まれる同一製造工程によるＰ型かＮ型のいずれか一
方のモス・トランジスタの大部分が揃って不良となるこ
とが多い。
造工程において、同一製造工程により形成されるモス・
トランジスタに不良発生する場合は、その製造不良箇所
の含まれる同一製造工程によるＰ型かＮ型のいずれか一
方のモス・トランジスタの大部分が揃って不良となるこ
とが多い。
【００２０】しかし、例えば同一製造工程のＰ型モス・
トランジスタの大多数が不良であっても、別段階の製造
工程によるＮ型のモス・トランジスタは揃って高品質に
仕上がっていることがある。なお、これらモス・トラン
ジスタの製造品質に関しては、専用のＩＣチェッカーに
より、不良箇所を特定できる。
トランジスタの大多数が不良であっても、別段階の製造
工程によるＮ型のモス・トランジスタは揃って高品質に
仕上がっていることがある。なお、これらモス・トラン
ジスタの製造品質に関しては、専用のＩＣチェッカーに
より、不良箇所を特定できる。
【００２１】したがって、製造後のメモリＩＣをＩＣチ
ェッカーにより検査し、部分的不良箇所を特定し、例え
ば同一ＩＣ内のＰ型モス・トランジスタＰ・Ｔｒ２の一
群に不良があり、かつＮ型モス・トランジスタＮ・Ｔｒ
１の一群は揃って良品であることがわかれば、前記一群
の不良になったＰ型モス・トランジスタＰ・Ｔｒ２を一
律に使用せず、同一ＩＣ内で総じて製造品質が良好なＮ
型のモス・トランジスタＮ・Ｔｒ１のみを有効に活用で
きる。
ェッカーにより検査し、部分的不良箇所を特定し、例え
ば同一ＩＣ内のＰ型モス・トランジスタＰ・Ｔｒ２の一
群に不良があり、かつＮ型モス・トランジスタＮ・Ｔｒ
１の一群は揃って良品であることがわかれば、前記一群
の不良になったＰ型モス・トランジスタＰ・Ｔｒ２を一
律に使用せず、同一ＩＣ内で総じて製造品質が良好なＮ
型のモス・トランジスタＮ・Ｔｒ１のみを有効に活用で
きる。
【００２２】そうすると、従来の構造によるメモリＩＣ
では、製造品質の不良品が発生しても、その不良品を修
復して利用することができず、破棄処分していたところ
を、本発明に係るメモリＩＣでは、大量生産品に対し、
所定の品質検査規格による、ランク付け選別して、用途
や価格を差別して販売することができる。例えば、優良
品と亜流品および不良品の三ランクに選別すれば、従来
は無価値と見なされていた亜流品に対しても、その亜流
品に応じた付加価値が発生する。したがって、総合的な
歩留まり率が向上する。
では、製造品質の不良品が発生しても、その不良品を修
復して利用することができず、破棄処分していたところ
を、本発明に係るメモリＩＣでは、大量生産品に対し、
所定の品質検査規格による、ランク付け選別して、用途
や価格を差別して販売することができる。例えば、優良
品と亜流品および不良品の三ランクに選別すれば、従来
は無価値と見なされていた亜流品に対しても、その亜流
品に応じた付加価値が発生する。したがって、総合的な
歩留まり率が向上する。
【００２３】
【発明の実施の形態】以下、図面に沿って、本発明によ
る実施の一形態について説明する。図１は本発明の実施
の一形態を示す、メモリセルの要部回路図であり、Ｎ・
Ｔｒ１はドレインＤをビットラインＢＬに、ゲートＧを
ワードラインＷＬに、ソースＳをコンデンサＣ１の一方
の電極に接続されてメモリセル１０を構成する。また、
Ｐ・Ｔｒ２はドレインＤをビットラインＢＬに、ゲート
ＧをワードラインＷＬに、ソースＳをコンデンサＣ２の
一方の電極に接続されてメモリセル２０を構成する。こ
れらのメモリセル１０とメモリセル２０は、主要部であ
るＮ・Ｔｒ１とＰ・Ｔｒ２のうち、それぞれのドレイン
Ｄが共通のビットラインＢＬに、それぞれのゲートＧが
ワードラインＷＬに接続され、それぞれのソースＳに接
続されたコンデンサＣ１，Ｃ２の他方の電極は共通のプ
レート電極Ｐに接続されている。
る実施の一形態について説明する。図１は本発明の実施
の一形態を示す、メモリセルの要部回路図であり、Ｎ・
Ｔｒ１はドレインＤをビットラインＢＬに、ゲートＧを
ワードラインＷＬに、ソースＳをコンデンサＣ１の一方
の電極に接続されてメモリセル１０を構成する。また、
Ｐ・Ｔｒ２はドレインＤをビットラインＢＬに、ゲート
ＧをワードラインＷＬに、ソースＳをコンデンサＣ２の
一方の電極に接続されてメモリセル２０を構成する。こ
れらのメモリセル１０とメモリセル２０は、主要部であ
るＮ・Ｔｒ１とＰ・Ｔｒ２のうち、それぞれのドレイン
Ｄが共通のビットラインＢＬに、それぞれのゲートＧが
ワードラインＷＬに接続され、それぞれのソースＳに接
続されたコンデンサＣ１，Ｃ２の他方の電極は共通のプ
レート電極Ｐに接続されている。
【００２４】プレート電極ＰとビットラインＢＬの間に
は所定の電位差があり、この間にＮ・Ｔｒ１とＰ・Ｔｒ
２それぞれのドレインＤおよびソースＳと、それぞれの
ソースＳにつながるコンデンサＣ１，Ｃ２が直列に介挿
され、ワードラインＷＬの制御信号によりＮ・Ｔｒ１と
Ｐ・Ｔｒ２がタイミングスイッチとして機能するのに伴
って、ビットラインＢＬに存在するＨｉ−ＬｏｗのＤａ
ｔａを意味する電荷を充放電させ、データの書き込みお
よび読出しを行うメモリセル１０とメモリセル２０を構
成している。
は所定の電位差があり、この間にＮ・Ｔｒ１とＰ・Ｔｒ
２それぞれのドレインＤおよびソースＳと、それぞれの
ソースＳにつながるコンデンサＣ１，Ｃ２が直列に介挿
され、ワードラインＷＬの制御信号によりＮ・Ｔｒ１と
Ｐ・Ｔｒ２がタイミングスイッチとして機能するのに伴
って、ビットラインＢＬに存在するＨｉ−ＬｏｗのＤａ
ｔａを意味する電荷を充放電させ、データの書き込みお
よび読出しを行うメモリセル１０とメモリセル２０を構
成している。
【００２５】このメモリセル１０，２０は、図３に沿っ
て後述するでＤａｔａ１，２の書き込みまたは読出しを
行う際に、当該トランジスタがＯＦＦからＯＮに移行す
ることによりそのタイミングでなされる。Ｎ・Ｔｒ１と
Ｐ・Ｔｒ２はそれぞれのゲートＧがワードラインＷＬに
接続されているので、ワードラインＷＬの電位をＨｉ−
Ｌｏｗに切換えることにより、Ｎ・Ｔｒ１とＰ・Ｔｒ２
を適切なタイミングでＯＮ−ＯＦＦ制御するようになっ
ている。Ｎ・Ｔｒ１とＰ・Ｔｒ２をスイッチ素子とし
て、Ｄａｔａの書き込みと読出しのタイミング設定す
る。Ｄａｔａ１，２はＮ・Ｔｒ１とＰ・Ｔｒ２のそれぞ
れのソースＳに接続されたコンデンサＣ１，Ｃ２に電荷
が充放電されることによって行う。
て後述するでＤａｔａ１，２の書き込みまたは読出しを
行う際に、当該トランジスタがＯＦＦからＯＮに移行す
ることによりそのタイミングでなされる。Ｎ・Ｔｒ１と
Ｐ・Ｔｒ２はそれぞれのゲートＧがワードラインＷＬに
接続されているので、ワードラインＷＬの電位をＨｉ−
Ｌｏｗに切換えることにより、Ｎ・Ｔｒ１とＰ・Ｔｒ２
を適切なタイミングでＯＮ−ＯＦＦ制御するようになっ
ている。Ｎ・Ｔｒ１とＰ・Ｔｒ２をスイッチ素子とし
て、Ｄａｔａの書き込みと読出しのタイミング設定す
る。Ｄａｔａ１，２はＮ・Ｔｒ１とＰ・Ｔｒ２のそれぞ
れのソースＳに接続されたコンデンサＣ１，Ｃ２に電荷
が充放電されることによって行う。
【００２６】このように、互いに近接して配置されたメ
モリセル１０，２０の記憶内容が共通に読み出されるビ
ットラインＢＬを有するメモリＩＣ（全体は図示せず）
において、一対のＮ・Ｔｒ１とＰ・Ｔｒ２をそれぞれの
ドレインＤどうしとゲートＧどうしで共通にし、同一ビ
ットラインＢＬにドレインＤを接続し、同一ワードライ
ンＷＬにゲートＧを接続し、それぞれのソースＳにはコ
ンデンサＣ１，Ｃ２を介挿してプレート電極Ｐに接続し
ている。
モリセル１０，２０の記憶内容が共通に読み出されるビ
ットラインＢＬを有するメモリＩＣ（全体は図示せず）
において、一対のＮ・Ｔｒ１とＰ・Ｔｒ２をそれぞれの
ドレインＤどうしとゲートＧどうしで共通にし、同一ビ
ットラインＢＬにドレインＤを接続し、同一ワードライ
ンＷＬにゲートＧを接続し、それぞれのソースＳにはコ
ンデンサＣ１，Ｃ２を介挿してプレート電極Ｐに接続し
ている。
【００２７】ここで、Ｎ・Ｔｒ１はゲートＧがＨｉに立
ち上がったときにＯＮし、Ｐ・Ｔｒ２はゲートＧがＬｏ
ｗに下がったときにＯＮする。したがって、メモリセル
１０を構成するＮ・Ｔｒ１およびＣ１と、メモリセル２
０を構成するＰ・Ｔｒ２およびＣ２のうち、一方の論理
極性のトランジスタ（「Ｔｒ」と略している）がＯＮし
てＤａｔａの書き込みまたは読出しを行っているとき、
他方の論理極性のＴｒはＯＦＦしているのでＤａｔａの
書き込みまたは読出しが出来ない。すなわち、メモリセ
ル１０とメモリセル２０は相補関係である。このような
メモリセル１０，２０を構成するＮ・Ｔｒ１とＰ・Ｔｒ
２のうち、任意の論理極性のＴｒに対して選択的にＤａ
ｔａの書き込みと読出しを自在にする演算回路（図示せ
ず）を備えた。この演算回路により、任意の論理極性の
Ｔｒに対して選択的にＯＮタイミングを与えて、Ｄａｔ
ａの書き込みと読出しを自在にする。
ち上がったときにＯＮし、Ｐ・Ｔｒ２はゲートＧがＬｏ
ｗに下がったときにＯＮする。したがって、メモリセル
１０を構成するＮ・Ｔｒ１およびＣ１と、メモリセル２
０を構成するＰ・Ｔｒ２およびＣ２のうち、一方の論理
極性のトランジスタ（「Ｔｒ」と略している）がＯＮし
てＤａｔａの書き込みまたは読出しを行っているとき、
他方の論理極性のＴｒはＯＦＦしているのでＤａｔａの
書き込みまたは読出しが出来ない。すなわち、メモリセ
ル１０とメモリセル２０は相補関係である。このような
メモリセル１０，２０を構成するＮ・Ｔｒ１とＰ・Ｔｒ
２のうち、任意の論理極性のＴｒに対して選択的にＤａ
ｔａの書き込みと読出しを自在にする演算回路（図示せ
ず）を備えた。この演算回路により、任意の論理極性の
Ｔｒに対して選択的にＯＮタイミングを与えて、Ｄａｔ
ａの書き込みと読出しを自在にする。
【００２８】このようにしたことにより、ワードライン
ＷＬの電圧をＨｉとＬｏｗに交番させることにより、ワ
ードラインＷＬに接続されたＰ型とＮ型のＴｒそれぞれ
のゲートＧをＨｉとＬｏｗに交番させ、Ｎ・Ｔｒ１とＰ
・Ｔｒ２とを交互にＯＮとＯＦＦの制御ができる。そう
すると、ゲートＧの電圧がＨｉで機能するＮ・Ｔｒ１の
メモリセル１０だけの構成か、またはゲートＧの電圧が
Ｌｏｗで機能するとＰ・Ｔｒ２のメモリセル２０だけ構
成の場合に比べて、本発明に係るメモリセル１０，２０
は同一時間内で２倍の情報を読み書きできる。
ＷＬの電圧をＨｉとＬｏｗに交番させることにより、ワ
ードラインＷＬに接続されたＰ型とＮ型のＴｒそれぞれ
のゲートＧをＨｉとＬｏｗに交番させ、Ｎ・Ｔｒ１とＰ
・Ｔｒ２とを交互にＯＮとＯＦＦの制御ができる。そう
すると、ゲートＧの電圧がＨｉで機能するＮ・Ｔｒ１の
メモリセル１０だけの構成か、またはゲートＧの電圧が
Ｌｏｗで機能するとＰ・Ｔｒ２のメモリセル２０だけ構
成の場合に比べて、本発明に係るメモリセル１０，２０
は同一時間内で２倍の情報を読み書きできる。
【００２９】図２は、図１に示したメモリセル１０，２
０の何れか一方を無効にする効果のある演算回路等を接
続した回路図である。この回路図において、メモリセル
１０，２０はワードラインＷＬとビットラインＢＬに対
して図１の接続と同様の接続され、そのビットラインＢ
Ｌによりｂｉｔ（ｉｎ）信号を入力され、ｂｉｔ（ｏｕ
ｔ）信号を出力する。ビットラインＢＬにはキャンセル
ブロック２１が接続され、メモリセル１０とメモリセル
２０のうち任意に選択された一方のｂｉｔ（ｏｕｔ）信
号をキャンセルするように動作する。
０の何れか一方を無効にする効果のある演算回路等を接
続した回路図である。この回路図において、メモリセル
１０，２０はワードラインＷＬとビットラインＢＬに対
して図１の接続と同様の接続され、そのビットラインＢ
Ｌによりｂｉｔ（ｉｎ）信号を入力され、ｂｉｔ（ｏｕ
ｔ）信号を出力する。ビットラインＢＬにはキャンセル
ブロック２１が接続され、メモリセル１０とメモリセル
２０のうち任意に選択された一方のｂｉｔ（ｏｕｔ）信
号をキャンセルするように動作する。
【００３０】キャンセルブロック２１は前述したビット
ラインＢＬのほか、ワードラインＷＬのｗｏｒｄ信号そ
のままのと、ｗｏｒｄ信号をインバータ２３を通過して
反転した反転ｗｏｒｄ信号と、ビットラインＢＬと、外
部信号ＥＸ１，ＥＸ２とをキャンセルブロック２１に入
力する。キャンセルブロック２１の後段にはセンスアン
プ２２が接続され、周知のＨｉ−Ｌｏ判別し、そのセン
スアンプ２２の出力はビットライン列選択スイッチ２４
および共通データ入出力線Ｉ／Ｏへと接続されている。
ビットライン列選択スイッチ２４を経て共通Ｄａｔａ入
出力線Ｉ／Ｏへと接続されている。キャンセルブロック
２１により、図１〜図３に沿って後述するように外部信
号ＥＸ１が入力されればＤａｔａ１がキャンセルされ、
外部信号ＥＸ２が入力されればＤａｔａ２がキャンセル
される。
ラインＢＬのほか、ワードラインＷＬのｗｏｒｄ信号そ
のままのと、ｗｏｒｄ信号をインバータ２３を通過して
反転した反転ｗｏｒｄ信号と、ビットラインＢＬと、外
部信号ＥＸ１，ＥＸ２とをキャンセルブロック２１に入
力する。キャンセルブロック２１の後段にはセンスアン
プ２２が接続され、周知のＨｉ−Ｌｏ判別し、そのセン
スアンプ２２の出力はビットライン列選択スイッチ２４
および共通データ入出力線Ｉ／Ｏへと接続されている。
ビットライン列選択スイッチ２４を経て共通Ｄａｔａ入
出力線Ｉ／Ｏへと接続されている。キャンセルブロック
２１により、図１〜図３に沿って後述するように外部信
号ＥＸ１が入力されればＤａｔａ１がキャンセルされ、
外部信号ＥＸ２が入力されればＤａｔａ２がキャンセル
される。
【００３１】図３は図１に示したメモリセル１０，２０
にＤａｔａの書き込みと読出しが行われる動作を表した
タイミングチャートであり、デジタルＤａｔａを意味す
るＤａｔａ１，Ｄａｔａ２信号がｂｉｔ（ｉｎ）信号に
示すタイミングで存在し、ｗｏｒｄ信号の立ち上がる時
にＤａｔａ１がメモリセル１０に記録され、ｗｏｒｄ信
号の立ち下がる時にＤａｔａ２がメモリセル２に記録さ
れる。
にＤａｔａの書き込みと読出しが行われる動作を表した
タイミングチャートであり、デジタルＤａｔａを意味す
るＤａｔａ１，Ｄａｔａ２信号がｂｉｔ（ｉｎ）信号に
示すタイミングで存在し、ｗｏｒｄ信号の立ち上がる時
にＤａｔａ１がメモリセル１０に記録され、ｗｏｒｄ信
号の立ち下がる時にＤａｔａ２がメモリセル２に記録さ
れる。
【００３２】図１に示すメモリセル１０，２０におい
て、Ｎ・Ｔｒ１はゲートＧがＨｉに立ち上がったときに
ＯＮし、Ｐ・Ｔｒ２はゲーＧがＬｏｗに下がったときに
ＯＮする。したがって、メモリセル１０を構成するＮ・
Ｔｒ１およびＣ１と、メモリセル２を構成するＰ・Ｔｒ
２およびＣ２のうち、一方のＴｒがＯＮしてＤａｔａの
書き込みまたは読出しを行うとき、他方のＴｒはＯＦＦ
するのでＤａｔａの書き込みおよび読出しが出来ない。
すなわち、メモリセル１０とメモリセル２０とは相補関
係であり、ｗｏｒｄ信号の立ち上がる時にメモリセル１
０が作動し、ｗｏｒｄ信号の下がる時にメモリセル２０
が作動するので、ｗｏｒｄ信号の１パルスのうち立ち上
がる時と下がる時の両方のタイミングでＤａｔａの書き
込みまたは読出しが出来る。このようにＰ型とＮ型の両
方の論理極性のＴｒに対して連続的にＯＮタイミングを
与えて、Ｄａｔａの書き込みと読出しを行う。
て、Ｎ・Ｔｒ１はゲートＧがＨｉに立ち上がったときに
ＯＮし、Ｐ・Ｔｒ２はゲーＧがＬｏｗに下がったときに
ＯＮする。したがって、メモリセル１０を構成するＮ・
Ｔｒ１およびＣ１と、メモリセル２を構成するＰ・Ｔｒ
２およびＣ２のうち、一方のＴｒがＯＮしてＤａｔａの
書き込みまたは読出しを行うとき、他方のＴｒはＯＦＦ
するのでＤａｔａの書き込みおよび読出しが出来ない。
すなわち、メモリセル１０とメモリセル２０とは相補関
係であり、ｗｏｒｄ信号の立ち上がる時にメモリセル１
０が作動し、ｗｏｒｄ信号の下がる時にメモリセル２０
が作動するので、ｗｏｒｄ信号の１パルスのうち立ち上
がる時と下がる時の両方のタイミングでＤａｔａの書き
込みまたは読出しが出来る。このようにＰ型とＮ型の両
方の論理極性のＴｒに対して連続的にＯＮタイミングを
与えて、Ｄａｔａの書き込みと読出しを行う。
【００３３】ここで、サイクルタイムＴｃが同一であれ
ば、図４（ｂ）に示すように半分の時間に情報空白を生
じている動作よりも、図４（ｂ）に示すｂｉｔ（ｏｕ
ｔ）信号がＤａｔａ４を間欠的に書き込みと読出しする
場合に比べて、図３に示す緻密な動作によるメモリの方
が２倍の情報量を読み書き処理できる。したがって、処
理速度が２倍ともいえる。
ば、図４（ｂ）に示すように半分の時間に情報空白を生
じている動作よりも、図４（ｂ）に示すｂｉｔ（ｏｕ
ｔ）信号がＤａｔａ４を間欠的に書き込みと読出しする
場合に比べて、図３に示す緻密な動作によるメモリの方
が２倍の情報量を読み書き処理できる。したがって、処
理速度が２倍ともいえる。
【００３４】図１〜図３に沿って外部１信号が入力され
ればＤａｔａ１がキャンセルされ、外部２信号が入力さ
れればＤａｔａ２がキャンセルされる動作を説明する。
まず、キャンセルする理由は、Ｄａｔａ１とＤａｔａ２
のうちの何れか一方が正常で他方が異常の場合に、正常
な方を生かして異常な方をキャンセルすれば、総合的に
はメモリセルＩＣの機能が半減したとしてもメモリセル
１０かメモリセル２０の正常な方だけを生かす亜流品と
して製品化することができる。なお、異常の判定は周知
のチェッカーにより出力Ｄａｔａを検査すればよい。
ればＤａｔａ１がキャンセルされ、外部２信号が入力さ
れればＤａｔａ２がキャンセルされる動作を説明する。
まず、キャンセルする理由は、Ｄａｔａ１とＤａｔａ２
のうちの何れか一方が正常で他方が異常の場合に、正常
な方を生かして異常な方をキャンセルすれば、総合的に
はメモリセルＩＣの機能が半減したとしてもメモリセル
１０かメモリセル２０の正常な方だけを生かす亜流品と
して製品化することができる。なお、異常の判定は周知
のチェッカーにより出力Ｄａｔａを検査すればよい。
【００３５】図１〜図３において、Ｄａｔａ１が前記チ
ェッカーにより異常と判断されたならば、任意の長さで
１パルスＨｉの外部信号ＥＸ１をキャンセルブロック２
１に入力する。すると、ｗｏｒｄ信号と立ち上がるタイ
ミングを同期したキャンセル信号ＣＡ１が破線に示すよ
うに形成され、このキャンセル信号ＣＡ１がＨｉの期間
中はキャンセルブロック２１の内部処理により、Ｄａｔ
ａ１をキャンセルし、ｂｉｔ（ｏｕｔ）信号に出力さな
いようにする。このようにして、異常なＤａｔａを出力
するメモリセル１０はキャンセルブロック２１に外部信
号ＥＸ１を入力することにより、使わないようにできる
ので実質上無いに等しくなる。
ェッカーにより異常と判断されたならば、任意の長さで
１パルスＨｉの外部信号ＥＸ１をキャンセルブロック２
１に入力する。すると、ｗｏｒｄ信号と立ち上がるタイ
ミングを同期したキャンセル信号ＣＡ１が破線に示すよ
うに形成され、このキャンセル信号ＣＡ１がＨｉの期間
中はキャンセルブロック２１の内部処理により、Ｄａｔ
ａ１をキャンセルし、ｂｉｔ（ｏｕｔ）信号に出力さな
いようにする。このようにして、異常なＤａｔａを出力
するメモリセル１０はキャンセルブロック２１に外部信
号ＥＸ１を入力することにより、使わないようにできる
ので実質上無いに等しくなる。
【００３６】図１〜図３において、Ｄａｔａ２が前記チ
ェッカーにより異常と判断されたならば、任意の長さで
１パルスＨｉの外部信号ＥＸ２をキャンセルブロック２
１に入力する。すると、反転ｗｏｒｄ信号と立ち上がる
タイミングを同期したキャンセル信号ＣＡ２が破線に示
すように形成され、このキャンセル信号ＣＡ２がＨｉの
期間中はキャンセルブロック２１の内部処理により、Ｄ
ａｔａ２をキャンセルし、ｂｉｔ（ｏｕｔ）信号に出力
さないようにする。このようにして、異常なＤａｔａを
出力するメモリセル２０はキャンセルブロック２１に外
部信号ＥＸ２を入力することにより、使わないように制
御できる。
ェッカーにより異常と判断されたならば、任意の長さで
１パルスＨｉの外部信号ＥＸ２をキャンセルブロック２
１に入力する。すると、反転ｗｏｒｄ信号と立ち上がる
タイミングを同期したキャンセル信号ＣＡ２が破線に示
すように形成され、このキャンセル信号ＣＡ２がＨｉの
期間中はキャンセルブロック２１の内部処理により、Ｄ
ａｔａ２をキャンセルし、ｂｉｔ（ｏｕｔ）信号に出力
さないようにする。このようにして、異常なＤａｔａを
出力するメモリセル２０はキャンセルブロック２１に外
部信号ＥＸ２を入力することにより、使わないように制
御できる。
【００３７】一般に、メモリＩＣにおいては、ＩＣの製
造工程において、同一製造工程により形成されるモス・
トランジスタに不良発生する場合は、その製造不良箇所
の含まれる同一製造工程によるＰ型かＮ型のいずれか一
方のモス・トランジスタの大部分が揃って不良となるこ
とが多い。しかも、その不良箇所は周知のチェッカーに
よる検査で容易に特定できる。
造工程において、同一製造工程により形成されるモス・
トランジスタに不良発生する場合は、その製造不良箇所
の含まれる同一製造工程によるＰ型かＮ型のいずれか一
方のモス・トランジスタの大部分が揃って不良となるこ
とが多い。しかも、その不良箇所は周知のチェッカーに
よる検査で容易に特定できる。
【００３８】そして、メモリセル１０，２０を構成する
Ｎ型とＰ型のモス・トランジスタＮ・Ｔｒ１，Ｐ・Ｔｒ
２のうち、不良を含む論理極性のモス・トランジスタの
一群を一律に使用せず、同一ＩＣ内で総じて製造品質が
良好な論理極性のモス・トランジスタの一群のみを有効
に活用できる。
Ｎ型とＰ型のモス・トランジスタＮ・Ｔｒ１，Ｐ・Ｔｒ
２のうち、不良を含む論理極性のモス・トランジスタの
一群を一律に使用せず、同一ＩＣ内で総じて製造品質が
良好な論理極性のモス・トランジスタの一群のみを有効
に活用できる。
【００３９】そうすると、従来の構造によるメモリＩＣ
では、製造品質上の不良品が発生しても、当該不良品を
修復して利用することができないため廃棄処分していた
ところを、本発明に係るメモリＩＣでは、当該不良品に
対しても、所定の品質検査規格による、ランク付け選別
して、用途や価格を差別して販売することができる。す
なわち、優良品と亜流品および不良品の三ランクに選別
して亜流品に応じた付加価値が発生する。したがって、
総合的な歩留まり率が向上する。
では、製造品質上の不良品が発生しても、当該不良品を
修復して利用することができないため廃棄処分していた
ところを、本発明に係るメモリＩＣでは、当該不良品に
対しても、所定の品質検査規格による、ランク付け選別
して、用途や価格を差別して販売することができる。す
なわち、優良品と亜流品および不良品の三ランクに選別
して亜流品に応じた付加価値が発生する。したがって、
総合的な歩留まり率が向上する。
【００４０】
【発明の効果】以上説明したように構成したので本願発
明は、Ｐ型とＮ型の両方のモス・トランジスタを連続的
交番状にＯＮ−ＯＦＦの制御ができるので、ゲートＧの
電圧がＨｉでＯＮするＮ型モス・トランジスタだけの構
成か、またはゲートＧの電圧がＬｏｗでＯＮするＰ型モ
ス・トランジスタだけのメモリセル構成の場合に比べ
て、本発明に係るメモリセルは同一時間内で２倍の情報
を読み書きできる。
明は、Ｐ型とＮ型の両方のモス・トランジスタを連続的
交番状にＯＮ−ＯＦＦの制御ができるので、ゲートＧの
電圧がＨｉでＯＮするＮ型モス・トランジスタだけの構
成か、またはゲートＧの電圧がＬｏｗでＯＮするＰ型モ
ス・トランジスタだけのメモリセル構成の場合に比べ
て、本発明に係るメモリセルは同一時間内で２倍の情報
を読み書きできる。
【００４１】また、本願発明は、従来の構造によるメモ
リＩＣでは、製造品質の不良品が発生しても、その不良
品を修復して利用することができず、廃棄処分していた
ところを、本発明に係るメモリＩＣでは、大量生産品に
対し、所定の品質検査規格による、ランク付け選別し
て、用途や価格を差別して販売することができる。すな
わち、優良品と亜流品および不良品の三ランクに選別し
て亜流品に応じた付加価値が発生する。したがって、総
合的な歩留まり率が向上する。なった。
リＩＣでは、製造品質の不良品が発生しても、その不良
品を修復して利用することができず、廃棄処分していた
ところを、本発明に係るメモリＩＣでは、大量生産品に
対し、所定の品質検査規格による、ランク付け選別し
て、用途や価格を差別して販売することができる。すな
わち、優良品と亜流品および不良品の三ランクに選別し
て亜流品に応じた付加価値が発生する。したがって、総
合的な歩留まり率が向上する。なった。
【図１】 本発明の実施の一形態を示す、メモリセルの
要部回路図である。
要部回路図である。
【図２】 図１に示したメモリセル１０，２０の何れか
一方を無効にできる演算回路等を接続した回路図であ
る。
一方を無効にできる演算回路等を接続した回路図であ
る。
【図３】 図１に示したメモリセル１０，２０にＤａｔ
ａの書き込みと読出しを行うタイミングを表したタイミ
ングチャートである。
ａの書き込みと読出しを行うタイミングを表したタイミ
ングチャートである。
【図４】 図１の回路図と比較するための従来例であ
り、 （ａ）図１に示した一対のメモリセルから片方のメモリ
セルを除去した回路図である。 （ｂ）図４（ａ）に示したメモリセル４０の動作を示す
タイミングチャートである。
り、 （ａ）図１に示した一対のメモリセルから片方のメモリ
セルを除去した回路図である。 （ｂ）図４（ａ）に示したメモリセル４０の動作を示す
タイミングチャートである。
１０，２０，４０ メモリセル
２４ ビットライン列選択スイッチ
ＢＬ ビットライン
Ｃ１，Ｃ２，Ｃ４ コンデンサ
ＣＡ１，ＣＡ２ キャンセル信号
Ｄ ドレイン
Ｄａｔａ１，Ｄａｔａ２，Ｄａｔａ４ データ
ＥＸ１，ＥＸ２ 外部信号
Ｇ ゲート
Ｉ／Ｏ 共通データ入出力線
Ｎ・Ｔｒ１，Ｎ・Ｔｒ４ Ｎ型モス・トランジスタ
Ｐ・Ｔｒ２ Ｐ型モス・トランジスタ
Ｓ ソース
Ｔｃ サイクルタイム
ＷＬ ワードライン
Claims (2)
- 【請求項１】 ワードラインＷＬと、そのワードライン
ＷＬに交差するビットラインＢＬと、前記ワードライン
ＷＬと前記ビットラインＢＬとの交差部に設けられた複
数のメモリセル１０，２０と、前記複数のメモリセル１
０，２０に所望のデータを書き込みと読み出しさせる演
算回路と、を有するメモリＩＣであって、前記メモリセ
ル１０はコンデンサＣ１と、Ｎ型モス・トランジスタＮ
・Ｔｒ１で構成し、前記メモリセル２０はコンデンサＣ
２と、Ｐ型モス・トランジスタＰ・Ｔｒ２で構成し、一
対の前記Ｎ型モス・トランジスタＮ・Ｔｒ１および前記
Ｐ型モス・トランジスタＰ・Ｔｒ２それぞれのゲートＧ
を同一のワードラインＷＬに共通接続し、ソースＳどう
しまたはドレインＤどうしのどちらか一方を同一のビッ
トラインＢＬに共通接続し、前記メモリＩＣのプレート
電極に前記コンデンサＣ１，Ｃ２のそれぞれ一方の電極
を共通接続し、かつ反対側の電極は前記ビットラインＢ
Ｌに接続されていないソースＳまたはドレインＤに接続
し、前記演算回路は一対の前記メモリセル１０，２０の
うち、任意の一方または両方のメモリセルに対してデー
タの書き込みと読出しを自在にする回路構成にしたこと
を特徴とするメモリＩＣ。 - 【請求項２】 前記一対のＮ型とＰ型のモス・トランジ
スタＮ・Ｔｒ１，Ｐ・Ｔｒ２のうち、検査結果に不良を
含む一方のモス・トランジスタの一群を経由したデータ
を一律に無効とし、他方の品質良好なモス・トランジス
タの一群を経由したデータのみを有効に活用する演算回
路を備えたことを特徴とする請求項１に記載のメモリＩ
Ｃ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002063022A JP2003263887A (ja) | 2002-03-08 | 2002-03-08 | メモリｉｃ |
| US10/377,869 US6847538B2 (en) | 2002-03-08 | 2003-03-04 | Double operation speed in DRAM with new memory cell configuration |
| CN03119237.8A CN1265461C (zh) | 2002-03-08 | 2003-03-06 | 存储器集成电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002063022A JP2003263887A (ja) | 2002-03-08 | 2002-03-08 | メモリｉｃ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003263887A true JP2003263887A (ja) | 2003-09-19 |
Family
ID=28034852
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002063022A Withdrawn JP2003263887A (ja) | 2002-03-08 | 2002-03-08 | メモリｉｃ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6847538B2 (ja) |
| JP (1) | JP2003263887A (ja) |
| CN (1) | CN1265461C (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050212022A1 (en) * | 2004-03-24 | 2005-09-29 | Greer Edward C | Memory cell having an electric field programmable storage element, and method of operating same |
| US20070009821A1 (en) * | 2005-07-08 | 2007-01-11 | Charlotte Cutler | Devices containing multi-bit data |
| DE102006008017A1 (de) * | 2006-02-21 | 2007-08-30 | Infineon Technologies Ag | Verfahren zum Herstellen und Verfahren zum Betreiben eines integrierten Halbleiterspeichers |
| EP2235592A2 (en) * | 2008-01-28 | 2010-10-06 | Nxp B.V. | Lithography robustness monitor |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6028784A (en) * | 1998-05-01 | 2000-02-22 | Texas Instruments Incorporated | Ferroelectric memory device having compact memory cell array |
-
2002
- 2002-03-08 JP JP2002063022A patent/JP2003263887A/ja not_active Withdrawn
-
2003
- 2003-03-04 US US10/377,869 patent/US6847538B2/en not_active Expired - Fee Related
- 2003-03-06 CN CN03119237.8A patent/CN1265461C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CN1444283A (zh) | 2003-09-24 |
| CN1265461C (zh) | 2006-07-19 |
| US20030198079A1 (en) | 2003-10-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060322 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060328 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20060510 |