JP5765204B2

JP5765204B2 - 半導体集積回路，および，半導体集積回路の試験方法

Info

Publication number: JP5765204B2
Application number: JP2011263240A
Authority: JP
Inventors: 睦博内藤
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2011-12-01
Filing date: 2011-12-01
Publication date: 2015-08-19
Anticipated expiration: 2031-12-01
Also published as: JP2013114733A

Description

本発明は，論理回路とメモリとを有する半導体集積回路，および，半導体集積回路の試験方法に関する。

半導体集積回路の動作テストの一例として例えば，伝搬遅延試験(TDT:Transition Delay Test）と呼ばれる試験がある(特許文献1参照)。半導体集積回路の検査装置(以下，検査装置と記す)は，TDTを実行する場合，テスト対象の半導体集積回路を実速度と同じ速度または近い速度で動作させて，遅延故障を検出する(TDT実速度(At Speed)試験とも言う)。

TDTの実行時において，検査装置は，半導体集積回路内に設けられたフリップフロップ回路をシリアル接続させる。そして，検査装置は，このフリップフロップ回路を介してテストパターンを半導体集積回路の論理回路に入力し，この論理回路に論理演算を実行させ，出力論理を得る。検査装置は，このテストパターンに対する論理回路の出力期待値とこのテストパターンに対して論理回路が実際に出力した出力論理とを比較することにより，半導体集積回路の故障検出を行う。

ところで，半導体集積回路に設けられた複数の論理回路が同時に動作すると，この同時動作により，半導体集積回路の電源電圧が降下する。この電源電圧の降下に対応するために，電荷を蓄積する容量セルを半導体集積回路に設けている。複数の論理回路が同時に動作して，半導体集積回路の電源電圧が降下すると，この容量セルに蓄積された電荷がこれらの論理回路に供給される。その結果，電源電圧の降下幅を小さくすることができる。

特開2009-79913号公報

図1は，電源電圧の降下を説明するグラフ図である。図1(A)，図1(B)において，横軸は時間Tを示し，縦軸は電圧Vを示す。

図1(A)，図1(B)においては，線L1，L1'は半導体集積回路の外部に設けられた電源供給装置から半導体集積回路に供給される電源電圧VDDeを示し，線L2，L2'が半導体集積回路のグランド電圧VSSを示す。電源電圧VDDeとグランド電圧VSSとの差が半導体集積回路の電源電圧Vdである。

図1(A)は，通常動作時の電源電圧VDDeとグランド電圧VSSの時間変化を示し，図1(B)は，TDT実行時の電源電圧VDDeとグランド電圧VSSの時間変化を示す。

通常動作時において，半導体集積回路の論理回路が時間T1から動作すると，この論理回路の動作により，半導体集積回路に供給される電源電圧VDDeが降下する。この電圧降下を半導体集積回路の外部に設けられた電源供給装置が検知して，電源電圧VDDeを増加させる。その結果，電源電圧VDDeが上昇する。しかし，電源供給装置が，この電圧降下を検知して電源電圧VDDeを増加させるまでに，タイムラグが生じる。このタイムラグにおいて，半導体集積回路に設けられた容量セルから電荷が引き抜かれて，動作中の論理回路に供給される。そのため，電源電圧VDDeの降下幅が小さくなる。

ここで，この半導体集積回路においてTDTを実行する場合を想定する。TDT実行時においては，試験時間を短縮するために，通常動作時に動作する論理回路よりも多くの論理回路を同時に動作させている。多数の論理回路が時間T1から動作すると，この多数の論理回路の動作により，総消費電流が増大し，通常動作時の電源電圧VDDeの降下幅よりも電源電圧VDDeの降下幅が大きくなる。すなわち，電源電圧Vdが大きく低下する。これは，前記した，容量セルからの電荷供給だけでは，TDT実行時における電源電圧Vdの降下幅を十分に小さくすることができなくなるからである。

そのため，適切な動作速度で動作するために必要な電源電圧が論理回路に供給されなくなり，通常動作時に比べて論理回路の動作速度が遅れる。その結果，通常動作時と同じ周波数でTDTを実行した場合に，本来ならば良品と判定される半導体集積回路が不良品として判定されてしまう。

この対策として，容量セルを増やすアプローチがある。しかし，TDT試験における電源電圧降下に対応するためだけに容量セルを増やすことは，チップ面積，製造コストが増大するので，適切ではない。

従って，本発明の目的は，チップ面積，製造コストが増大することなく，試験時における電源電圧降下を抑制する半導体集積回路，および，半導体集積回路の試験方法を提供することにある。

半導体集積回路の第1の側面は，複数のワード線と，前記複数のワード線と交差する複数のビット線対と，前記複数のワード線と前記複数のビット線対との交差部に設けられた複数のメモリセルとを有するメモリと，電源供給線からの電源電圧を電源として所定の論理演算を行う論理回路と，前記論理回論の試験制御を行う試験制御回路とを有する半導体集積回路において，
前記電源供給線に接続され，前記電源供給線からの電源電圧を前記複数のワード線に供給するドライバ部と，
前記試験制御回路の試験制御実行時に，前記電源電圧を前記複数のワード線に供給して前記複数のメモリセルに当該電源電圧を供給するチャージ回路とを有するものである。

第1の側面によれば，半導体集積回路に既に設けられているメモリ内の負荷容量に電荷を蓄積することにより試験時における電源電圧降下を抑制できるので，チップ面積，製造コストが増大することがない。

図1は，電源電圧の降下を説明するグラフ図である。図2は，本実施の形態に関連する半導体集積回路の構成図である。図3は，半導体集積回路の電源配線を模式的に示す図である。図4は，半導体集積回路のブロック図である。図5は，RAMの概略ブロック図である。図6は，図5に示したRAMのメモリアレイ，アドレスデコーダ/ドライバを説明する回路図である。図7は，メモリアレイ，ワード線ドライバの詳細を説明する回路図である。図8は，半導体集積回路の試験実行時の動作について説明するフロー図である。図9は，図7の回路図において，電荷が蓄積される状態を模式的に示す図である。

[半導体集積回路の構成]
図2〜図4を参照して，半導体集積回路の構成について説明する。

図2は，本実施の形態に関連する半導体集積回路の構成図である。半導体集積回路1は，多数の論理回路(以下，LOGICと記す)を有するLOGIC群10と，メモリであるRAM(Random Access Memory)20と，外部の電源供給装置や検査装置(図示しない)から電源電圧が供給される電源パッド30と，電源配線である電源メッシュ40とを有する。外部の電源供給装置や検査装置は，電源パッド30と電源メッシュ40とを介して，電源電圧をLOGIC群10，RAM20に供給する。

なお，電源パッド30は，半導体集積回路のパッケージ(図示しない)の電源端子に接続している。また，半導体集積回路1は，入出力端子(図示しない)を介して外部装置などとデータの入出力を行う。

図3は，半導体集積回路1の電源配線を模式的に示す図である。複数のLOGIC101は，所定の論理演算を実行する回路である。電源配線Wは，図2の電源メッシュ40に相当し，メッシュ状に配置されている。メッシュ状の電源配線Wの交点には，LOGIC101，RAM20が配置され，さらに，容量セル(キャパシタ)Cが配置される。容量セルCは，例えばLOGIC101の動作による電源電圧の降下に対応するために設けられ，電源電圧が降下すると，容量セルCに蓄えられた電荷がLOGIC101に供給されることになる。なお，電源配線Wは，寄生インダクタンスL成分を有する。

図4は，半導体集積回路1のブロック図である。図4を用いて，半導体集積回路の試験の概略について説明する。なお，図4において，LOGIC101，RAM20を1つのみ例示しているが，図3に示したように，半導体集積回路1には，多数のLOGIC101，RAM20が設けられている。

試験制御回路50は，外部の検査装置から入力された試験制御信号TCSに応答して，LOGIC101の試験制御を実行する。具体的には，試験制御回路50は，LOGIC101側のセレクタSEL1，PLL(Phase Locked Loop)60側のセレクタSEL2とRAM20とに試験制御信号TMCSを出力する。さらに，LOGIC101に設けられたフリップフロップ回路FFをシリアル接続させ，PLL60にテスト用のPLLクロックPCLKを出力させる。PLL60は，外部の検査装置から入力されるクロックCLKに基づき，PLLクロックPCLKを生成し，セレクタSEL2を介してPLLクロックPCLKをフリップフロップ回路FFとRAM20とに出力する。フリップフロップ回路FF，RAM20は，PLLクロックPCLKに同期して，動作する。

また，外部の検査装置からテストパターンTPが入力されると，試験制御回路50は，テストパターンTPをセレクタSEL1を介してフリップフロップ回路FFにシフト動作で順次入力する(スキャンシフト(IN)とも言う)。フリップフロップ回路FFに入力されたテストパターンTPは，PLLクロックPCLKに同期して，LOGIC101に順次入力される(キャプチャとも言う)。そして，LOGIC101は，入力されたテストパターンTPに対して論理演算を実行し，フリップフロップ回路FFのシフト動作で外部の検査装置に出力論理TDOとして順次出力する(スキャンシフト(OUT)とも言う)。なお，LOGIC101の左側の矢印Xは，一番下側に設けられたフリップフロップ回路FFの出力データが，LOGIC101の右側の矢印Xに示すセレクタの入力に入力されることを示している。

試験制御回路50は，これらスキャンシフト(IN)，キャプチャ，スキャンシフト(OUT)の実行制御を行うことにより，テストパターンTPに対するLOGIC101の出力論理TDOを検査装置に出力する。なお，試験制御回路50，PLL60については，図2，3における図示を省略している。

以上の処理により，検査装置は，テストパターンTPを半導体集積回路1のLOGIC101に入力し，LOGIC101に論理演算を実行させ，出力論理を得る。検査装置は，このテストパターンに対するLOGIC101の出力期待値とこのテストパターンに対してLOGIC101が実際に出力した出力論理とを比較することにより，半導体集積回路1の故障検出を行う。

さて，図1で説明したように，半導体集積回路1の試験時においては，通常動作時に動作する論理回路よりも多くの論理回路を同時に動作させている。その結果，通常動作時の電源電圧VDDeの降下幅よりも試験時における電源電圧VDDeの降下幅が大きくなる。一般に，RAM20を構成する回路素子に負荷容量(浮遊容量とも言う)が形成されることが知られている。そこで，発明者は，この電源電圧VDDeの降下幅を小さくするためにRAM20のかかる負荷容量を利用することに着目した。まず，図5を用いてRAM20の概略構成を説明する。

[RAMの構成]
図5は，RAM20の概略ブロック図である。RAM20は，メモリアレイ21と，アドレスデコーダ/ドライバ22と，センスアンプ/ライトバッファ23とを有する。

図5に示すメモリアレイ21は，行方向に設けられた複数のワード線WLと，複数のワード線WLと交差する列方向に設けられた複数のビット線対BL，/BLと，複数のワード線WLと複数のビット線対BL，/BLとの交差部に設けられた複数のメモリセル211を有する。なお，ビット線BL/は，ビット線BLの対ビット線である。なお，図5において，メモリセル211はSRAMセルである。

メモリアレイ21においては，簡略化のため，4つのメモリセル211，2本のワード線WL，ビット線BL，対ビット線/BLのみを図示している。

アドレスデコーダ/ドライバ22は，入力されるアドレスADRSをデコードする。そして，アドレスデコーダ/ドライバ22は，このアドレスADRSに対応するワード線を活性化又は不活性化し，このアドレスADRSに対応するビット線BL，対ビット線/BLを選択することにより，このアドレスADRSに対応するメモリセルに対するアクセスを制御する。ここで，ワード線の活性化(ワード線の駆動とも言う)とは，ワード線WLに電源電圧VDDeに相当する電圧を供給することを示し，ワード線の不活性化とは，ワード線WLに電源電圧VDDｅに相当する電圧を供給しないことを示す。

センスアンプ/ライトバッファ23は，メモリセル211へのデータの書き込み，メモリセル211からの読み出しを実行する。

書き込み用データWDと，この書き込みデータWDの書き込みアドレスADRSがRAM20に入力されると，アドレスデコーダ/ドライバ22は，この書き込みアドレスADRSをデコードし，対応するワード線WDを駆動し，対応するビット線BL，対ビット線/BLを選択する。また，センスアンプ/ライトバッファ23は，この書き込みアドレスADRSに対応するビット線BL，対ビット線/BLをプリチャージし，書き込みアドレスADRSに対応するメモリセル211にデータWDを書き込む。

また，データ読み出しアドレスADRSがRAM20に入力されると，アドレスデコーダ/ドライバ22は，このデータ読み出しアドレスADRSをデコードし，対応するワード線WLを駆動し，対応するビット線BL，対ビット線/BLを選択する。

そして，センスアンプ/ライトバッファ23は，この選択したビット線BL，対ビット線/BLから出力されるデータ(信号電圧)を増幅し，読み出しデータRDとして出力する。

上記したメモリアレイ21は，多数のトランジスタを有する。このトランジスタは，負荷容量を有する。

また，ビット線BLをハイレベル(H)にチャージし，対ビット線/BLをローレベル(L)にチャージすれば，ビット線BLと対ビット線/BLとの間にも負荷容量(図6，図7の符号C1参照)が形成される。

発明者は，半導体集積回路1の試験時において，これらの負荷容量を図2で説明した容量セルとして機能させることができれば，図1で説明した試験時の電源電圧降下を抑制できることを見出した。

以下，前記した負荷容量を図2で説明した容量セルとして機能させる技術的手段を図6，図7に基づいて説明する。

[メモリアレイ，アドレスデコーダ/ドライバ]
図6は，図5に示したRAM20のメモリアレイ21，アドレスデコーダ/ドライバ22を説明する回路図である。図6においては，メモリアレイ21，アドレスデコーダ/ドライバ22については，本実施の形態を説明する上で必要な部分構成のみを図示して説明している。

図7は，メモリアレイ21，ワード線ドライバ222の詳細を説明する回路図である。

図7においては，簡略化のため，図6に示した1本のワード線WLに接続された1つのメモリセル211，1つのインバータInv，1つのチャージ回路222aのトランジスタTr11のみを図示している。

メモリセル211は，2個のインバータを用いて構成された正帰還回路を有する記憶素子211aと，ビット線BLに繋がるアクセストランジスタTr1と，ビット線/BLに繋がるアクセストランジスタTr2とを有する。トランジスタTr1，Tr2は，Nチャネル型のトランジスタであり，そのゲートは，ワード線WLに共通接続されている。

アドレスデコーダ/ドライバ22は，入力アドレスをデコードして，活性化または非活性化するワード線WLを選択するアドレスデコーダ部221と，ワード線WLを活性化(駆動)するワード線ドライバ部222とを有する。

ワード線ドライバ部222は，電源供給線(図7の符号VDDL参照)に接続され，電源供給線VDDLからの電源電圧VDDeを複数のワード線WLに供給する。

チャージ回路222aは，試験制御回路50の試験制御実行時に，電源電圧VDDeを複数のワード線WLに供給して複数のメモリセル211に電源電圧VDDeを供給する。

本実施の形態の半導体集積回路において，チャージ回路222aを新たに設けることにより，メモリセル211内の負荷容量を図2で説明した容量セルとして機能させる。

ワード線ドライバ部222は，出力がワード線WLに接続され，電源供給線VDDLからの電源電圧VDDeをワード線WLに供給するインバータInvを複数のワード線WL毎に有する。

インバータInvは，図7に示すように，直列接続されたPチャネル型のトランジスタTr21とNチャネル型のトランジスタTr22とを有する。トランジスタTr21のソースは電源供給線VDDLに接続され，トランジスタTr22のソースはグランド電源線VSSLに接続される。そして，トランジスタTr21とトランジスタTr22との出力ノードがメモリアレイ側のワード線WLに接続されている。

チャージ回路222aは，試験制御回路50の試験制御実行時に，インバータInvの入力を反転させて，インバータInvからワード線WLに電源電圧VDDeを供給する。

具体的には，チャージ回路222aは，試験制御回路50が出力した試験制御信号TMCSに基づきインバータInvを駆動するNチャネル型のトランジスタTr11を複数のワード線WL毎に有する。

トランジスタTr11のゲートには，試験制御信号TMCSが入力され，ドレインがインバータInvの入力に接続され，ソースがグランド電源線VSSLに接続される。

なお，トランジスタTr12は，ワード線を一定の電位にプリチャージするためのトランジスタである。

メモリアレイ21の記憶素子211aは，直列接続されたPチャネル型トランジスタTr3とNチャネル型トランジスタTr4とを有する第1のインバータと，直列接続されたPチャネル型トランジスタTr5とNチャネル型トランジスタTr6とを有する第2のインバータとを有する。

トランジスタTr3のソースは電源供給線VDDLに接続され，トランジスタTr4のソースはグランド電源線VSSLに接続され，トランジスタTr3のドレインとトランジスタTr4のドレインが接続されている。トランジスタTr5のソースは電源供給線VDDLに接続され，トランジスタTr6のソースはグランド電源線VSSLに接続され，トランジスタTr5のドレインとトランジスタTr6のドレインが接続されている。

また，トランジスタTr5とトランジスタTr6との出力ノードと，トランジスタTr3，Tr4のゲートとが接続し，トランジスタTr3とトランジスタTr4との出力ノードとトランジスタTr5，Tr6のゲートとが接続する。

すなわち，第1のインバータ(トランジスタTr3，r4)と，第2のインバータ(トランジスタTr5，Tr6)は，電源供給線VDDLからの電源電圧VDDeを電源として駆動する。また，第2のインバータは，入力が第1のインバータの出力に接続されるとともに出力が第1のインバータの入力に接続されている。

第1のアクセストランジスタTr1は，ゲートがワード線WLに接続され，前記第1のインバータの出力及び前記第2のインバータの入力と第1のビット線BLとの間を接続する。

第2のアクセストランジスタTr2は，ゲートがワード線WLに接続され，前記第1のインバータの入力及び前記第2のインバータの出力と第1のビット線BLの対ビット線/BLとの間を接続する。

図7に示したLOGIC101は，電源供給線VDDLからの電源電圧VDDeを電源として所定の論理演算を行う論理回路である。

［半導体集積回路の試験実行時の動作］
図8は，半導体集積回路1の試験実行時の動作について説明するフロー図である。

試験制御回路50は，チャージ回路222aを駆動して，インバータInvの入力をグランド電位(ローレベル)に変化(反転)させる(ステップS1)。

具体的には，図4で説明したように，外部の検査装置から試験制御信号TCSが試験制御回路50に入力されると，試験制御回路50は，試験制御信号TCSに応答して，トランジスタTr11のゲートにハイレベルの試験制御信号TMCSを入力する。その結果，トランジスタTr11が導通することにより，インバータInvの入力がグランド電位に変化する。

すると，図7に示したインバータInvのトランジスタTr21が導通しトランジスタTr22が非導通になる。その結果，インバータInvは，電源供給線VDDLからの電源電圧VDDeをワード線WLに供給する(ステップS2)。図7において，図面下側に向けた矢印AR1参照。

すると，アクセストランジスタTr1，Tr2のゲートに電源電圧VDDeが供給される。その結果，トランジスタTr1，Tr2が導通し，トランジスタTr1，Tr2の負荷容量(ゲート容量)に電荷が蓄積されることになる(ステップS3)。

図9は，図7の回路図において，電荷が蓄積される状態を模式的に示す図である。

図8で説明したように，トランジスタTr1，Tr2のゲートに電源電圧VDDeが供給されると，トランジスタTr1，Tr2が導通する。このとき，トランジスタTr1，Tr2のゲート容量に電荷が蓄積される。図9の符号C2，C3はこのゲート容量(負荷容量)を模式的に示している。また，符号CN1，CN2は，トランジスタTr1，Tr2が導通している状態を模式的に示している。

また，プリチャージ回路(図示しない)により，ビット線BLがハイレベル(H)，対ビット線/BLがローレベル(L)にプリチャージされる。その結果，このビット線BLと対ビット線/BLとの間に形成された負荷容量(図7，図9の符号C1参照)に電荷が蓄積される。

また，トランジスタTr1，Tr2の導通により，図7，図9に示す負荷容量C1に並列接続されるトランジスタTr3，Tr4の入力ノードがローレベル，トランジスタTr3，Tr4の出力ノードがハイレベルになる。さらに，トランジスタTr1，Tr2の導通により，図7に示す負荷容量C1に並列接続されるトランジスタTr5，Tr6の入力ノードがハイレベル，トランジスタTr5，Tr6の出力ノードがローレベルになる。その結果，ビット線対BL，/BL間に形成された負荷容量に並列的に接続するトランジスタTr3,Tr4のゲート容量，トランジスタTr5，Tr6のゲート容量に電荷が蓄積される。

このように，半導体集積回路1の試験実行時に，RAM20の全てのメモリセル211に対して電荷が蓄積される。

図8のフロー図に戻る。試験制御回路50は，図4で説明したように，外部の検査装置から入力されたテストパターンTPをLOGIC101に入力し，テストパターンTPに対してLOGIC101が実際に出力(演算)した出力論理TDOを検査装置に出力する処理を制御する(ステップS4)。

具体的には，外部の検査装置から試験制御信号TCSが試験制御回路50に入力されると，試験制御回路50は，試験制御信号TCSに応答して，図4で説明した，スキャンシフト(IN)，キャプチャ，スキャンシフト(OUT)の実行制御を行う。

さて，図1で説明したように，半導体集積回路1に設けられた多数のLOGIC101が同時に動作すると，この同時動作により，半導体集積回路1の電源電圧が降下する。すると，これらの論理回路により，トランジスタTr1，Tr2のゲート容量(図9の符号C2，C3参照)に蓄積された電荷がワード線WL，インバータInvのトランジスタTr21，電源供給線VDDLを介して引き抜かれ(図7，図9の上側に向けた矢印AR1参照)，これらの論理回路に供給される。また，ビット線BL，対ビット線/BL間の負荷容量(図7，図9の符号C1参照)に蓄積された電荷が，トランジスタTr1，トランジスタTr3，電源供給線VDDLを介して引き抜かれ(図7の矢印AR2参照)，これらの論理回路に供給される。

さらに，トランジスタTr3，Tr4のゲート容量に蓄積された電荷が，電源供給線VDDLを介して引き抜かれ，これらの論理回路に供給される。これは，トランジスタTr3のゲートがローレベルになり，トランジスタTr3が導通しているからである。なお，トランジスタTr5については，トランジスタTr5のゲートがハイレベルになり，トランジスタTr5が導通していないため，トランジスタTr5，Tr6のゲート容量に蓄積された電荷は，電源供給線VDDLを介して引き抜かれない。

図8のフロー図に戻る。検査装置は，図4で説明したように，テストパターンTPに対応する出力期待値と，テストパターンTPに対してLOGIC101が実際に出力した出力論理TDOとが一致するか否かを判定する(ステップS5)。検査装置は，一致した場合には，半導体集積回路1を良品と判定し，一致しない場合には不良品と判定する。

以上説明したように，半導体集積回路の試験時において，多数の論理回路が同時に動作して電源電圧が降下すると，図9に示した負荷容量C1〜C3などから電荷が動作中の論理回路に供給されるので，試験時における電源電圧降下を抑制することができる。

例えば，RAM20が8MbitのRAMの場合，トランジスタの総負荷容量は，約2177[pF]になる。この総負荷容量は，図3の容量セルCの73427個分の容量に相当する。また，この容量セルCの73427個の総面積は0.4mm×0.4mmである。すなわち，半導体集積回路1において，1個のRAMを，少なくとも容量セルCの73427個分の容量として機能させることができる。そのため，別途，容量セルを設ける必要がない。その結果，前記容量セルCの73427個分の総面積(0.4mm×0.4mm)分の回路面積を削減することができる。

また，チャージ回路222aは，ワード線WLの総数に対応した数のトランジスタのみから構成されるので，半導体集積回路の回路面積の増大を抑制することができる。

このように，RAM20内に形成される負荷容量を容量セルCとして機能させることで，試験時における電源電圧低下を抑制するために，容量セルCを追加する必要がない。その結果，チップ面積，製造コストを増大することなく，試験時における電源電圧低下を抑制することができる。

1…半導体集積回路，10…LOGIC群，101…LOGIC，21…メモリアレイ，22…アドレスデコーダ/ドライバ，211…メモリセル，211a…記憶素子，221…アドレスデコーダ部，222…ドライバ部，23…センスアンプ/ライトバッファ，30…電源パッド，40…電源メッシュ，50…試験制御回路，60…PLL，SEL1，SEL2…セレクタ，WL…ワード線，BL…ビット線，/BL…対ビット線，Inv…インバータ，Tr1〜Tr6，Tr11，Tr12，Tr21，Tr22…トランジスタ，C…容量セル，C1〜C3…容量。

Claims

複数のワード線と，前記複数のワード線と交差する複数のビット線対と，前記複数のワード線と前記複数のビット線対との交差部に設けられた複数のメモリセルとを有するメモリと，電源供給線からの電源電圧を電源として所定の論理演算を行う論理回路と，前記論理回論の試験制御を行う試験制御回路とを有する半導体集積回路において，
前記電源供給線に接続され，前記電源供給線からの電源電圧を前記複数のワード線に供給するドライバ部と，
前記試験制御回路の試験制御実行時に，前記電源電圧を前記複数のワード線に供給して前記複数のメモリセルに当該電源電圧を供給するチャージ回路とを有する
ことを特徴とする半導体集積回路。
請求項1において，
前記ドライバ部は，出力が前記ワード線に接続され，前記電源供給線からの電源電圧を前記ワード線に供給するインバータを前記複数のワード線毎に有し，
前記チャージ回路は，前記試験制御回路の試験制御実行時に，前記インバータの入力を反転させて，前記インバータから前記ワード線に前記電源電圧を供給する
ことを特徴とする半導体集積回路。
請求項2において，
前記メモリセルは，前記電源供給線からの電源電圧を電源として駆動する第1のインバータと，
入力が前記第1のインバータの出力に接続されるとともに出力が前記第1のインバータの入力に接続され，前記電源供給線からの電源電圧を電源として駆動する第2のインバータと，
ゲートが前記ワード線に接続され，前記第1のインバータの出力及び前記第2のインバータの入力と前記第1のビット線との間を接続する第1のアクセストランジスタと，
ゲートが前記ワード線に接続され，前記第1のインバータの入力及び前記第2のインバータの出力と前記第1のビット線の対ビット線との間を接続する第2のアクセストランジスタとを有し，
前記チャージ回路は，前記インバータの入力の反転により，前記インバータから前記ワード線に前記電源電圧を供給して前記メモリセルの前記第1，第2のアクセストランジスタのゲートに前記電源電圧を供給する
ことを特徴とする半導体集積回路。
半導体集積回路の試験方法において，
前記半導体集積回路は，
複数のワード線と，前記複数のワード線と交差する複数のビット線対と，前記複数のワード線と前記複数のビット線対との交差部に設けられた複数のメモリセルとを有するメモリと，
電源供給線からの電源電圧を電源として所定の論理演算を行う論理回路と，前記論理回論の試験制御を行う試験制御回路と
前記電源供給線に接続され，前記電源供給線からの電源電圧を前記複数のワード線に供給するドライバ部とを有し，
前記試験制御回路の試験制御実行時に，前記電源電圧を前記複数のワード線に供給して前記複数のメモリセルに当該電源電圧を供給する工程と，
テストパターンを前記論理回路に入力し，前記テストパターンに対して論理回路が実際に出力した出力論理を出力する工程とを有する
ことを特徴とする半導体集積回路の試験方法。