JP2001085622A - 半導体集積回路およびその検査方法並びに製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 アナログ回路のテスト回路には抵抗素子や容
量素子が必要とされることが多く、半導体集積回路のプ
ロセスでかかる抵抗素子や容量素子を形成した場合、現
在の技術では精度の高い抵抗素子や容量素子が得られな
いため、高い精度でアナログ回路のテストを行なえる自
己テスト回路を実現することは困難であるとともに、論
理ＬＳＩと同様にテスト回路の故障による歩留まりの低
下という課題がある。 【解決手段】 半導体チップ上に、少なくともアナログ
回路（１６０，２６０）と、該アナログ回路のアナログ
入力端子に接続され検査用の入力電圧を発生可能な電圧
発生回路（６１０）もしくはアナログ出力端子に接続さ
れ出力電圧を測定可能な電圧測定回路（６２０）とを搭
載するようにした。さらに、任意の論理を構成可能なＦ
ＰＧＡ（１２０）を搭載して、このＦＰＧＡ内にアナロ
グテスト回路を構築するようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ディジタル回路か
らなる論理部とアナログ回路が混在した半導体集積回路
（ＩＣ:Integrated Circuit）およびそのテスト技術に
関し、例えばＤＡ変換回路やＡＤ変換回路のようなアナ
ログ回路を内蔵しかつ論理部の故障を検出し故障個所を
回避して論理を構成可能なＬＳＩ（Large Scale Integr
ation）のテスト技術を提供するものである。

【０００２】

【従来の技術】従来、ロジックＩＣのテスト方式として
は、テスタと呼ばれるテスト装置によりテストパターン
データを発生してＩＣへ入力し、出力されたデータ信号
と期待値とを比較して検出する方式があった。しかしな
がら、ロジックＩＣはその論理の規模が大きくなるほど
テストパターンのステップ数が長大になってしまい、テ
ストパターンの作成およびそれを用いたテスト所要時間
が非常に長くなってしまう。

【０００３】そこで、テスタによるテストを容易にする
方法として、ＩＣの本来の機能を構成しているフリップ
フロップ等の順序回路を縦続接続してシフトレジスタを
構成可能に設計しておいて、テスト時に前記シフトレジ
スタにテストパターンをシリアルに入力（スキャンイ
ン）して取り込ませ（セット）、所望の組合せ論理回路
にシフトレジスタに取り込んだテストデータを入力し、
その後前記論理回路の出力データ信号をシフトレジスタ
に取り込んでシフトして外部へ取り出せる（スキャンア
ウト）ようにしたいわゆるスキャンパス方式と呼ばれる
テスト容易化設計技術が開発され実用化されている。

【０００４】しかしながら、上記スキャンパス方式は、
それまでのテスト方式に比べるとテストパターンの量が
少なくなるもののテストパターンの生成が難しく不良検
出率を上げにくいとともに、テストパターンをシリアル
に入力（転送）することを繰り返し行なうためテスト時
間が長くなると不具合もある。また、新たに開発する論
理ＬＳＩがＲＡＭ（ランダム・アクセス・メモリ）、Ｒ
ＯＭ（リード・オンリ・メモリ）のようなメモリ回路や
ＣＰＵ等の大型セル（マクロセルまたはＩＰコア:Intel
lectual Property Core）を備える場合、それらのセル
についてもテストを行なおうとすると膨大なテストパタ
ーンの作成と入力が必要とされるため、事実上テストが
行なえないという問題点がある。

【０００５】そこで、論理集積回路内に疑似乱数発生回
路のようなランダムなテストパターンを発生するパター
ン発生回路を内蔵させたＢＩＳＴ（Built in self tes
t）方式のテスト技術が開発されている。

【０００６】また、半導体メモリあるいは半導体集積回
路に内蔵されたメモリ回路のテスト方式として、所定の
アルゴリズムに従ってメモリのテストパターンを生成す
るＡＬＰＧ（Algorithmic Memory Pattern Generator）
と呼ばれるテストパターン生成器と、読出しデータと期
待値とを比較する比較器とを備えたテスト回路をＬＳＩ
に搭載する技術が提案されている。

【０００７】

【発明が解決しようとする課題】しかしながら、ＢＩＳ
Ｔ方式のテスト回路は、発生されたテストパターンが不
良を検出するのに充分なテストパターンになるか保証さ
れていない。そのため、テスト回路のテストパターンで
充分な不良検出率が得られるかどうか別途検証する必要
があるという課題があった。

【０００８】さらに、ＢＩＳＴ方式のテスト回路はもち
ろん従来のテスト回路を搭載したＬＳＩはいずれも、そ
のテスト回路の自身の故障ないしは欠陥については何ら
対策が施されていない。つまり、テスト回路そのものが
故障した場合にはチップ本来の回路が正常であっても不
良判定をしてしまうという欠点がある。これはＡＬＰＧ
方式のテスト回路についても言えることである。そし
て、従来その対策としては、テスト回路の規模を最小に
して故障や欠陥の発生を抑制するしかなかったが、この
ことはテストの充分性すなわち不良検出率の向上という
目的と矛盾した結果を招いてしまうという不具合があ
る。

【０００９】さらに、アナログＬＳＩにおける自己テス
ト回路についても検討されているが、アナログ回路のテ
スト回路には抵抗素子や容量素子が必要とされることが
多く、半導体集積回路のプロセスでかかる抵抗素子や容
量素子を形成した場合、現在の技術では精度の高い抵抗
素子や容量素子が得られないため、高い精度でアナログ
回路のテストを行なえる自己テスト回路を実現すること
は困難であるとともに、論理ＬＳＩと同様にテスト回路
の故障による歩留まりの低下という問題もあり、実用化
されていないのが現状である。

【００１０】この発明の目的は、高機能の外部テスタを
用いることなくアナログ回路を内蔵したＬＳＩ内部の回
路のテストを比較的高い精度で行なうことが可能なテス
ト技術を提供することにある。

【００１１】この発明の他の目的は、自分で故障個所を
検出可能でかつ任意の論理を構成可能な可変論理回路を
用いてアナログ回路のテスト回路を構成することで歩留
まりの高いＬＳＩを提供することにある。

【００１２】この発明の他の目的は、ハードウェアのオ
ーバーヘッドの少ないアナログ回路とディジタル回路の
混載ＬＳＩを提供することにある。

【００１３】この発明のさらに他の目的は、特に中央処
理ユニットのような制御回路やメモリ回路、カスタム論
理回路、ＡＤ，ＤＡ変換回路等を１つのチップ上に備え
たいわゆるシステムＬＳＩに適用して好適なテスト技術
を提供することにある。

【００１４】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。

【００１５】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。

【００１６】すなわち、本発明に係る半導体集積回路
は、半導体チップ上に、少なくとも、アナログ回路と、
該アナログ回路のアナログ入力端子に接続され検査用の
入力電圧を発生可能な電圧発生回路もしくはアナログ出
力端子に接続され出力電圧を測定可能な電圧測定回路と
を搭載するようにしたものである。これにより、アナロ
グ電圧を発生可能な高機能の外部テスタを使用すること
なく内蔵アナログ回路の精度や性能を知ることができる
ようになる。

【００１７】上記電圧発生回路は、定電圧回路と、一方
の端子が接地点のような定電位点に接続され電荷を充放
電するコンデンサと、該コンデンサの他方の端子と上記
定電圧回路との間に直列に接続された第１スイッチおよ
び第１抵抗と、上記コンデンサの他方の端子と接地点と
の間に直列に接続された第２スイッチおよび第２抵抗
と、上記コンデンサの充電電圧を平滑化するフィルタ回
路とから構成することができる。

【００１８】また、上記電圧測定発生回路は、定電圧回
路と、一方の端子が接地点のような定電位点に接続され
電荷を充放電するコンデンサと、該コンデンサの他方の
端子と入力端子との間に直列に接続された第１スイッチ
および第１抵抗と、上記コンデンサの他方の端子と接地
点との間に直列に接続された第２スイッチおよび第２抵
抗と、上記コンデンサの充電電圧と上記定電圧回路の定
電圧とを比較するコンパレータとから構成することがで
きる。これによって、比較的規模の小さな回路で比較的
精度の高いアナログ回路のテスト回路を構成することが
できる。

【００１９】さらに、アナログ回路および上記電圧発生
回路もしくは電圧測定回路が搭載された半導体チップ上
に、複数の基本論理セル（セル論理ブロック）からなり
基本論理セルごとに回路が正常か異常かを示す信号を出
力可能でかつ任意の論理を構成可能なＦＰＧＡ（Field
Programmable Gate Array）のような可変論理回路を搭
載するようにする。これにより、外部テスタを使用する
ことなく可変論理回路（ＦＰＧＡ）内に不良個所がある
ことおよびその位置を知ることができ、不良個所を回避
して論理を構成することにより歩留まりを向上させると
ともに、この可変論理回路（ＦＰＧＡ）を用いてテスト
回路を構築してアナログ回路その他の内部回路をテスト
することができ、しかもその場合にテスト回路自身の故
障による誤ったテスト結果が出力されるのを回避するこ
とができる。

【００２０】さらに、テストが終了した後に、上記可変
論理回路内に、正常な基本論理セルのみで所望の論理を
有する論理回路を構築するようにした。これにより、テ
スト回路を内蔵させることに伴うチップサイズの増大を
回避し、ハードウェアのオーバーヘッドの少ないアナロ
グ回路とディジタル回路を混載した半導体集積回路を実
現することができる。

【００２１】

【発明の実施の形態】以下、本発明の好適な実施例を図
面に基づいて説明する。

【００２２】図１は、本発明を適用したＡＤ変換回路を
内蔵したシステムＬＳＩの一実施例のブロック図で、公
知の半導体集積回路の製造技術により単結晶シリコンの
ような１個の半導体チップ１００上に構成される。

【００２３】図１の符号１１０〜１８０は上記半導体チ
ップ１００上に構成された内部回路、１９０はこれらの
内部回路と外部装置との間の信号の入出力を行なうイン
タフェース回路、２００は上記内部回路１１０〜１８０
相互間およびインタフェース回路１９０との間を接続す
る内部バスである。上記内部回路１１０〜１８０のう
ち、１１０および１２０はユーザが要求する論理機能を
構成するユーザ論理回路のようなカスタム論理回路で、
このうち１２０はユーザが任意に論理を構成可能なＦＰ
ＧＡにより構成されている。このカスタム論理回路は、
ユーザ論理を構成せずそのまま残しておくようにしても
よい。

【００２４】また、１３０はプログラムの命令を解読し
て対応する処理や演算を実行するＣＰＵ（中央処理ユニ
ット）、１４０，１５０はスタティックＲＡＭ（ランダ
ム・アクセス・メモリ）、１６０はＡＤ変換回路、１７
０，１８０はダイナミックＲＡＭである。さらに、この
実施例のシステムＬＳＩのチップ周縁部には、内部回路
のテスト時に接続される外部テスタ５００等との間の信
号の入出力を行なうためのインタフェース回路１９０が
設けられている。テスタ５００は、従来の論理ＬＳＩや
メモリのテスタのような高機能のものでなくデータの書
き込みと読み出しおよび簡単なデータ処理が行なえるも
のでよく、パーソナルコンピュータを用いることも可能
である。

【００２５】上記ＣＰＵ１３０は、狭義のＣＰＵの他
に、プログラムＲＯＭ、ワーキングＲＡＭ、シリアルコ
ミュニケーションインタフェースやタイマー回路，デジ
タル・アナログ変換回路などのいわゆるマイコン周辺回
路を含んでマイクロプセッサとして構成されていてもよ
い。

【００２６】上記スタティックＲＡＭ１４０，１５０お
よびダイナミックＲＡＭ１７０，１８０は、内部バス２
００を介してアドレス信号が与えられたときに対応する
メモリセルを選択するアドレスデコーダ等のメモリ周辺
回路を含む。さらに、ダイナミックＲＡＭ１７０，１８
０は、非アクセス時間が長くなってもメモリセルの情報
電荷が失われないように周期的に疑似選択するリフレッ
シュ制御回路を含む。また、特に制限されるものでない
が、この実施例では、ダイナミックＲＡＭ１７０，１８
０には、メモリアレイ内に欠陥ビットがあった場合にそ
の欠陥ビットを含むメモリ行もしくはメモリ列を予備の
メモリ行もしくは予備のメモリ列と置きかえるいわゆる
冗長回路がそれぞれ設けられている。

【００２７】さらに、この実施例のＡＤ変換回路１６０
には、テスト用のアナログ電圧を発生する電圧発生回路
６１０が設けられており、外部入力端子１６１からのア
ナログ入力電圧の代わりに上記電圧発生回路６１０で発
生された電圧がＡＤ変換回路１６０に入力可能に構成さ
れている。

【００２８】図２には、図１に示されている内部回路１
１０〜１８０のうち、ＡＤ変換回路１６０に設けられる
電圧発生回路６１０の具体例を示す。

【００２９】この実施例の電圧発生回路６１０は、直列
形態の抵抗Ｒ０とツェナーダイオードＤ０とからなり所
定の電圧Ｖｃを発生する定電圧回路６１１と、一方の端
子が接地点のような定電位点に接続され電荷を充放電す
るコンデンサ６１２と、該コンデンサ６１２の他方の端
子と上記定電圧回路６１１との間に直列に接続されたス
イッチＳＷ１および抵抗Ｒ１と、上記コンデンサ６１２
の他方の端子と接地点との間に直列に接続されたスイッ
チＳＷ２および抵抗Ｒ２と、上記コンデンサ６１２の充
電電圧を平滑化するフィルタ回路６１３とから構成され
ている。

【００３０】この電圧発生回路６１０は、上記スイッチ
ＳＷ１，ＳＷ２がパルスコントロール回路６１４からの
制御パルスＰ１，Ｐ２によってオン、オフされることに
よって、抵抗Ｒ１とＲ２の比と、Ｐ１とＰ２の周期およ
びパルス幅と、定電圧回路６１１からの定電圧Ｖｃとに
よって決まる電圧を発生する。すなわち、制御パルスＰ
１，Ｐ２は互いにハイレベルの期間が重複しないように
設定されており、制御パルスＰ１によってスイッチＳＷ
１がオンされているときはスイッチＳＷ２はオフされて
抵抗Ｒ１を介してコンデンサ６１２に徐々に電荷がチャ
ージされるとともに、制御パルスＰ２によってスイッチ
ＳＷ２がオンされているときはスイッチＳＷ１はオフさ
れてコンデンサ６１２の電荷が抵抗Ｒ２を介して徐々に
ディスチャージされる。

【００３１】上記動作を繰り返すことによって、コンデ
ンサ６１２の充電電圧がのこぎり波状に変化し、フィル
タ回路６１３によって平滑されて所定の電圧が発生され
る。この電圧がＡＤ変換回路１６０に供給されること
で、外部からアナログ電圧を入力することなくＡＤ変換
回路１６０のテストが可能になる。

【００３２】この実施例の電圧発生回路６１０は、制御
パルスＰ１，Ｐ２の周期およびパルス幅を可変にするこ
とで任意の電圧や波形を発生することができる。また、
半導体集積回路では抵抗Ｒ１，Ｒ２の抵抗値がプロセス
でばらついても抵抗比はほぼ一定になるとともに、コン
デンサ６１２の容量値がばらついても、充電と放電に同
一のコンデンサを使用するので、ばらつきによる発生電
圧への影響は少ない。しかも、電圧発生回路６１０が、
発生した電圧が供給されるＡＤ変換回路１６０の近傍に
配置されているため、テスト時にＡＤ変換回路１６０に
入力される電圧の精度を高めることができる。

【００３３】一方、この実施例では、上記スイッチＳＷ
１，ＳＷ２をオン、オフする制御パルスＰ１，Ｐ２を形
成するパルスコントロール回路６１４は、後に詳しく説
明するように、カスタム論理が構成される前のＦＰＧＡ
１２０上に構成されるようになっている。電圧発生回路
６１０に供給される制御パルスＰ１，Ｐ２はディジタル
信号であるため、制御パルスＰ１，Ｐ２を形成するパル
スコントロール回路６１４が電圧発生回路６１０から離
れた位置に設けられても精度が低下する心配はない。

【００３４】なお、電圧発生回路６１０は図２の実施例
の構成に限定されるものでなく、種々の構成例が考えら
れる。例えば上記抵抗Ｒ１，Ｒ２は、上記スイッチＳＷ
１，ＳＷ２の持つ抵抗成分を利用することで省略するこ
とも可能である。

【００３５】図３には、図１に示されている内部回路１
１０〜１８０のうち、カスタム論理回路１２０を構成す
るＦＰＧＡの具体例を示す。

【００３６】この実施例のＦＰＧＡは、マトリックス状
に配置された複数個のセル論理ブロックＣＬＢと、各セ
ル論理ブロックＣＬＢ間に設けられてセル間を接続する
ための配線群１２１，１２２と、外部から配線間接続の
状態を変更することが可能なクロスポイントスイッチＣ
ＳＷとにより構成されている。上記クロスポイントスイ
ッチＣＳＷは、図４に示すように、例えば横方向の配線
Ｌｘと縦方向の配線Ｌｙにそれぞれソート，ドレインが
接続されたスイッチＭＯＳＦＥＴ Ｑｓｗと、このスイ
ッチＭＯＳＦＥＴ Ｑｓｗのゲートに印加される制御情
報を記憶する配線接続情報記憶用メモリセルＳＭＣとか
ら構成されている。上記配線群１２１および１２２は、
多層配線技術を利用してそれぞれ異なる配線層によって
互いに絶縁された状態で形成するのが望ましい。図３に
は、各セル論理ブロック間にそれぞれ２本ずつ配線が示
されているが、実際にはより多くの配線が形成される。
配線の数はセル論理ブロックの数に比例して増加され
る。

【００３７】特に制限されるものではないが、このＦＰ
ＧＡブロックの周辺には、上記配線接続情報記憶用メモ
リセルＳＭＣを選択してデータを書き込むためのＸデコ
ーダ回路やＹデコーダ回路、書込み回路等を設けるよう
にしてもよい。また、上記配線接続情報記憶用メモリセ
ルＳＭＣは、スイッチＭＯＳＦＥＴ Ｑｓｗと１対１で
設ける代わりに、ＦＰＧＡブロックの周辺にＳＲＡＭメ
モリアレイとして設けることも可能である。

【００３８】セル論理ブロックＣＬＢは、例えば図５
（ａ）に示すように、ＡＮＤ論理とＮＡＮＤ論理のよう
な相補出力を有する論理積ゲート回路（２線ラインロジ
ック）ＬＧ１と、その相補出力を入力とする排他的論理
和ゲート回路（比較手段）ＬＧ２とから構成することが
できる。このゲート回路ＬＧ２は、２つの入力信号が同
一の論理レベルのときにロウレベルの出力信号を、また
２つの入力信号の論理レベルが異なるときにハイレベル
の出力信号を出力するので、論理積ゲート回路ＬＧ１に
欠陥があって相補出力となるべきところが同相出力とな
ると、ゲート回路ＬＧ２の出力はロウレベルとなりゲー
ト回路ＬＧ１に欠陥があることを知らせる。

【００３９】このゲート回路ＬＧ２の出力信号は、その
ままＦＰＧＡブロックの外部へ出力させるようにしても
よいが、この実施例では、図４に示されているクロスポ
イントスイッチＣＳＷを構成する配線接続情報記憶用メ
モリセルＳＭＣのノードＮ２に入力させて記憶できるよ
うに構成されている。

【００４０】従って、各セル論理ブロックＣＬＢに電源
電圧を与えてそのときのゲート回路ＬＧ２の出力状態を
配線接続情報記憶用メモリセルＳＭＣに記憶させてか
ら、配線接続情報記憶用メモリセルＳＭＣの記憶情報を
外部へ読み出すことにより、セル論理ブロックＣＬＢが
正常に動作するか否かを知ることができる。また、各配
線接続情報記憶用メモリセルＳＭＣへチップ外部から順
次データを書き込んで読み出すことでメモリセルが故障
しているか否かも検出することができる。さらに、配線
接続情報記憶用メモリセルＳＭＣにデータを書き込んで
所望のスイッチＭＯＳＦＥＴ Ｑｓｗをオンさせて配線
群１２１，１２２を使用して外部より信号を入力しチェ
ックすることで、スイッチＭＯＳＦＥＴ Ｑｓｗが故障
しているか否かも検出することができる。

【００４１】なお、ゲート回路ＬＧ２の出力状態が入力
される配線接続情報記憶用メモリセルＳＭＣを構成する
ＭＯＳＦＥＴ Ｑ１のゲート構造あるいはメモリセル回
路を工夫することにより、ゲート回路ＬＧ２の出力がロ
ウレベルのときは外部からのデータ入力によってＭＯＳ
ＦＥＴ Ｑ１が反転すなわちオフしないように構成して
もよい。これによって、セル論理ブロックＣＬＢに故障
があるか否かを効率良く検出することができる。

【００４２】かかる機能を実現する具体的方法として
は、メモリセルＳＭＣを構成するＭＯＳＦＥＴ Ｑ１
を、例えば図５（ｂ）に示すように、コントロールゲー
トとフローティングゲートを有する構造とし、ゲート回
路ＬＧ２の出力（ロウレベル）をインバータＩＮＶで反
転してＭＯＳＦＥＴ Ｑ１のコントロールゲートＣＧに
高レベルの電圧Ｖｐを印加してフローティングゲートＦ
Ｇに電荷を注入させ、外部からのデータ入力によっては
メモリセルの状態が変化しないようにする方法が考えら
れる。

【００４３】また、図５（ａ）に示すＡＮＤ論理とＮＡ
ＮＤ論理のような相補出力を有する論理積ゲート回路Ｌ
Ｇ１としては例えば図５（ｃ）のような回路が考えられ
る。すなわち、論理積ゲート回路ＬＧ１は、電源電圧端
子Ｖｃｃと接地点との間に直列形態に接続されたＭＯＳ
ＦＥＴ Ｑ１１〜Ｑ１３からなる第１ＭＯＳＦＥＴ列
と、直列形態のＭＯＳＦＥＴ Ｑ２１〜Ｑ２３からなる
第２ＭＯＳＦＥＴ列とからなり、Ｑ１２とＱ２１のゲー
トに第１の入力信号Ｘが供給されることにより、第２Ｍ
ＯＳＦＥＴ列の出力ノードＮ１２から入力信号Ｘ，Ｙの
論理積出力Ｚ（＝Ｘ・Ｙ）が、また第１ＭＯＳＦＥＴ列
の出力ノードＮ１１から入力信号Ｘ，Ｙの論理積出力Ｚ
の反転出力／Ｚ（＝／Ｘ・Ｙ）を出力するように動作す
る。なお、図に示されているＭＯＳＦＥＴ Ｑ１１およ
びＱ２３は、それぞれゲートとドレインが結合もしくは
ゲートに所定の電位が印加されることにより負荷として
作用する。この時、図５（ａ）の回路ＬＧ１の出力を入
力に帰還させて自励発振させてＬＧ１の不良を検知させ
易くすると良い。

【００４４】図６（ａ）に上記セル論理ブロックＣＬＢ
の他の構成例を示す。

【００４５】この実施例のセル論理ブロックＣＬＢは、
ＢＩＳＴ（Built in self test）内蔵型の論理ブロック
であり、２つの入力信号Ｘ，Ｙをそれぞれラッチして各
々正相と逆相の信号Ｘ，／Ｘ；Ｙ，／Ｙを出力するフリ
ップフロップＦＦ１，ＦＦ２と、これら４つの出力信号
を入力信号とし論理和や論理積、排他的論理和等複数の
論理動作が可能な論理ユニットＡＬＵと、この論理ユニ
ットの出力Ｚをラッチして正相と逆相の信号Ｚ，／Ｚを
出力するフリップフロップＦＦ３と、上記論理ユニット
の論理動作を指定する制御情報を記憶する読出し書き込
み可能なメモリＭＥＭと、テストパターンを乱数の形で
発生する公知のＬＦＳＲ（Linear Feedback Shift Regi
ster）と、コンパレータＣＭＰ等より構成されている。

【００４６】上記論理ユニット制御情報を記憶するメモ
リＭＥＭは外部から制御情報を書き込めるように構成さ
れている。上記ＬＦＳＲにはスイッチＭＯＳＦＥＴ Ｇ
１〜Ｇ７を介して入力信号Ｘ，Ｙと論理ユニット制御情
報およびＦＦ３の出力信号Ｚ，／Ｚの伝送信号線と接続
可能に構成されて、クロックＣＬＫに同期して動作す
る。

【００４７】この実施例のセル論理ブロックＣＬＢを自
己検査動作させる場合、上記スイッチＭＯＳＦＥＴ Ｇ
１〜Ｇ７のゲートに制御信号ＣＨＫを入力してオンさせ
る。すると、ＬＦＳＲによりランダムなパターンが形成
されてフリップフロップＦＦ１，ＦＦ２および論理ユニ
ットＡＬＵに供給されるとともに、発生されたパターン
とフリップフロップＦＦ３の出力とが論理合成、圧縮さ
れてシグネチャ・パターンとしてコンパレータＣＭＰに
出力される。

【００４８】コンパレータＣＭＰは、例えば図６（ｂ）
に示されているように、期待シグネチャ・パターンが格
納されたリード・オンリ・メモリＲＯＭ、イクスクルー
シブＯＲゲートＥＯＲ、出力ラッチＯＬＴ、クロックＣ
ＬＫよりラッチタイミング信号を発生するタイミング発
生回路ＴＭＧ等から構成されている。ＬＦＳＲよりシグ
ネチャ・パターンが入力されると、コンパレータＣＭＰ
はイクスクルーシブＯＲゲートＥＯＲによってリード・
オンリ・メモリＲＯＭに格納されている期待シグネチャ
・パターンとＬＦＳＲの出力パターンとを比較して一致
しているとロウレベルの信号を、また一致していないと
ハイレベルの信号を出力する。この出力がラッチＯＬＴ
にラッチされて良／不良を示す信号ＥＲＲとして出力さ
れる。

【００４９】なお、ＬＦＳＲの動作原理は既に公知であ
り、種々の文献等に記載されているので詳しい説明は省
略するが、その原理に従い被検査論理回路に合った最適
化が可能である。ＬＦＳＲを適用したＢＩＳＴを内蔵し
た一般の論理ＬＳＩでは、論理回路毎にＬＦＳＲの最適
化が必要であったため設計上煩わしさがあったが、本実
施例のＦＰＧＡでは同一のセル論理ブロックＣＬＢを使
用しているので、その最適化は一律に行なうことがで
き、設計負担が軽減される。また、ＢＩＳＴを内蔵した
従来のＬＳＩは、１つのＢＩＳＴがＬＳＩ内部回路全て
を検査するグローバルなＢＩＳＴであっため、生成され
るテストパターンではテスト充分性が保証されないが、
本実施例のＢＩＳＴは各セル論理ブロックＣＬＢ内に設
けられたローカルなＢＩＳＴであるため、テスト充分性
も保証される。

【００５０】この実施例のシステムＬＳＩにおいては、
テスト時に上記ＦＰＧＡ１２０を用いて上記ＡＤ変換回
路１６０内の電圧発生回路６１０に対する制御パルス
（スイッチングパルス）を形成するパルスコントロール
回路を構成して、その制御パルスのパルス幅を適当に制
御することで所望のアナログ電圧を発生させてＡＤ変換
回路１６０に入力できるようにしている。

【００５１】図１の実施例のシステムＬＳＩでは、後に
詳細に説明されるようにカスタム論理回路（ＦＰＧＡ）
１２０やＣＰＵ１３０上に構築される自己テスト回路を
ＢＩＳＴ回路とみなして、カスタム論理回路（ＦＰＧ
Ａ）１２０やＣＰＵ１３０に対する自己テストのための
設定信号やデータを入力したり、テスト結果およびＦＰ
ＧＡ１２０内のメモリセルやＳＲＡＭ１４０に記憶され
ているデータを出力したりするように構成されている。

【００５２】次に、ＡＤ変換回路を内蔵した図１に示さ
れているシステムＬＳＩに本発明に係るテスト方法を適
用した場合のテスト手順の一例を、図７〜図１２を用い
て説明する。図７には、ＬＳＩ全体のテスト手順の概略
が、また図８〜図１２にはＬＳＩを構成する各ブロック
のテスト手順の具体例が示されている。

【００５３】本発明に係るテスト方法に従うと、図７に
示されているように、先ずＦＰＧＡ１２０が前述したセ
ル論理ブロックの機能を利用して検査され、不良の有無
が判定されて不良があるときは不良個所の回避が行なわ
れる（ステップＳ１〜Ｓ３）。次に、ＦＰＧＡ１２０内
の上記不良個所を除いた部分にＳＲＡＭ１４０および１
５０をテストするためのテスト回路（ＡＬＰＧ）が構築
され、ＳＲＡＭ１４０および１５０のテストが順次実行
される（ステップＳ４，Ｓ５）。

【００５４】ＳＲＡＭ１４０および１５０に不良個所が
発見されなかった場合には、ＦＰＧＡ１２０内の上記不
良個所を除いた部分にカスタム論理回路１１０およびＣ
ＰＵ１３０をテストするためのテスト回路（ロジックテ
スタ）が構築され、カスタム論理回路１１０およびＣＰ
Ｕ１３０のテストが実行される（ステップＳ６〜Ｓ
８）。このとき、既に検査が終了しているＳＲＡＭを利
用してテストパターンもしくはテストパターン生成プロ
グラムが格納される。

【００５５】不良が発見されなかった場合には、ＦＰＧ
Ａ１２０内の上記不良個所を除いた部分にＤＲＡＭ１７
０および１８０をテストするためのテスト回路（ＡＬＰ
Ｇ）が構築され、ＤＲＡＭ１７０および１８０のテスト
が順次実行される（ステップＳ９，Ｓ１０）。そして、
不良個所が発見された場合には、それがＳＲＡＭ１４０
または１５０あるいは外部の記憶装置に記憶されてか
ら、ＤＲＡＭ１７０および１８０に設けられている冗長
回路を利用して不良ビットを救済するための救済プログ
ラムがＣＰＵ１３０に読み込まれ、ＣＰＵ１３０によっ
てそのプログラムが実行されてビット救済が行なわれる
（ステップＳ１１，Ｓ１２）。

【００５６】その後、ＦＰＧＡ１２０内の上記不良個所
を除いた部分に前記ＡＤ変換回路１６０をテストするた
めの電圧発生回路６１０に制御パルスを送ってアナログ
電圧を発生させる前記パルスコントロール回路６１４お
よび発生された電圧がＡＤ変換回路１６０で変換された
ディジタルデータの期待値を発生したりＡＤ変換後のデ
ータと期待値とを比較して所望の精度等が得られている
か判定したりするアナログテスト回路が構成される（ス
テップＳ１３）。このステップＳ１３では、ステップＳ
１で得られている不良個所を示す情報を利用して、その
不良個所を回避するように前記パルスコントロール回路
６１４を含むアナログテスト回路を構成するデータを、
ＦＰＧＡ１２０内の正常なクロスポイントスイッチの接
続情報記憶用メモリセルＳＭＣに書き込むことによって
所望の機能を有する回路を構成する。

【００５７】しかる後、ＦＰＧＡ１２０内に構築された
前記パルスコントロール回路６１４を含むアナログテス
ト回路を起動させ、電圧発生回路６１０に制御パルスを
送ってアナログ電圧を発生させてその電圧をＡＤ変換回
路１６０でＡＤ変換させ、変換されたディジタルデータ
と期待値とを比較して判定を行なわせる（ステップＳ１
４）。そして、上記テストの結果、所望の精度や性能が
得られているものは良品と、所望の精度や性能が得られ
ていないものは不良品と判定する。

【００５８】その後、良品については、ＦＰＧＡ１２０
内の上記不良個所を除いた部分にユーザ論理等のカスタ
ム論理の一部が構成されて、システムＬＳＩとして完成
される（ステップＳ１５）。このステップＳ１５では、
ステップＳ１で得られている不良個所を示す情報を利用
してその不良個所を回避するようにユーザ論理を構成す
るデータを、ＦＰＧＡ１２０内の正常なクロスポイント
スイッチの接続情報記憶用メモリセルＳＭＣに書き込む
ことによって所望の論理を構成する。

【００５９】以上によって、所望の機能を有するシステ
ムＬＳＩが構築される。このようにして構築されたＬＳ
Ｉは、ＦＰＧＡ１２０の自己テスト機能と不良個所回避
して構成されたテスト回路によりＲＡＭやＡＤ変換回路
のテストが実行されるため、高機能の外部テスタを使用
することなく信頼性の高いテスト結果が得られるととも
に、歩留まりも向上する。さらに、ＦＰＧＡ内に構成さ
れたテスト回路による自己テスト終了後は、ＦＰＧＡ１
２０にカスタム論理が構成されるため、無駄な回路が少
なくなり、余分なチップサイズの増大を抑えることがで
きる。

【００６０】図８には、図７のフローチャートのステッ
プＳ１〜Ｓ３におけるカスタム論理回路（ＦＰＧＡ）１
２０の自己検証のより詳しい手順が示されている。

【００６１】本実施例のデバイス（システムＬＳＩ）に
電源電圧が投入されると、ＦＰＧＡ１２０を構成するセ
ル論理ブロックＣＬＢの論理ゲート回路ＬＧ１，ＬＧ２
が能動化され、欠陥がある場合には論理ゲート回路ＬＧ
１の出力がロウレベルになってその出力状態が接続情報
記憶用メモリセルＳＭＣに記憶される（ステップＳ１１
１）。

【００６２】次に、テスタ５００を用いてテスト用イン
タフェース回路としてのＴＡＰ２１０にテストモードセ
レクト信号ＴＭＳやインストラクションレジスタ２１４
に設定するコードを入力して、ＴＡＰ２１０を、ＦＰＧ
Ａ１２０内の接続情報記憶用メモリセルＳＭＣのアクセ
スモードに設定する（ステップＳ１１２）。続いて、メ
モリセルＳＭＣに対して正常を示すデータ（上記セル論
理ブロックＣＬＢの自己検証による欠陥状態を示す論理
レベルと逆の論理レベル）を書き込む（ステップＳ１１
３）。次に、上記メモリセルＳＭＣのデータの読み出し
を行なう（ステップＳ１１４）。

【００６３】そして、読み出されたデータと書込みデー
タとを比較することでいずれのセル論理ブロックＣＬＢ
に欠陥があるか判定する（ステップＳ１１５）。また、
例えば上記書込みデータと逆のデータを書き込んで読み
出すことによってメモリセルＳＭＣ自身に欠陥のあるク
ロスポイントスイッチＣＳＷも検出することができる。

【００６４】次に、テスタ５００において、上記判定結
果に基づいて正常なクロスポイントスイッチＣＳＷおよ
びセル論理ブロックＣＬＢのマップを作成する（ステッ
プＳ１１６）。作成したマップすなわちクロスポイント
スイッチＣＳＷおよびセル論理ブロックＣＬＢの正常／
異常を示す情報は、テスタ５００内の記憶装置等に格納
しておく。それから、ＦＰＧＡ１２０上に構築するＳＲ
ＡＭテスタ（ＡＬＰＧ）のＨＤＬ記述をデータベース等
から読み出してテスタ５００で論理合成等を行ない、上
記マップに基づいて欠陥のあるクロスポイントスイッチ
ＣＳＷおよびセル論理ブロックＣＬＢを回避してＡＬＰ
Ｇ（Algorithmic Memory Pattern Generator）を構築す
るデータを生成する（ステップＳ１１７）。そして、生
成したデータをテスタ５００内の記憶装置等に格納する
（ステップＳ１１８）。このデータは、正常なクロスポ
イントスイッチＣＳＷのスイッチＭＯＳＦＥＴ Ｑｓｗ
を、構成したい論理に応じて選択的にオンさせるデータ
である。

【００６５】図９には、図７のフローチャートのステッ
プＳ４〜Ｓ５におけるＳＲＡＭ部１４０および１５０の
検査のより詳細な手順が示されている。

【００６６】ＳＲＡＭ部１４０および１５０の検査で
は、先ずテスタ５００からＴＡＰ２１０に制御信号を供
給してＦＰＧＡ１２０内のクロスポイントスイッチ制御
情報を記憶するためのメモリセルＳＭＣを選択状態にす
る（ステップＳ１２１）。それから、選択状態のメモリ
セルＳＭＣに上記ステップＳ１１８で記憶装置に記憶さ
れたＡＬＰＧを構築するデータを転送する（ステップＳ
１２２）。これによって、ＦＰＧＡ１２０内にＳＲＡＭ
を検査するためのテストパターンを発生可能なＡＬＰＧ
を含むテスト回路が構築される。

【００６７】次に、ＡＬＰＧを動作させてテストパター
ンを発生させるためのプログラムをテスタ５００により
インタフェース回路１９０を介してＦＰＧＡ１２０内の
メモリ回路に書き込む（ステップＳ１２３）。このメモ
リ回路は、ステップＳ１２２でのＡＬＰＧの構築の際
に、ＦＰＧＡ１２０を構成するセル論理ブロックＣＬＢ
とクロスポイントスイッチＣＳＷとによって構成されて
いる。

【００６８】続いて、テスタ５００から制御信号を供給
してＳＲＡＭ部１４０または１５０を選択状態にする
（ステップＳ１２４）。そして、上記ＦＰＧＡ１２０内
のＡＬＰＧに起動をかけ、ステップＳ１２３で書き込ん
だテストパターン生成プログラムを実行させてテストパ
ターンを発生させ、発生されたテストパターンをバス２
００等を介して選択状態のＳＲＡＭ部１４０または１５
０に供給してテストを行ない、そのテスト結果をインタ
フェース回路１９０を介して外部（テスタ５００）へ出
力する（ステップＳ１２５，Ｓ１２６）。

【００６９】すると、テスタ５００は出力されたテスト
結果からＳＲＡＭ部１４０または１５０内に不良がある
か否かを判定し良品と不良品を選別する（ステップＳ１
２７）。なお、ＦＰＧＡ１２０内に構築されたＡＬＰＧ
により形成された書込みデータを期待値として外部へ出
力させるとともに、ＳＲＡＭから読み出されたデータも
外部へ出力させることで、外部のテスタで期待値と読み
出しデータとを比較して不良の有無の判定を行なうよう
に構成することも可能である。また、テストパターン生
成プログラムをＦＰＧＡ内に構成したメモリ回路に記憶
される代わりに、外部からインタフェース回路１９０を
介して順次テストパターン生成プログラムを構成する命
令コードを入力させるようにしてもよい。

【００７０】図１０には、図７のフローチャートのステ
ップＳ６〜Ｓ８におけるロジック部すなわちカスタム論
理部１１０およびＣＰＵ部１３０の検査のより詳細な手
順が示されている。

【００７１】論理部１１０および１３０の検査では、先
ずテスタ５００において、ＦＰＧＡ１２０内にロジック
テスタを構築するためのデータを作成する（ステップＳ
１３１）。このとき、図８のＦＰＧＡ自己検証フローの
ステップＳ１１６で生成された正常なセル論理ブロック
ＣＬＢとクロスポイントスイッチＣＳＷのマップを用い
て故障のある回路を回避してロジックテスタを構築する
ようなデータが作成される。

【００７２】次に、テスタ５００から制御信号を供給し
てＦＰＧＡ１２０内のクロスポイントスイッチ制御情報
を記憶するメモリセルＳＭＣを選択状態にする（ステッ
プＳ１３２）。それから、選択状態のメモリセルＳＭＣ
に上記ステップＳ１３１で記憶装置に記憶されたロジッ
クテスタを構築するデータを転送する（ステップＳ１３
３）。これによって、ＦＰＧＡ１２０内に論理部を検査
するためのテストパターンを発生可能なテスト回路が構
築される。このとき、ＦＰＧＡ内にプログラムメモリを
構成し構成されたメモリにロジックテスタを動作させる
ためのプログラムも転送しておくようにしてもよい。

【００７３】次に、テスタ５００から制御信号を供給し
て、図９のフローの検査が終了したＳＲＡＭ部１４０ま
たは１５０を選択する（ステップＳ１３４）。そして、
予めテスタ５００内に用意されているカスタム論理部１
１０を検査するためのテストパターンを発生するプログ
ラムをテスタ５００によりインタフェース回路１９０を
介してＳＲＡＭ１４０または１５０内に書き込む（ステ
ップＳ１３５）。ＳＲＡＭのテストパターンを生成する
プログラムのように、ＦＰＧＡ内のメモリ回路に格納せ
ずに検査が終了したＳＲＭＡ内に格納するのは、一般に
メモリのテストパターンよりも論理回路のテストパター
ンの方が長くより大きなメモリ領域を必要とするためで
ある。

【００７４】続いて、上記ＦＰＧＡ１２０内のロジック
テスタに起動をかけ、ステップＳ１３５でＳＲＡＭ１４
０または１５０に書き込んだテストパターン生成プログ
ラムを読み出してテストパターンを生成しながらカスタ
ム論理部１１０に供給する（ステップＳ１３６）。そし
て、カスタム論理部１１０からの出力信号を期待値と比
較してテスト結果をインタフェース回路１９０を介して
外部（テスタ５００）へ出力する（ステップＳ１３
７）。

【００７５】すると、テスタ５００は出力されたテスト
結果からカスタム論理部１４０内に不良があるか否かを
判定し良品と不良品を選別する（ステップＳ１３８）。

【００７６】次に、予めテスタ５００内に用意されてい
るＣＰＵ１３０を検査するためのテストパターン生成プ
ログラムをＳＲＡＭ１４０または１５０へ転送する（ス
テップＳ１３９）。続いて、上記ＦＰＧＡ１２０内のロ
ジックテスタに起動をかけ、ステップＳ１３５でＳＲＡ
Ｍ１４０または１５０に書き込んだテストパターン生成
プログラムを読み出してテストパターンを生成しながら
ＣＰＵ１３０に供給する（ステップＳ１４０）。そし
て、ＣＰＵ１３０からの出力信号を期待値と比較してテ
スト結果をインタフェース回路１９０を介して外部（テ
スタ５００）へ出力する（ステップＳ１４１）。

【００７７】すると、テスタ５００は出力されたテスト
結果からＣＰＵ１３０内に不良があるか否かを判定し良
品と不良品を選別する（ステップＳ１４２）。

【００７８】図１１には、図７のフローチャートのステ
ップＳ９〜Ｓ１２におけるＤＲＡＭ部１７０および１８
０の検査のより詳細な手順が示されている。

【００７９】ＤＲＡＭ部１７０および１８０の検査で
は、先ずテスタ５００において、ＦＰＧＡ１２０内にＤ
ＲＡＭを検査するためのテストパターンを発生可能なＡ
ＬＰＧ（Algorithmic Memory Pattern Generator）を構
築するためのデータを作成する（ステップＳ１５１）。
このとき、図８のＦＰＧＡ自己検証フローのステップＳ
１１６で生成された正常なセル論理ブロックＣＬＢとク
ロスポイントスイッチＣＳＷのマップを用いて故障のあ
る回路を回避してＡＬＰＧを構築するようなデータが作
成される。なお、ＤＲＡＭを検査するＡＬＰＧはＳＲＡ
Ｍを検査するＡＬＰＧとほぼ同様であり、リフレッシュ
動作の正常／異常を判定する処理が追加されている点が
異なる。

【００８０】次に、テスタ５００から制御信号を供給し
てＦＰＧＡ１２０内のクロスポイントスイッチ制御情報
を記憶するメモリセルＳＭＣを選択状態にする（ステッ
プＳ１５２）。それから、選択状態のメモリセルＳＭＣ
に上記ステップＳ１５１で作成されたＡＬＰＧを構築す
るデータを転送する（ステップＳ１５３）。これによっ
て、ＦＰＧＡ１２０内にＤＲＡＭを検査するためのＡＬ
ＰＧを含むテスト回路が構築される。

【００８１】次に、ＡＬＰＧを動作させてテストパター
ンを発生させるためのプログラムをテスタ５００により
インタフェース回路１９０を介してＦＰＧＡ１２０内の
メモリ回路に書き込む（ステップＳ１５４）。このメモ
リ回路は、ステップＳ１５３でのＡＬＰＧの構築の際
に、ＦＰＧＡ１２０を構成するセル論理ブロックＣＬＢ
とクロスポイントスイッチＣＳＷとによって構成されて
いる。なお、テストパターン生成プログラムは、ＳＲＡ
Ｍ１４０または１５０内に記憶してもよいし、ＤＲＡＭ
検査の際に外部から順次命令コードをＦＰＧＡ１２０内
のＡＬＰＧに入力するようにしてもよい。

【００８２】続いて、テスタ５００から制御信号を供給
してＳＲＡＭ部１４０または１５０を選択状態にして
（ステップＳ１５５）、ＳＲＡＭ内に後述のＤＲＡＭテ
スト（ステップＳ１５９）で検出される欠陥ビットの位
置を記憶するためのフェールメモリを構成する（ステッ
プＳ１５６）。次に、テスタ５００から制御信号を供給
してＣＰＵ部１３０を選択状態にして（ステップＳ１５
７）、ＤＲＡＭの欠陥ビットを救済するための救済プロ
グラムをＣＰＵ１３０内のメモリに転送する（ステップ
Ｓ１５８）。この救済プログラムはＳＲＡＭ１４０また
は１５０内に入れておくようにしてもよい。

【００８３】この救済プログラムは、所定の置換アルゴ
リズムに従って、上記ＤＲＡＭ１７０または１８０に付
随して設けられている冗長回路内のアドレス変換回路に
置換アドレスを設定し、欠陥ビットを含むメモリ行また
はメモリ列を予備行または予備列に置きかえるものであ
る。テスト結果に基づいて、最も適切な予備メモリ行ま
たは予備メモリ列を選択して、欠陥ビットと置き換える
冗長置換アルゴリズムそれ自身は公知であり、それを使
用することで、本実施例のために新規な置換アルゴリズ
ムを必要としない。

【００８４】それから、テスタ５００により制御信号を
供給してＤＲＡＭ１７０を選択状態にしてから上記ＦＰ
ＧＡ１２０内のＡＬＰＧに起動をかけ、ステップＳ１５
４で書き込んだテストパターン生成プログラムを実行さ
せてテストパターンを発生させ、発生されたテストパタ
ーンを選択状態のＤＲＡＭ部１７０に供給してテストを
行ない、その結果すなわち欠陥ビットの位置をＳＲＡＭ
１４０または１５０に構成されたフェールメモリに記憶
させる（ステップＳ１５９）。なお、ステップＳ１５９
でのＤＲＡＭテストでは、ＳＲＡＭテストと同様のリー
ド／ライトテストの他に、正常なリフレッシュ動作が行
なわれるか否かのテストも行なわれる。

【００８５】次に、ＣＰＵ１３０に起動をかけて救済プ
ログラムを実行させ、上記フェールメモリ（ＳＲＡＭ１
４０または１５０）に記憶された欠陥ビットの情報に基
づいて欠陥ビットを含むメモリ行またはメモリ列を予備
行または予備列に置きかえるビット救済処理を行なう
（ステップＳ１６０）。その後、正常に救済が行なわれ
たか否かのテストが救済プログラムの一連の動作として
行なわれる（ステップＳ１６１）。そして、そのテスト
結果がチップ外部のテスタ５００に出力される。

【００８６】すると、テスタ５００は出力されたテスト
結果からＤＲＡＭ部１７０内に不良があるか否かを判定
し良品と不良品を選別する（ステップＳ１６２）。ＤＲ
ＡＭ部１５０のテストおよびビット救済が終了すると、
再びステップＳ１５９へ戻って他のＤＲＡＭ部１８０に
ついても同様にしてテストおよびビット救済とテスト結
果の判定が行なわれる。

【００８７】図１２には、図７のフローチャートのステ
ップＳ１３〜Ｓ１４におけるＡＤ変換回路部１６０の検
査のより詳細な手順が示されている。

【００８８】ＡＤ変換回路部１６０の検査では、先ずテ
スタ５００において、ＦＰＧＡ１２０内にパルスコント
ロール回路６１４を含むアナログテスタを構築するため
のデータを作成する（ステップＳ１７１）。このとき、
図８のＦＰＧＡ自己検証フローのステップＳ１１６で生
成された正常なセル論理ブロックＣＬＢとクロスポイン
トスイッチＣＳＷのマップを用いて故障のある回路を回
避してパルスコントロール回路６１４を含むアナログテ
スタを構築するようなデータが作成される。このデータ
の作成もＨＤＬ記述を利用して効率良く行なうことがで
きる。

【００８９】次に、テスタ５００から制御信号を供給し
てＦＰＧＡ１２０内のクロスポイントスイッチ制御情報
を記憶するメモリセルＳＭＣを選択状態にする（ステッ
プＳ１７２）。それから、選択状態のメモリセルＳＭＣ
に上記ステップＳ１７１で記憶装置に記憶されたパルス
コントロール回路６１４を含むアナログテスタを構築す
るデータを転送する（ステップＳ１７３）。これによっ
て、ＦＰＧＡ１２０内にＡＤ変換回路部１６０を検査す
るための制御パルスを発生可能なパルスコントロール回
路６１４を含むアナログテスト回路が構築される。

【００９０】次に、テスタ５００から制御信号を供給し
て、図９のフローの検査が終了したＳＲＡＭ部１４０ま
たは１５０を選択する（ステップＳ１７４）。そして、
予めテスタ５００内に用意されているＡＤ変換回路部１
６０を検査するためのテストパターン（電圧発生回路６
１０により検査のための電圧やアナログ波形を発生させ
るパターン）を形成するプログラムをテスタ５００によ
りインタフェース回路１９０を介してＳＲＡＭ１４０ま
たは１５０内に書き込む（ステップＳ１７５）。ＳＲＡ
Ｍ１４０または１５０にテストパターンを生成するプロ
グラムを記憶させる代わりに、ＦＰＧＡ１２０内に構成
されたメモリ回路に格納するようにしてもよい。

【００９１】続いて、上記ＦＰＧＡ１２０内のパルスコ
ントロール回路６１４を含むアナログテスタに起動をか
け、ステップＳ１３５でＳＲＡＭ１４０または１５０に
書き込んだテストパターン生成プログラムを読み出して
テストパターンを生成しながらＡＤ変換回路部１６０に
供給する（ステップＳ１７６）。そして、ＡＤ変換回路
部１６０からの出力ディジタル信号を期待値と比較して
テスト結果をインタフェース回路１９０を介して外部
（テスタ５００）へ出力する（ステップＳ１７７）。

【００９２】すると、テスタ５００は出力されたテスト
結果からＡＤ変換回路部１６０が所望の精度と性能を有
するか否かを判定し良品と不良品を選別する（ステップ
Ｓ１７８）。

【００９３】図１３は、本発明の他の実施例としてＤＡ
変換回路を内蔵したシステムＬＳＩの例を示すブロック
図である。

【００９４】図１３において、２６０がＤＡ変換回路で
あり、６２０はこのＤＡ変換回路２６０の近傍に設けら
れ、ＤＡ変換回路２６０から外部出力端子２６１へ出力
されるアナログ出力電圧をディジタル信号に変換する電
圧測定回路である。図１４には、この電圧測定回路６２
０の一実施例が示されている。

【００９５】この実施例の電圧測定回路６２０は、直列
形態の抵抗Ｒ０とツェナーダイオードＤ０とからなり所
定の電圧Ｖｃを発生する定電圧回路６２１と、一方の端
子が接地点のような定電位点に接続され電荷を充放電す
るコンデンサ６２２と、該コンデンサ６２２の他方の端
子と入力端子Ｖｉｎとの間に直列に接続されたスイッチ
ＳＷ１１および抵抗Ｒ１１と、上記コンデンサ６２２の
他方の端子と接地点との間に直列に接続されたスイッチ
ＳＷ１２および抵抗Ｒ１２と、差動増幅回路などからな
り上記コンデンサ６２２の充電電圧と上記定電圧回路６
２１の定電圧とを比較するコンパレータ６２３と、上記
スイッチＳＷ１１およびＳＷ１２をオン、オフ制御する
制御パルスＰ１１，Ｐ１２を形成するパルスコントロー
ル回路６２４等から構成されている。

【００９６】この電圧測定回路６２０では、制御パルス
Ｐ１１，Ｐ１２は互いにハイレベルの期間が重複しない
ように設定されており、先ずスイッチＳＷ１２をパルス
コントロール回路６２４からの制御パルスＰ１２によっ
てオンさせることによって入力電圧をコンデンサ６２２
にサンプリングさせ、次に制御パルスＰ１１をスイッチ
ＳＷ１１に与えてコンデンサ６２２の電荷を引き抜き、
そのときの充電電圧すなわちノードＮ２の電圧と上記定
電圧回路６２１の定電圧とをコンパレータ６２３で比較
する。

【００９７】上記制御パルスＰ１１をＰ１２に比べて短
く設定するか抵抗Ｒ１２の値をＲ１１の値に比べて小さ
く設定しておくことにより、充電は高速で行ない放電は
徐々に行なわれるようにしておいて、充電後に制御パル
スＰ１１によるスイッチＳＷ１１のオン、オフを繰り返
してコンデンサ６２２の電圧を徐々に下げてコンパレー
タ６２３の出力が反転するまでの制御パルスＰ１１のパ
ルス数を計数し、そのパルス数と制御パルスＰ１１，Ｐ
１２のパルス幅と抵抗Ｒ１１，Ｒ１２の比とから演算に
よって最初にコンデンサ６２２にサンプリングされた入
力電圧の値を知ることができる。

【００９８】この実施例では、上記パルスコントロール
回路６２４および上記パルス数を計数するカウンタ、演
算回路、ＤＡ変換回路２６０に与えるディジタル信号
（テストパターン）を発生する回路などを、カスタム論
理が構成される前のＦＰＧＡ１２０に構築してＤＡ変換
回路２６０のテストを行なうようにされている。これに
よって、この実施例の電圧測定回路６２０によれば、Ｄ
Ａ変換回路２６０から外部端子２６１へ出力されるアナ
ログ電圧を外部のテスタで測定することなくＤＡ変換回
路２６０のテストが可能になる。

【００９９】この実施例の電圧測定回路６２０は、制御
パルスＰ１１，Ｐ１２の周期およびパルス幅を可変にす
ることで任意の精度で電圧を測定することができる。ま
た、半導体集積回路では抵抗Ｒ１１，Ｒ１２の抵抗値が
プロセスでばらついても抵抗比はほぼ一定になるととも
に、コンデンサ６１２の容量値がばらついても、充電と
放電に同一のコンデンサを使用するので、ばらつきによ
る電圧測定精度への影響は少ない。しかも、電圧測定回
路６２０が、測定したい電圧を出力するＤＡ変換回路２
６０の近傍に配置されているため、テスト時にＤＡ変換
回路２６０から出力される電圧の測定精度を高めること
ができる。

【０１００】一方、電圧測定回路６２０に供給される制
御パルスＰ１１，Ｐ１２はディジタル信号であるため、
制御パルスＰ１１，Ｐ１２を形成するパルスコントロー
ル回路６２４が電圧測定回路６２０から離れた位置にあ
るＦＰＧＡ１２０内に構築されても精度が低下する心配
はない。

【０１０１】なお、電圧測定回路６２０は図１４の実施
例の構成に限定されるものでなく、種々の構成例が考え
られる。例えば上記抵抗Ｒ１１，Ｒ１２は、上記スイッ
チＳＷ１１，ＳＷ１２の持つ抵抗成分を利用することで
省略することも可能である。

【０１０２】また、ＤＡ変換回路２６０を内蔵した図１
３に示されているシステムＬＳＩの全体のテスト手順
は、図７のフローチャートを用いて説明したＡＤ変換回
路１６０を内蔵した図１に示されているシステムＬＳＩ
のテスト手順と同一である。図１に示されているシステ
ムＬＳＩのテスト手順と異なる点は、図７のステップＳ
１７１で作成されるアナログテスタの記述データとステ
ップＳ１７３でＦＰＧＡ１２０上に構築されるアナログ
テスタの構成と（ステップＳ１７５でＳＲＡＭ１４０ま
たは１５０にロードされるテストパターンが異なること
である。

【０１０３】さらに、アナログＬＳＩのテストに関して
は、アナログ信号をディジタル信号に変換しかつフーリ
エ変換を行なってアナログ波形を解析する技術がある
が、上記実施例のＤＡ変換回路の自己テストにおいて
は、必要に応じてＣＰＵにＤＳＰ（ディジタル・シグナ
ル・プロセッサ）のアルゴリズムをロードして、このＤ
ＳＰによりフーリエ変換を行なってＤＡ変換回路から出
力されるアナログ波形の解析を行なうように構成するこ
とも可能である。

【０１０４】以上説明したように上記実施例の半導体集
積回路は、半導体チップ上に、少なくとも、アナログ回
路と、該アナログ回路のアナログ入力端子に接続され検
査用のアナログ入力電圧を発生可能な電圧発生回路もし
くはアナログ出力端子に接続され出力アナログ電圧を測
定可能な電圧測定回路とが搭載されているため、アナロ
グ電圧を発生可能な高機能の外部テスタを使用すること
なく内蔵アナログ回路の精度や性能を知ることができる
ようになるという効果が有る。

【０１０５】また、上記実施例の半導体集積回路は、半
導体チップ上に複数の基本論理セル（セル論理ブロッ
ク）からなり基本論理セルごとに回路が正常か異常かを
示す信号を出力可能でかつ任意の論理を構成可能なＦＰ
ＧＡのような可変論理回路が搭載されている。これによ
り、外部テスタを使用することなく可変論理回路（ＦＰ
ＧＡ）内に不良個所があることおよびその位置を知るこ
とができ、不良個所を回避して論理を構成することによ
り歩留まりを向上させるとともに、この可変論理回路
（ＦＰＧＡ）を用いてテスト回路を構築してアナログ回
路その他の内部回路をテストする場合にテスト回路自身
の故障による誤ったテスト結果が出力されるのを回避す
ることができるという効果がある。

【０１０６】また、上記実施例では、回路が正常か異常
かを示す信号を出力可能でかつ任意の論理を構成可能な
可変論理回路（ＦＰＧＡ）とアナログ回路および該アナ
ログ回路のアナログ入力端子に接続された電圧発生回路
もしくはアナログ出力端子に接続された電圧測定回路と
を内蔵した半導体集積回路において、まず上記可変論理
回路（ＦＰＧＡ）により自己テストを行なわせ、その結
果得られた不良個所を示す情報を用いて不良個所を除い
た基本論理セルのみでＡＤ変換回路やＤＡ変換回路など
のアナログ回路を検査するアナログテスト回路を構築し
て上記アナログ回路を検査するようにしている。これに
よって、不良個所を回避して論理を構成することにより
歩留まりを向上させるとともに、外部テスタを用いるこ
となくＬＳＩ内部のアナログ回路のテストを比較的高い
精度で行ないその結果を知ることができる。しかも、こ
の可変論理回路（ＦＰＧＡ）を用いてテスト回路を構築
してアナログ回路その他の内部回路をテストする場合に
テスト回路自身の故障による誤ったテスト結果が出力さ
れるのを回避することができ、信頼性の高い検査結果が
得られるという効果がある。

【０１０７】さらに、実施例では、まず上記可変論理回
路により自己テストを行なわせ、その結果得られた不良
個所を示す情報を用いて該可変論理回路内に、不良個所
を除いた基本論理セルのみでＣＰＵやＡＤ変換回路、Ｄ
Ａ変換回路、カスタム論理回路を検査するテスト回路を
構築してＣＰＵやＡＤ変換回路、ＤＡ変換回路、カスタ
ム論理回路を検査し、しかる後、上記可変論理回路内
に、不良個所を除いた基本論理セルのみで所望のカスタ
ム論理を構成するようにしているので、信頼性が高いＬ
ＳＩが得られるとともに、テスト終了後にＬＳＩチップ
内には無駄な回路が残らなくなり、これによってテスト
回路をＬＳＩ内部に設けることに伴うハードウェアのオ
ーバーヘッドを減らすことができるという効果がある。

【０１０８】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば上記
実施例においては、ＡＤ変換回路を内蔵したシステムＬ
ＳＩとＤＡ変換回路を内蔵したシステムＬＳＩを別々に
説明したが、この発明はＡＤ変換回路およびＤＡ変換回
路を１つのチップ上に有するシステムＬＳＩにも適用で
きることはいうまでもない。

【０１０９】また、上記実施例においては、ＡＤ変換回
路またはＤＡ変換回路とＦＰＧＡ（可変論理回路）とを
搭載したシステムＬＳＩにおいて、ＦＰＧＡにアナログ
テスト回路を構築してテストするようにしたものを説明
したが、ＦＰＧＡは必ずしも設ける必要はなく、図２や
図１４に示されているような電圧発生回路６１０または
電圧測定回路６２０を同一チップ上に搭載して、外部か
ら電圧発生回路６１０または電圧測定回路６２０を制御
する制御信号を入力するようにしても良い。これによっ
て、外部テスタの負担を減らし、高機能のテスタを使用
しなくてもアナログ回路のテストを行なえるようにな
る。

【０１１０】さらに、実施例では、電圧発生回路６１０
または電圧測定回路６２０はＡＤ変換回路またはＤＡ変
換回路に対してそれぞれ１つずつ設けているが、電圧発
生回路６１０または電圧測定回路６２０は比較的その回
路規模が小さいので、半導体チップ内の所定のアナログ
電圧を直接与えたいポイントやアナログ電圧を測定した
いポイントに対応してそれぞれ電圧発生回路６１０また
は電圧測定回路６２０を設けるようにしても良い。

【０１１１】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＣＰＵ
とＡＤ変換回路またはＤＡ変換回路、ＳＲＡＭ、ＤＲＡ
Ｍおよびカスタム論理回路を備えたシステムＬＳＩにお
ける自己検証方法を例にとって説明したが、この発明は
それに限定されず、ＡＤ変換回路またはＤＡ変換回路以
外のアナログ回路を内蔵したシステムＬＳＩや内蔵メモ
リとしてＳＲＡＭとＤＲＡＭのいずれか一方のみを備え
たシステムＬＳＩ、カスタム論理回路を備えていないシ
ステムＬＳＩその他ディジタル回路の他にアナログ回路
が搭載された半導体集積回路に広く利用することができ
る。

【０１１２】また、自己構成可能なＦＰＧＡとＤＡ変換
回路やＡＤ変換回路を組合せた回路により、新たに設計
されたアナログＬＳＩの評価を行なうアナログ・エミュ
レータを構成することも可能である。

【０１１３】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。

【０１１４】すなわち、高機能の外部テスタを用いるこ
となくアナログ回路を内蔵したＬＳＩ内部の回路のテス
トを比較的高い精度で行なうことが可能になるととも
に、自分で故障個所を検出可能でかつ任意の論理を構成
可能な可変論理回路を用いてアナログ回路のテスト回路
を構成することで歩留まりの高いＬＳＩを実現すること
ができる。また、ハードウェアのオーバーヘッドの少な
いアナログ回路とディジタル回路の混載ＬＳＩを実現す
ることができる。

【図面の簡単な説明】

【図１】図１は、本発明を適用したシステムＬＳＩの一
実施例の全体構成を示すブロック図である。

【図２】図２は、本発明を適用したシステムＬＳＩ内に
設けられるＡＤ変換回路のテスト用の電圧を発生する電
圧発生回路の一実施例を示す回路構成図である。

【図３】図３は、本発明を適用したシステムＬＳＩ内に
設けられる可変論理回路（ＦＰＧＡ）の一実施例を示す
回路構成図である。

【図４】図４は、ＦＰＧＡを構成するクロスポイントス
イッチの具体例を示すブロック図である。

【図５】図５は、ＦＰＧＡを構成するセル論理ブロック
の具体例を示す論理回路図および概念図である。

【図６】図６は、ＦＰＧＡを構成するセル論理ブロック
の他の例を示す論理回路図である。

【図７】図７は、本発明を適用したシステムＬＳＩにお
ける内部回路の検査手順の一例を示すフローチャート図
である。

【図８】図８は、図７のフローチャートのステップＳ１
〜Ｓ３におけるＦＰＧＡ部の検査手順の具体的内容を示
すフローチャートである。

【図９】図９は、図７のフローチャートのステップＳ４
〜Ｓ５におけるＳＲＡＭ部の検査手順の具体的内容を示
すフローチャートである。

【図１０】図１０は、図７のフローチャートのステップ
Ｓ６〜Ｓ８におけるカスタム論理回路およびＣＰＵ部の
検査手順の具体的内容を示すフローチャートである。

【図１１】図１１は、図７のフローチャートのステップ
Ｓ９〜Ｓ１２におけるＤＲＡＭ部の検査手順の具体的内
容を示すフローチャートである。

【図１２】図１２は、図７のフローチャートのステップ
Ｓ１３〜Ｓ１４におけるＡＤ変換回路部の検査手順の具
体的内容を示すフローチャートである。

【図１３】図１３は、本発明が適用される他のアナログ
・ディジタル混載ＬＳＩの一例としてＤＡ変換回路を内
蔵したシステムＬＳＩの構成例を示すブロック図であ
る。

【図１４】図１４は、本発明を適用したシステムＬＳＩ
内に設けられるＤＡ変換回路の出力電圧をディジタル信
号に変換する電圧測定回路の一実施例を示す回路構成図
である。

【符号の説明】

１１０ カスタム論理回路 １２０ カスタム論理回路（ＦＰＧＡ：可変論理回路） １３０ ＣＰＵ（中央処理ユニット） １４０，１５０ スタティックＲＡＭ １６０ ＡＤ変換回路 １７０，１８０ ダイナミックＲＡＭ １９０ インタフェース回路 ２６０ ＤＡ変換回路 ６１０ 電圧発生回路 ６１１ 定電圧回路 ６１２ コンデンサ ６１３ フィルタ回路 ６１４ パルスコントロール回路 ６２０ 電圧測定回路 ６２１ 定電圧回路 ６２２ コンデンサ ６２３ コンパレータ ６２４ パルスコントロール回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 11/413 Ｇ１１Ｃ 11/34 ３４１Ｄ ５Ｌ１０６ 11/401 ３７１Ａ 29/00 ６７５ Ｈ０１Ｌ 27/04 Ａ Ｕ (72)発明者 奈良 孝 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 2G032 AA07 AA09 AC10 AD01 AD07 AE08 AE10 AE12 AG07 AK16 AK19 AL14 5B015 JJ31 PP05 PP07 PP08 RR05 5B024 AA07 AA15 BA29 CA15 CA27 EA01 5B048 AA12 AA20 DD10 EE01 5F038 AV04 AV06 BB03 BB04 BG01 BG04 CA03 CA04 DF03 DF04 DF05 DF07 DF12 DT03 DT07 DT08 DT15 DT17 DT18 EZ20 5L106 AA01 AA02 DD08 DD25

Claims (8)

【特許請求の範囲】
1. 【請求項１】 半導体チップ上に、少なくとも、アナロ
   グ回路と、該アナログ回路のアナログ入力端子に接続さ
   れ検査用のアナログ入力電圧を発生可能な電圧発生回路
   もしくはアナログ出力端子に接続され出力アナログ電圧
   を測定可能な電圧測定回路とが搭載されてなることを特
   徴とする半導体集積回路。
2. 【請求項２】 上記電圧発生回路は、定電圧回路と、一
   方の端子が接地点のような定電位点に接続され電荷を充
   放電するコンデンサと、該コンデンサの他方の端子と上
   記定電圧回路との間に直列に接続された第１スイッチお
   よび第１抵抗と、上記コンデンサの他方の端子と接地点
   との間に直列に接続された第２スイッチおよび第２抵抗
   と、上記コンデンサの充電電圧を平滑化するフィルタ回
   路とから構成されていることを特徴とする請求項１に記
   載の半導体集積回路。
3. 【請求項３】 上記電圧測定発生回路は、定電圧回路
   と、一方の端子が接地点のような定電位点に接続され電
   荷を充放電するコンデンサと、該コンデンサの他方の端
   子と入力端子との間に直列に接続された第１スイッチお
   よび第１抵抗と、上記コンデンサの他方の端子と接地点
   との間に直列に接続された第２スイッチおよび第２抵抗
   と、上記コンデンサの充電電圧と上記定電圧回路からの
   定電圧とを比較するコンパレータとから構成されている
   ことを特徴とする請求項１に記載の半導体集積回路。
4. 【請求項４】 上記上記電圧発生回路または上記電圧測
   定回路を構成する第１スイッチおよび第２スイッチを制
   御する制御パルスを形成するパルス制御回路を備えてい
   ることを特徴とする請求項２または３に記載の半導体集
   積回路。
5. 【請求項５】 上記アナログ回路は、ＡＤ変換回路また
   はＤＡ変換回路であることを特徴とする請求項１〜４に
   記載の半導体集積回路。
6. 【請求項６】 半導体チップ上に、少なくとも、複数の
   基本論理セルからなり各基本論理セルごとに回路が正常
   か異常かを示す信号を出力可能でかつ任意の論理を構成
   可能な可変論理回路とアナログ回路および該アナログ回
   路のアナログ入力端子に接続された電圧発生回路もしく
   はアナログ出力端子に接続された電圧測定回路とが搭載
   されてなる半導体集積回路の検査方法において、 まず上記可変論理回路により自己テストを行なわせ、そ
   の結果得られた不良個所を示す情報を用いて該可変論理
   回路内に、正常な基本論理セルのみで所定のアルゴリズ
   ムに従って所定の制御信号および期待値信号を発生して
   前記制御信号を上記電圧発生回路もしくは電圧測定回路
   に供給し、その結果上記アナログ回路もしくは電圧測定
   回路から得られる出力信号に基づいて上記アナログ回路
   の精度を判定するアナログテスト回路を構築して、上記
   アナログ回路を検査するようにしたことを特徴とする半
   導体集積回路の検査方法。
7. 【請求項７】 上記アナログ回路は、ＡＤ変換回路また
   はＤＡ変換回路であることを特徴とする請求項６に記載
   の半導体集積回路の検査方法。
8. 【請求項８】 半導体チップ上に、少なくとも、複数の
   基本論理セルからなり各基本論理セルごとに回路が正常
   か異常かを示す信号を出力可能でかつ任意の論理を構成
   可能な可変論理回路とアナログ回路および該アナログ回
   路のアナログ入力端子に接続された電圧発生回路もしく
   はアナログ出力端子に接続された電圧測定回路とが搭載
   されてなる半導体集積回路の製造方法において、 まず上記可変論理回路により自己テストを行なわせ、そ
   の結果得られた不良個所を示す情報を用いて該可変論理
   回路内に、正常な基本論理セルのみで所定のアルゴリズ
   ムに従って所定の制御信号および期待値信号を発生して
   制御信号を上記電圧発生回路もしくは電圧測定回路に供
   給し、その結果上記アナログ回路もしくは電圧測定回路
   から得られる出力信号に基づいて上記アナログ回路を検
   査するアナログテスト回路を構築して、上記アナログ回
   路を検査し、 その後、上記可変論理回路内に、正常な基本論理セルの
   みで所望の論理を有する論理回路を構築するようにした
   ことを特徴とする半導体集積回路の製造方法。