JP2021027056A - 半導体装置 - Google Patents

Abstract

【課題】伝達される信号の振幅低下や遅延増加を招くことを抑制しつつ内部回路を保護する保護回路を含む半導体装置を提供すること。【解決手段】外部に接続される外部端子（１６、１７）と、所定の機能を有する内部回路（１３、１４）と、外部端子（１６、１７）と内部回路（１３、１４）との間に接続された第１の抵抗（Ｒ１、Ｒ２）と、第１の抵抗（Ｒ１、Ｒ２）に並列に接続されるとともに、内部回路（１３、１４）によって導通、非導通が制御されるスイッチ回路（Ｓｗ１、Ｓｗ２）と、を含む。【選択図】図１

Description

本発明は、半導体装置、特に静電気に対する保護回路を含む半導体装置に関する。

ＬＳＩやＩＣ等の半導体装置においては、ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ：静電気放電）による破壊を防止するために、様々な保護回路が設けられる場合がある。例えば、入出力端子部に保護トランジスタを配置する構成や、半導体装置の内部への信号線に入力保護抵抗を直列に配置し、外部からのサージを半導体装置内部に伝えないようにする構成が一般的である。

図５は、上記保護回路を備えた従来技術に係る半導体装置の一例を示している。図５に示す従来技術に係る半導体装置は、被保護回路である内部回路２０、ＰＭＯＳトランジスタ１８、ＮＭＯＳトランジスタ１９、抵抗Ｒ１、および端子を備えている。ダイオード接続されたＰＭＯＳトランジスタ１８、およびＮＭＯＳトランジスタ１９が、上記保護トランジスタに相当し、抵抗Ｒ１が上記入力保護抵抗に相当する。

さらに、保護回路を含む半導体装置に関する文献として、例えば特許文献１が知られている。特許文献１に開示された半導体装置は、所定の処理を行う半導体集積回路と、この半導体集積回路を静電気から保護する保護抵抗とを備えた半導体装置において、保護抵抗に並列に設けられたトランジスタと、このトランジスタに一定のバイアスを与える半導体集積回路内に設けられたバイアス回路とを備えたことを特徴としている。

特許文献１に開示された半導体装置では、半導体集積回路に電源が供給されていない時にはバイアス回路からトランジスタへバイアスが与えられず、トランジスタはオフ状態にある。従って、外部信号は保護抵抗を介して半導体集積回路に入力され、半導体集積回路は大きな抵抗値を持つ保護抵抗によって静電気から保護される。一方、半導体集積回路に電源が供給されている時にはバイアス回路からトランジスタへ一定バイアスが与えられ、トランジスタはオン状態にある。従って、外部信号は低抵抗状態にあるトランジスタを介して半導体集積回路に入力され、半導体集積回路の高周波特性は損なわれることはない。このため、半導体集積回路の高周波特性を損なうことのない入力保護回路が実現されるとしている。

特開平７−９９２８７号公報

しかしながら、一例としてアナログ電圧を入力する端子や、出力する端子においては、入力保護抵抗が挿入されることに起因して、例えば、内部回路としてのＡＤ変換回路に入力される信号の振幅や、内部回路としてのＤＡ変換回路から出力される信号の振幅が低下し、アナログ回路としての特性が確保できなくなる場合がある。また、近年では、製造プロセス上の制約からの入力保護抵抗値の大きさの制限、あるいは製造プロセスの微細化に伴うトランジスタの耐圧の低下に起因して、ＥＳＤ耐圧の確保が困難となってきているという問題がある。

また、過剰な抵抗値の入力保護抵抗が存在するために、ＡＤ変換回路における変換時間が長くなったり、ＤＡ変換回路から出力される出力電圧が安定するまでの時間が長くなったりするという問題も発生している。

さらに、特許文献１に開示された半導体装置は、保護回路の高周波特性を考慮したものではあるが、半導体装置に電源が投入されると、保護抵抗と並列に接続されたトランジスタが導通した状態となるので、特に電源の投入状態においてＥＳＤに対して脆弱な状態におかれる。半導体装置の用途によっては電源投入状態であっても静電気の影響を受ける場合もあるため、そのような場合にはＥＳＤによる破壊が生じてしまうおそれがある。

本発明は、上記の事情を踏まえ、伝達される信号の振幅低下や遅延増加を招くことを抑制しつつ内部回路を保護する保護回路を含む半導体装置を提供することを目的とする。

上記課題を解決するため、本発明に係る半導体装置は、外部に接続される外部端子と、所定の機能を有する内部回路と、外部端子と内部回路との間に接続された第１の抵抗と、第１の抵抗に並列に接続されるとともに、内部回路によって導通、非導通が制御されるスイッチ回路と、を含むものである。

本発明によれば、伝達される信号の振幅低下や遅延増加を招くことを抑制しつつ内部回路を保護する保護回路を含む半導体装置を提供することが可能となる、という効果を奏する。

第１の実施の形態に係る半導体装置の構成の一例を示すブロック図である。 第１の実施の形態に係る、（ａ）は保護回路の一例を示す回路図、（ｂ）は（ａ）に示す保護回路の動作を示すタイムチャートである。 第２の実施の形態に係る保護回路の構成の一例を示す回路図である。 第３の実施の形態に係る保護回路の構成の一例を示す回路図である。 従来技術に係る半導体装置の構成を示す回路図である。

以下、図面を参照して、本発明を実施するための形態について詳細に説明する。以下の説明では、本発明に係る半導体装置をマイコンに適用した形態を例示して説明する。また、以下の説明では、ＥＳＤ保護素子を入力端子、出力端子に設ける形態を例示し、アナログ信号に対してＥＳＤ保護素子を設ける形態を例示して説明する。

［第１の実施の形態］
図１および図２を参照して、本実施の形態に係る半導体装置としてのマイコン１０について説明する。図１に示すように、マイコン１０は、保護回路１１、１２、ＡＤコンバータ１３、ＤＡコンバータ１４、ＣＰＵ１５、および端子１６、１７を含んで構成されている。

マイコン１０は、様々な機器に搭載され、当該機器を制御する半導体装置である。ＣＰＵ１５は中央演算処理装置であり、マイコン１０における様々な処理を実行する。

端子１６は、マイコン１０の外部回路からのアナログ信号の入力端子であり、端子１７は、マイコン１０から外部回路へのアナログ信号の出力端子である。なお、「端子１６」、「端子１７」は、本発明に係る「外部端子」の一例である。

ＡＤコンバータ１３はアナログデジタル変換回路であり、ＤＡコンバータ１４はデジタルアナログ変換回路である。ＡＤコンバータ１３、ＤＡコンバータ１４は、各々本実施の形態に係る保護素子の保護対象（被保護回路）である。なお、「ＡＤコンバータ１３」および「ＤＡコンバータ１４」は、本発明に係る「内部回路」の一例である。

マイコン１０は、端子１６から入力されたアナログ信号をＡＤコンバータ１３でデジタル信号に変換し、ＣＰＵ１５で処理した後ＤＡコンバータ１４でアナログ信号に変換し、端子１７から出力する。つまり、端子１６から入力されたアナログ信号はＣＰＵ１５での処理に適したデジタル信号に変換され、ＣＰＵ１５で処理されたデジタル信号は再度アナログ信号に変換されて端子１７から出力される。

保護回路１１、１２は、本発明に係るＥＳＤ保護回路である。入力用の端子１６側に設けられた保護回路１１は主としてＡＤコンバータ１３の入力部を保護し、出力用の端子１７側に設けられた保護回路１２は主としてＤＡコンバータ１４の出力部を保護する。保護回路１１は、ＭＯＳトランジスタで構成されたスイッチＳｗ１、および抵抗Ｒ１を備えている。スイッチＳｗ１の制御端子であるゲートは、ＡＤコンバータ１３に接続されている。また、保護回路１２は、ＭＯＳトランジスタで構成されたスイッチＳｗ２、および抵抗Ｒ２を備えている。スイッチＳｗ２の制御端子であるゲートは、ＤＡコンバータ１４に接続されている。

次に、保護回路１１、１２の制御方法について説明する。図１に示すように、ＣＰＵ１５からＡＤコンバータ１３に向けてＡＤ変換指示信号Ｓａ１が出力され、該ＡＤ変換指示信号Ｓａ１を受け取ったＡＤコンバータ１３は、スイッチ制御信号（図１では「ＳＷ制御信号」と表記）Ｓｃ１をスイッチＳｗ１に向けて出力する。すなわち、スイッチＳｗ１は、ＡＤコンバータ１３を介してＣＰＵ１５により導通、非導通（オン、オフ）が制御される。

一方、ＣＰＵ１５からＤＡコンバータ１４に向けてＤＡ変換指示信号Ｓａ２が出力され、該ＤＡ変換指示信号Ｓａ２を受け取ったＤＡコンバータ１４は、スイッチ制御信号（図１では「ＳＷ制御信号」と表記）Ｓｃ２をスイッチＳｗ２に向けて出力する。すなわち、スイッチＳｗ２は、ＤＡコンバータ１４を介してＣＰＵ１５により導通、非導通（オン、オフ）が制御される。

次に、図２を参照して、保護回路１１、１２のより詳細な構成、および動作について説明する。図２（ａ）は、保護回路１１、および保護回路１１の周辺の回路をより詳細に示した回路図である。図２（ｂ）は保護回路１１の動作を説明するタイムチャートである。なお、保護回路１２は保護回路１１と同様に動作するので、以下保護回路１１について説明し、保護回路１２の説明は適宜省略する。

図２（ａ）に示すように、マイコン１０は、各々端子１６に接続されるとともに、電源ＶＤＤとグランドＧＮＤとの間に接続されたＰＭＯＳトランジスタ１８、ＮＭＯＳトランジスタ１９を備えている。ＰＭＯＳトランジスタ１８、ＮＭＯＳトランジスタ１９は、各々ダイオード接続されたＥＳＤ保護用のトランジスタである。なお、ＰＭＯＳトランジスタ１８、およびＮＭＯＳトランジスタ１９は、保護回路１１とは独立して作用する保護回路であり、本実施の形態に係るマイコン１０における必須の構成ではない。

図２（ａ）に示すように、保護回路１１は、抵抗Ｒ１、および抵抗Ｒ１に並行に接続されたスイッチＳｗ１を含んで構成されている。スイッチＳｗ１はスイッチ制御信号Ｓｃ１によって制御されるが、スイッチＳｗ１はＮＭＯＳトランジスタで構成されているので、スイッチ制御信号Ｓｃ１がロウ（以下、「Ｌ」）でスイッチＳｗ１はオフ、スイッチ制御信号Ｓｃ１がハイ（以下、「Ｈ」）でスイッチＳｗ１はオンとなる。

図２（ｂ）を参照して、スイッチＳｗ１の制御について、より詳細に説明する。ＣＰＵ１５は、端子１６にＣＰＵ１５での処理の対象となるアナログ信号が入力されると、ＡＤコンバータ１３に向けて、ＡＤ変換指示信号Ｓａ１を出力する（図２（ｂ）に示す＜１＞）。ＡＤ変換指示信号Ｓａ１はアクティブハイである。ＡＤ変換指示信号Ｓａ１を受け取ったＡＤコンバータ１３は、スイッチＳｗ１に向けてＨレベルのスイッチ制御信号Ｓｃ１を送る（図２（ｂ）に示す＜２＞）。Ｈのスイッチ制御信号Ｓｃ１を受け取る前はスイッチＳｗ１はオフなので、端子１６とＡＤコンバータ１３の間には抵抗Ｒ１が接続されている。そして、Ｈのスイッチ制御信号Ｓｃ１を受け取るとそれまでオフであったスイッチＳｗ１がオンとなり、端子１６とＡＤコンバータ１３との間に接続される抵抗は、抵抗Ｒ１とスイッチＳｗ１のオン抵抗Ｒｏｎとの並列抵抗となる。図２（ｂ）＜３＞に示すＡＤ変換ステータス信号は、マイコン１０がＡＤ変換中であることを示す信号であり、スイッチ制御信号Ｓｃ１のＨの信号の前後にマージンをとった時刻ｔ１から時刻ｔ２にかけての期間ＴａがＡＤ変換期間となっている。

以上の動作によって、マイコン１０では、ＡＤ変換が行われていないときには、保護抵抗がＲ１となり、ＡＤ変換が行われている期間には、保護抵抗がＲ１とＲｏｎの並列抵抗（以下、「Ｒ１／／Ｒｏｎ」と表記する）となる。ここで、Ｒ１＞Ｒ１／／Ｒｏｎなので、マイコン１０の電源ＶＤＤが投入された後であっても、ＡＤ変換が行われていない期間では、ＡＤコンバータ１３は相対的に大きな保護用の抵抗Ｒ１によって保護される。一方、ＡＤ変換中の期間では、保護用の抵抗が相対的に小さな抵抗Ｒ１／／Ｒｏｎとなり、ＡＤコンバータ１３はＥＳＤから保護されるとともに、伝達される信号の振幅低下や遅延増加の影響を受けることが抑制され、ＡＤ変換の精度も向上する。また、ＡＤコンバータ１３に流入する電流量も増加する。

一方、保護回路１２によれば、ＤＡコンバータ１４から出力されるアナログ信号の振幅低下や遅延増加が抑制されるので、端子１７から出力されるアナログ信号の品質が向上し、次段での誤動作等が抑制される。また、ＤＡコンバータ１４から流出する電流量も増加する。

ここで、抵抗Ｒ１、Ｒ１／／Ｒｏｎの具体的な抵抗値の一例について説明する。Ｒ１を１ｋΩ、Ｒｏｎを１００Ωとした場合、Ｒ１／／Ｒｏｎは、
Ｒ１／／Ｒｏｎ＝（１０００×１００）／（１０００＋１００）≒９０（Ω）
となる。
つまり、ＡＤ変換中でない場合（ＡＤ変換非実行時）の保護用の抵抗は１ｋΩ、ＡＤ変換中（ＡＤ変換実行時）の保護用の抵抗は９０Ωとなる。なお、上記の抵抗Ｒ１の抵抗値、オン抵抗Ｒｏｎの抵抗値は一例であり、実際の抵抗値は、被保護回路の構成等を勘案し、実測、あるいはシミュレーションによって決定してもよい。

［第２の実施の形態］
図３を参照して、本実施の形態に係る半導体装置（マイコン）について説明する。本実施の形態に係るマイコンは、マイコン１０における保護回路１１を保護回路１１Ａに置き換えた形態である。従って、マイコン１０と同様の構成には同じ符号を付して詳細な説明を省略し、マイコン自体の図示も省略する。

図３に示すように、本実施の形態に係るマイコンは、端子１６とＡＤコンバータ１３との間に接続された保護回路１１Ａを備えている。なお、図１に示す端子１７とＤＡコンバータ１４との間に接続される保護回路についても同様の構成となっている。

図３に示すように、保護回路１１Ａは、端子１６とＡＤコンバータ１３との間に直列に接続された抵抗Ｒ１、および抵抗Ｒ１に並列に接続された抵抗Ｒ３とスイッチＳｗ１の直列回路を備えている。そして、スイッチＳｗ１にはスイッチ制御信号Ｓｃ１が入力される。スイッチＳｗ１の制御方法については、図２（ｂ）で説明した制御方法と同様である。

保護回路１１Ａでは、ＡＤ変換が実行されていないときの保護用の抵抗は抵抗Ｒ１となり、ＡＤ変換が実行されているときの保護用の抵抗は、抵抗Ｒ３およびスイッチＳｗ１のオン抵抗Ｒｏｎの直列抵抗と、抵抗Ｒ１の並列抵抗、すなわちＲ１／／（Ｒ３＋Ｒｏｎ）となる。具体的な抵抗値で考えると、Ｒ１を１ｋΩ、Ｒ３を１ｋΩ、Ｒｏｎを１００Ωとした場合、Ｒ１／／（Ｒ３＋Ｒｏｎ）は、
Ｒ１／／（Ｒ３＋Ｒｏｎ）＝（１０００×１１００）／（１０００＋１１００）≒５２４（Ω）
となる。すなわち、保護回路１１Ａによる保護抵抗の抵抗値は以下のようになる。
ＡＤ変換未実行時：１０００Ω
ＡＤ変換実行時 ：５２４Ω

以上のように、本実施の形態に係るマイコンによっても、伝達される信号の振幅低下や遅延増加を招くことを抑制しつつ内部回路を保護する保護回路を含む半導体装置を提供することが可能となる。本実施の形態では、さらに、アナログスイッチであるスイッチＳｗ１が抵抗Ｒ３で保護されており、スイッチＳｗ１のＥＳＤ破壊も抑制することができる。

なお、本実施の形態において、抵抗Ｒ３とスイッチＳｗ１の接続順序は特に限定されないが、図３に示すように、抵抗Ｒ３を端子１６に近い側に配置した方が、上述したスイッチＳｗ１の保護の観点からは好ましい。

［第３の実施の形態］
図４を参照して、本実施の形態に係る半導体装置（マイコン）について説明する。本実施の形態に係るマイコンは、上記第２の実施の形態に係るマイコンにおいて、被保護回路をＡＤコンバータ１３からコンパレータ１３Ａに置き換えた形態である。従って、マイコン１０と同様の構成には同じ符号を付して詳細な説明を省略し、マイコン自体の図示も省略する。なお、「コンパレータ１３Ａ」は、本発明に係る「比較回路」の一例である。

図４に示すように、本実施の形態に係るマイコンでは、入力用の端子１６とコンパレータ１３Ａとの間に保護回路１１Ａが接続されている。保護回路１１Ａの動作については、上記図２（ｂ）および図３に関する説明と同様である。ただし、本実施の形態では、図２（ｂ）に示すＡＤ変換指示信号の代わりに、比較指示信号が用いられる。なお、出力用の端子１７側についても図４に準じた回路構成となっている。

本実施の形態に係るマイコンによっても、伝達される信号の振幅低下や遅延増加を招くことを抑制しつつ内部回路を保護する保護回路を含む半導体装置を提供することが可能となる。本実施の形態では、さらに、コンパレータ１３Ａの入力電圧、出力電圧の精度を向上させることが可能となる。ここで、本実施の形態では、コンパレータに保護回路１１Ａを適用する形態を例示して説明したが、これに限られず、保護回路１１を適用してもよい。

なお、上記各実施の形態では、ＣＰＵ１５が被保護回路（ＡＤコンバータ１３、ＤＡコンバータ１４、コンパレータ１３Ａ）を介してスイッチ（スイッチＳｗ１、Ｓｗ２）を制御する形態を例示して説明したが、これに限られず、ＣＰＵ１５が直接スイッチを制御する形態としてもよい。

また、上記各実施の形態では、ＥＳＤ保護素子を入力端子、出力端子に設ける形態を例示して説明したが、これに限られず、入力と出力が兼用化された入出力端子や、電源端子等に設ける形態としてもよい。

また、上記各実施の形態では、アナログ信号に対してＥＳＤ保護素子を設ける形態を例示して説明したが、これに限られずデジタル信号に対してＥＳＤ保護素子を設ける形態としてもよい。

また、上記各実施の形態では、保護回路１１か保護回路１１Ａの一方を設ける形態を例示して説明したが、これに限られず、これらを組み合わせて設けてもよい。例えば、入力用の端子１６側と、出力用の端子１７側とで異なる保護回路を設ける形態としてもよい。

また、上記各実施の形態では、被保護回路としてＡＤコンバータ、ＤＡコンバータ、コンパレータを例示して説明したが、これに限られず他の種々の回路、例えばアナログ信号をリミッティングしてデジタル信号を出力するリミッタ回路や、微小アナログ信号を増幅するプリアンプ等を被保護回路としてもよい。

１０ マイコン
１１、１１Ａ、１２ 保護回路
１３ ＡＤコンバータ
１３Ａ コンパレータ
１４ ＤＡコンバータ
１５ ＣＰＵ
１６、１７ 端子
１８ ＰＭＯＳトランジスタ
１９ ＮＭＯＳトランジスタ
２０ 内部回路
Ｒ１、Ｒ２、Ｒ３ 抵抗
Ｓｗ１、Ｓｗ２ スイッチ
Ｓｃ１、Ｓｃ２ スイッチ制御信号
Ｓａ１ ＡＤ変換指示信号
Ｓａ２ ＤＡ変換指示信号
Ｔａ ＡＤ変換期間
ＶＤＤ 電源

Claims (6)

1. 外部に接続される外部端子と、
   所定の機能を有する内部回路と、
   前記外部端子と前記内部回路との間に接続された第１の抵抗と、
   前記第１の抵抗に並列に接続されるとともに、前記内部回路によって導通、非導通が制御されるスイッチ回路と、を含む
   半導体装置。
2. 前記スイッチ回路は、前記スイッチ回路と直列に接続された第２の抵抗を備える
   請求項１に記載の半導体装置。
3. 前記第２の抵抗は、前記スイッチ回路に対して前記外部端子に近い側に接続された
   請求項２に記載の半導体装置。
4. 前記内部回路に接続された中央演算処理装置をさらに含み、
   前記中央演算処理装置は、前記内部回路に制御信号を送ることにより前記スイッチ回路の導通、非導通を制御する
   請求項１から請求項３のいずれか１項に記載の半導体装置。
5. 前記内部回路は、前記第１の抵抗の後段に接続されたアナログデジタル変換回路を備えるとともに前記外部端子からアナログ信号が入力されるか、または前記第１の抵抗の前段に接続されたデジタルアナログ変換回路を備えるとともに前記外部端子からアナログ信号が出力され、
   前記制御信号が前記アナログデジタル変換回路、またはデジタルアナログ変換回路への変換指示信号である
   請求項４に記載の半導体装置。
6. 前記内部回路は、前記第１の抵抗の後段に接続された比較回路を含むとともに前記外部端子からアナログ信号が入力されるか、または、前記第１の抵抗の前段に接続された比較回路を含むとともに前記外部端子からアナログ信号が出力され、
   前記制御信号が前記比較回路への比較指示信号である
   請求項４に記載の半導体装置。