JPS62241429A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS62241429A JPS62241429A JP61084137A JP8413786A JPS62241429A JP S62241429 A JPS62241429 A JP S62241429A JP 61084137 A JP61084137 A JP 61084137A JP 8413786 A JP8413786 A JP 8413786A JP S62241429 A JPS62241429 A JP S62241429A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置に関し、詳しくは入力及び
／又は出力の動作速度を制御できる半導体集積回路装置
に関するものであろう 〔従来の技術〕 従来の半導体集積回路！（ｆｉｔの入力回路としては。
／又は出力の動作速度を制御できる半導体集積回路装置
に関するものであろう 〔従来の技術〕 従来の半導体集積回路！（ｆｉｔの入力回路としては。
第１１図に示す回路が１例えば特開昭５９−１８１０４
４号公報の第１図に記載されている。
４号公報の第１図に記載されている。
図において、１は入力端子、２は保護抵抗、３は保護ダ
イオード、４はＰＭＯ８，５ｆｉＭｉＯ８であシ、４と
５で内部回路の一部である入力バッファ回路を構成し、
２と３は人力保護回路を構成している。この保護回路は
入力端子１に印加される静電気等によるサージにより、
トランジスタ４．５が破壊されるのを防止するために必
要であり、その動作は次のとおりである。
イオード、４はＰＭＯ８，５ｆｉＭｉＯ８であシ、４と
５で内部回路の一部である入力バッファ回路を構成し、
２と３は人力保護回路を構成している。この保護回路は
入力端子１に印加される静電気等によるサージにより、
トランジスタ４．５が破壊されるのを防止するために必
要であり、その動作は次のとおりである。
入力端子１に正のサージが印加された場合、ダイオード
３がブレークダウンし、サージ電流は入力端子１から、
抵抗２．ダイオード３を通って接地に流れ、ノードＮ＋
の電位を所定の大きさに抑制し、トランジスタ４．５を
保護する。
３がブレークダウンし、サージ電流は入力端子１から、
抵抗２．ダイオード３を通って接地に流れ、ノードＮ＋
の電位を所定の大きさに抑制し、トランジスタ４．５を
保護する。
次に、入力端子１に負のサージが印加された場合、ダイ
オード３が導通し、サージ電流は接地から抵抗２を通っ
て入力端子１に流れ、ノードＮ＋の電位を所定の大きさ
に抑制し、トランジスタ４゜５を保護する。
オード３が導通し、サージ電流は接地から抵抗２を通っ
て入力端子１に流れ、ノードＮ＋の電位を所定の大きさ
に抑制し、トランジスタ４゜５を保護する。
従来の回路では抵抗２を大きくすると静電破壊耐圧が向
上するが、ノードＮ１の寄生容量と抵抗２の時定数によ
り遅延時間が増大し、一方高速化のために抵抗を小さく
すると静電気破壊耐圧が低下するため、高速性と高信頼
性を両立させる事は不可能であった。
上するが、ノードＮ１の寄生容量と抵抗２の時定数によ
り遅延時間が増大し、一方高速化のために抵抗を小さく
すると静電気破壊耐圧が低下するため、高速性と高信頼
性を両立させる事は不可能であった。
また、従来の回路では抵抗２の値は製造時点から、実動
作時点まで、固定的に不変であり、単に保護回路として
の機能のみしか果せなかった。
作時点まで、固定的に不変であり、単に保護回路として
の機能のみしか果せなかった。
本発明の第１の目的は高速性と高信頼性を両立させた半
導体集積回路装置を提供することにあり。
導体集積回路装置を提供することにあり。
本発明の第２の目的は保護回路を素子の保護目的以外の
他の有用な機能にも利用し得る半導体集積回路装置を提
供する事にある。
他の有用な機能にも利用し得る半導体集積回路装置を提
供する事にある。
半導体集積回路が静電気破壊の危険に晒されるのは内部
回路が活性状態となる実動作時以外のテスティング、パ
ッケージング、運搬、プリント基板への実装時などの内
部回路が非活性状態にあるときであることに着目し、内
部回路の活性状態時と非活性状態時で抵抗の大きさが異
なる電子的スイッチ手段を具備する。さらに、動作時に
は、リアルタイムで抵抗の大きさを変えられるようにし
。
回路が活性状態となる実動作時以外のテスティング、パ
ッケージング、運搬、プリント基板への実装時などの内
部回路が非活性状態にあるときであることに着目し、内
部回路の活性状態時と非活性状態時で抵抗の大きさが異
なる電子的スイッチ手段を具備する。さらに、動作時に
は、リアルタイムで抵抗の大きさを変えられるようにし
。
本来の目的の保護機能以外の他の有用な作用もなし得る
ようにする。
ようにする。
本願発明により設けられた電子的制御手段は内部回路が
非活性状態にあるときには保護抵抗が大きくなるように
作用し、内部回路が活性状態にあるときには十分小さく
なるように作用する。また。
非活性状態にあるときには保護抵抗が大きくなるように
作用し、内部回路が活性状態にあるときには十分小さく
なるように作用する。また。
動作時は内部電子回路からの信号や、外部からの信号に
より、抵抗の大きさを制御できるように作用するう 〔実施例〕 以下１本発明の実施例を図面にしたがって説明する。
より、抵抗の大きさを制御できるように作用するう 〔実施例〕 以下１本発明の実施例を図面にしたがって説明する。
５１！１図は本発明の第１の実施例を示すっ図において
、１１は入力端子、１２は抵抗、１３はダイオード、１
４は内部回路の一部である入力バッファ回路でアシ、抵
抗１２とダイオード１３で入力保護回路を構成し、ａで
一つの半導体基板内に集積化されている。１５は本発明
の目的を達成するために新たに付加された電子的スイッ
チ手段であり、制御信号Ｃ＋により、オン、オフの動作
が制御される。通常バッファ回路とは、動作レベルを変
換及び／またはインピーダンスを変換するために設ける
回路である、 電子的スイッチ手段１５の一例としては第１２図（ａ）
に示す様なＰＭＯＳトランジスタ、第１２図（ｂ）に示
す様なＮＭＯ８ＭＯＳトランジスタ２図（Ｃ）に示す様
なＰＭＯ８）ランジスタ、ＮＭＯ８）ランジスタを並列
接続したもの１図示はしないが、バイポーラトランジス
タで構成したものやパイボーラトランジｘｐとＭＯＳト
ランジスタとを組み合わせた複合回路等が挙げられるう
尚、第１２図（ｃ）の場合は、２つの制御信号Ｃ＋ 、
Ｃｚによりオン、オフが制御される。
、１１は入力端子、１２は抵抗、１３はダイオード、１
４は内部回路の一部である入力バッファ回路でアシ、抵
抗１２とダイオード１３で入力保護回路を構成し、ａで
一つの半導体基板内に集積化されている。１５は本発明
の目的を達成するために新たに付加された電子的スイッ
チ手段であり、制御信号Ｃ＋により、オン、オフの動作
が制御される。通常バッファ回路とは、動作レベルを変
換及び／またはインピーダンスを変換するために設ける
回路である、 電子的スイッチ手段１５の一例としては第１２図（ａ）
に示す様なＰＭＯＳトランジスタ、第１２図（ｂ）に示
す様なＮＭＯ８ＭＯＳトランジスタ２図（Ｃ）に示す様
なＰＭＯ８）ランジスタ、ＮＭＯ８）ランジスタを並列
接続したもの１図示はしないが、バイポーラトランジス
タで構成したものやパイボーラトランジｘｐとＭＯＳト
ランジスタとを組み合わせた複合回路等が挙げられるう
尚、第１２図（ｃ）の場合は、２つの制御信号Ｃ＋ 、
Ｃｚによりオン、オフが制御される。
また、内部回路としては、バイポーラトランジスタで構
成されたもの、ＮＭＯ８トランジスタで構成されたもの
、ＰＭＯＳトランジスタで構成されたもの、ＰＭＯ８，
ＮＭＯ８の０ＭＯ８トランジスタで構成されたもの、バ
イポーラトランジスタとＭＯＳトランジスタとの複合回
路で構成されたもの、及びこれらが゛混在したもの等が
挙げられる。
成されたもの、ＮＭＯ８トランジスタで構成されたもの
、ＰＭＯＳトランジスタで構成されたもの、ＰＭＯ８，
ＮＭＯ８の０ＭＯ８トランジスタで構成されたもの、バ
イポーラトランジスタとＭＯＳトランジスタとの複合回
路で構成されたもの、及びこれらが゛混在したもの等が
挙げられる。
いま、電子的スイッチ手段１５のオン抵抗をｒ、とする
と、スイッチがオフのとき、入力端子１１とノードＮｌ
の抵抗はＲ−となり、電子的スイッチ手段がオンのとき
は、几咥・’ｓ／Ｒ＋ｔ＋ｒ。
と、スイッチがオフのとき、入力端子１１とノードＮｌ
の抵抗はＲ−となり、電子的スイッチ手段がオンのとき
は、几咥・’ｓ／Ｒ＋ｔ＋ｒ。
となる。したがって、静電気によるサージの危険に晒さ
れる非動作時に十分な破壊強度が得られる工うな大きさ
にＲ＋の値を決めておき、動作時には電子的スイッチ１
５をオンさせる事により、入力端子１１とノードＮ１間
の抵抗値を十分小さな値に切り換え、保護抵抗とノード
Ｎ１の寄生容量による信号遅延を最小にすることができ
る。したがって１本願発明では、従来不可能であった静
電破壊強度の向上と高速動作の実現を両立させることが
できる。
れる非動作時に十分な破壊強度が得られる工うな大きさ
にＲ＋の値を決めておき、動作時には電子的スイッチ１
５をオンさせる事により、入力端子１１とノードＮ１間
の抵抗値を十分小さな値に切り換え、保護抵抗とノード
Ｎ１の寄生容量による信号遅延を最小にすることができ
る。したがって１本願発明では、従来不可能であった静
電破壊強度の向上と高速動作の実現を両立させることが
できる。
第２図は１本発明の第２の実施例を示すつ本実施例では
電子的スイッチ手段１５は電源ＶｃｃＫより制御される
。すなわち、電源が供給されていない時（内部回路が非
活性状態にある時）。
電子的スイッチ手段１５は電源ＶｃｃＫより制御される
。すなわち、電源が供給されていない時（内部回路が非
活性状態にある時）。
スイッチ１５はオフになっており、スイッチ１５の抵抗
は略無限大となり所定の大きさに設計された抵抗１２と
ダイオード１３により、入カバツ７ア回路１４を静電気
のサージから保護する。次に、電源が供給されて動作状
態（内部回路が活性状態）になるとスイッチ１５がオン
し、端子１１とノードＮ１間を低抵抗に切換えることに
より、信号遅延を最小にし、高速動作を可能にする。
は略無限大となり所定の大きさに設計された抵抗１２と
ダイオード１３により、入カバツ７ア回路１４を静電気
のサージから保護する。次に、電源が供給されて動作状
態（内部回路が活性状態）になるとスイッチ１５がオン
し、端子１１とノードＮ１間を低抵抗に切換えることに
より、信号遅延を最小にし、高速動作を可能にする。
第３図は、本発明の第３の実施例を示す。
本実施例では電子スイッチ１５は内部回路の電子回路１
６により制御される。すなわち、活性状態においても、
電子スイッチ１５を所定の時期にオン、オフ制御するこ
とにより入力端子１１とノードＮ１間の抵抗をダイナミ
ックにえられるようにしている。この機能を有効に利用
することにより１例えば、入力端子１１からの入力信号
を内部回路に高速に導入して内部回路の所定の動作を開
始し、内部回路の処理が開始してから一定の期間は入力
端子１１とノードＮ１との間の抵抗を大きくして、入力
信号に対する応答を遅く（ノイズ除去効果）することや
、人力信号の前縁だけの遅延。
６により制御される。すなわち、活性状態においても、
電子スイッチ１５を所定の時期にオン、オフ制御するこ
とにより入力端子１１とノードＮ１間の抵抗をダイナミ
ックにえられるようにしている。この機能を有効に利用
することにより１例えば、入力端子１１からの入力信号
を内部回路に高速に導入して内部回路の所定の動作を開
始し、内部回路の処理が開始してから一定の期間は入力
端子１１とノードＮ１との間の抵抗を大きくして、入力
信号に対する応答を遅く（ノイズ除去効果）することや
、人力信号の前縁だけの遅延。
入力信号の後縁だけを遅延させたパルスストレッチ回路
など１本来の入力回路の目的とする機能以外のいろいろ
な機能を持たせることができる。
など１本来の入力回路の目的とする機能以外のいろいろ
な機能を持たせることができる。
第４図は本発明の第４の実施例を示す。本実施例では電
子スイッチ４５ａは電源Ｖｃｃにより制御されるが、電
子スイッチ４５ｂ、４５Ｃは入カパツファ４４ａの出力
により直接、または、入力バッファ回路４４ａの出力４
１５答して動作する内部電子回路４６の出力により、制
御される所に特徴がある。すなわち、入力端子４１８の
信号は電子スイッチ４５ｂ、４５ｃｌ制御する信号とし
てチップの外部から供給される。
子スイッチ４５ａは電源Ｖｃｃにより制御されるが、電
子スイッチ４５ｂ、４５Ｃは入カパツファ４４ａの出力
により直接、または、入力バッファ回路４４ａの出力４
１５答して動作する内部電子回路４６の出力により、制
御される所に特徴がある。すなわち、入力端子４１８の
信号は電子スイッチ４５ｂ、４５ｃｌ制御する信号とし
てチップの外部から供給される。
従来の人カバツ７ア回路では、半導体チップが完成した
時点で、入力バッファ回路の性能は固定されているが１
本実施例によると、チップ完成後の動作状態において人
カバソファ回路の性能を外部からの制御信号により、ダ
イナミックにプログラムできる効果がある。
時点で、入力バッファ回路の性能は固定されているが１
本実施例によると、チップ完成後の動作状態において人
カバソファ回路の性能を外部からの制御信号により、ダ
イナミックにプログラムできる効果がある。
第５図に本発明のｇ５の実施例を示す。
本実施例では５４ａ、５４ｂ、５４ｃの３ケの人力バッ
ファ回路があり、電源Ｖｃｃが供給されない非動作（内
部回路が非活性状態である）時は、電子スイッチ手段５
５ｂ、５５ｃがオフであり。
ファ回路があり、電源Ｖｃｃが供給されない非動作（内
部回路が非活性状態である）時は、電子スイッチ手段５
５ｂ、５５ｃがオフであり。
人力抵抗の大きさはすべてルミである。電源Ｖｃｃが供
給されると電子スイッチ５５ｂ、５５ｃがオンになり、
入力バッファ回路５４ｂの入力抵抗は胆、入力バッファ
回路５４ｃの入力抵抗は零になる。（電子スイッチ５５
ｂ、５５ｃのオン抵抗を零と仮定）すなわち、三つの入
力回路は夫々に異なる入力時定数を持つようになり、夫
々異なる速度で動作することになる。このような機能は
電子装置の設計において、複数信号間のスキューの制御
等に活用すると有効である。
給されると電子スイッチ５５ｂ、５５ｃがオンになり、
入力バッファ回路５４ｂの入力抵抗は胆、入力バッファ
回路５４ｃの入力抵抗は零になる。（電子スイッチ５５
ｂ、５５ｃのオン抵抗を零と仮定）すなわち、三つの入
力回路は夫々に異なる入力時定数を持つようになり、夫
々異なる速度で動作することになる。このような機能は
電子装置の設計において、複数信号間のスキューの制御
等に活用すると有効である。
第６図に本発明の第６の実施例を示す。
図において、６７．６８はインバータ回路であり、ノー
ドＮｔ に結合された正帰還ラッチとして作用する。６
９は電子スイッチ６５を制御するための内部電子回路で
ある。岐初に電子スイッチ６５をオンにしておき入力端
子６１の信号をノードＮ１に取り込み２次いて電子回路
６９の出力により、電子スイッチ６５をオフさせる。こ
のとき。
ドＮｔ に結合された正帰還ラッチとして作用する。６
９は電子スイッチ６５を制御するための内部電子回路で
ある。岐初に電子スイッチ６５をオンにしておき入力端
子６１の信号をノードＮ１に取り込み２次いて電子回路
６９の出力により、電子スイッチ６５をオフさせる。こ
のとき。
抵抗６２の値を十分大きな値に設定しておくと。
入力端子６１の１８号レベルが変化してもその変化がノ
ードＮ＋ に伝わらないようにすることができる。かく
して、入力バッファ回路６４はラッチ機能を備えた入カ
バソファ回路として作用する。本実施例のラッチ機能付
人口バッファ回路は従来の入力バッファ回路６４の出力
側てラッチ回路を付加したものに比べて、余分な回路段
数が付加されないため、入力端子６１の信号をより高速
に内部の回路に伝達できるという効果がある。さら〈。
ードＮ＋ に伝わらないようにすることができる。かく
して、入力バッファ回路６４はラッチ機能を備えた入カ
バソファ回路として作用する。本実施例のラッチ機能付
人口バッファ回路は従来の入力バッファ回路６４の出力
側てラッチ回路を付加したものに比べて、余分な回路段
数が付加されないため、入力端子６１の信号をより高速
に内部の回路に伝達できるという効果がある。さら〈。
電子回路６９の制御方法を変える事により、ラッチ機能
の有無を自由に選択できるという効果がある。
の有無を自由に選択できるという効果がある。
第７図は本発明の第７の実施例を示す。
図において、７１は出力端子、７２は出力端子７２とノ
ードＮ２間に設けられた抵抗、７４は出力バツフア回路
、７５は電子スイッチである。
ードＮ２間に設けられた抵抗、７４は出力バツフア回路
、７５は電子スイッチである。
本実施例では電子スイッチ７５＃ｉ電源Ｖｃｃによって
制御され、非動作時はオフになり、抵抗Ｒ０により、ｆ
ｆｌ力端子７１に印加されたサージ電圧から内部回路の
一部である出力バッファ回路７４を保護する。ｌｔ電源
ｃｃが確立した動作（内部回路が活性状態にある）時は
電子スイッチ７５がオンになり、ノードＮｚ と端子１
１間を低抵抗で短絡する。このため、出力パラフッ回路
７４は抵抗７２の影響を受けずに高速に動作できる。
制御され、非動作時はオフになり、抵抗Ｒ０により、ｆ
ｆｌ力端子７１に印加されたサージ電圧から内部回路の
一部である出力バッファ回路７４を保護する。ｌｔ電源
ｃｃが確立した動作（内部回路が活性状態にある）時は
電子スイッチ７５がオンになり、ノードＮｚ と端子１
１間を低抵抗で短絡する。このため、出力パラフッ回路
７４は抵抗７２の影響を受けずに高速に動作できる。
第８図に本発明の第８の実施例を示す。
図Ｋｋイテ、 ８４ ａ、 ８４ ｂ、 ８４ ｃ
ｔｆ ）ライステートバッファ回路であり、制御信号８
８の制御Ｋｊす１人力信号８７ ａ、 ８７ ｂ、
８７ Ｃを夫夫対応する出力端子８１ ａ、 ８１
ｂ、 １３１ ｃに出力する。８８Ｆ１制御信号８６に
より動作する電子回路であり、その出力で電子スイッチ
８５ａ。
ｔｆ ）ライステートバッファ回路であり、制御信号８
８の制御Ｋｊす１人力信号８７ ａ、 ８７ ｂ、
８７ Ｃを夫夫対応する出力端子８１ ａ、 ８１
ｂ、 １３１ ｃに出力する。８８Ｆ１制御信号８６に
より動作する電子回路であり、その出力で電子スイッチ
８５ａ。
８５ｂ、８５ｃを制御する。８２ａ、８２ｂ。
８２ｃｒｊこの場合、ダンピング抵抗として作用する。
本実施例では電子スイッチ８５ ａ、 ８５ ｂ。
８５Ｃを通常オンしておき、制御信号８８が印加された
とき、すなわち、出力バッファ回路８４ａ。
とき、すなわち、出力バッファ回路８４ａ。
８４ｂ、８４ｃが同時に動作するときオフさせることに
より、出力抵抗を大きくして出方端子８１ａ。
より、出力抵抗を大きくして出方端子８１ａ。
８１ｂ、８１ｃにおける電圧変化率ｄｖ／ｄｔを抑制す
る。これにより、多数の出力バッファ回路の同時ＪＩＥ
Ｋ動による電源線や接地線のノイズを抑制できる効果が
ある。
る。これにより、多数の出力バッファ回路の同時ＪＩＥ
Ｋ動による電源線や接地線のノイズを抑制できる効果が
ある。
第９図に本発明の第９の実施例を示す。
図において、９４ａ、９４ｂは、夫々別チップに設けら
れたトライステート出力パラフッ回路であり、夫々の出
力は出力端子９１ａ、９１ｂにより外部で共通接続され
ている。このような回路では電源が投入されてからある
一定期間制御信号９８ａ、９８ｂが共にアクティブにな
ることがあり、このとき、出力バッファ９４ａと９４ｂ
の出力同志が短絡されることにより過大電流が流れ。
れたトライステート出力パラフッ回路であり、夫々の出
力は出力端子９１ａ、９１ｂにより外部で共通接続され
ている。このような回路では電源が投入されてからある
一定期間制御信号９８ａ、９８ｂが共にアクティブにな
ることがあり、このとき、出力バッファ９４ａと９４ｂ
の出力同志が短絡されることにより過大電流が流れ。
配線の溶断や素子の破壊を引き起すことになる。。
抵抗９２．電子的スイッチ手段９５．電子回路９６はこ
のような問題点に有効な解決法を提供する。電子回路９
６は電源Ｖｃｃが投入されてから一定期間スイッチ９５
がオフになるように作用し。
のような問題点に有効な解決法を提供する。電子回路９
６は電源Ｖｃｃが投入されてから一定期間スイッチ９５
がオフになるように作用し。
その後はオンになるように作用する。
したがって、電源投入直後の一定期間は抵抗９２により
短絡電流を制限し、その後の定常状態では出力抵抗を小
さくして高速動作を行えるようにする。
短絡電流を制限し、その後の定常状態では出力抵抗を小
さくして高速動作を行えるようにする。
第１０図は本発明の効果を確認するために、第２図の実
施例についてのシミュレーション結果ヲ示す。図におい
て、直線へは従来の人口バッファ回路の特性を示し、直
線Ｂけ本発明の実施例における入カバツ７ア回路の特性
を示す。図より明らかなように、従来の回路では抵抗を
大きくして信頼性を高める程遅延時間が増大して高速動
作ができなくなるが１本発明の実施例における回路では
抵抗を大きくして行っても遅延時間の増加はなく高速動
作が可能である。
施例についてのシミュレーション結果ヲ示す。図におい
て、直線へは従来の人口バッファ回路の特性を示し、直
線Ｂけ本発明の実施例における入カバツ７ア回路の特性
を示す。図より明らかなように、従来の回路では抵抗を
大きくして信頼性を高める程遅延時間が増大して高速動
作ができなくなるが１本発明の実施例における回路では
抵抗を大きくして行っても遅延時間の増加はなく高速動
作が可能である。
以上の説明で明らかなように１本発明によれば静電破壊
に対する素子の高信頼性と回路の高速動作が両立できる
ため、高速、高信頼性の半導体集積回路装置を実現でき
る効果がある。
に対する素子の高信頼性と回路の高速動作が両立できる
ため、高速、高信頼性の半導体集積回路装置を実現でき
る効果がある。
第１図は本発明の第１の実施例を示す図、第２図は本発
明の第２の実施例を示す図、第３図は本発明の第３の実
施例を示す図、第４図は本発明の第４の実施例を示す図
、第５図は本発明の第５の実施例を示す１ｇ、第６図は
本発明のＮＸ６の実施例を示す図、第７図は本発明の第
７の実施例を示す図、第８図は本発明の第８の実施例を
示す図、第９図は本発明の第９の実施例を示す図、第１
０図は本発明の入力回路の特性を示す図、第１１図は従
来の入力回路を示す図、第１２図は本発明に使用する電
子的スイッチ手段の具体例を示す図である。 １２・・・保護抵抗、１１・・・入力端子、１５・・・
電子的峯１１！１ ＄Ｚの ａ た３口 第４ 目 も６ω 第１の Ｙｌｌ 寮ｊＯ口 σ −亀Ｉた
明の第２の実施例を示す図、第３図は本発明の第３の実
施例を示す図、第４図は本発明の第４の実施例を示す図
、第５図は本発明の第５の実施例を示す１ｇ、第６図は
本発明のＮＸ６の実施例を示す図、第７図は本発明の第
７の実施例を示す図、第８図は本発明の第８の実施例を
示す図、第９図は本発明の第９の実施例を示す図、第１
０図は本発明の入力回路の特性を示す図、第１１図は従
来の入力回路を示す図、第１２図は本発明に使用する電
子的スイッチ手段の具体例を示す図である。 １２・・・保護抵抗、１１・・・入力端子、１５・・・
電子的峯１１！１ ＄Ｚの ａ た３口 第４ 目 も６ω 第１の Ｙｌｌ 寮ｊＯ口 σ −亀Ｉた
Claims (1)
- 【特許請求の範囲】 １、少なくとも一つの入力端子と、 少なくとも一つの出力端子と、 少なくとも一つの半導体素子から構成され、該入力端子
からの入力信号に基づき所定の動作を行ない、該出力端
子へ出力信号を出力する内部回路と、 該入力端子及び／又は該出力端子と該内部回路との間に
設けられた少なくとも抵抗から構成される保護回路と、 を有する半導体集積回路装置において、 前記保護回路は、前記抵抗に並列接続され、前記内部回
路が活性状態のとき抵抗値が小さく、且つ、前記内部回
路が非活性状態のとき抵抗値が大きい電子的スイッチ手
段を具備する ことを特徴とする半導体集積回路装置。 ２、特許請求の範囲第１項において、前記電子的スイッ
チ手段は電源電圧または電源電圧に基づいて内部回路で
生成された信号によつてオン、オフを制御される電子的
スイッチ手段である事を特徴とする半導体集積回路装置
。 ３、特許請求の範囲第１項において、前記電子的スイッ
チ手段は、内部回路の一部の電子回路の出力によつてオ
ン、オフを制御される電子的スイッチ手段であることを
特徴とする半導体集積回路装置。 ４、特許請求の範囲第１項において、前記電子的スイッ
チ手段は、外部から導入された電気信号、又は該電気信
号に基づいて内部回路で生成された信号によつてオン、
オフが制御される電子的スイッチ手段であることを特徴
とする半導体集積回路装置。 ５、特許請求の範囲第１項において、電子的スイッチ手
段により制御された内部回路のうちの入力バッファ回路
の抵抗値は他の入力バツフア回路の抵抗値と異なる値に
設定される事を特徴とする半導体集積回路装置。 ６、入力端子から入力抵抗を介して信号を受ける入力バ
ツフア回路において、入力抵抗と入力バッファ回路の結
合ノードにラッチ回路を設けた事を特徴とする半導体集
積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61084137A JPS62241429A (ja) | 1986-04-14 | 1986-04-14 | 半導体集積回路装置 |
| US07/037,851 US4860148A (en) | 1986-04-14 | 1987-04-13 | Semiconductor integrated circuit device with a protective circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61084137A JPS62241429A (ja) | 1986-04-14 | 1986-04-14 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62241429A true JPS62241429A (ja) | 1987-10-22 |
| JPH0529169B2 JPH0529169B2 (ja) | 1993-04-28 |
Family
ID=13822106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61084137A Granted JPS62241429A (ja) | 1986-04-14 | 1986-04-14 | 半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4860148A (ja) |
| JP (1) | JPS62241429A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021027056A (ja) * | 2019-07-31 | 2021-02-22 | ラピスセミコンダクタ株式会社 | 半導体装置 |
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|---|---|---|---|---|
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| JP7251351B2 (ja) * | 2019-06-24 | 2023-04-04 | 富士電機株式会社 | ゲート駆動装置及び電力変換装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5530312B2 (ja) * | 1975-01-16 | 1980-08-09 | ||
| JPS5299786A (en) * | 1976-02-18 | 1977-08-22 | Agency Of Ind Science & Technol | Mos integrated circuit |
| US4594630A (en) * | 1980-06-02 | 1986-06-10 | Electric Power Research Institute, Inc. | Emission controlled current limiter for use in electric power transmission and distribution |
| JPS5714216A (en) * | 1980-06-30 | 1982-01-25 | Mitsubishi Electric Corp | Input protecting circuit |
| US4527213A (en) * | 1981-11-27 | 1985-07-02 | Tokyo Shibaura Denki Kabushiki Kaisha | Semiconductor integrated circuit device with circuits for protecting an input section against an external surge |
| JPS59230298A (ja) * | 1983-06-14 | 1984-12-24 | 林原 健 | 突入電流排除装置 |
| US4533970A (en) * | 1983-06-27 | 1985-08-06 | Motorola, Inc. | Series current limiter |
| US4517618A (en) * | 1983-09-06 | 1985-05-14 | The United States Of America As Represented By The Secretary Of The Air Force | Protection circuitry for high voltage drivers |
-
1986
- 1986-04-14 JP JP61084137A patent/JPS62241429A/ja active Granted
-
1987
- 1987-04-13 US US07/037,851 patent/US4860148A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021027056A (ja) * | 2019-07-31 | 2021-02-22 | ラピスセミコンダクタ株式会社 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0529169B2 (ja) | 1993-04-28 |
| US4860148A (en) | 1989-08-22 |
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|---|---|---|---|
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