JPH08331749A - サージ保護回路 - Google Patents
サージ保護回路Info
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- JPH08331749A JPH08331749A JP16003395A JP16003395A JPH08331749A JP H08331749 A JPH08331749 A JP H08331749A JP 16003395 A JP16003395 A JP 16003395A JP 16003395 A JP16003395 A JP 16003395A JP H08331749 A JPH08331749 A JP H08331749A
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Abstract
(57)【要約】
【目的】 パッドにｎ・Ｖｄｄ−Ｖｔｈｎ（ｎは１．１
〜２、ＶｔｈｎはＮ型ＭＯＳトランジスタの閾値電圧）
の電位の信号を入力（出力）しても、パッドにドレイン
が接続されている第１のトランジスタのゲート・ドレイ
ン間電圧とドレイン・ソース間電圧とを電源電圧Ｖｄｄ
以下にすることができるサージ保護回路を提供すること
を目的とするものである。 【構成】 第１のトランジスタのドレインが入力端子ま
たは出力端子に接続され、第１のトランジスタのソース
が第２のトランジスタのドレインに接続され、第２のト
ランジスタのソースが所定電源に接続され、第２のトラ
ンジスタのゲートが第２のトランジスタのソースに接続
されているサージ保護回路において、上記所定電源とは
異なる電源に、第１のトランジスタのゲートが接続され
ているものである。
〜２、ＶｔｈｎはＮ型ＭＯＳトランジスタの閾値電圧）
の電位の信号を入力（出力）しても、パッドにドレイン
が接続されている第１のトランジスタのゲート・ドレイ
ン間電圧とドレイン・ソース間電圧とを電源電圧Ｖｄｄ
以下にすることができるサージ保護回路を提供すること
を目的とするものである。 【構成】 第１のトランジスタのドレインが入力端子ま
たは出力端子に接続され、第１のトランジスタのソース
が第２のトランジスタのドレインに接続され、第２のト
ランジスタのソースが所定電源に接続され、第２のトラ
ンジスタのゲートが第２のトランジスタのソースに接続
されているサージ保護回路において、上記所定電源とは
異なる電源に、第１のトランジスタのゲートが接続され
ているものである。
Description
【０００１】
【産業上の利用分野】本発明は、過電流から半導体集積
回路を保護するサージ保護回路に係り、特に、使用する
電源電圧よりも高い電位の信号を入力または出力する半
導体集積回路を保護するサージ保護回路に関する。
回路を保護するサージ保護回路に係り、特に、使用する
電源電圧よりも高い電位の信号を入力または出力する半
導体集積回路を保護するサージ保護回路に関する。
【０００２】
【従来の技術】図６は、従来のサージ保護回路３０を包
含する従来の半導体回路を示す図である。
含する従来の半導体回路を示す図である。
【０００３】図６において、入力回路または出力回路１
１の入力端子または出力端子とパッド１０とが配線で接
続され、この配線とＧＮＤとの間に、従来のサージ保護
回路３０が接続されている。サージ保護回路３０は、Ｎ
型ＭＯＳトランジスタ３１とＮ型ＭＯＳトランジスタ３
２とで構成され、特開昭６２−２８７６５９号公報に記
載されている回路である。なお、１２は内部回路であ
る。
１の入力端子または出力端子とパッド１０とが配線で接
続され、この配線とＧＮＤとの間に、従来のサージ保護
回路３０が接続されている。サージ保護回路３０は、Ｎ
型ＭＯＳトランジスタ３１とＮ型ＭＯＳトランジスタ３
２とで構成され、特開昭６２−２８７６５９号公報に記
載されている回路である。なお、１２は内部回路であ
る。
【０００４】サージ保護回路３０において、Ｎ型ＭＯＳ
トランジスタ３１のドレインは、パッド１０と入力回路
または出力回路１１とを結ぶ配線に接続され、Ｎ型ＭＯ
Ｓトランジスタ３１のソースは、Ｎ型ＭＯＳトランジス
タ３２のドレインに接続され、Ｎ型ＭＯＳトランジスタ
３２のソースはＧＮＤに接続されている。Ｎ型ＭＯＳト
ランジスタ３１、３２のそれぞれのゲートは共にＧＮＤ
に接続されている。
トランジスタ３１のドレインは、パッド１０と入力回路
または出力回路１１とを結ぶ配線に接続され、Ｎ型ＭＯ
Ｓトランジスタ３１のソースは、Ｎ型ＭＯＳトランジス
タ３２のドレインに接続され、Ｎ型ＭＯＳトランジスタ
３２のソースはＧＮＤに接続されている。Ｎ型ＭＯＳト
ランジスタ３１、３２のそれぞれのゲートは共にＧＮＤ
に接続されている。
【０００５】なお、図６に示す回路を構成しているトラ
ンジスタは、定格電源電圧Ｖｄｄで使用することを前提
として信頼性が保証されている。
ンジスタは、定格電源電圧Ｖｄｄで使用することを前提
として信頼性が保証されている。
【０００６】次に、上記従来例の動作について説明す
る。
る。
【０００７】Ｎ型ＭＯＳトランジスタのゲートを接地し
たときにおけるオフ状態のソース・ドレインブレークダ
ウン耐圧をＶｂｄｓとすると、サージ保護回路３０のブ
レークダウン耐圧はｎ・Ｖｂｄｓ（ｎはおよそ１．１〜
２．０、ｎ・Ｖｂｄｓ＞Ｖｄｄ、Ｖｄｄは電源電圧）で
ある。なお、ブレークダウン耐圧は、スナップバック電
圧とソース・ドレイン電圧のいずれかで定義されるが、
ここでは、説明を簡単にするために、サージ保護回路３
０のブレークダウン耐圧はｎ・Ｖｂｄｓ＝２・Ｖｂｄｓ
とする。
たときにおけるオフ状態のソース・ドレインブレークダ
ウン耐圧をＶｂｄｓとすると、サージ保護回路３０のブ
レークダウン耐圧はｎ・Ｖｂｄｓ（ｎはおよそ１．１〜
２．０、ｎ・Ｖｂｄｓ＞Ｖｄｄ、Ｖｄｄは電源電圧）で
ある。なお、ブレークダウン耐圧は、スナップバック電
圧とソース・ドレイン電圧のいずれかで定義されるが、
ここでは、説明を簡単にするために、サージ保護回路３
０のブレークダウン耐圧はｎ・Ｖｂｄｓ＝２・Ｖｂｄｓ
とする。
【０００８】集積回路を電源に接続した動作状態では、
パッド１０に入力（出力）する信号は、２・Ｖｂｄｓ未
満の電圧を持つ信号であり、サージ保護回路３０はブレ
ークダウンせずに、入力回路には外部の信号がそのまま
入力され、出力回路では、出力信号がそのままパッド１
０に現れる。
パッド１０に入力（出力）する信号は、２・Ｖｂｄｓ未
満の電圧を持つ信号であり、サージ保護回路３０はブレ
ークダウンせずに、入力回路には外部の信号がそのまま
入力され、出力回路では、出力信号がそのままパッド１
０に現れる。
【０００９】特に、特開昭６２−２８７６５９号公報記
載のサージ保護回路では、使用電源電圧Ｖｄｄよりも高
い電位の信号を入力しても、ブレークダウンを起こさな
い。たとえば、Ｖｄｄ＝２．０Ｖの半導体集積回路に、
３．３Ｖのハイレベルを持つ信号を入力してもブレーク
ダウンを起こさない。
載のサージ保護回路では、使用電源電圧Ｖｄｄよりも高
い電位の信号を入力しても、ブレークダウンを起こさな
い。たとえば、Ｖｄｄ＝２．０Ｖの半導体集積回路に、
３．３Ｖのハイレベルを持つ信号を入力してもブレーク
ダウンを起こさない。
【００１０】一方、パッド１０にサージが入ると、サー
ジ電圧は少なくとも数百Ｖであり、２・Ｖｂｄｓよりも
遥かに大きいから、Ｎ型ＭＯＳトランジスタ３１、３２
は共にブレークダウンし、インピーダンスが下がるの
で、過電流をＧＮＤに流し、入力回路または出力回路１
１との接続ノードの電位（Ｎ型ＭＯＳトランジスタ３１
のドレイン電位）の上昇を抑える。
ジ電圧は少なくとも数百Ｖであり、２・Ｖｂｄｓよりも
遥かに大きいから、Ｎ型ＭＯＳトランジスタ３１、３２
は共にブレークダウンし、インピーダンスが下がるの
で、過電流をＧＮＤに流し、入力回路または出力回路１
１との接続ノードの電位（Ｎ型ＭＯＳトランジスタ３１
のドレイン電位）の上昇を抑える。
【００１１】このようにして、入力回路または出力回路
１１を構成するトランジスタが破壊されることを、サー
ジ保護回路３０が防止している。
１１を構成するトランジスタが破壊されることを、サー
ジ保護回路３０が防止している。
【００１２】
【発明が解決しようとする課題】しかし、上記従来のサ
ージ保護回路３０では、電源電圧Ｖｄｄよりも高い電位
であるハイレベル信号の入力（または出力）信号がパッ
ド１０に印加されることを許容しているので、Ｖｄｄ以
内の信号しかパッド１０に印加されることを許容しない
場合よりも、半導体集積回路の寿命保証期間が短いとい
う問題がある。
ージ保護回路３０では、電源電圧Ｖｄｄよりも高い電位
であるハイレベル信号の入力（または出力）信号がパッ
ド１０に印加されることを許容しているので、Ｖｄｄ以
内の信号しかパッド１０に印加されることを許容しない
場合よりも、半導体集積回路の寿命保証期間が短いとい
う問題がある。
【００１３】すなわち、パッド１０に電源電圧Ｖｄｄよ
りも高い電位の信号を入力（または出力）すると、Ｎ型
ＭＯＳトランジスタ３１のゲートが接地されているため
に、Ｎ型ＭＯＳトランジスタ３１のゲートとドレインと
の間には、電源電圧Ｖｄｄよりも高い電圧が印加され
る。このために、電源電圧Ｖｄｄよりも高い電圧が印加
されるＮ型ＭＯＳトランジスタ３１においては、Ｖｄｄ
以内に抑えられているＭＯＳトランジスタに比べて、信
頼性の観点から素子の寿命が短く、結果として半導体集
積回路全体として寿命保証期間が短くなる。
りも高い電位の信号を入力（または出力）すると、Ｎ型
ＭＯＳトランジスタ３１のゲートが接地されているため
に、Ｎ型ＭＯＳトランジスタ３１のゲートとドレインと
の間には、電源電圧Ｖｄｄよりも高い電圧が印加され
る。このために、電源電圧Ｖｄｄよりも高い電圧が印加
されるＮ型ＭＯＳトランジスタ３１においては、Ｖｄｄ
以内に抑えられているＭＯＳトランジスタに比べて、信
頼性の観点から素子の寿命が短く、結果として半導体集
積回路全体として寿命保証期間が短くなる。
【００１４】本発明は、パッドにｎ・Ｖｄｄ−Ｖｔｈｎ
（ｎは１．１〜２、ＶｔｈｎはＮ型ＭＯＳトランジスタ
の閾値電圧）の電位の信号を入力（出力）しても、パッ
ドにドレインが接続されている第１のトランジスタのゲ
ート・ドレイン間電圧とドレイン・ソース間電圧とを電
源電圧Ｖｄｄ以下にすることが可能であるサージ保護回
路を提供することを目的とするものである。
（ｎは１．１〜２、ＶｔｈｎはＮ型ＭＯＳトランジスタ
の閾値電圧）の電位の信号を入力（出力）しても、パッ
ドにドレインが接続されている第１のトランジスタのゲ
ート・ドレイン間電圧とドレイン・ソース間電圧とを電
源電圧Ｖｄｄ以下にすることが可能であるサージ保護回
路を提供することを目的とするものである。
【００１５】
【課題を解決するための手段】本発明は、高電位電源と
低電位電源とによって動作する半導体集積回路に包含さ
れ、第１のトランジスタのドレインが入力端子または出
力端子に接続され、第１のトランジスタのソースが第２
のトランジスタのドレインに接続され、第２のトランジ
スタのソースが低電位電源または高電位電源に接続さ
れ、第２のトランジスタのゲートが第２のトランジスタ
のソースに接続されているサージ保護回路において、第
２のトランジスタのソースが接続されている電源とは異
なる電源に、第１のトランジスタのゲートが接続されて
いるものである。
低電位電源とによって動作する半導体集積回路に包含さ
れ、第１のトランジスタのドレインが入力端子または出
力端子に接続され、第１のトランジスタのソースが第２
のトランジスタのドレインに接続され、第２のトランジ
スタのソースが低電位電源または高電位電源に接続さ
れ、第２のトランジスタのゲートが第２のトランジスタ
のソースに接続されているサージ保護回路において、第
２のトランジスタのソースが接続されている電源とは異
なる電源に、第１のトランジスタのゲートが接続されて
いるものである。
【００１６】
【作用】本発明は、第２のトランジスタのソースが接続
されている電源とは異なる電源に、第１のトランジスタ
のゲートが接続されているので、パッドにｎ・Ｖｄｄ−
Ｖｔｈｎ（ｎは１．１〜２、ＶｔｈｎはＮ型ＭＯＳトラ
ンジスタの閾値電圧）の電位の信号を入力（出力）して
も、パッドにドレインが接続されている第１のトランジ
スタのゲート・ドレイン間電圧とドレイン・ソース間電
圧とを電源電圧Ｖｄｄ以下にすることが可能である。
されている電源とは異なる電源に、第１のトランジスタ
のゲートが接続されているので、パッドにｎ・Ｖｄｄ−
Ｖｔｈｎ（ｎは１．１〜２、ＶｔｈｎはＮ型ＭＯＳトラ
ンジスタの閾値電圧）の電位の信号を入力（出力）して
も、パッドにドレインが接続されている第１のトランジ
スタのゲート・ドレイン間電圧とドレイン・ソース間電
圧とを電源電圧Ｖｄｄ以下にすることが可能である。
【００１７】
【実施例】図１は、本発明の一実施例であるサージ保護
回路２０を包含する半導体回路を示す回路図である。
回路２０を包含する半導体回路を示す回路図である。
【００１８】サージ保護回路２０は、入力回路または出
力回路１１の入力端子または出力端子とパッド１０とを
結ぶ配線と、ＧＮＤとの間に接続されるものであり、Ｎ
型ＭＯＳトランジスタ２１とＮ型ＭＯＳトランジスタ２
２とで構成されている。なお、符号１２は内部回路であ
る。
力回路１１の入力端子または出力端子とパッド１０とを
結ぶ配線と、ＧＮＤとの間に接続されるものであり、Ｎ
型ＭＯＳトランジスタ２１とＮ型ＭＯＳトランジスタ２
２とで構成されている。なお、符号１２は内部回路であ
る。
【００１９】Ｎ型ＭＯＳトランジスタ２１のドレイン
は、パッド１０と入力回路または出力回路１１とを結ぶ
配線に接続され、Ｎ型ＭＯＳトランジスタ２１のソース
は、Ｎ型ＭＯＳトランジスタ２２のドレインに接続さ
れ、Ｎ型ＭＯＳトランジスタ２１のゲートは、電圧電圧
Ｖｄｄが印加される電源端子ＶＤＤに接続されている。
Ｎ型ＭＯＳトランジスタ２２のゲートとソースとはＧＮ
Ｄに接続されている。
は、パッド１０と入力回路または出力回路１１とを結ぶ
配線に接続され、Ｎ型ＭＯＳトランジスタ２１のソース
は、Ｎ型ＭＯＳトランジスタ２２のドレインに接続さ
れ、Ｎ型ＭＯＳトランジスタ２１のゲートは、電圧電圧
Ｖｄｄが印加される電源端子ＶＤＤに接続されている。
Ｎ型ＭＯＳトランジスタ２２のゲートとソースとはＧＮ
Ｄに接続されている。
【００２０】なお、図１の回路を構成するトランジスタ
は、定格電源電圧Ｖｄｄで使用することを前提として信
頼性が保証されている。
は、定格電源電圧Ｖｄｄで使用することを前提として信
頼性が保証されている。
【００２１】次に、上記実施例の動作について説明す
る。
る。
【００２２】チップ搬送時やワイヤボンディング時等
に、入力回路または出力回路１１と内部回路１２とをサ
ージから保護する状態では、電源端子ＶＤＤには電源電
圧Ｖｄｄが印加されておらず、フローティングになって
いる。厳密には、電源端子ＶＤＤには、内部回路１２の
トランジスタのオフ状態の抵抗を介してＧＮＤと接続さ
れている。したがって、Ｎ型ＭＯＳトランジスタ２１の
ゲートもＧＮＤとなっている。
に、入力回路または出力回路１１と内部回路１２とをサ
ージから保護する状態では、電源端子ＶＤＤには電源電
圧Ｖｄｄが印加されておらず、フローティングになって
いる。厳密には、電源端子ＶＤＤには、内部回路１２の
トランジスタのオフ状態の抵抗を介してＧＮＤと接続さ
れている。したがって、Ｎ型ＭＯＳトランジスタ２１の
ゲートもＧＮＤとなっている。
【００２３】Ｎ型ＭＯＳトランジスタのゲートを接地し
たオフ状態のソース・ドレインブレークダウン耐圧をＶ
ｂｄｓとすると、ゲートがＧＮＤ電位であるＮ型ＭＯＳ
トランジスタ２１のソース・ドレインブレークダウン耐
圧もＶｂｄｓとなる。
たオフ状態のソース・ドレインブレークダウン耐圧をＶ
ｂｄｓとすると、ゲートがＧＮＤ電位であるＮ型ＭＯＳ
トランジスタ２１のソース・ドレインブレークダウン耐
圧もＶｂｄｓとなる。
【００２４】よって、図２に示すように、サージ保護回
路２０のブレークダウン耐圧は、ｎ・Ｖｂｄｓである
（ｎはおよそ１．１〜２．０、ｎ・Ｖｂｄｓ＞Ｖｄｄ、
Ｖｄｄは電源電圧）。
路２０のブレークダウン耐圧は、ｎ・Ｖｂｄｓである
（ｎはおよそ１．１〜２．０、ｎ・Ｖｂｄｓ＞Ｖｄｄ、
Ｖｄｄは電源電圧）。
【００２５】ここで、パッド１０にサージが印加される
と、Ｎ型ＭＯＳトランジスタ２１と２２とは共にブレー
クダウンし、過電流をＧＮＤに流して入力回路または出
力回路１１の接続ノードの電位（Ｎ型ＭＯＳトランジス
タ２１のドレイン電位）の上昇を抑える。上記のよう
に、チップ搬送時やワイヤボンディング時等において
は、従来例と同様にして、入力回路または出力回路１１
を構成するトランジスタの破壊を防止する。
と、Ｎ型ＭＯＳトランジスタ２１と２２とは共にブレー
クダウンし、過電流をＧＮＤに流して入力回路または出
力回路１１の接続ノードの電位（Ｎ型ＭＯＳトランジス
タ２１のドレイン電位）の上昇を抑える。上記のよう
に、チップ搬送時やワイヤボンディング時等において
は、従来例と同様にして、入力回路または出力回路１１
を構成するトランジスタの破壊を防止する。
【００２６】次に、上記実施例において集積回路を動作
させる状態について説明する。
させる状態について説明する。
【００２７】図３は、上記実施例において、サージ保護
回路２０を含む集積回路が動作している状態で、サージ
保護回路２０を構成するトランジスタ２１、２２に印加
される電圧を示す図である。
回路２０を含む集積回路が動作している状態で、サージ
保護回路２０を構成するトランジスタ２１、２２に印加
される電圧を示す図である。
【００２８】図３に示すように、サージ保護回路２０を
含む集積回路が動作している状態では、サージ保護回路
２０を構成するトランジスタ２１、２２には、定格電源
電圧であるＶｄｄ以下の電圧しか印加されない。すなわ
ち、トランジスタ２１、２２のソース・ドレイン電圧Ｖ
ｄｓ、ゲート・ドレイン電圧Ｖｇｄが全て電源電圧Ｖｄ
ｄ以下である。
含む集積回路が動作している状態では、サージ保護回路
２０を構成するトランジスタ２１、２２には、定格電源
電圧であるＶｄｄ以下の電圧しか印加されない。すなわ
ち、トランジスタ２１、２２のソース・ドレイン電圧Ｖ
ｄｓ、ゲート・ドレイン電圧Ｖｇｄが全て電源電圧Ｖｄ
ｄ以下である。
【００２９】また、集積回路を動作させる状態では、電
源端子ＶＤＤに電源電圧Ｖｄｄが印加され、Ｎ型ＭＯＳ
トランジスタ２１のゲート電位は電源電圧Ｖｄｄとな
る。
源端子ＶＤＤに電源電圧Ｖｄｄが印加され、Ｎ型ＭＯＳ
トランジスタ２１のゲート電位は電源電圧Ｖｄｄとな
る。
【００３０】ここで、パッド１０の入力（出力）電位が
Ｖｄｄ以下である場合には、次のような動作になる。パ
ッド１０の電位が０ＶからＶｄｄ−Ｖｔｈｎ（Ｖｔｈｎ
はＮ型ＭＯＳトランジスタの閾値電圧）までは、Ｎ型Ｍ
ＯＳトランジスタ２１はオン状態となり、Ｎ型ＭＯＳト
ランジスタ２１のソース電位もドレインの電位と等しい
電位となる。Ｎ型ＭＯＳトランジスタ２２がＶｄｄ以上
のソース・ドレインブレークダウン耐圧を持つことか
ら、サージ保護回路２０はブレークダウンしない。
Ｖｄｄ以下である場合には、次のような動作になる。パ
ッド１０の電位が０ＶからＶｄｄ−Ｖｔｈｎ（Ｖｔｈｎ
はＮ型ＭＯＳトランジスタの閾値電圧）までは、Ｎ型Ｍ
ＯＳトランジスタ２１はオン状態となり、Ｎ型ＭＯＳト
ランジスタ２１のソース電位もドレインの電位と等しい
電位となる。Ｎ型ＭＯＳトランジスタ２２がＶｄｄ以上
のソース・ドレインブレークダウン耐圧を持つことか
ら、サージ保護回路２０はブレークダウンしない。
【００３１】一方、パッド１０の出力（出力）電位が電
源電圧Ｖｄｄよりも大きい場合には、次のような動作に
なる。パッド１０の電位がＶｄｄ−Ｖｔｈｎを越える
と、Ｎ型ＭＯＳトランジスタ２１のソース電位はＶｄｄ
−Ｖｔｈｎに固定される。このときに、Ｎ型ＭＯＳトラ
ンジスタ２２のソース・ドレイン間電圧、ゲート・ソー
ス間電圧はＶｄｄ−Ｖｔｈｎであり、Ｖｄｄよりも低
い。また、Ｎ型ＭＯＳトランジスタ２１のソース電位が
Ｖｄｄ−Ｖｔｈｎに上昇したことによって、Ｎ型ＭＯＳ
トランジスタ２１もパッド１０の電位が２Ｖｄｄ−Ｖｔ
ｈｎになるまでは、ソース・ドレイン間電圧はＶｄｄ以
下になり、ゲート・ソース間電圧はＶｄｄ−Ｖｔｈｎに
なる。
源電圧Ｖｄｄよりも大きい場合には、次のような動作に
なる。パッド１０の電位がＶｄｄ−Ｖｔｈｎを越える
と、Ｎ型ＭＯＳトランジスタ２１のソース電位はＶｄｄ
−Ｖｔｈｎに固定される。このときに、Ｎ型ＭＯＳトラ
ンジスタ２２のソース・ドレイン間電圧、ゲート・ソー
ス間電圧はＶｄｄ−Ｖｔｈｎであり、Ｖｄｄよりも低
い。また、Ｎ型ＭＯＳトランジスタ２１のソース電位が
Ｖｄｄ−Ｖｔｈｎに上昇したことによって、Ｎ型ＭＯＳ
トランジスタ２１もパッド１０の電位が２Ｖｄｄ−Ｖｔ
ｈｎになるまでは、ソース・ドレイン間電圧はＶｄｄ以
下になり、ゲート・ソース間電圧はＶｄｄ−Ｖｔｈｎに
なる。
【００３２】図４は、パッド１０の電位が２Ｖｄｄ−Ｖ
ｔｈｎであるときに、サージ保護回路２０を構成するＮ
型ＭＯＳトランジスタ２１と２２とに印加される電圧
を、上記実施例と従来例とを比較して示す図である。
ｔｈｎであるときに、サージ保護回路２０を構成するＮ
型ＭＯＳトランジスタ２１と２２とに印加される電圧
を、上記実施例と従来例とを比較して示す図である。
【００３３】従来例では、Ｎ型ＭＯＳトランジスタ２１
のソース・ドレイン間電圧、ゲート・ソース間電圧がと
もにＶｄｄを越えるのに対し、上記実施例ではソース・
ドレイン間電圧はＶｄｄであり、ゲート・ソース間はＶ
ｄｄ−Ｖｔｈｎ、ゲート・ドレイン間はＶｄｄ−Ｖｔｈ
ｎでありＶｄｄを越えない。
のソース・ドレイン間電圧、ゲート・ソース間電圧がと
もにＶｄｄを越えるのに対し、上記実施例ではソース・
ドレイン間電圧はＶｄｄであり、ゲート・ソース間はＶ
ｄｄ−Ｖｔｈｎ、ゲート・ドレイン間はＶｄｄ−Ｖｔｈ
ｎでありＶｄｄを越えない。
【００３４】また、サージ保護回路２０は、高電位電源
と低電位電源とによって動作する半導体集積回路に包含
され、第１のトランジスタのドレインが入力端子または
出力端子に接続され、上記第１のトランジスタのソース
が第２のトランジスタのドレインに接続され、上記第２
のトランジスタのソースが低電位電源または高電位電源
に接続され、上記第２のトランジスタのゲートが上記第
２のトランジスタのソースに接続されているサージ保護
回路の例であり、Ｎ型ＭＯＳトランジスタ２１は、上記
第１のトランジスタの例であり、Ｎ型ＭＯＳトランジス
タ２２は、上記第２のトランジスタの例であり、さら
に、サージ保護回路２０は、上記第２のトランジスタの
ソースが接続されている電源とは異なる電源に、上記第
１のトランジスタのゲートが接続されているサージ保護
回路の例である。
と低電位電源とによって動作する半導体集積回路に包含
され、第１のトランジスタのドレインが入力端子または
出力端子に接続され、上記第１のトランジスタのソース
が第２のトランジスタのドレインに接続され、上記第２
のトランジスタのソースが低電位電源または高電位電源
に接続され、上記第２のトランジスタのゲートが上記第
２のトランジスタのソースに接続されているサージ保護
回路の例であり、Ｎ型ＭＯＳトランジスタ２１は、上記
第１のトランジスタの例であり、Ｎ型ＭＯＳトランジス
タ２２は、上記第２のトランジスタの例であり、さら
に、サージ保護回路２０は、上記第２のトランジスタの
ソースが接続されている電源とは異なる電源に、上記第
１のトランジスタのゲートが接続されているサージ保護
回路の例である。
【００３５】また、上記実施例は、バルク、ＳＯＩ(Sil
icon On Insulator)基板上のいずれに構成された集積回
路にも適用可能である。
icon On Insulator)基板上のいずれに構成された集積回
路にも適用可能である。
【００３６】図５は、０．５μｍＣＭＯＳのブレークダ
ウン電圧（ここでは、スナップバック電圧）の実測結果
を、上記実施例と従来例とを比較して示す図である。
ウン電圧（ここでは、スナップバック電圧）の実測結果
を、上記実施例と従来例とを比較して示す図である。
【００３７】バルク上の回路に適用した場合、パッド１
０に印加できる電圧は、Ｎ型ＭＯＳトランジスタ１段の
保護回路に対し、１．１倍の上昇に止まる。一方、ＳＯ
Ｉ基板上の回路に適用した場合、パッド１０に印加でき
る電圧は、Ｎ型ＭＯＳトランジスタ１段の保護回路に対
し、１．８倍の電圧印加を可能にする。したがって、Ｓ
ＯＩ(Silicon On Insulator)構造のＬＳＩ上に、サージ
保護回路２０を適用した場合に、より一層の効果が得ら
れる。
０に印加できる電圧は、Ｎ型ＭＯＳトランジスタ１段の
保護回路に対し、１．１倍の上昇に止まる。一方、ＳＯ
Ｉ基板上の回路に適用した場合、パッド１０に印加でき
る電圧は、Ｎ型ＭＯＳトランジスタ１段の保護回路に対
し、１．８倍の電圧印加を可能にする。したがって、Ｓ
ＯＩ(Silicon On Insulator)構造のＬＳＩ上に、サージ
保護回路２０を適用した場合に、より一層の効果が得ら
れる。
【００３８】また、上記実施例におけるトランジスタと
してＭＯＳＦＥＴが使用されているが、このＭＯＳＦＥ
Ｔの代わりにＭＥＳＦＥＴを使用するようにしてもよ
い。
してＭＯＳＦＥＴが使用されているが、このＭＯＳＦＥ
Ｔの代わりにＭＥＳＦＥＴを使用するようにしてもよ
い。
【００３９】
【発明の効果】本発明によれば、パッドにｎ・Ｖｄｄ−
Ｖｔｈｎ（ｎは１．１〜２、ＶｔｈｎはＮ型ＭＯＳトラ
ンジスタの閾値電圧）の電位の信号を入力（出力）して
も、パッドにドレインが接続されている第１のトランジ
スタのゲート・ドレイン間電圧とドレイン・ソース間電
圧とを電源電圧Ｖｄｄ以下にすることが可能であり、し
たがって、サージ保護回路を構成する全トランジスタの
寿命が長いという効果を奏する。
Ｖｔｈｎ（ｎは１．１〜２、ＶｔｈｎはＮ型ＭＯＳトラ
ンジスタの閾値電圧）の電位の信号を入力（出力）して
も、パッドにドレインが接続されている第１のトランジ
スタのゲート・ドレイン間電圧とドレイン・ソース間電
圧とを電源電圧Ｖｄｄ以下にすることが可能であり、し
たがって、サージ保護回路を構成する全トランジスタの
寿命が長いという効果を奏する。
【図１】本発明の一実施例であるサージ保護回路２０を
包含する半導体回路を示す回路図である。
包含する半導体回路を示す回路図である。
【図２】上記実施例において、パッド１０の電圧に対す
るブレークダウン電流を示す図である。
るブレークダウン電流を示す図である。
【図３】上記実施例において、サージ保護回路２０を含
む集積回路が動作している状態で、サージ保護回路２０
を構成するトランジスタ２１、２２に印加される電圧を
示す図である。
む集積回路が動作している状態で、サージ保護回路２０
を構成するトランジスタ２１、２２に印加される電圧を
示す図である。
【図４】パッド１０の電位が２Ｖｄｄ−Ｖｔｈｎである
ときに、サージ保護回路２０を構成するＮ型ＭＯＳトラ
ンジスタ２１と２２とに印加される電圧を、上記実施例
と従来例とを比較して示す図である。
ときに、サージ保護回路２０を構成するＮ型ＭＯＳトラ
ンジスタ２１と２２とに印加される電圧を、上記実施例
と従来例とを比較して示す図である。
【図５】０．５μｍＣＭＯＳのブレークダウン電圧（こ
こでは、スナップバック電圧）の実測結果を、上記実施
例と従来例とを比較して示す図である。
こでは、スナップバック電圧）の実測結果を、上記実施
例と従来例とを比較して示す図である。
【図６】従来のサージ保護回路３０を包含する従来の半
導体回路を示す図である。
導体回路を示す図である。
１０…パッド、 １１…入力または出力回路、 １２…内部回路、 ２０…サージ保護回路、 ２１…第１のトランジスタとしてのＮ型ＭＯＳトランジ
スタ、 ２２…第２のトランジスタとしてのＮ型ＭＯＳトランジ
スタ。
スタ、 ２２…第２のトランジスタとしてのＮ型ＭＯＳトランジ
スタ。
Claims (2)
- 【請求項１】 高電位電源と低電位電源とによって動作
する半導体集積回路に包含され、第１のトランジスタの
ドレインが入力端子または出力端子に接続され、上記第
１のトランジスタのソースが第２のトランジスタのドレ
インに接続され、上記第２のトランジスタのソースが低
電位電源または高電位電源に接続され、上記第２のトラ
ンジスタのゲートが上記第２のトランジスタのソースに
接続されているサージ保護回路において、 上記第２のトランジスタのソースが接続されている電源
とは異なる電源に、上記第１のトランジスタのゲートが
接続されていることを特徴とするサージ保護回路。 - 【請求項２】 請求項１において、 上記サージ保護回路は、ＳＯＩ構造のＬＳＩ上に作成さ
れている回路であることを特徴とするサージ保護回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16003395A JP3301278B2 (ja) | 1995-06-02 | 1995-06-02 | サージ保護回路 |
| US08/658,827 US5784235A (en) | 1995-06-02 | 1996-05-31 | Semiconductor IC device including ESD protection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16003395A JP3301278B2 (ja) | 1995-06-02 | 1995-06-02 | サージ保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08331749A true JPH08331749A (ja) | 1996-12-13 |
| JP3301278B2 JP3301278B2 (ja) | 2002-07-15 |
Family
ID=15706504
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16003395A Expired - Fee Related JP3301278B2 (ja) | 1995-06-02 | 1995-06-02 | サージ保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3301278B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002134628A (ja) * | 2000-10-24 | 2002-05-10 | Toshiba Corp | 保護回路 |
| WO2016013396A1 (ja) * | 2014-07-25 | 2016-01-28 | ソニー株式会社 | 静電保護素子および静電保護回路 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8197894B2 (en) | 2007-05-04 | 2012-06-12 | H.C. Starck Gmbh | Methods of forming sputtering targets |
| US8734896B2 (en) | 2011-09-29 | 2014-05-27 | H.C. Starck Inc. | Methods of manufacturing high-strength large-area sputtering targets |
-
1995
- 1995-06-02 JP JP16003395A patent/JP3301278B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002134628A (ja) * | 2000-10-24 | 2002-05-10 | Toshiba Corp | 保護回路 |
| WO2016013396A1 (ja) * | 2014-07-25 | 2016-01-28 | ソニー株式会社 | 静電保護素子および静電保護回路 |
| US10361183B2 (en) | 2014-07-25 | 2019-07-23 | Sony Semiconductor Solutions Corporation | Electrostatic protective device and electrostatic protective circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3301278B2 (ja) | 2002-07-15 |
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