JPH09205727A - 短絡保護を有するパワートランジスタ - Google Patents
短絡保護を有するパワートランジスタInfo
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- JPH09205727A JPH09205727A JP8249830A JP24983096A JPH09205727A JP H09205727 A JPH09205727 A JP H09205727A JP 8249830 A JP8249830 A JP 8249830A JP 24983096 A JP24983096 A JP 24983096A JP H09205727 A JPH09205727 A JP H09205727A
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- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/082—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
- H03K17/0822—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in field-effect transistor switches
Abstract
SFET及びIGBT等のパワートランジスタの破壊を
防止する。 【解決手段】短絡電流が発生した場合には、電流センサ
装置10を用いた電流帰還制御によりトランジスタ9が
オンされて、パワートランジスタ1がオフされる。しか
し、この電流帰還制御が急激に行われた場合、パワート
ランジスタ1が過電圧によって損傷される恐れがある。
この損傷を防止するために、パワートランジスタ1の負
荷区間の電圧変化を検出するための電圧センサ装置1
1,12,13が設けられている。この電圧センサ装置
は、短絡によりパワートランジスタの出力電圧が上昇し
た場合、トランジスタ9の制御端子Gの電位を減少させ
るように動作する。
Description
パワートランジスタに関し、詳しくは、パワートランジ
スタの短絡保護機能が向上された回路装置に関する。
は、短絡の場合における電流制限である。特に、例えば
MOSFETやIGBTなどのパワートランジスタを有
する回路装置は、オンにされている状態において負荷電
流回路に発生する短絡に対して保護されていなければな
らない。その理由は、短絡した場合には、パワートラン
ジスタを流れる電流は急激に定格電流の何倍にも上昇し
て、それによってパワートランジスタが危険にさらさ
れ、さらには破壊される場合もあるからである。
内に存在する供給導線の洩れインダクタンスに関係す
る。パワートランジスタの破壊を防止するために、従来
では短絡した場合に、パワートランジスタを迅速にオフ
にし、あるいは短絡電流を危険でない値に迅速に制限す
ることが提案されている。
例えば1994年5月31日から6月2日にスイスのダ
ボスで行われた「第6回パワーセミコンダクター素子と
ICの国際シンポジウム(6th Internat. Symposium on
Power Semiconductor Devices & IC's)」の公開議事
録の第31ページから第35ページ並びに第35ページ
から第41ページに記載されている。
は、抵抗とトランジスタの直列回路からなる電流センサ
回路が並列に接続されている。トランジスタと抵抗との
間の接続点は、MOSFETの制御端子と接続されてい
る。そのMOSFETの負荷区間は、パワートランジス
タのゲート−ソース容量に対して並列に接続されてい
る。電流センサ回路の抵抗によって降下する電圧降下
が、パワートランジスタを流れる電流の尺度となる。
臨界値を超えるとすぐに、電流センサの抵抗による電圧
降下が大きくなって、MOSFETがオンにされる。こ
のオン動作により、パワートランジスタのゲート電位が
低下して、パワートランジスタを流れる電流が減少す
る。このように電流センサ回路とMOSFETによっ
て、パワートランジスタの制御端子の電位をそのパワー
トランジスタが完全にオフになるまで低下させることが
できる。
電流帰還制御または電流遮断を行なっているにもかかわ
らず短絡した場合に、損傷される場合がある。すなわ
ち、電流帰還制御または電流遮断が極めて急速に行われ
た場合、パワートランジスタにおいて許容できない大き
な値の過電圧が降下するからである。
を解決するためになされたものであって、その目的は、
短絡保護機能が向上されたパワートランジスタを提供す
ることにある。
トランジスタの負荷区間が第1と第2の端子の間に接続
され、そのパワートランジスタの制御端子が第3の端子
に接続され、 b)トランジスタの負荷区間が第2の端子と第3の端子
との間に接続され、 c)パワートランジスタを流れる電流を検出する電流セ
ンサ装置が設けられ、 d)電流センサ装置の出力側にトランジスタの制御端子
が接続されることによって、パワートランジスタを流れ
る電流が所定の臨界値を超えた場合に、トランジスタを
オンすることが可能な短絡保護を有するパワートランジ
スタの回路装置において、次に示す特徴によって解決さ
れる。
タの負荷区間の電圧変化を検出するために設けられ、 f)電圧センサ装置の出力側が、トランジスタの制御端
子から取り出し可能な電位を検出された電圧変化に従っ
て減少させるために、トランジスタの制御端子と接続さ
れている。
ンサ装置を設け、その電圧センサによって短絡した場合
のパワートランジスタの負荷区間における電圧変化を検
出できるようにしたことに基づいている。好ましくは、
パワートランジスタを流れる短絡電流の一価関数を示す
電圧センサ装置の出力側は、第2の端子と第3の端子の
間に接続されたトランジスタの制御端子と接続されてい
る。この構成によって、トランジスタの制御端子から取
り出し可能な電位を電圧変化に応じて減少させることが
できる。
スタを流れる電流が、例えば短絡の場合などに、高すぎ
る値を取った場合に、電流センサ装置によってトランジ
スタのゲート電位が帰還制御される。しかし、パワート
ランジスタの負荷区間の出力電圧が上昇した場合には、
トランジスタの制御端子の電位が下げられる。トランジ
スタの制御端子の電位のこのような動的な制御によっ
て、短絡した場合には電流制御とパワートランジスタの
出力の負荷電圧の上昇速度の制限が行われる。
〜図3に従って詳細に説明する。以下の図面において
は、異なる記載がない限りにおいて、同一の参照符号
は、同一の意味を有する同一の部分を示している。以下
の実施の形態においては、パワートランジスタとしてパ
ワーMOSFETが使用されているが、本発明はこの種
のパワーMOSFETに限定されるものではない。パワ
ーMOSFETの代わりに、例えばいわゆるIGBTま
たはFETを使用することも可能である。
ワーMOSFETが示されている。パワーMOSFET
1のドレイン端子Dは第1の端子2に接続され、ソース
端子Sは第2の端子3に接続されている。第2の端子
は、基準電位と接続されている。パワーMOSFET1
のゲート端子Gは、第3の端子4に接続されている。こ
の第3の端子4と他の端子7との間には抵抗6が接続さ
れており、この他の端子7にパワーMOSFET1をオ
ンオフするための制御信号を印加することができる。
図1の実施の形態においては、第1の端子2に負荷15
の一方の端子が接続されており、この負荷15の他方の
端子は他の端子5に接続されている。この端子5に、例
えば+15Vの電源電圧VDを印加することができる。
負荷15は、図1の実施の形態においては、誘導性の負
荷15として示されている。誘導性の負荷というのは、
少なくとも第1の端子2と第2の端子3へ通じる供給導
線内に洩れインダクタンスが存在するからである。
に、図1に示す回路装置は、電流センサ装置と電圧セン
サ装置とを有する。電流センサ装置は、図1においては
参照符号10で示されている。この電流センサ装置10
の入力側は、ドレイン端子Dとソース端子Sとの間、す
なわち、第1の端子2と第3の端子3との間に接続され
ている。電流センサ装置10は、例えば、その出力端子
17に2つの可能な出力信号を有する比較回路である。
出力端子17の出力信号は、例えば電圧U1であって、
2つの値をとることができる。出力端子17は、好まし
くは抵抗8を介してトランジスタ9の制御端子に接続さ
れている。このトランジスタ9は図1の実施の形態にお
いてはエンハンスメントMOSFET9であって、その
ドレイン端子Dが第3の端子4に接続され、ソース端子
Sは第2の端子3に接続されている。このMOSFET
9のゲート端子Gは、抵抗8に接続されている。
10の出力端子17と第2の端子3との間の出力電圧U
1は、2つの値をとることができる。パワーMOSFE
T1を通る電流Iが所定の臨界的なしきい値よりも低い
場合、この出力電圧U1のうち、MOSFET9のスレ
ッショールド電圧よりも小さい第1の値が出力端子17
から常に出力される。パワーMOSFET1のしきい値
は、発生する短絡電流よりも低くなるように設定されて
いる。更に、定格駆動においてパワーMOSFET1を
流れる電流Iは、このしきい値よりも低い。
電圧U1は、MOSFET(9)のスレッショールド電
圧よりも大きい第2の値をとることができる。すなわ
ち、パワーMOSFET1を流れる電流Iが所定の臨界
的なしきい値よりも高い場合、第2の値が電流センサ回
路10の出力端子17から常に出力される。その結果、
短絡した場合に、MOSFET9がオンされ、あるいは
より強く導通して、パワーMOSFET1のゲート端子
Gの電位が低下する。
ド電圧が+2Vであって、パワーMOSFET1を流れ
る電流の所定の臨界的なしきい値が+50Aである場合
に、電流センサ回路10は5Aの負荷電流Iが発生した
場合(定格駆動)、出力電圧U1が0Vとなるように設
定する。それに対して、負荷電流Iが100Aに上昇し
た場合(短絡した場合)、電流センサ回路10の出力端
子17の出力電圧U1は、例えば+10Vに上昇する。
この結果、MOSFET9が導通し、パワーMOSFE
T1のゲート端子Gの電位が低下して、そのパワーMO
SFET1は遮断される。
サ回路)の動作によって、パワーMOSFET1が急激
に遮断された場合、パワーMOSFET1の負荷区間に
危険な過電圧が発生することがある。この過電圧の発生
を防止するために、パワーMOSFET1の負荷区間に
おける電圧変化を検出するための電圧センサ装置が設け
られている。電圧センサ装置の出力側は、MOSFET
9のゲート端子Gと接続されている。この構成によっ
て、MOSFET9のゲート端子Gから取り出し可能な
電位を、検出された電圧変化に応じて減少させることが
できる。
センサ装置は、コンデンサ13、抵抗11及び他のエン
ハンスメントMOSFET12から構成されている。コ
ンデンサ13の一方の端子は第1の端子2に接続され、
他方の端子は抵抗11の一方の端子に接続されている。
抵抗11の他方の自由な端子は第2の端子3に接続され
ている。コンデンサ13と抵抗11との間の接続点は、
MOSFET12のゲート端子Gと接続されている。こ
のMOSFET12のドレイン端子Dは、MOSFET
9のゲート端子Gと接続され、ソース端子Sは第2の端
子3に接続されている。MOSFET9と12は、それ
ぞれn−チャネル型である。
ントMOSFET12及びコンデンサ13から構成され
る電圧センサ回路は、パワーMOSFET1のドレイン
端子Dとソース端子Sとの間の電圧Uの上昇速度を検出
する。抵抗11において降下する電圧U2がMOSFE
T12の動作を制御する。この電圧U2がMOSFET
12のスレッショールド電圧よりも小さい場合、MOS
FET12は遮断されたままとなり、MOSFET9の
ゲート端子Gの電位は変化しない。それに対して、電圧
U2がMOSFET12のスレッショールド電圧よりも
大きい場合、MOSFET12が導通し、それによって
MOSFET9のゲートGの電位が下がる。
サ13から構成される電圧センサ回路は、電圧Uが極め
て急激に上昇した場合にMOSFET12が導通して、
それによってMOSFET9のゲート端子Gの電位が下
がるように設定されている。その結果、パワーMOSF
ET1のゲート端子Gの電位が上昇する。従って、短絡
した場合、図1に示す回路装置により電流の制限のみな
らず出力電圧Uの上昇速度の制限も保証される。全制御
工程は、短絡した場合にのみ行われる。その理由として
は、通常機能の場合、すなわち、定格電流の場合には電
流センサ装置10の出力電圧U1は、MOSFET9の
スレッショールド電圧よりも低いので、いずれにしろ、
このMOSFET9は遮断されているからである。
形態が示されている。抵抗6は、例えば図3に示される
ように、制御可能な抵抗装置として具体化されている。
この制御可能な抵抗装置6は、定常駆動においては、自
己の抵抗値が所定の大きさを有するように構成されてい
る。それに対して、短絡が発生した場合には、この回路
装置6の抵抗値が上昇する。このような動作を行なうた
めに、抵抗装置6の制御端子として用いられる端子67
は、電流センサ装置10の出力端子17と接続されてい
る。入力側の端子65はすでに説明した端子7と接続さ
れ、そして出力側の端子66は第2の端子4と接続され
ている。
態が示されている。端子65と66との間には、抵抗6
0とデプレション形MOS−FET62の負荷区間との
直列回路が接続されている。このデプレション形MOS
−FET62のゲート端子は、他の抵抗61を介して端
子66に接続されている。デプレション形MOS−FE
T62のゲート端子は、エンハンスメントMOSFET
63の負荷区間を介して端子68と接続されている。こ
の端子68は基準電位と接続されるとともに、図1また
は図2の回路装置の端子3と接続される。デプレション
形MOS−FET62の基板も同様に、この端子68に
接続されている。エンハンスメントMOSFET63の
ゲート端子Gは、制御入力として用いられる端子67と
接続されている。
に加えてさらに、回路装置の過電圧保護のためのツェナ
ーダイオード20とダイオード21が設けられている。
ツェナーダイオード20のカソード端子Kは第1の端子
2と接続され、アノード端子Aはコンデンサ13と抵抗
11との間の接続点に接続されている。ダイオード21
のカソード端子KはパワーMOSFET1のゲート端子
Gと接続され、アノード端子Aはツェナーダイオード2
0のアノード端子と接続されている。
ぞれ別に形成されてもよく、半導体に内蔵して形成され
てもよい。半導体に内蔵する場合には、全体の抵抗8、
9、60、61をデプレション形MOS−FETによっ
て形成することができる。ツェナーダイオード20及び
ダイオード21は、MOSFETによって具体化するこ
とができる。
制御可能な抵抗装置6の端子67に供給される制御信号
が、電流センサ装置10からの出力信号U1と必ずしも
一致する必要がないことである。制御可能な抵抗装置6
の端子67と電流センサ装置10の出力端子17との間
に、制御可能な抵抗装置6に適した制御信号を発生させ
る装置を設けてもよい。この装置は、電流センサ装置1
0の出力端子17に短絡を示す出力信号が発生した場合
に、抵抗値を増大させるべく制御信号を生成する。
短絡保護機能が向上されたパワートランジスタを提供し
て、負荷回路が短絡した場合の電流の制限のみならず、
パワートランジスタの負荷区間に発生する電圧の上昇速
度の制限も保証することができるという効果を奏する。
SFETを示す回路図。
置とを有するパワーMOSFETを示す回路図。
端子、4…第3の端子、6…制御可能な抵抗装置、8…
抵抗、9…トランジスタ、10…電流センサ装置、11
…抵抗、12…MOSFET、13…コンデンサ(1
1,12,13は、電圧センサ装置を形成する。)、2
0…ダイオード、21…ダイオード、60…抵抗、61
…抵抗、62…デプレション形MOS−FET、63…
エンハンスメントMOSFET(60,61,62,6
3は、制御可能な抵抗装置を形成する。)
Claims (10)
- 【請求項1】 a)パワートランジスタ(1)の負荷区
間が第1の端子(2)と第2の端子(3)との間に接続
されるとともに、前記パワートランジスタの制御端子
(G)が第3の端子(4)に接続され、 b)トランジスタ(9)の負荷区間が前記第2の端子
(3)と前記第3の端子(4)との間に接続され、 c)前記パワートランジスタ(1)を流れる電流を検出
するために電流センサ装置(10)が設けられ、 d)前記電流センサ装置(10)の出力側が前記トラン
ジスタ(9)の制御端子と接続されていることによっ
て、前記パワートランジスタ(1)を流れる電流(I)
が所定の臨界値を超えるとすぐに、前記トランジスタ
(9)をオンにすることが可能なパワートランジスタの
回路装置において、 e)前記パワートランジスタ(1)の負荷区間における
電圧変化を検出するための電圧センサ装置(11、1
2、13)が設けられており、 f)前記トランジスタ(9)の前記制御端子(G)から
取り出し可能な電位を、検出された電圧変化に従って減
少させるために、電圧センサ装置(11、12、13)
の出力側がトランジスタ(9)の前記制御端子(G)と
接続されていることを特徴とする短絡保護を有するパワ
ートランジスタの回路装置。 - 【請求項2】 前記電流センサ装置(10)は、2つの
可能な出力電圧(U1)有する比較回路を備え、前記ト
ランジスタ(9)のスレッショールド電圧よりも小さ
く、かつ、前記パワートランジスタ(1)を流れる電流
(I)が臨界値よりも低い場合、第1の出力信号が前記
比較回路(10)の出力端子から常に出力され、前記ト
ランジスタ(9)のスレッショールド電圧よりも大き
く、かつ、前記パワートランジスタ(1)を流れる電流
(I)が所定の臨界値よりも高い場合、第2の出力信号
が前記比較回路(10)の出力端子から常に出力される
ことを特徴とする請求項1に記載の回路装置。 - 【請求項3】 前記電圧センサ装置(11、12、1
3)には、前記第1の端子(2)と前記第2の端子
(3)との間に接続された、コンデンサ(13)と抵抗
(11)からなる直列回路が設けられ、前記コンデンサ
(13)は、前記第1の端子(2)と接続され、前記抵
抗は前記第2の端子(3)と接続されているとともに、
他のトランジスタ(12)の負荷区間が前記トランジス
タ(9)の前記制御端子(G)と前記第2の端子(3)
との間に接続され、前記他のトランジスタ(12)の制
御端子(G)が前記コンデンサ(13)と前記抵抗(1
1)との間の接続点に接続されていることを特徴とする
請求項1または2に記載の回路装置。 - 【請求項4】 前記コンデンサ(13)に対してダイオ
ード(20)が並列に接続され、前記ダイオードのカソ
ード端子(K)が前記第1の端子(2)に接続されると
ともに、前記ダイオードのアノード端子(A)が前記コ
ンデンサ(13)と前記抵抗(11)との間の接続点に
接続されていることを特徴とする請求項3に記載の回路
装置。 - 【請求項5】 他のダイオード(21)が設けられ、前
記他のダイオード(21)のカソード端子(K)が前記
第3の端子(4)に接続され、前記他のダイオードのア
ノード端子(A)が前記コンデンサ(13)と前記抵抗
(11)との間の接続点に接続されていることを特徴と
する請求項3または4に記載の回路装置。 - 【請求項6】 前記トランジスタ(9)の制御端子
(G)と前記電流センサ回路(10)の出力との間に抵
抗(8)が直列に接続されていることを特徴とする請求
項1から5のいずれか1項に記載の回路装置。 - 【請求項7】 前記第3の端子(4)に制御可能な抵抗
装置(6)が接続され、当該抵抗装置(6)の制御入力
として設けられている端子(67)が前記電流センサ装
置(10)の出力と接続され、前記抵抗装置(6)は、
前記パワートランジスタ(1)を流れる電流(I)が所
定の臨界値を超えるとすぐに、自己の抵抗値が増大する
ように動作することを特徴とする請求項1から6のいず
れか1項に記載の回路装置。 - 【請求項8】 前記制御可能な抵抗装置(6)は、4つ
の端子(65、66、67、68)を有し、第1の端子
(65)と第2の端子(66)との間に抵抗(60)の
直列回路とデプレション形MOS−FET(62)の負
荷区間が接続され、前記デプレション形MOS−FET
(62)の制御端子(G)と前記第2の端子(66)と
の間に抵抗(61)が接続され、前記デプレション形M
OS−FET(62)の前記制御端子(G)と第4の制
御端子(68)との間にエンハンスメントMOSFET
(63)の負荷区間が接続され、前記エンハンスメント
MOSFET(63)の制御端子(G)が第3の端子
(67)と接続され、前記第2の端子(66)と前記第
3の端子(4)とが互いに接続され、前記第3の端子
(67)と前記電流センサ装置(10)の出力とが互い
に接続され、更に、前記第4の端子(68)と前記第2
の端子(3)とが互いに接続されていることを特徴とす
る請求項7に記載の回路装置。 - 【請求項9】 前記パワートランジスタ(1)がMOS
FETであることを特徴とする請求項1から8のいずれ
か1項に記載の回路装置。 - 【請求項10】 前記パワートランジスタ(1)がIG
BTであることを特徴とする請求項1から8のいずれか
1項に記載の回路装置。
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