JP2021114668A - 駆動装置 - Google Patents

Abstract

【課題】チップ外周グランド配線に大電流が流れることにより過電流検出入力端子の電圧が上昇することで生じる過電流検出回路の誤動作を防止する。【解決手段】ＧＮＤ端子から離れた位置に配置された過電流検出回路のＩＳ端子には、チップ外周グランド配線１１のＢ点との間に端子保護回路としてトランジスタＭＮ１が設けられ、ＧＮＤ端子からさらに離れた位置に配置されたＣＦＯ端子には、チップ外周グランド配線１１のＣ点との間に端子保護回路としてツェナーダイオードＺＤ１が設けられている。さらに、比較器ＣＯＭＰ＿ＩＳの閾値電圧を受ける入力とチップ外周グランド配線１１のＢ点との間に電位シフト素子としてトランジスタＭＮ２が設けられている。これにより、ＣＦＯ端子に過電圧が印加されることでＢ点の電位が上昇したとき、比較器ＣＯＭＰ＿ＩＳの両方の入力が同じように上昇することで、誤動作が防止される。【選択図】図１

Description

本発明は駆動装置に関し、特に過電圧ノイズに対する端子保護回路および過電流検出回路を備えた駆動装置に関する。

たとえば、エアコンのコンプレッサに使用されている三相モータは、モータ駆動装置によって駆動制御されている。モータ駆動装置は、三相モータへの電力を制御するパワースイッチと、これらパワースイッチをオンオフ駆動する駆動回路と、各種保護回路とを１つのパッケージに組み込んだものが用いられている。

図４は一般的なモータ駆動装置の構成例を示す図である。なお、以下の説明において、端子名とその端子における電圧、信号などは、同じ符号を用いることがある。
図４に示したように、三相モータＭは、ＩＰＭ（Intelligent Power Module）１００で構成したモータ駆動装置によって駆動され、そのＩＰＭ１００の制御は、マイコン内蔵のＭＣＵ（Micro Controller Unit）２００によって行われる。

ＩＰＭ１００は、パワースイッチＱ１〜Ｑ６を有している。この構成例では、パワースイッチＱ１〜Ｑ６は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）とし、各ＩＧＢＴには、ＦＷＤ（Free Wheeling Diode）が逆並列に接続されている。

パワースイッチＱ１，Ｑ２は、直列に接続され、両端がＩＰＭ１００の正極電源端子であるＰ端子と負極電源端子であるＮ（Ｕ）端子とに接続され、パワースイッチＱ１とパワースイッチＱ２との接続点は、ＩＰＭ１００のＵ端子を介して三相モータＭのＵ相端子に接続されている。パワースイッチＱ３，Ｑ４は、直列に接続され、両端がＩＰＭ１００のＰ端子と負極電源端子であるＮ（Ｖ）端子とに接続され、パワースイッチＱ３とパワースイッチＱ４との接続点は、ＩＰＭ１００のＶ端子を介して三相モータＭのＶ相端子に接続されている。パワースイッチＱ５，Ｑ６は、直列に接続され、両端がＩＰＭ１００のＰ端子と負極電源端子であるＮ（Ｗ）端子とに接続され、パワースイッチＱ５とパワースイッチＱ６との接続点は、ＩＰＭ１００のＷ端子を介して三相モータＭのＷ相端子に接続されている。

ハイサイドのパワースイッチＱ１，Ｑ３，Ｑ５のゲートは、高電圧側制御回路ＨＶ−ＩＣ（Ｕ），ＨＶ−ＩＣ（Ｖ），ＨＶ−ＩＣ（Ｗ）の出力端子に接続されている。高電圧側制御回路ＨＶ−ＩＣ（Ｕ），ＨＶ−ＩＣ（Ｖ），ＨＶ−ＩＣ（Ｗ）の入力端子は、ＩＰＭ１００のＩＮ（ＨＵ），ＩＮ（ＨＶ），ＩＮ（ＨＷ）を介して、ＭＣＵ２００のＨＵ端子、ＨＶ端子およびＨＷ端子に接続されている。

ローサイドのパワースイッチＱ２，Ｑ４，Ｑ６のゲートは、低電圧側制御回路ＬＶ−ＩＣのＵＯＵＴ端子、ＶＯＵＴ端子およびＷＯＵＴ端子に接続されている。低電圧側制御回路ＬＶ−ＩＣは、ＶＣＣ端子、ＧＮＤ端子、ＴＥＭＰ端子、ＩＳ端子、ＣＦＯ端子、ＶＦＯ端子、ＵＩＮ端子、ＶＩＮ端子およびＷＩＮ端子を有している。

低電圧側制御回路ＬＶ−ＩＣのＶＣＣ端子は、ＩＰＭ１００のＶＣＣＬ端子を介して電源Ｅ１の正極端子およびコンデンサＣ１の正極端子に接続されている。電源Ｅ１およびコンデンサＣ１の負極端子は、ＩＰＭ１００のＮ（Ｕ）端子、Ｎ（Ｖ）端子およびＮ（Ｗ）端子が接続された負極電源端子およびＭＣＵ２００のＧＮＤ端子に接続されている。低電圧側制御回路ＬＶ−ＩＣのＧＮＤ端子は、ＩＰＭ１００のＣＯＭ端子を介して負極電源端子およびＭＣＵ２００のＧＮＤ端子に接続されている。なお、低電圧側制御回路ＬＶ−ＩＣの電源Ｅ１は、図示しないブートストラップ回路に接続され、ＩＰＭ１００のＮ（Ｕ）端子、Ｎ（Ｖ）端子およびＮ（Ｗ）端子の電位を基準とした高電圧側制御回路ＨＶ−ＩＣ（Ｕ），ＨＶ−ＩＣ（Ｖ），ＨＶ−ＩＣ（Ｗ）の電源電圧がそれぞれ生成されている。これにより、高電圧側制御回路ＨＶ−ＩＣ（Ｕ），ＨＶ−ＩＣ（Ｖ），ＨＶ−ＩＣ（Ｗ）は、ＭＣＵ２００からの信号レベルをレベルシフトしてハイサイドのパワースイッチＱ１，Ｑ３，Ｑ５を駆動する電圧を出力する。

低電圧側制御回路ＬＶ−ＩＣのＴＥＭＰ端子は、過熱保護回路の出力端子であり、ＩＰＭ１００のＴＥＭＰ端子を介してＭＣＵ２００のＴＥＭＰ端子に接続されている。ＩＳ端子は、パワースイッチＱ１〜Ｑ６の過電流を検出する過電流検出回路の入力端子であり、ＩＰＭ１００のＩＳ端子に接続されている。ローサイドのパワースイッチＱ２，Ｑ４，Ｑ６は、コレクタから流れる電流の一定比率分をメインの電流が流れるエミッタとは別のエミッタに分流する構造の電流センス端子付のＩＧＢＴを使用している。パワースイッチＱ２，Ｑ４，Ｑ６の電流センス端子の電流は、ＩＰＭ１００のＶＳＣ端子にまとめられ、外部接続の電流検出抵抗ＲＩＳを通して負極電源端子に戻すようになっている。ＩＰＭ１００のＶＳＣ端子は、抵抗ＲｎおよびコンデンサＣｎの直列回路を介して負極電源端子に接続されており、抵抗ＲｎおよびコンデンサＣｎの接続点がＩＰＭ１００のＩＳ端子に接続されている。これにより、パワースイッチＱ２，Ｑ４，Ｑ６の電流センス端子を出力した電流は、電流検出抵抗ＲＩＳによって電圧に変換され、変換された電圧は、抵抗ＲｎおよびコンデンサＣｎによりノイズが除去されて低電圧側制御回路ＬＶ−ＩＣの過電流検出回路に入力される。

低電圧側制御回路ＬＶ−ＩＣのＶＦＯ端子は、内部の保護回路で検出された異常状態を表すフェイル信号を出力する出力端子であり、ＩＰＭ１００のＶＦＯ端子を介してＭＣＵ２００のＶＦＯ端子に接続されている。ＩＰＭ１００およびＭＣＵ２００のＶＦＯ端子は、プルアップ抵抗Ｒｐを介して電源Ｅ２の正極端子およびコンデンサＣ２の正極端子に接続されている。電源Ｅ２の正極端子およびコンデンサＣ２の正極端子は、また、ＭＣＵ２００のＶＤＤ端子に接続されている。電源Ｅ２およびコンデンサＣ２の負極端子は、負極電源端子およびＭＣＵ２００のＧＮＤ端子に接続されている。低電圧側制御回路ＬＶ−ＩＣの保護回路が異常状態を表すフェイル信号を出力していないとき、ＭＣＵ２００のＶＦＯ端子には、プルアップ抵抗Ｒｐによりプルアップされたハイ（Ｈ）レベルの信号が入力される。低電圧側制御回路ＬＶ−ＩＣの保護回路が異常状態を表すフェイル信号を出力しているとき、ＭＣＵ２００のＶＦＯ端子には、ロー（Ｌ）レベルのフェイル信号が入力される。また、低電圧側制御回路ＬＶ−ＩＣは、ロー（Ｌ）レベルのフェイル信号を出力しているとき、ローサイドのパワースイッチＱ２，Ｑ４，Ｑ６を停止する。

低電圧側制御回路ＬＶ−ＩＣのＣＦＯ端子は、ＩＰＭ１００のＣＦＯ端子を介して外部接続のコンデンサＣｆｏの一方の端子に接続され、コンデンサＣｆｏの他方の端子は、負極電源端子に接続されている。このコンデンサＣｆｏは、Ｌレベルのフェイル信号の最小出力幅を設定するためのもので、その最小出力幅は、コンデンサＣｆｏを定電流充電したときにコンデンサＣｆｏの端子電圧が所定の電圧に達したことを検出することで設定される。この最小出力幅を経過したタイミング以降で異常状態から回復すると、低電圧側制御回路ＬＶ−ＩＣは、ローサイドのパワースイッチＱ２，Ｑ４，Ｑ６を再駆動可能となる。

低電圧側制御回路ＬＶ−ＩＣのＵＩＮ端子、ＶＩＮ端子およびＷＩＮ端子は、ＭＣＵ２００からパワースイッチＱ２，Ｑ４，Ｑ６を制御する信号を入力する入力端子である。ＵＩＮ端子、ＶＩＮ端子およびＷＩＮ端子は、ＩＰＭ１００のＩＮ（ＬＵ）端子、ＩＮ（ＬＶ）端子およびＩＮ（ＬＷ）端子を介してＭＣＵ２００のＬＵ端子、ＬＶ端子およびＬＷ端子にそれぞれ接続されている。

ここで、低電圧側制御回路ＬＶ−ＩＣのＶＣＣ端子、ＴＥＭＰ端子、ＩＳ端子、ＣＦＯ端子、ＵＩＮ端子、ＶＩＮ端子およびＷＩＮ端子には、静電気放電、雷サージなどが発生したときに過電圧による入出力端子の破壊を防止するための端子保護回路が設けられている。次に、この端子保護回路の具体例について説明する。

図５は低電圧側制御回路の端子保護回路の例を示す回路図、図６は低電圧側制御回路の半導体チップ上の配置例を示す図、図７は端子保護回路の過電圧印加時の動作波形を示す図である。なお、図７は、上から、ＣＦＯ端子の電圧Ｖ＿ＣＦＯ、過電圧印加時にＣＦＯ端子に流入する電流Ｉｐ、Ｂ点の電位ＶＢ、Ａ点の電位ＶＡ、過電流検出信号ＯＣＰを示している。

低電圧側制御回路ＬＶ−ＩＣのＶＣＣ端子、ＩＳ端子、ＶＦＯ端子、ＵＩＮ端子、ＶＩＮ端子およびＷＩＮ端子の端子保護回路には、ゲートをソースに接続したＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）が使用され、ＴＥＭＰ端子およびＣＦＯ端子の端子保護回路には、ツェナーダイオードが使用されている。図５に示す回路は、ＩＳ端子およびＣＦＯ端子回りの回路例を示している。また、図６は、ＧＮＤ端子、ＩＳ端子、ＣＦＯ端子、ＶＦＯ端子およびＵＩＮ端子の半導体チップ上の配置例を示している。

図５に示す回路において、ＩＳ端子は、電流制限用の保護抵抗Ｒ１を介して比較器ＣＯＭＰ＿ＩＳの非反転入力端子に接続され、比較器ＣＯＭＰ＿ＩＳの反転入力端子には、閾値電圧ＶｔｈＩＳが印加されている。閾値電圧ＶｔｈＩＳは、低電圧側制御回路ＬＶ−ＩＣの中で生成された電圧Ｖｒｅｇを分圧抵抗Ｒｄ１，Ｒｄ２で分圧した電圧である。比較器ＣＯＭＰ＿ＩＳは、分圧抵抗Ｒｄ１，Ｒｄ２とともに、パワースイッチＱ２，Ｑ４，Ｑ６の電流が閾値電圧ＶｔｈＩＳに相当する電流よりも大きい場合に、Ｈレベルの過電流検出信号ＯＣＰを出力する過電流検出回路を構成している。

保護抵抗Ｒ１と比較器ＣＯＭＰ＿ＩＳの反転入力端子とが接続されるＡ点には、トランジスタＭＮ１，ＭＰ１からなる端子保護回路が設けられている。トランジスタＭＮ１は、ＮチャネルのＭＯＳＦＥＴであり、ドレインがＡ点に接続され、ゲートおよびソースがチップ外周グランド配線１１のＢ点に接続されている。なお、トランジスタＭＮ１のドレインおよびソースに接続されているダイオードＰＤ１は、トランジスタＭＮ１の寄生ダイオードである。トランジスタＭＰ１は、ＰチャネルのＭＯＳＦＥＴであり、ドレインがＡ点に接続され、ゲートおよびソースが低電圧側制御回路ＬＶ−ＩＣのＶＣＣ端子に接続されている。トランジスタＭＰ１も、図示はしないが、寄生ダイオードを有している。ＶＣＣ端子には、図示はしないが、静電気放電保護用のツェナーダイオードで構成した端子保護回路が接続されている。

ＩＳ端子にＶＣＣ端子の電圧を超える正の過電圧が印加された場合、過電圧は、保護抵抗Ｒ１を通った後、トランジスタＭＰ１の寄生ダイオードを介してＶＣＣ端子に供給され、ＶＣＣ端子の端子保護回路で所定の電圧にクランプされる。このため、Ａ点の電圧は、ＶＣＣ端子の端子保護回路のクランプ電圧にトランジスタＭＰ１の寄生ダイオードの順方向電圧を加えた電圧に制限されることになる。

また、ＩＳ端子に負の過電圧が印加された場合には、Ｂ点からトランジスタＭＮ１の寄生ダイオードおよび保護抵抗Ｒ１を介してＩＳ端子に電流が流れる経路が形成される。このとき、Ａ点の電圧は、Ｂ点の電位にトランジスタＭＮ１の寄生ダイオードの順方向電圧を加えた電圧に制限されることになる。

低電圧側制御回路ＬＶ−ＩＣのＣＦＯ端子は、ツェナーダイオードＺＤ１のカソードが接続され、ツェナーダイオードＺＤ１のアノードは、ＧＮＤ端子から見てチップ外周グランド配線１１のＢ点よりも離れた位置のＣ点に接続されている。また、ＣＦＯ端子は、フェイル信号の最小出力幅を設定するパルス幅設定回路の出力端子に接続されている。パルス幅設定回路は、図示の例では、トランジスタＭＰ１１，ＭＰ１２と、抵抗Ｒ１１，Ｒ１２と、トランジスタＭＮ１１とを備えている。トランジスタＭＰ１１のドレインおよびゲートは、図示しない定電流生成回路に接続され、トランジスタＭＰ１１のソースは、電源ｖｄｄのラインに接続されている。トランジスタＭＰ１２のソースは、電源ｖｄｄのラインに接続され、トランジスタＭＰ１２のゲートは、トランジスタＭＰ１１のドレインおよびゲートに接続され、トランジスタＭＰ１２のドレインは、抵抗Ｒ１１の一方の端子に接続されている。抵抗Ｒ１１の他方の端子は、抵抗Ｒ１２の一方の端子とＣＦＯ端子電圧測定回路と放電制御用のトランジスタＭＮ１１のドレインとに接続され、抵抗Ｒ１２の他方の端子は、ＣＦＯ端子に接続されている。

ここで、ＣＦＯ端子に過電圧が印加されると、その過電圧は、ツェナーダイオードＺＤ１の降伏電圧でクランプされる。これにより、ＣＦＯ端子に接続されたパルス幅設定回路には、ツェナーダイオードＺＤ１の降伏電圧よりも高い電圧が印加されることはない。

チップ外周グランド配線１１は、Ｂ点とＧＮＤ端子との間に配線抵抗Ｒｇ１を有し、Ｃ点とＢ点との間に配線抵抗Ｒｇ２を有し、Ｃ点よりもＧＮＤ端子とは反対側には配線抵抗Ｒｇ３を有している。

このチップ外周グランド配線１１は、図６に示したように、低電圧側制御回路ＬＶ−ＩＣの半導体チップ１２の外周に沿って配置されており、その一部に、ＧＮＤ端子のパッド１３が形成されている。半導体チップ１２は、また、図の上辺に沿って配置されたチップ外周グランド配線１１の内側に、ＴＥＭＰ端子のパッド１４、ＩＳ端子のパッド１５、ＣＦＯ端子のパッド１６、ＶＦＯ端子のパッド１７およびＵＩＮ端子のパッド１８が配置されている。

過熱保護回路の出力端子であるＴＥＭＰ端子に接続される端子保護回路としてのツェナーダイオードは、ＴＥＭＰ端子のパッド１４の下の保護回路エリア１４ａに形成されている。同様に、ＣＦＯ端子に接続される端子保護回路としてのツェナーダイオードＺＤ１は、ＣＦＯ端子のパッド１６の下の保護回路エリア１６ａに形成され、ＵＩＮ端子に接続される端子保護回路としてのトランジスタは、ＵＩＮ端子のパッド１８のある保護回路エリア１８ａに形成されている。

過電流検出回路のＩＳ端子に接続される端子保護回路としてのトランジスタＭＮ１，ＭＰ１は、保護回路エリア１５ａに形成されている。半導体チップ１２における保護回路エリア１５ａの内側には、過電流検出回路の閾値電圧ＶｔｈＩＳを生成する閾値電圧生成回路エリア１５ｂが配置されている。閾値電圧生成回路エリア１５ｂには、分圧抵抗Ｒｄ１，Ｒｄ２が形成されており、分圧抵抗Ｒｄ１の一方の端子は、電圧Ｖｒｅｇのラインに接続され、分圧抵抗Ｒｄ２の一方の端子は、パッド１３から延びるチップ内グランド配線１１ａに接続されている。分圧抵抗Ｒｄ１，Ｒｄ２の他方の端子からは、閾値電圧ＶｔｈＩＳが出力される。

チップ外周グランド配線１１は、トランジスタＭＮ１の近傍にトランジスタＭＮ１のソースが接続されるＢ点があり、パッド１６の近傍にツェナーダイオードＺＤ１のアノードが接続されるＣ点がある。

以上の構成の過電流検出回路によれば、チップ外周グランド配線１１をＧＮＧ端子のパッド１３からみて、端子保護回路のトランジスタＭＮ１のソースが接続されるＢ点よりも遠い位置に、端子保護回路のツェナーダイオードＺＤ１のアノードが接続されるＣ点がある。このため、ＣＦＯ端子のパッド１６に過電圧（図７では、幅Ｔｗが１マイクロ秒（μｓ）のパルス状の過電圧ノイズ）が印加されると、ツェナーダイオードＺＤ１に電流Ｉｐが流れ、その電流Ｉｐは、チップ外周グランド配線１１を介してＧＮＤ端子のパッド１３に流れる。

このとき、Ｂ点とＧＮＤ端子のパッド１３との間の配線抵抗Ｒｇ１に大きな電流Ｉｐが流れるので、Ｂ点の電位ＶＢが上昇することになる。Ｂ点の電位ＶＢがトランジスタＭＮ１の寄生ダイオードの順方向電圧より高くなると、トランジスタＭＮ１の寄生ダイオードが導通し、チップ外周グランド配線１１のＢ点からトランジスタＭＮ１のコレクタのＡ点に電流が逆流し、Ａ点の電位ＶＡが上昇する。過電流検出回路の動作する閾値電圧ＶｔｈＩＳは、チップ外周グランド配線１１とは異なるチップ内グランド配線１１ａの電位を基準に生成されていて、Ｂ点の電位上昇に影響されないので、同じ値に維持されている。このため、Ａ点の電位ＶＡが閾値電圧ＶｔｈＩＳを上回るようなことがあると、比較器ＣＯＭＰ＿ＩＳは、Ｈレベルの過電流検出信号ＯＣＰを出力することになる。比較器ＣＯＭＰ＿ＩＳがＨレベルの過電流検出信号ＯＣＰを出力してしまうと、その出力が自己保持されて、低電圧側制御回路ＬＶ−ＩＣがそのすべての出力を強制的にオフするので、過電流検出回路としては、誤動作したことになる。

ここで、一旦、過電流検出信号ＯＣＰが出力されると、パルス幅設定回路のトランジスタＭＮ１１はオフされるが、カレントミラー回路のトランジスタＭＰ１１，ＭＰ１２はオンのままであるので、ＣＦＯ端子に接続されたコンデンサＣｆｏへの充電が開始され、ＣＦＯ端子の電圧Ｖ＿ＣＦＯは、上昇する。

したがって、過電流検出回路において、過電流検出入力端子の電圧が過電圧ノイズの混入により上昇してしまう場合、過電流検出回路の誤動作を防止するには、閾値電圧ＶｔｈＩＳも同時に変化させることがある（たとえば、特許文献１参照）。

特開２０１３−０６２７２１号公報

しかしながら、特許文献１に記載の技術は、過電流を検出する比較器の閾値を平均負荷電流、負荷電流の交流変化分、電源電圧の大きさに応じて変化させる構成であるため、ノイズのような瞬間的な外乱に対して追従することができないという問題点がある。

本発明はこのような点に鑑みてなされたものであり、チップ外周グランド配線に大電流が流れることにより過電流検出入力端子の電圧が上昇することで生じる過電流検出回路の誤動作を防止した駆動装置を提供することを目的とする。

本発明では、上記の課題を解決するために、１つの案では、半導体チップにおけるＧＮＤ端子である第１のパッドに接続されたチップ外周グランド配線と、過電流検出信号を入力する入力端子である第２のパッド、閾値電圧を生成する閾値電圧生成回路、過電流検出信号を閾値電圧と比較する比較器および入力端子とチップ外周グランド配線上の第１の位置との間に接続された第１の入力保護素子を有する過電流検出回路とを備えた駆動装置が提供される。この駆動装置の過電流検出回路は、比較器の閾値電圧を入力する端子とチップ外周グランド配線の第１の位置との間に接続され、比較器に印加される閾値電圧を第１の位置の電位に応じてシフトする電位シフト素子を備えている。

上記構成の駆動装置は、チップ外周グランド配線の第１の位置の電位が他の端子への過電圧印加により上昇しても、比較器の両方の入力が同じような電位上昇の影響を受けるので、比較器が過電圧印加により誤動作することがない、という利点がある。

本発明の実施の形態に係る低電圧側制御回路の端子保護回路を有する回路の例を示す回路図である。 低電圧側制御回路の半導体チップ上の配置例を示す図である。 端子保護回路の過電圧印加時の動作波形を示す図である。 一般的なモータ駆動装置の構成例を示す図である。 低電圧側制御回路の端子保護回路の例を示す回路図である。 低電圧側制御回路の半導体チップ上の配置例を示す図である。 端子保護回路の過電圧印加時の動作波形を示す図である。

以下、本発明の実施の形態について、チップ外周グランド配線に沿ってＧＮＤ端子のパッドから離れた位置に配置された過電流検出回路を有する低電圧側制御回路に適用した場合を例に図面を参照して詳細に説明する。なお、以下の説明において、低電圧側制御回路および低電圧側制御回路を含むＩＰＭの説明については、図４を参照し、従来技術の説明に用いた図５および図６に図示した構成要素と同じ構成要素については、同じ符号を用いて説明する。

図１は本発明の実施の形態に係る低電圧側制御回路の端子保護回路を有する回路の例を示す回路図、図２は低電圧側制御回路の半導体チップ上の配置例を示す図、図３は端子保護回路の過電圧印加時の動作波形を示す図である。なお、図３は、上から、ＣＦＯ端子の電圧Ｖ＿ＣＦＯ、過電圧印加時にＣＦＯ端子に流入する電流Ｉｐ、Ｂ点の電位ＶＢ、Ａ点の電位ＶＡ、過電流検出信号ＯＣＰを示している。

図１では、低電圧側制御回路ＬＶ−ＩＣが備えるＩＳ端子を持った過電流検出回路およびＣＦＯ端子を持ったパルス幅設定回路の一部を示している。また、図２では、ＧＮＤ端子のパッド１３（第１のパッド）、ＩＳ端子のパッド１４（第２のパッド）およびＣＦＯ端子のパッド１６（第３のパッド）がこの順で低電圧側制御回路ＬＶ−ＩＣの半導体チップ１２のチップ外周グランド配線１１に沿って配置されていることを示している。

過電流検出回路は、図１に示したように、ＩＳ端子、電流制限用の保護抵抗Ｒ１、第１の入力保護素子をなすトランジスタＭＮ１、第２の入力保護素子をなすトランジスタＭＰ１、比較器ＣＯＭＰ＿ＩＳ、閾値電圧を生成する分圧抵抗Ｒｄ１，Ｒｄ２および電位シフト素子をなすトランジスタＭＮ２を有している。過電流検出回路は、ＩＳ端子が電流制限用の保護抵抗Ｒ１を介して比較器ＣＯＭＰ＿ＩＳの非反転入力端子に接続され、比較器ＣＯＭＰ＿ＩＳの反転入力端子には、閾値電圧ＶｔｈＩＳが印加されている。閾値電圧ＶｔｈＩＳは、分圧抵抗Ｒｄ１，Ｒｄ２を有する閾値電圧生成回路によって生成される。ここで、分圧抵抗Ｒｄ１の一方の端子は、低電圧側制御回路ＬＶ−ＩＣの中で生成された電圧Ｖｒｅｇのラインに接続され、分圧抵抗Ｒｄ１の他方の端子は、分圧抵抗Ｒｄ２の一方の端子に接続されている。分圧抵抗Ｒｄ２の他方の端子は、チップ外周グランド配線１１とは異なるチップ内グランド配線１１ａを介してＧＮＤ端子に接続されている。これにより、閾値電圧ＶｔｈＩＳは、電圧Ｖｒｅｇを分圧抵抗Ｒｄ１，Ｒｄ２で分圧することによって生成される。

保護抵抗Ｒ１と比較器ＣＯＭＰ＿ＩＳの非反転入力端子とが接続された配線上のＡ点には、トランジスタＭＮ１，ＭＰ１を有する端子保護回路が設けられている。トランジスタＭＮ１は、ＮチャネルのＭＯＳＦＥＴであり、ドレインがＡ点に接続され、ゲートおよびソースがチップ外周グランド配線１１の中でＧＮＤ端子のパッド１３（第１のパッド）から離れたＢ点の位置（第１の位置）に接続されている。なお、トランジスタＭＮ１のドレインおよびソースに接続されているダイオードＰＤ１は、トランジスタＭＮ１の寄生ダイオードである。トランジスタＭＰ１は、ＰチャネルのＭＯＳＦＥＴであり、ドレインがＡ点に接続され、ゲートおよびソースが低電圧側制御回路ＬＶ−ＩＣのＶＣＣ端子に接続された電源ラインに接続されている。トランジスタＭＰ１も、図示はしないが、寄生ダイオードを有している。

閾値電圧ＶｔｈＩＳが印加される比較器ＣＯＭＰ＿ＩＳの反転入力端子は、また、ＮチャネルのＭＯＳＦＥＴであるトランジスタＭＮ２で構成された電位シフト素子が接続されている。トランジスタＭＮ２のドレインは、比較器ＣＯＭＰ＿ＩＳの反転入力端子に接続され、トランジスタＭＮ２のゲートおよびソースは、端子保護回路のトランジスタＭＮ１のゲートおよびソースが接続されたチップ外周グランド配線１１のＢ点の位置に接続されている。トランジスタＭＮ２のドレインおよびソースに接続されているダイオードＰＤ２は、トランジスタＭＮ２の寄生ダイオードである。これにより、比較器ＣＯＭＰ＿ＩＳの反転入力端子に印加されている閾値電圧ＶｔｈＩＳは、チップ外周グランド配線１１のＢ点の位置の電位に応じてシフトされることになる。なお、トランジスタＭＮ１，ＭＮ２は、同じ構造および特性を有しているものが使用されている。

一方、コンデンサＣｆｏが接続されるＣＦＯ端子は、第３の入力保護素子をなすツェナーダイオードＺＤ１のカソードが接続され、ツェナーダイオードＺＤ１のアノードは、チップ外周グランド配線１１のＢ点よりもＧＮＤ端子から離れた位置（第２の位置）のＣ点に接続されている。

ＣＦＯ端子は、また、少なくともトランジスタＭＰ１１，ＭＰ１２と、抵抗Ｒ１１，Ｒ１２と、ＣＦＯ端子電圧測定回路と、トランジスタＭＮ１１とを有するパルス幅設定回路の出力に接続されている。トランジスタＭＰ１１，ＭＰ１２は、ソースをそれぞれ電源ｖｄｄのラインに接続し、トランジスタＭＰ１１のゲートおよびドレインとトランジスタＭＰ１２のゲートとを接続してコンデンサＣｆｏを定電流充電するカレントミラー回路を構成している。トランジスタＭＰ１２のドレインは、抵抗Ｒ１１の一方の端子に接続され、抵抗Ｒ１１の他方の端子は、抵抗Ｒ１２の一方の端子とＣＦＯ端子電圧測定回路と放電制御用のトランジスタＭＮ１１のドレインとに接続され、抵抗Ｒ１２の他方の端子は、ＣＦＯ端子に接続されている。トランジスタＭＮ１１のソースは、グランドに接続されている。

チップ外周グランド配線１１は、図２に示したように、低電圧側制御回路ＬＶ−ＩＣの半導体チップ１２の外周に配置され、図の左側には、チップ外周グランド配線１１に隣接してＧＮＤ端子のパッド１３が形成されている。図の配置例では、チップ外周グランド配線１１の内側に、制御回路エリア１９、保護回路エリア１４ａ、保護回路エリア１５ａ、閾値電圧生成回路エリア１５ｂ、保護回路エリア１６ａ、保護回路エリア１８ａなどが配置されている。

保護回路エリア１４ａでは、上部にＴＥＭＰ端子のパッド１４が形成され、下部には端子保護回路としてのツェナーダイオードが形成されている。保護回路エリア１５ａでは、上部に、ＩＳ端子のパッド１４、端子保護回路としてのトランジスタＭＮ１，ＭＰ１および電位シフト素子としてのトランジスタＭＮ２が形成されている。閾値電圧生成回路エリア１５ｂでは、閾値電圧生成回路を構成する分圧抵抗Ｒｄ１，Ｒｄ２が形成されている。保護回路エリア１６ａでは、上部にＣＦＯ端子のパッド１６が形成され、下部には端子保護回路としてのツェナーダイオードＺＤ１が形成されている。保護回路エリア１８ａでは、上部にＵＩＮ端子のパッド１８および図示しない端子保護回路としてのトランジスタが形成されている。

チップ外周グランド配線１１は、半導体チップ１２の外周に配置されているので、トランジスタＭＮ１，ＭＮ２のゲートおよびドレインが接続されるＢ点は、ＧＮＤ端子のパッド１３から離れた位置にある。このため、チップ外周グランド配線１１のＧＮＤ端子のパッド１３とＢ点との間には、配線抵抗Ｒｇ１が存在する。また、保護回路エリア１４ａに形成されたツェナーダイオードＺＤ１のアノードは、ＧＮＤ端子のパッド１３から見てＢ点よりも離れたＣ点の位置に接続されている。このため、チップ外周グランド配線１１のＢ点とＣ点との間には、配線抵抗Ｒｇ２が存在する。なお、図１では、ＧＮＤ端子のパッド１３から見てＣ点より先のチップ外周グランド配線１１を配線抵抗Ｒｇ３として示している。

以上の構成の低電圧側制御回路ＬＶ−ＩＣにおいて、たとえば、ＣＦＯ端子のパッド１６に図３に示すような過電圧ノイズが印加されたとする。過電圧ノイズは、図示の例では、幅Ｔｗが１μｓのパル状の電圧Ｖ＿ＣＦＯとする。このような過電圧がＣＦＯ端子に印加され、その過電圧がツェナーダイオードＺＤ１の降伏電圧よりも高いと、ツェナーダイオードＺＤ１およびチップ外周グランド配線１１の配線抵抗Ｒｇ２，Ｒｇ１を介してＧＮＤ端子のパッド１３に電流Ｉｐが流れる。このとき、配線抵抗Ｒｇ１には、電流Ｉｐによる電圧降下が生じてチップ外周グランド配線１１のＢ点の電位ＶＢが上昇する。このＢ点の電位ＶＢが、閾値電圧ＶｔｈＩＳ（図示の例では、０．５ボルト（Ｖ））にトランジスタＭＮ１の寄生ダイオードであるダイオードＰＤ１の順方向電圧（たとえば、０．７Ｖ）を加えた電圧（１．２Ｖ）を超えると、Ａ点の電位ＶＡは、０．５Ｖ以上に持ち上がる。このとき、閾値電圧ＶｔｈＩＳ（＝０．５Ｖ）も、トランジスタＭＮ２の寄生ダイオードであるダイオードＰＤ２がダイオードＰＤ１と同様に導通することによって、０．５Ｖ以上に上昇する。なお、閾値電圧ＶｔｈＩＳを生成する分圧抵抗Ｒｄ１，Ｒｄ２を数１０キロオーム（ｋΩ）の高い抵抗値としておくことで、ダイオードＰＤ２を介して分圧抵抗Ｒｄ１，Ｒｄ２に流れる電流は非常に小さいので、閾値電圧ＶｔｈＩＳ自体が大きく変動することはない。

このように、ＣＦＯ端子に過電圧が印加されてＢ点の電位ＶＢが上昇すると、比較器ＣＯＭＰ＿ＩＳの両方の入力がそれぞれ０．５Ｖ以上に上昇する。このとき、Ａ点は、保護抵抗Ｒ１を介してＩＳ端子に接続されているため、端子部の容量や外部接続されるＲＣフィルタ（抵抗Ｒｎ、コンデンサＣｎ）の容量などの影響で、閾値電圧ＶｔｈＩＳが印加されている入力の電圧上昇よりも遅れて上昇する。このため、比較器ＣＯＭＰ＿ＩＳは、Ａ点の電位ＶＡよりも閾値電圧ＶｔｈＩＳが印加されている入力の電圧の方が高い状態になるので、誤検出することがなく、Ｈレベルの過電流検出信号ＯＣＰを出力することがない。

また、ＣＦＯ端子に過電圧が印加されたときに生じるチップ外周グランド配線１１のＢ点の電位ＶＢが１．２Ｖ未満の場合、閾値電圧ＶｔｈＩＳは、変化しないが、Ａ点の電位ＶＡも０．５Ｖ未満までしか上昇しない。したがって、比較器ＣＯＭＰ＿ＩＳは、Ａ点の電位ＶＡが閾値電圧ＶｔｈＩＳより高くなることはないので、誤動作することがない。

トランジスタＭＮ２による電位シフト素子を備えた過電流検出回路によれば、チップ外周グランド配線１１のＢ点の電位ＶＢが上昇し、ＩＳ端子のＡ点の電位ＶＡが閾値電圧ＶｔｈＩＳより上昇する場合、閾値電圧ＶｔｈＩＳにも同様の影響が与えられる。これにより、チップ外周グランド配線１１のＢ点の電位ＶＢが上昇するような過電圧の印加があったときの過電流の誤検出を防止することができ、駆動装置の過電圧ノイズ耐量が向上する。

また、チップ外周グランド配線１１は、幅および厚さを大きくするなどして配線抵抗を下げる必要がないので、幅を狭くするなど配線領域の面積を小さく抑えることができ、チップコストを低減することができる。

上記の実施の形態では、ＣＦＯ端子の端子保護回路として入力電流を制限する入力保護抵抗を使わずにパッド下に埋め込んだツェナーダイオードを使用できるので、端子保護回路の素子面積を削減でき、チップコストを低減することができる。

さらに、ＩＳ端子のように検出電圧の小さな信号を扱う端子は、ＧＮＤ端子にできるだけ近い位置に配置するのがよいが、電位シフト素子を備えることで、端子配置上の制約を緩和することができる。

なお、本実施の形態では、電位シフト素子をＰチャネルのトランジスタＭＮ２で構成した。しかし、電位シフト素子は、ＰチャネルのトランジスタＭＮ２に限定されるものではなく、アノードをチップ外周グランド配線１１上のＢ点の位置に接続したダイオードまたはツェナーダイオードで構成することもできる。この場合、電位シフト素子は、Ａ点とＢ点との間に設けられた素子と特性を合わせるために、トランジスタＭＮ１も同様にダイオードまたはツェナーダイオードで構成するのがよい。

１１ チップ外周グランド配線
１１ａ チップ内グランド配線
１２ 半導体チップ
１３，１４ パッド
１４ａ 保護回路エリア
１５ パッド
１５ａ 保護回路エリア
１５ｂ 閾値電圧生成回路エリア
１６ パッド
１６ａ 保護回路エリア
１７，１８ パッド
１８ａ 保護回路エリア
１９ 制御回路エリア
ＣＯＭＰ＿ＩＳ 比較器
ＭＮ１，ＭＮ２，ＭＰ１，ＭＮ１１，ＭＰ１１，ＭＰ１２ トランジスタ
ＰＤ１，ＰＤ２ ダイオード
Ｒ１ 保護抵抗
Ｒ１１，Ｒ１２ 抵抗
Ｒｄ１，Ｒｄ２ 分圧抵抗
Ｒｇ１，Ｒｇ２，Ｒｇ３ 配線抵抗
ＺＤ１ ツェナーダイオード

Claims (7)

1. 半導体チップにおけるＧＮＤ端子である第１のパッドに接続されたチップ外周グランド配線と、過電流検出信号を入力する入力端子である第２のパッド、閾値電圧を生成する閾値電圧生成回路、前記過電流検出信号を前記閾値電圧と比較する比較器および前記入力端子と前記チップ外周グランド配線上の第１の位置との間に接続された第１の入力保護素子を有する過電流検出回路とを備えた駆動装置において、
   前記過電流検出回路は、前記比較器の前記閾値電圧を入力する端子と前記チップ外周グランド配線の前記第１の位置との間に接続され、前記比較器に印加される前記閾値電圧を前記第１の位置の電位に応じてシフトする電位シフト素子を備えている、駆動装置。
2. 前記第１の入力保護素子および前記電位シフト素子は、ゲートおよびソースを前記チップ外周グランド配線の前記第１の位置に接続したＮチャネルのＭＯＳＦＥＴである、請求項１記載の駆動装置。
3. 前記第１の入力保護素子および前記電位シフト素子は、アノードを前記チップ外周グランド配線上の前記第１の位置に接続したダイオードまたはツェナーダイオードである、請求項１記載の駆動装置。
4. 前記過電流検出回路は、前記比較器の前記過電流検出信号を入力する端子と電源との間に第２の入力保護素子を備えている、請求項１記載の駆動装置。
5. 前記第２の入力保護素子は、ゲートおよびソースを前記電源に接続したＰチャネルのＭＯＳＦＥＴである、請求項４記載の駆動装置。
6. 前記第２のパッドよりも前記第１のパッドから遠い位置に配置された第３のパッドと前記第１のパッドから見て前記第１の位置よりも遠い前記チップ外周グランド配線の第２の位置との間に接続された第３の入力保護素子を備えている、請求項１記載の駆動装置。
7. 前記第３の入力保護素子は、アノードを前記チップ外周グランド配線の前記第２の位置に接続したツェナーダイオードである、請求項６記載の駆動装置。

Images