JP7472645B2 - 駆動回路内蔵型パワーモジュール - Google Patents

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Description

本発明は駆動回路内蔵型パワーモジュールに関し、特にモータ駆動用インバータ等の電力変換用半導体スイッチング素子とそのスイッチング素子を駆動する駆動回路とを内蔵した駆動回路内蔵型パワーモジュールに関する。
モータ駆動用インバータには、インテリジェントパワーモジュール（Intelligent Power Module）が使用されている。このインテリジェントパワーモジュールには、２つのスイッチング素子を直列接続したハーフブリッジ回路とスイッチング素子をオン・オフ駆動する駆動回路とを複数組備えたものがある。
図７は三相モータ駆動用インバータに用いられるインテリジェントパワーモジュールの全体の構成例を示す回路図、図８はインテリジェントパワーモジュールの一相分の構成例を示す回路図、図９はスイッチング時間を規定したタイミングチャート、図１０はハイサイドターンオフ時間の電流依存特性を示す図である。
図７に示すインテリジェントパワーモジュール１００は、三相モータ２００に交流電力を供給する電力変換装置である。そのため、このインテリジェントパワーモジュール１００は、Ｕ相、Ｖ相およびＷ相のための３つのハーフブリッジ回路を有している。Ｕ相のハーフブリッジ回路は、スイッチング素子１０１，１０２で構成され、Ｖ相のハーフブリッジ回路は、スイッチング素子１０３，１０４で構成され、Ｗ相のハーフブリッジ回路は、スイッチング素子１０５，１０６で構成されている。ここでは、スイッチング素子１０１－１０６として、電圧制御型のＩＧＢＴ（Insulated Gate Bipolar Transistor）とそのコレクタ・エミッタ端子に逆並列に接続されたフリーホイーリングダイオードとが用いられている。なお、スイッチング素子１０１－１０６としては、同じ電圧制御型のパワーＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）を用いることがある。
Ｕ相、Ｖ相およびＷ相のハーフブリッジ回路のハイサイドを構成するスイッチング素子１０１，１０３，１０５のコレクタ端子は、インテリジェントパワーモジュール１００のＰ端子を介して直流電源の正極端子ＶＤＣ（＋）に接続される。スイッチング素子１０１，１０３，１０５のエミッタ端子は、インテリジェントパワーモジュール１００のＵ端子、Ｖ端子およびＷ端子を介して三相モータ２００のＵ相端子、Ｖ相端子およびＷ相端子に接続される。スイッチング素子１０１，１０３，１０５のエミッタ端子は、また、ハイサイド駆動回路１１１，１１２，１１３のＶＳ端子にそれぞれ接続されている。スイッチング素子１０１，１０３，１０５のゲート端子は、ハイサイド駆動回路１１１，１１２，１１３のＯＵＴ端子にそれぞれ接続されている。
Ｕ相、Ｖ相およびＷ相のハーフブリッジ回路のローサイドを構成するスイッチング素子１０２，１０４，１０６のコレクタ端子は、ハイサイドのスイッチング素子１０１，１０３，１０５のエミッタ端子にそれぞれ接続されている。スイッチング素子１０２，１０４，１０６のエミッタ端子は、インテリジェントパワーモジュール１００のＮＵ端子、ＮＶ端子およびＮＷ端子にそれぞれ接続されている。ＮＵ端子、ＮＶ端子およびＮＷ端子は、電流検出用のシャント抵抗１２１の一方の端子に接続され、シャント抵抗１２１の他方の端子は、直流電源の負極端子ＶＤＣ（－）に接続される。スイッチング素子１０２，１０４，１０６のゲート端子は、ローサイド駆動回路１１４のＵＯＵＴ端子、ＶＯＵＴ端子およびＷＯＵＴ端子にそれぞれ接続されている。
ハイサイド駆動回路１１１，１１２，１１３は、インテリジェントパワーモジュール１００のＩＮ（ＨＵ）端子、ＩＮ（ＨＶ）端子およびＩＮ（ＨＷ）端子に接続されたＩＮ端子を有している。ローサイド駆動回路１１４は、インテリジェントパワーモジュール１００のＩＮ（ＬＵ）端子、ＩＮ（ＬＶ）端子、ＩＮ（ＬＷ）端子およびＩＳ端子に接続されたＵＩＮ端子、ＶＩＮ端子、ＷＩＮ端子およびＩＳ端子を有している。
ハイサイド駆動回路１１１，１１２，１１３およびローサイド駆動回路１１４は、インテリジェントパワーモジュール１００のＣＯＭ端子に接続されたＧＮＤ端子をそれぞれ有している。インテリジェントパワーモジュール１００のＣＯＭ端子は、シャント抵抗１２１の他方の端子に接続されている。インテリジェントパワーモジュール１００のＩＳ端子は、抵抗１２２およびコンデンサ１２３と保護ダイオード１２４とを含むフィルタを介してシャント抵抗１２１の一方の端子に接続されている。
インテリジェントパワーモジュール１００のＩＮ（ＨＵ）端子、ＩＮ（ＨＶ）端子、ＩＮ（ＨＷ）端子、ＩＮ（ＬＵ）端子、ＩＮ（ＬＶ）端子およびＩＮ（ＬＷ）端子は、図示しない上位制御装置に接続され、上位制御装置から制御信号を受ける。ハイサイド駆動回路１１１，１１２，１１３は、ＩＮ（ＨＵ）端子、ＩＮ（ＨＶ）端子およびＩＮ（ＨＷ）端子に制御信号を受けると、スイッチング素子１０１，１０３，１０５をオン・オフ駆動する。ローサイド駆動回路１１４は、ＩＮ（ＬＵ）端子、ＩＮ（ＬＶ）端子およびＩＮ（ＬＷ）端子に制御信号を受けると、スイッチング素子１０２，１０４，１０６をオン・オフ駆動する。ローサイドのスイッチング素子１０２，１０４，１０６を流れる電流は、シャント抵抗１２１によって電圧信号に変換され、ローサイド駆動回路１１４は、その電圧信号を受けて過電流保護および短絡保護を行う。
インテリジェントパワーモジュール１００は、Ｕ相、Ｖ相およびＷ相の回路がそれぞれ同じ回路構成および機能を有しているので、図８では、代表して、Ｕ相に関する回路構成を示している。インテリジェントパワーモジュール１００のＵ相に関する回路は、ハイサイド駆動回路１１１およびスイッチング素子１０１と、ローサイド駆動回路１１４およびスイッチング素子１０２とを備えている。
ハイサイド駆動回路１１１は、レベルシフト回路１３１、遅延回路１３２、ドライバ回路１３３および出力回路１３４を有し、出力回路１３４は、直列接続されたＰチャネルのＭＯＳＦＥＴ１３５およびＮチャネルのＭＯＳＦＥＴ１３６を有している。レベルシフト回路１３１は、ＧＮＤ端子の電位を基準としたハイサイド用の入力信号をＩＮ端子に受けてＶＳ端子の電位を基準とした信号にレベルシフトする。レベルシフトされた信号は、遅延回路１３２にて所定時間遅延され、ドライバ回路１３３に入力される。ドライバ回路１３３は、遅延された信号に基づいて出力回路１３４のＭＯＳＦＥＴ１３５，１３６をオン・オフ駆動する。出力回路１３４は、ハイサイドの制御電源電圧ＶＢをスイッチング素子１０１のゲート駆動電圧とする信号を発生し、ＯＵＴ端子より出力する。
ローサイド駆動回路１１４は、遅延回路１４１、ドライバ回路１４２および出力回路１４３を有し、出力回路１４３は、直列接続されたＰチャネルのＭＯＳＦＥＴ１４４およびＮチャネルのＭＯＳＦＥＴ１４５を有している。遅延回路１４１は、ローサイド用の入力信号をＵＩＮ端子に受けて所定時間遅延し、ドライバ回路１４２に入力する。ドライバ回路１４２は、遅延された信号に基づいて出力回路１４３のＭＯＳＦＥＴ１４４，１４５をオン・オフ駆動する。出力回路１４３は、ローサイドの制御電源電圧Ｖｃｃをスイッチング素子１０２のゲート駆動電圧とする信号を発生し、ＵＯＵＴ端子より出力する。
ここで、インテリジェントパワーモジュール１００のＩＮ（ＨＵ）端子およびＩＮ（ＬＵ）端子に受けた入力信号によりターンオンまたはターンオフするスイッチング素子１０１，１０２の挙動について、図９を参照しながら説明する。なお、図９では、上からＩＮ（ＨＵ）端子の電圧ＶＩＮ（ＨＵ）と、スイッチング素子１０１のゲート・エミッタ間電圧ＶＧＥ（ＨＵ）、コレクタ電流ＩＣ（ＨＵ）およびコレクタ・エミッタ間電圧ＶＣＥ（ＨＵ）とを示している。さらに、図９では、ＩＮ（ＬＵ）端子の電圧ＶＩＮ（ＬＵ）と、スイッチング素子１０２のゲート・エミッタ間電圧ＶＧＥ（ＬＵ）、コレクタ電流ＩＣ（ＬＵ）およびコレクタ・エミッタ間電圧ＶＣＥ（ＬＵ）とを示している。また、この図９では、ハイサイドのスイッチング素子１０１がターンオン状態からターンオフ状態にスイッチングし、ローサイドのスイッチング素子１０２がターンオフ状態からターンオン状態にスイッチングする状態を示している。
ＩＮ（ＨＵ）端子およびＩＮ（ＬＵ）端子に入力信号が入力されたときのスイッチング時間は、入力信号の遅延時間とスイッチング素子１０１，１０２のゲート充放電時間との和である。入力信号の遅延時間は、入力信号が入力されてからスイッチング素子１０１，１０２のゲートを駆動するのにかかった時間であり、ハイサイド駆動回路１１１およびローサイド駆動回路１１４の内部の遅延回路１３２，１４１の時定数で決まる遅延時間である。ゲート充放電時間は、スイッチング素子１０１，１０２のゲートを直接駆動する時間であり、出力回路１３４，１４３のＭＯＳＦＥＴ１３５，１３６，１４４，１４５の動作抵抗値等で決まる。
図９によれば、ハイサイドのターンオフ時間ｔｏｆｆは、スイッチング素子１０１のターンオフを指示する入力信号が入力されてからスイッチング素子１０１のコレクタ電流ＩＣ（ＨＵ）がゼロになるまでの時間である。遅延時間は、スイッチング素子１０１のターンオフが指示されてから出力回路１３４のＰチャネルのＭＯＳＦＥＴ１３５がオフし、ＮチャネルのＭＯＳＦＥＴ１３６がオンするまでである。ゲート放電時間は、ＮチャネルのＭＯＳＦＥＴ１３６がオンしてスイッチング素子１０１のゲート容量の放電が開始されてから実際にコレクタ電流ＩＣ（ＨＵ）がゼロになるまでである。
ローサイドのスイッチング素子１０２のターンオンを指示する入力信号は、ハイサイドのスイッチング素子１０１のターンオフを指示してから、あらかじめ決められたデッドタイムｔＤＥＡＤ（ＩＮ）の時間経過後に入力される。
ローサイドのターンオン時間ｔｏｎは、スイッチング素子１０２のターンオンを指示する入力信号が入力されてからスイッチング素子１０２のゲート容量の充電が完了するまでの時間である。遅延時間は、スイッチング素子１０２のターンオンが指示されてから出力回路１４３のＰチャネルのＭＯＳＦＥＴ１４４がオンし、ＮチャネルのＭＯＳＦＥＴ１４５がオフするまでである。ゲート充電時間は、ＰチャネルのＭＯＳＦＥＴ１４４がオンしてスイッチング素子１０２のゲート容量の充電が開始してからゲート容量の充電が完了し、ミラー容量の充電が開始されるまでである。
なお、図９は、ハイサイドのスイッチング素子１０１がターンオフしてローサイドのスイッチング素子１０２がターンオンする場合を示した。しかし、ローサイドのスイッチング素子１０２がターンオフしてハイサイドのスイッチング素子１０１がターンオンする場合も同様である。この場合、ハイサイドのＶＩＮ（ＨＵ）、ＶＧＥ（ＨＵ）、ＩＣ（ＨＵ）およびＶＣＥ（ＨＵ）のシンボルと、ローサイドのＶＩＮ（ＬＵ）、ＶＧＥ（ＬＵ）、ＩＣ（ＬＵ）およびＶＣＥ（ＬＵ）のシンボルとは、交換して読み替えるものとする。
デッドタイムｔＤＥＡＤ（ＩＮ）は、スイッチング素子１０１，１０２が同時にターンオン状態になってＵ相のハーフブリッジ回路が短絡してしまうことを防止するために設定されている。このデッドタイムｔＤＥＡＤ（ＩＮ）は、スイッチング素子１０１，１０２のターンオフ時間ｔｏｆｆおよびターンオン時間ｔｏｎのばらつき等を考慮し、スペックで必要となる最小デッドタイムを満足するように設計されている。
デッドタイムマージンを確保するためには、ハイサイドのターンオフ時間ｔｏｆｆのばらつき最大値とローサイドのターンオン時間ｔｏｎのばらつき最小値との差分がスペックで必要となる最小デッドタイムを満足する必要がある。
最小デッドタイムを満足するには、スイッチング時間を調整するが、一般的には、ゲート放電時間を調整してスイッチング時間を調整する発明が提案されている（たとえば、特許文献１参照）。
特許文献１の発明では、駆動回路がＩＧＢＴをターンオフさせる際に、遅延時間経過後にゲート容量を最初は高速で放電し、以降は、段階的に放電速度を低速に変化させていくことでゲート放電時間を調整している。
特開２０１５－２０４６５９号公報
ところで、電圧制御型のスイッチング素子には、ターンオフ時間ｔｏｆｆがコレクタ電流に依存して変化する挙動が確認されている。図１０は、ハイサイドのスイッチング素子であるＩＧＢＴのターンオフ時間ｔｏｆｆにコレクタ電流依存があることを示している。図１０によれば、ＩＧＢＴのターンオフ時間ｔｏｆｆがコレクタ電流の低電流域にて増加する傾向を示している。たとえば、コレクタ電流が７５アンペア（Ａ）のときのターンオフ時間ｔｏｆｆは、３．８マイクロ秒（μｓ）であるが、コレクタ電流が２Ａでは、ターンオフ時間ｔｏｆｆは、４．８μｓになっている。これは、ＩＧＢＴチップ起因の動作であり、空乏層はドリフト層濃度に依存し、低コレクタ電流域では空乏層は拡がりにくくなる電圧制御型のデバイスにある特有の現象である。
本現象が現れると、ターンオフ時間が長くなるので、所望のデッドタイムマージンの確保が困難になってくる。ゲート充放電時間を短縮する一般的な方法として、ハイサイド駆動回路の駆動能力を上げることが知られている。しかしながら、ハイサイド駆動回路の駆動能力を上げると、スイッチング素子が大電流を遮断するときのコレクタ電流の変化率が急峻となるので、配線インダクタンスのため生じる逆起電圧であるターンオフ跳ね上がり電圧が増大し、耐圧を超えて絶縁破壊に至る懸念がある。
本発明はこのような点に鑑みてなされたものであり、スイッチング素子のターンオフ時間の電流依存特性を改善した駆動回路内蔵型パワーモジュールを提供することを目的とする。
本発明では、上記の課題を解決するために、１つの案では、ハーフブリッジ回路を構成するよう接続されたハイサイドスイッチング素子およびローサイドスイッチング素子と、ハイサイドスイッチング素子を駆動するハイサイド駆動回路と、ローサイドスイッチング素子を駆動するローサイド駆動回路とを備えた駆動回路内蔵型パワーモジュールが提供される。この駆動回路内蔵型パワーモジュールは、ハイサイドスイッチング素子の電流を検出するハイサイド電流検出回路をさらに備え、ハイサイド駆動回路は、ハイサイド電流検出回路の検出値に応じて、ハイサイド駆動回路に信号が入力されてから、ハイサイドスイッチング素子が駆動されるまでのハイサイド遅延時間の長さを、ハイサイドスイッチング素子がターンオンのときよりもターンオフのときに短くすることで調整するハイサイド可変遅延回路を有している。また、ハイサイド電流検出回路は、ハイサイドスイッチング素子がオンしているとき、ハイサイドスイッチング素子を流れる電流値が設定電流値を超えたか否かを検出することによって、ハイサイド可変遅延回路のハイサイド遅延時間の長さを切り替える。
上記構成の駆動回路内蔵型パワーモジュールは、スイッチング素子のスイッチング時間を遅延時間で調整するので、ターンオフ時の低電流域で増加するターンオフ時間の増加分が調整された遅延時間で相殺され、デッドタイムマージンが確保される。
第１の実施の形態に係るインテリジェントパワーモジュールの構成例を示す回路図である。 ハイサイドのターンオフ時間の電流依存特性を示す図である。 ハイサイドの主要構成部分を示す回路図である。 ローサイドの主要構成部分を示す回路図である。 第２の実施の形態に係るインテリジェントパワーモジュールのハイサイドの主要構成部分を示す回路図である。 第２の実施の形態に係るインテリジェントパワーモジュールのローサイドの主要構成部分を示す回路図である。 三相モータ駆動用インバータに用いられるインテリジェントパワーモジュールの全体の構成例を示す回路図である。 インテリジェントパワーモジュールの一相分の構成例を示す回路図である。 スイッチング時間を規定したタイミングチャートである。 ハイサイドターンオフ時間の電流依存特性を示す図である。
以下、本発明の実施の形態について、三相モータ駆動用インバータに用いられるインテリジェントパワーモジュールに適用した場合を例に図面を参照して詳述するが、ここでは、図面の煩雑さを避けるため、Ｕ相に関する回路構成だけを説明する。図中、同一の符号で示される部分は、同一の構成要素を示している。また、各実施の形態は、矛盾のない範囲で複数の実施の形態を部分的に組み合わせて実施することができる。
図１は第１の実施の形態に係るインテリジェントパワーモジュールの構成例を示す回路図、図２はハイサイドのターンオフ時間の電流依存特性を示す図、図３はハイサイドの主要構成部分を示す回路図、図４はローサイドの主要構成部分を示す回路図である。
第１の実施の形態に係るインテリジェントパワーモジュール１０は、ハイサイド駆動回路２０およびスイッチング素子３０と、ローサイド駆動回路４０およびスイッチング素子５０とを備えている。スイッチング素子３０，５０は、互いに逆並列に接続されたＩＧＢＴおよびフリーホイーリングダイオードとし、ＩＧＢＴは、メインＩＧＢＴとこのメインＩＧＢＴを流れる電流を検出するための電流センス素子であるセンスＩＧＢＴとを有している。
ハイサイド駆動回路２０は、レベルシフト回路２１、可変遅延回路２２、ドライバ回路２３、出力回路２４および電流検出回路２５を有し、出力回路２４は、直列接続されたＰチャネルのＭＯＳＦＥＴ２６およびＮチャネルのＭＯＳＦＥＴ２７を有している。
ハイサイド駆動回路２０は、ＩＮ端子を有し、このＩＮ端子は、ハイサイド用の入力信号を受けるインテリジェントパワーモジュール１０のＩＮ（ＨＵ）端子とレベルシフト回路２１の入力端子とに接続されている。レベルシフト回路２１の出力端子は、可変遅延回路２２の入力端子に接続され、可変遅延回路２２の出力端子は、ドライバ回路２３の入力端子に接続されている。ドライバ回路２３は、出力回路２４に接続された第１の出力端子および第２の出力端子とハイサイド駆動回路２０のＶＳ端子に接続されたハイサイド基準電位端子とを有している。ドライバ回路２３の第１の出力端子は、ＰチャネルのＭＯＳＦＥＴ２６のゲート端子に接続され、ＭＯＳＦＥＴ２６のソース端子は、ハイサイドの制御電源電圧ＶＢのラインに接続されている。ドライバ回路２３の第２の出力端子は、ＮチャネルのＭＯＳＦＥＴ２７のゲート端子に接続され、ＭＯＳＦＥＴ２７のソース端子は、ハイサイド駆動回路２０のＶＳ端子に接続されている。ＰチャネルのＭＯＳＦＥＴ２６のドレイン端子は、ＮチャネルのＭＯＳＦＥＴ２７のドレイン端子およびハイサイド駆動回路２０のＯＵＴ端子に接続されている。ハイサイド駆動回路２０のＯＵＴ端子は、スイッチング素子３０のゲート端子に接続され、スイッチング素子３０のコレクタ端子は、外部の直流電源の正極端子が接続されるインテリジェントパワーモジュール１０のＰ端子に接続されている。スイッチング素子３０のエミッタ端子は、ハイサイド駆動回路２０のＶＳ端子と、ローサイドのスイッチング素子５０のコレクタ端子と、インテリジェントパワーモジュール１０のＵ端子とに接続されている。スイッチング素子３０が内蔵するセンスＩＧＢＴのセンスエミッタ端子は、電流検出回路２５の入力端子に接続され、電流検出回路２５の出力端子は、可変遅延回路２２の制御入力端子に接続されている。なお、電流検出回路２５は、ハイサイド駆動回路２０に内蔵されていてもよく、外部に設置されていてもよい。
ローサイド駆動回路４０は、可変遅延回路４１、ドライバ回路４２、出力回路４３および電流検出回路４４を有し、出力回路４３は、直列接続されたＰチャネルのＭＯＳＦＥＴ４５およびＮチャネルのＭＯＳＦＥＴ４６を有している。
ローサイド駆動回路４０は、ＵＩＮ端子を有し、このＵＩＮ端子は、ローサイド用の入力信号を受けるインテリジェントパワーモジュール１０のＩＮ（ＬＵ）端子と可変遅延回路４１の入力端子とに接続されている。可変遅延回路４１の出力端子は、ドライバ回路４２の入力端子に接続されている。ドライバ回路４２は、出力回路４３に接続された第１の出力端子および第２の出力端子を有している。ドライバ回路４２の第１の出力端子は、ＰチャネルのＭＯＳＦＥＴ４５のゲート端子に接続され、ＭＯＳＦＥＴ４５のソース端子は、ローサイドの制御電源電圧Ｖｃｃのラインに接続されている。ドライバ回路４２の第２の出力端子は、ＮチャネルのＭＯＳＦＥＴ４６のゲート端子に接続され、ＭＯＳＦＥＴ４６のソース端子は、ローサイド駆動回路４０のグランドに接続されている。ＰチャネルのＭＯＳＦＥＴ４５のドレイン端子は、ＮチャネルのＭＯＳＦＥＴ４６のドレイン端子およびローサイド駆動回路４０のＵＯＵＴ端子に接続され、ローサイド駆動回路４０のＵＯＵＴ端子は、スイッチング素子５０のゲート端子に接続されている。スイッチング素子５０のコレクタ端子は、インテリジェントパワーモジュール１０のＵ端子に接続され、スイッチング素子５０のエミッタ端子は、外部の直流電源の負極端子が接続されるインテリジェントパワーモジュール１０のＮＵ端子に接続されている。スイッチング素子５０のセンスエミッタ端子は、電流検出回路４４の入力端子に接続され、電流検出回路４４の出力端子は、可変遅延回路４１の制御入力端子に接続されている。なお、電流検出回路４４は、ローサイド駆動回路４０に内蔵されていてもよく、外部に設置されていてもよい。
このインテリジェントパワーモジュール１０において、ハイサイド駆動回路２０は、ＩＮ端子にスイッチング素子３０をターンオンする入力信号を受けると、レベルシフト回路２１がその入力信号の基準電位をグランド電位からＶＳ端子の電位にレベルシフトする。レベルシフトされた信号は、可変遅延回路２２に入力される。可変遅延回路２２は、遅延時間の異なる２つの遅延回路を有し、電流検出回路２５が検出するスイッチング素子３０のコレクタ電流の電流値に応じて遅延時間を既存の遅延回路が設定する遅延時間とそれよりも短い遅延時間とに切り替える機能を有している。電流検出回路２５は、スイッチング素子３０のセンスエミッタ端子からの電流検出信号を受けて、コレクタ電流があらかじめ設定した電流値より大きいか否かを判断する。あらかじめ設定した電流値としては、たとえば、コレクタ電流の絶対最大定格の１／１０としている。
可変遅延回路２２にて遅延された信号は、ドライバ回路２３に入力される。ドライバ回路２３は、出力回路２４のＰチャネルのＭＯＳＦＥＴ２６をオンし、ＮチャネルのＭＯＳＦＥＴ２７をオフすることで、スイッチング素子３０をターンオンする。これにより、スイッチング素子３０のコレクタ電流が増加していく。電流検出回路２５は、コレクタ電流があらかじめ設定した電流値を超えると、可変遅延回路２２を遅延時間の短い遅延回路に切り替える。
ここで、ハイサイド駆動回路２０がスイッチング素子３０をターンオフする入力信号を受けると、その入力信号は、レベルシフト回路２１にてレベルシフトされ、可変遅延回路２２では遅延時間の短い遅延回路にて遅延される。スイッチング素子３０がターンオフされるときの可変遅延回路２２による遅延時間をターンオンのときの遅延時間よりもあらかじめ短くしてあるので、ハイサイドのターンオフ時間の一部を成す遅延時間は、コレクタ電流の低電流減で増加する分の時間が相殺される。これにより、図２に示したように、ハイサイドのターンオフ時間の低電流減での電流依存が抑制されるので、所望のデッドタイムマージンを確保することができる。
また、インテリジェントパワーモジュール１０のローサイド駆動回路４０も、スイッチング素子５０がターンオフするときに可変遅延回路４１の遅延時間を切り替える構成を有している。このローサイド駆動回路４０も、ハイサイド駆動回路２０と同様に、電流検出回路４４がスイッチング素子５０のセンスエミッタ端子からの電流検出信号を受けてコレクタ電流を検出し、その電流値に応じて可変遅延回路４１の遅延時間を切り替えている。これにより、ローサイドにおいてもスイッチング素子５０のターンオフ時間の遅延時間を短縮できるので、所望のデッドタイムマージンを確保することができる。
次に、ハイサイド駆動回路２０の可変遅延回路２２および電流検出回路２５とローサイド駆動回路４０の可変遅延回路４１および電流検出回路４４の具体的な構成例について説明する。
ハイサイドでは、図３に示したように、ハイサイド駆動回路２０の可変遅延回路２２は、２つの抵抗２２ａ，２２ｂと、コンデンサ２２ｃと、スイッチ２２ｄとを備えている。可変遅延回路２２の入力端子は、抵抗２２ａの一方の端子に接続され、抵抗２２ａの他方の端子は、抵抗２２ｂの一方の端子に接続され、抵抗２２ｂの他方の端子は、コンデンサ２２ｃの一方の端子とこの可変遅延回路２２の出力端子とに接続されている。コンデンサ２２ｃの他方の端子は、ハイサイド駆動回路２０の基準電位であるＶＳ端子のラインに接続されている。可変遅延回路２２の入力端子は、また、スイッチ２２ｄの一方の端子に接続され、スイッチ２２ｄの他方の端子は、抵抗２２ａ，２２ｂの共通接続部に接続され、スイッチ２２ｄの制御入力端子は、電流検出回路２５の出力端子に接続されている。
電流検出回路２５は、２つの抵抗２５ａ，２５ｂと、比較器２５ｃと、基準電圧源２５ｄとを備えている。スイッチング素子３０のセンスエミッタ端子が接続された電流検出回路２５の入力端子は、抵抗２５ａの一方の端子に接続され、抵抗２５ａの他方の端子は、抵抗２５ｂの一方の端子に接続され、抵抗２５ｂの他方の端子は、ＶＳ端子のラインに接続されている。抵抗２５ａ，２５ｂの共通接続部は、比較器２５ｃの非反転入力端子に接続され、比較器２５ｃの反転入力端子は、基準電圧源２５ｄの正極端子に接続され、基準電圧源２５ｄの負極端子は、ＶＳ端子のラインに接続されている。比較器２５ｃの出力端子は、電流検出回路２５の出力端子を構成し、可変遅延回路２２のスイッチ２２ｄの制御入力端子に接続されている。なお、基準電圧源２５ｄは、この電流検出回路２５が検出しようとしている、あらかじめ設定したコレクタ電流の電流値に相当する電圧を出力している。
可変遅延回路２２は、抵抗２２ａ，２２ｂおよびコンデンサ２２ｃによってＲＣ回路を構成し、スイッチ２２ｄが抵抗２２ａを短絡するか否かによって２つの時定数を有している。すなわち、スイッチ２２ｄがオープン（非導通）のときの時定数は、抵抗２２ａおよび抵抗２２ｂの抵抗値の和とコンデンサの容量値との積で表され、この値は、既存の遅延回路と同じ値であって、遅延時間も既存の遅延回路の遅延時間と同じである。スイッチ２２ｄがクローズ（導通）のときの時定数は、抵抗２２ｂの抵抗値とコンデンサの容量値との積で表され、この値は、既存の遅延回路の時定数より小さく、遅延時間が既存の遅延回路の遅延時間よりも短くなる。
電流検出回路２５は、スイッチング素子３０のセンスエミッタ端子からスイッチング素子３０のコレクタ電流に比例した電流検出信号を受ける。電流検出信号が直列接続の抵抗２５ａ，２５ｂに供給されると、電流検出信号が抵抗２５ｂにより電圧信号に変換され、変換された電圧信号は、比較器２５ｃの非反転入力端子に印加される。
比較器２５ｃは、電流検出信号に相当する電圧信号と基準電圧源２５ｄの電圧とを比較し、スイッチング素子３０がターンオフする等してコレクタ電流が小さいときには、ローレベルの出力信号を出力する。これにより、可変遅延回路２２では、スイッチ２２ｄがオープンされ、可変遅延回路２２は、時定数が大きく、長い遅延時間が設定される。
スイッチング素子３０がターンオンしてコレクタ電流が大きくなり、そのコレクタ電流が基準電圧源２５ｄの電圧に相当する電流を超えると、比較器２５ｃは、ハイレベルの出力信号を出力する。これにより、可変遅延回路２２では、スイッチ２２ｄがクローズされ、可変遅延回路２２は、時定数が小さく、短い遅延時間が設定される。これにより、スイッチング素子３０が次にターンオフしてコレクタ電流が低減していき、低電流域となったときの遅延時間の増加分が、可変遅延回路２２により設定された遅延時間の短縮分で相殺されることになる。ゲート放電時間を含めたトータルのハイサイドのターンオフ時間が長くなることはないので、所望のデッドタイムマージンが確保される。
ローサイドでは、図４に示したように、ローサイド駆動回路４０の可変遅延回路４１は、２つの抵抗４１ａ，４１ｂと、コンデンサ４１ｃと、スイッチ４１ｄとを備え、ハイサイド駆動回路２０の可変遅延回路２２と同じ構成を有している。ただし、コンデンサ４１ｃの他方の端子は、グランドに接続されている。
電流検出回路４４も、ハイサイド駆動回路２０の電流検出回路２５と同様の構成を有していて、２つの抵抗４４ａ，４４ｂと、比較器４４ｃと、基準電圧源４４ｄとを備えている。ただし、抵抗４４ｂの他方の端子および基準電圧源４４ｄの負極端子は、グランドに接続されている。
電流検出回路４４は、スイッチング素子５０のセンスエミッタ端子からスイッチング素子５０のコレクタ電流に比例した電流検出信号を受ける。電流検出信号が直列接続の抵抗４４ａ，４４ｂに供給されると、電流検出信号が抵抗４４ｂにより電圧信号に変換され、変換された電圧信号は、比較器４４ｃの非反転入力端子に印加される。
比較器４４ｃは、電流検出信号に相当する電圧信号と基準電圧源４４ｄの電圧とを比較し、スイッチング素子５０がターンオフする等してコレクタ電流が小さいときには、ローレベルの出力信号を出力する。これにより、可変遅延回路４１では、スイッチ４１ｄがオープンされ、可変遅延回路４１は、時定数が大きく、遅延時間が長く設定される。
スイッチング素子５０がターンオンしてコレクタ電流が大きくなり、そのコレクタ電流が基準電圧源４４ｄの電圧に相当する電流を超えると、比較器４４ｃは、ハイレベルの出力信号を出力する。これにより、可変遅延回路４１では、スイッチ４１ｄがクローズされ、可変遅延回路４１は、時定数が小さく、短い遅延時間が設定される。これにより、スイッチング素子５０が次にターンオフするときには、可変遅延回路４１は、遅延時間が短く設定されているので、ゲート放電時間を含めたトータルのローサイドのターンオフ時間が長くなることはない。よって、ローサイドのターンオフ時間は、最小デッドタイムマージンを超えることはない。
図５は第２の実施の形態に係るインテリジェントパワーモジュールのハイサイドの主要構成部分を示す回路図、図６は第２の実施の形態に係るインテリジェントパワーモジュールのローサイドの主要構成部分を示す回路図である。
第２の実施の形態では、ハイサイド駆動回路２０は、図５に示したように、可変遅延回路２２Ａおよび電流検出回路２５Ａを備えている。可変遅延回路２２Ａは、抵抗２２ｅと、２つのコンデンサ２２ｆ，２２ｇと、スイッチ２２ｈとを備えている。可変遅延回路２２Ａの入力端子は、抵抗２２ｅの一方の端子に接続され、抵抗２２ｅの他方の端子は、コンデンサ２２ｆの一方の端子とスイッチ２２ｈの一方の端子とこの可変遅延回路２２Ａの出力端子とに接続されている。スイッチ２２ｈの他方の端子は、コンデンサ２２ｇの一方の端子に接続されている。コンデンサ２２ｆ，２２ｇの他方の端子は、ハイサイド駆動回路２０の基準電位であるＶＳ端子のラインに接続されている。スイッチ２２ｈの制御入力端子は、電流検出回路２５Ａの出力端子に接続されている。
電流検出回路２５Ａは、第１の実施の形態の電流検出回路２５と同様、２つの抵抗２５ａ，２５ｂと、比較器２５ｃと、基準電圧源２５ｄとを備え、同じ回路構成を有している。ただし、比較器２５ｃは、反転入力端子および非反転入力端子を第１の実施の形態の電流検出回路２５の比較器２５ｃと接続を逆にしている。
この可変遅延回路２２Ａおよび電流検出回路２５Ａによれば、スイッチング素子３０がターンオフする等してコレクタ電流が小さいときには、電流検出回路２５Ａは、ハイレベルの出力信号を出力する。これにより、可変遅延回路２２Ａでは、スイッチ２２ｈがクローズされてＲＣ回路の容量値が大きくなることで、可変遅延回路２２Ａは、時定数が大きく、長い遅延時間が設定される。
スイッチング素子３０がターンオンしてコレクタ電流が大きくなり、そのコレクタ電流が基準電圧源２５ｄの電圧に相当する電流を超えると、比較器２５ｃは、ローレベルの出力信号を出力する。これにより、可変遅延回路２２Ａでは、スイッチ２２ｈがオープンされ、可変遅延回路２２Ａは、時定数が小さく、短い遅延時間が設定される。これにより、スイッチング素子３０が次にターンオフするときには、可変遅延回路２２Ａは、遅延時間が短く設定されているので、ゲート放電時間を含めたトータルのハイサイドのターンオフ時間を短くすることができる。
第２の実施の形態のローサイド駆動回路４０は、図６に示したように、可変遅延回路４１Ａおよび電流検出回路４４Ａを備えている。可変遅延回路４１Ａは、抵抗４１ｅと、２つのコンデンサ４１ｆ，４１ｇと、スイッチ４１ｈとを備えている。可変遅延回路４１Ａは、ハイサイドの可変遅延回路２２Ａと同じ構成を有している。
電流検出回路４４Ａは、２つの抵抗４４ａ，４４ｂと、比較器４４ｃと、基準電圧源４４ｄとを備え、ハイサイドの電流検出回路２５Ａと同じ回路構成を有している。
この可変遅延回路４１Ａおよび電流検出回路４４Ａによれば、スイッチング素子５０がターンオフする等してコレクタ電流が小さいときには、電流検出回路４４Ａは、ハイレベルの出力信号を出力する。これにより、可変遅延回路４１Ａでは、スイッチ４１ｈがクローズされてＲＣ回路の容量値が大きくなることで、可変遅延回路４１Ａは、時定数が大きく、長い遅延時間が設定される。
スイッチング素子５０がターンオンしてコレクタ電流が大きくなり、そのコレクタ電流が基準電圧源４４ｄの電圧に相当する電流を超えると、比較器４４ｃは、ローレベルの出力信号を出力する。これにより、可変遅延回路４１Ａでは、スイッチ４１ｈがオープンされ、可変遅延回路４１Ａは、時定数が小さく、短い遅延時間が設定される。これにより、スイッチング素子５０が次にターンオフするときには、可変遅延回路４１Ａは、遅延時間が短く設定されているので、ゲート放電時間を含めたトータルのローサイドのターンオフ時間を短くすることができる。
なお、上記の実施の形態では、ターンオフ時間が低電流域で長くなるという電流依存があるスイッチング素子に対してのものである。しかし、ターンオフ時間が大電流域で長くなるという電流依存があるスイッチング素子を使用したインテリジェントパワーモジュールでも、同様に適用することができる。この場合、電流検出回路の比較器の入力端子の接続を反転するだけでよい。
１０ インテリジェントパワーモジュール
２０ ハイサイド駆動回路
２１ レベルシフト回路
２２，２２Ａ 可変遅延回路
２２ａ，２２ｂ 抵抗
２２ｃ コンデンサ
２２ｄ スイッチ
２２ｅ 抵抗
２２ｆ，２２ｇ コンデンサ
２２ｈ スイッチ
２３ ドライバ回路
２４ 出力回路
２５，２５Ａ 電流検出回路
２５ａ，２５ｂ 抵抗
２５ｃ 比較器
２５ｄ 基準電圧源
２６，２７ ＭＯＳＦＥＴ
３０ スイッチング素子
４０ ローサイド駆動回路
４１，４１Ａ 可変遅延回路
４１ａ，４１ｂ 抵抗
４１ｃ コンデンサ
４１ｄ スイッチ
４１ｅ 抵抗
４１ｆ，４１ｇ コンデンサ
４１ｈ スイッチ
４２ ドライバ回路
４３ 出力回路
４４，４４Ａ 電流検出回路
４４ａ，４４ｂ 抵抗
４４ｃ 比較器
４４ｄ 基準電圧源
４５，４６ ＭＯＳＦＥＴ
５０ スイッチング素子

Claims (9)

  1. ハーフブリッジ回路を構成するよう接続されたハイサイドスイッチング素子およびローサイドスイッチング素子と、前記ハイサイドスイッチング素子を駆動するハイサイド駆動回路と、前記ローサイドスイッチング素子を駆動するローサイド駆動回路とを備えた駆動回路内蔵型パワーモジュールにおいて、
    前記ハイサイドスイッチング素子の電流を検出するハイサイド電流検出回路をさらに備え、
    前記ハイサイド駆動回路は、前記ハイサイド電流検出回路の検出値に応じて、前記ハイサイド駆動回路に信号が入力されてから、前記ハイサイドスイッチング素子が駆動されるまでのハイサイド遅延時間の長さを、前記ハイサイドスイッチング素子がターンオンのときよりもターンオフのときに短くすることで調整するハイサイド可変遅延回路を有し、
    前記ハイサイド電流検出回路は、前記ハイサイドスイッチング素子がオンしているとき、前記ハイサイドスイッチング素子を流れる電流値が設定電流値を超えたか否かを検出することによって、前記ハイサイド可変遅延回路の前記ハイサイド遅延時間の長さを切り替える、
    駆動回路内蔵型パワーモジュール。
  2. 前記ハイサイド可変遅延回路は、抵抗およびコンデンサを有し、前記抵抗の抵抗値を可変して時定数を変えることにより前記ハイサイド遅延時間の長さを調整する、請求項１記載の駆動回路内蔵型パワーモジュール。
  3. 前記ハイサイド可変遅延回路は、抵抗およびコンデンサを有し、前記コンデンサの容量値を可変して時定数を変えることにより前記ハイサイド遅延時間の長さを調整する、請求項１記載の駆動回路内蔵型パワーモジュール。
  4. 前記ハイサイド可変遅延回路は、前記ハイサイド電流検出回路が前記ハイサイドスイッチング素子を流れる電流値が前記設定電流値を超えたことを検出したとき、前記ハイサイド遅延時間を長さの短い遅延時間に切り替える、請求項１記載の駆動回路内蔵型パワーモジュール。
  5. 前記ハイサイドスイッチング素子は、電流センス素子を内蔵し、前記ハイサイド電流検出回路は、前記ハイサイドスイッチング素子を流れる電流値として前記電流センス素子が出力する電流値を検出する、請求項１記載の駆動回路内蔵型パワーモジュール。
  6. 前記ハイサイドスイッチング素子および前記ローサイドスイッチング素子は、電圧制御型デバイスである、請求項１記載の駆動回路内蔵型パワーモジュール。
  7. 前記電圧制御型デバイスは、ＩＧＢＴまたはパワーＭＯＳＦＥＴである、請求項６記載の駆動回路内蔵型パワーモジュール。
  8. 前記ローサイドスイッチング素子の電流を検出するローサイド電流検出回路をさらに備え、
    前記ローサイド駆動回路は、前記ローサイド電流検出回路の検出値に応じて、前記ローサイド駆動回路に信号が入力されてから、前記ローサイドスイッチング素子が駆動されるまでのローサイド遅延時間の長さを調整するローサイド可変遅延回路を有している、
    請求項１記載の駆動回路内蔵型パワーモジュール。
  9. ハーフブリッジ回路を構成するよう接続されたハイサイドスイッチング素子およびローサイドスイッチング素子と、前記ハイサイドスイッチング素子を駆動するハイサイド駆動回路と、前記ローサイドスイッチング素子を駆動するローサイド駆動回路とを備えた駆動回路内蔵型パワーモジュールにおいて、
    前記ハイサイドスイッチング素子の電流を検出するハイサイド電流検出回路をさらに備え、
    前記ハイサイド駆動回路は、前記ハイサイド電流検出回路の検出値に応じて、前記ハイサイド駆動回路に信号が入力されてから、前記ハイサイドスイッチング素子が駆動されるまでのハイサイド遅延時間の長さを、時定数を可変して調整するハイサイド可変遅延回路を有し、
    前記可変遅延回路は、
    前記ハイサイド電流検出回路によって前記ハイサイドスイッチング素子のターンオン時に流れる電流値が設定電流値を超えない状態が検出された場合、第１の時定数にもとづく前記ハイサイド遅延時間を設定し、
    前記ハイサイド電流検出回路によって前記ハイサイドスイッチング素子のターンオン時に流れる前記電流値が前記設定電流値を超える状態が検出された場合、前記第１の時定数よりも小さな第２の時定数にもとづく前記ハイサイド遅延時間を設定して、前記ハイサイド遅延時間の長さを前記ハイサイドスイッチング素子がターンオンのときよりもターンオフのときに短くする、
    駆動回路内蔵型パワーモジュール。
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