JP2006148323A - 半導体集積回路 - Google Patents

Abstract

【課題】
ダンプサージ及び逆起電圧による出力ＭＯＳトランジスタの破壊を防止し、チップ面積の増大を抑止できる半導体集積回路を提供すること。
【解決手段】
本発明にかかる半導体集積回路は、Ｌ負荷３に流れる電流を制御する出力ＭＯＳトランジスタＭ０と、出力ＭＯＳトランジスタＭ０に印加される過電圧をクランプするダイナミッククランプ回路３１と、出力ＭＯＳトランジスタＭ０のゲート電圧Ｖｇｓのレベルを調整した参照信号Ｖａを生成する遅延回路３５と、参照信号Ｖａに基づき、逆起電圧が出力ＭＯＳトランジスタＭ０に発生した場合にダイナミッククランプ回路３１を動作状態とするクランプ制御回路３２とを備えるものである。
【選択図】 図３

Description

本発明は、半導体集積回路に関し、特に出力トランジスタを過電圧から保護する回路を有する半導体集積回路に関する。

自動車や家電製品等において、電圧や電流を制御するスイッチング素子を有するパワーＩＣ（Integrated Circuit）（パワー半導体とも呼ばれる）が利用されており、このスイッチング素子を過電圧から保護する技術が種々提案されてきた（例えば、特許文献１参照）。このような過電圧として、例えば、誘導性負荷側から発生する逆起電圧や、電源側から発生するダンプサージ等が知られている。

図１０は、従来のパワーＩＣ９１の構成を示す回路図である。この従来のパワーＩＣ９１は、電流制御するスイッチング素子としてＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor。以下、ＭＯＳあるいはＭＯＳトランジスタともいう）である出力ＭＯＳトランジスタＭ０を有している。この例では、出力ＭＯＳトランジスタＭ０が負荷（Ｌ負荷３）よりも電源側に接続されるため、ハイサイドスイッチとして動作する。Ｌ負荷３は、アクチュエータ等であり、インダクタンス成分と抵抗成分の等価回路で表される。

尚、本明細書において、単にオフ、オン、ターンオフもしくはターンオンという場合は、出力ＭＯＳトランジスタのオフ、オン、ターンオフもしくはターンオンを指している。ＭＯＳトランジスタがオンから完全にオフとなるまでの過渡期をターンオフといい、ＭＯＳトランジスタがオフから完全にオンとなるまでの過渡期をターンオンという。

出力ＭＯＳトランジスタＭ０は、ドレインにＶｂｂ端子（電源端子）を介して電源が供給され、ゲートに抵抗Ｒ３を介してチャージポンプ回路１２により昇圧された電圧が供給され、ソースがＯＵＴ端子（出力端子）を介してＬ負荷３に接続される。出力ＭＯＳトランジスタＭ０のゲート電荷を放電するためのゲート放電用ＭＯＳトランジスタＮ１は、ドレインがチャージポンプ回路１２と抵抗Ｒ３との間のノードに接続され、ゲートに制御信号Ｓ２が入力され、ソースがＯＵＴ端子に接続される。

チャージポンプ回路１２の出力は、マイコン等により入力される制御信号Ｓ１によりオン／オフされ、ゲート放電用ＭＯＳトランジスタＮ１は、マイコン等により入力される制御信号Ｓ２によりオン／オフされる。

さらに、従来のパワーＩＣ９１では、出力ＭＯＳトランジスタＭ０を逆起電圧による破壊等から保護するために、出力ＭＯＳトランジスタＭ０のドレイン−ゲート間にダイナミッククランプ回路３１を設けている。ダイナミッククランプ回路３１は、耐圧用ダイオードＤ６と逆流防止用ダイオードＤ７を有している。

ターンオフ時の逆起電圧Ｖｉｎｖは、Ｌ負荷３のインダクタンス成分に蓄積されたエネルギー（（１／２）・Ｌ・ＩＯＵＴ・ＩＯＵＴ）の放出により発生する。ターンオフ時、出力ＭＯＳトランジスタＭＯのゲート−ソース間電圧Ｖｇｓの減少に伴い、出力電圧ＶＯＵＴも下がり逆起電圧Ｖｉｎｖが発生する。このとき、出力電圧ＶＯＵＴが耐圧用ダイオードＤ６のブレークダウン耐圧まで下がると、逆起電圧Ｖｉｎｖがクランプされ、出力ＭＯＳトランジスタＭ０の出力耐圧まで電圧が加わるのを防止する。

一方、従来のパワーＩＣ９１では、電源であるバッテリにオルタネータが接続されているとすると、バッテリを接続するバッテリ端子がオルタネータの発電中に外れた場合等に、ダンプサージと呼ばれる正極の過電圧（６０Ｖ程度）がＶｂｂ端子に発生する。

出力ＭＯＳトランジスタＭ０がオフの時にダンプサージが発生した場合、ダイナミッククランプ回路３１によりクランプ機能が働いてしまうと出力ＭＯＳトランジスタＭ０が熱により破壊してしまうため、耐圧用ダイオードＤ６のブレークダウン耐圧は、ダンプサージの６０Ｖ以上のものを使用する必要がある。さらに、出力ＭＯＳトランジスタＭ０の出力耐圧は耐圧用ダイオードＤ６のブレークダウン耐圧以上のものを使用する必要がある。出力ＭＯＳトランジスタＭ０の出力耐圧とチップ面積は比例の関係にあるため、ダイナミッククランプ回路３１を設けていないパワーＩＣに比べて、チップ面積が大きくなってしまうとともに、コスト高および実装面積が増大するという問題があった。

このような問題に鑑みて、本願出願人は、特願２００４−０２６６０３号において、クランプ回路の動作を制御するクランプ制御回路を設けることにより、チップ面積の増大を抑止する半導体集積回路を提案している。

図１１は、上記特願２００４−０２６６０３号で提案されている従来のパワーＩＣ９２の構成を示す回路図である。この従来のパワーＩＣ９２は、図１０に示した構成に加えてクランプ制御回路３２を有している。クランプ制御回路３２は、ＭＯＳトランジスタＮ２、クランプスイッチ用ＭＯＳトランジスタＰ５及び抵抗Ｒ４を有している。

ＭＯＳトランジスタＮ２は、ドレインが抵抗Ｒ４を介してＶｂｂ端子に接続され、ゲートが出力ＭＯＳトランジスタＭ０のゲートに接続され、ソースがＯＵＴ端子に接続される。クランプスイッチ用ＭＯＳトランジスタＰ５は、ソースがＶｂｂ端子に接続され、ゲートが抵抗Ｒ４とＭＯＳトランジスタＮ２のドレインとの間のノードに接続され、ドレインがダイナミッククランプ回路３１に接続される。

図１２は、従来のパワーＩＣ９２において、出力ＭＯＳトランジスタＭ０をオフからオンし、さらにオンからオフしたときの各信号を示している。

出力ＭＯＳトランジスタＭ０をオンからオフにする場合、制御信号Ｓ１をローレベルとすることにより、チャージポンプ回路１２から昇圧電圧の出力が停止する。さらに、制御信号Ｓ２をハイレベルとすることにより、ゲート放電用ＭＯＳトランジスタＮ１がオンとなり、出力ＭＯＳトランジスタＭ０のゲート電荷が抵抗Ｒ３とゲート放電用ＭＯＳトランジスタＮ１を介してＯＵＴ端子へと流れる。そうすると、ゲート−ソース間電圧Ｖｇｓが減少し、出力ＭＯＳトランジスタＭ０がオフとなる。これにより、出力電流ＩＯＵＴ及び出力電圧ＶＯＵＴの出力が停止する。

出力ＭＯＳトランジスタＭ０のターンオフ時、ゲート−ソース間電圧Ｖｇｓに電位があるためＭＯＳトランジスタＮ２がオンとなる。そうすると、抵抗Ｒ４の電圧ＶＲが増加し、クランプスイッチ用ＭＯＳトランジスタＰ５がオンとなり、ダイナミッククランプ回路３１が動作状態となる。そして、このときＬ負荷３により発生する逆起電圧Ｖｉｎｖが、ダイナミッククランプ回路３１によってクランプされる。このように、従来のパワーＩＣ９２では、ターンオフ時にダイナミッククランプ回路３１を動作させている。

したがって、従来のパワーＩＣ９２では、耐圧用ダイオードＤ６の耐圧を考慮せずに出力ＭＯＳトランジスタＭ０の出力耐圧を設定できるため、出力ＭＯＳトランジスタＭ０の出力耐圧を低くすることができ、チップ面積を小さくすることができる。
特開２００２−１５１９８９号公報

しかしながら、図１１に示した従来のパワーＩＣ９２では、チップ面積の増大を抑止しようとすると、出力ＭＯＳトランジスタＭ０がオフの時にダンプサージが発生した場合、出力ＭＯＳトランジスタＭ０が破壊することがあるという問題がある。

この問題が発生する原因は、ダンプサージにより急激に出力ＭＯＳトランジスタＭ０のドレイン−ソース間電圧が上昇した時に出力ＭＯＳトランジスタＭ０のドレイン−ゲート間及びゲート−ソース間の寄生容量により、出力ＭＯＳトランジスタＭ０のゲート−ソース間に電圧が生じることに起因する。

図１３は、図１１の従来のパワーＩＣ９２からクランプ制御回路３２を除いた回路における、出力ＭＯＳトランジスタがオフ状態のときの等価回路を示している。ＲＮ１はゲート放電用ＭＯＳトランジスタＮ１のオン抵抗で、ＣｄｇとＣｇｄのそれぞれは出力ＭＯＳトランジスタＭＯのドレイン−ゲート間容量（寄生容量）とゲート−ソース間容量（寄生容量）を表している。

説明を分り易くするため、Ｌ負荷３のインピーダンスを０とした等価回路を図１４に示す。図１４の等価回路から、ダンプサージが発生した場合における、ゲート−ソース間電圧Ｖｇｓの過渡応答を計算すると、以下の数１のように表される。

すなわち、寄生容量Ｃｄｇを流れる電流は、抵抗Ｒ３を流れる電流と寄生容量Ｃｇｓを流れる電流の和に等しいので（式１）が成立つ。（式１）において、Ｖｄｇは出力ＭＯＳトランジスタＭＯのドレイン−ゲート間電圧、Ｒは抵抗Ｒ３とオン抵抗ＲＮ１の和を表している。また、ダンプサージを単位ステップ入力として表した式が（式２）である。（式２）において、ＶｂｂはＶｂｂ端子の電圧、Ｖ０は通常電圧、Ｖ１はダンプサージ電圧、ｔはダンプサージ発生時刻である。この（式１）、（式２）をラプラス変換するとそれぞれ（式３）、（式４）が得られる。

さらに、（式３）と（式４）からドレイン−ゲート間電圧Ｖｄｇ（ｓ）を削除したのが（式５）である。この（式５）をラプラス逆変換したのが（式６）であり、ゲート−ソース間電圧Ｖｇｓの過渡応答を表す式である。

（式６）より、ダンプサージ発生直後（ｔ＝０）は、Ｖｇｓ＝（Ｖ１−Ｖ０）・Ｃｄｇ／（Ｃｄｇ＋Ｃｇｓ）となる。このゲート−ソース間電圧Ｖｇｓがクランプ制御回路３２のＭＯＳトランジスタＮ２の閾値Ｖｔ２以上になると、ＭＯＳトランジスタＮ２がオンとなり、クランプ制御回路３２はダイナミッククランプ回路３１を動作させてしまう。

例えば、Ｃｄｇ＝Ｃｇｓ／１０、Ｖ１＝６０Ｖ、Ｖ０＝１２Ｖとすると、Ｖｇｓ＝４．４Ｖとなる。出力ＭＯＳトランジスタＭＯの閾値をＶｔ０と定義する。Ｖｔ２＜Ｖｔ０でなければターンオフ時にクランプ動作できなくなるため、Ｖｔ２はＶｔ０以上にはできない。通常、Ｖｔ０は１〜３Ｖ程度である。したがって、ダンプサージ直後には、ゲート−ソース間電圧Ｖｇｓがクランプ制御回路３２のＭＯＳトランジスタＮ２の閾値Ｖｔ２以上になってしまう。したがって、従来のパワーＩＣ９２でダンプサージ発生時にダイナミッククランプ回路３１が動作すると、図１０の従来のパワーＩＣ９１と同様に動作してしまう。

図１５は、従来のパワーＩＣ９２でダンプサージが発生しダイナミッククランプ回路３１が動作した時のタイミングチャートを示している。Ｖｂｂ端子の電位は、例えば、電源電圧の１２Ｖであるが、ダンプサージにより、０．２〜０．４秒の間、６０Ｖ程度まで上昇する。このとき、上記のようにゲート−ソース間電圧Ｖｇｓも上昇し、閾値Ｖｔ２以上になると、ダイナミッククランプ回路３１が動作する。さらに、Ｖｂｂ端子の電圧が耐圧用ダイオードＤ６のブレークダウン耐圧を超えてしまうと、クランプ機能が働くため、一時的に出力ＭＯＳトランジスタＭ０がオンとなって、出力電流ＩＯＵＴ及び出力電圧ＶＯＵＴが出力される。その結果、従来のパワーＩＣ９２において耐圧用ダイオードＤ６の耐圧を考慮せずに出力ＭＯＳトランジスタＭ０の出力耐圧を設定してしまうと、出力ＭＯＳトランジスタＭＯが破壊してしまう。

本発明にかかる半導体集積回路は、電源と誘導性負荷との間に接続される半導体集積回路であって、前記誘導性負荷に流れる電流を制御する出力トランジスタと、前記出力トランジスタに印加される過電圧をクランプするクランプ回路と、前記出力トランジスタの制御電極に入力される制御制御のレベルを調整した参照信号を生成する参照信号生成回路と、前記参照信号に基づき、前記誘導性負荷による逆起電圧が前記出力トランジスタに発生した場合に前記クランプ回路を動作状態とするクランプ制御回路とを備えるものである。本発明にかかる半導体集積回路によれば、出力トランジスタがオフのときにダンプサージが発生しても、クランプ制御回路が働かないため、クランプ回路が動作しないようになる。また、出力トランジスタのターンオフ時は、クランプ制御回路が働くため、クランプ回路が動作し、逆起電圧をクランプするようになる。これにより、ダンプサージ及び逆起電圧による出力ＭＯＳトランジスタの破壊を精度よく防止することができる。また、出力ＭＯＳトランジスタの耐圧を小さくできるため、チップ面積の増大を抑止し、コスト低減、実装面積の増大を抑止することができる。

本発明にかかる半導体集積回路は、誘導性負荷を駆動するハイサイドスイッチング回路と、前記ハイサイドスイッチング回路の駆動を制御する制御信号を生成する制御信号生成回路と、前記ハイサイドスイッチング回路がオフ状態の場合に前記制御信号を前記誘導性負荷へ放電する放電回路と、前記制御信号の立ち上がりもしくは立ち下がりの傾斜を緩やかにした参照信号に基づき、前記ハイサイドスイッチング素子を逆起電圧から保護する逆起電圧保護回路と、を備えるものである。本発明にかかる半導体集積回路によれば、ハイサイドスイッチング回路がオフのときにダンプサージが発生しても、逆起電圧保護回路が動作しないようになる。また、ハイサイドスイッチング回路のターンオフ時は、逆起電圧保護回路が動作するようになる。これにより、ダンプサージ及び逆起電圧によるハイサイドスイッチング回路の破壊を精度よく防止することができる。また、ハイサイドスイッチング回路の耐圧を小さくできるため、チップ面積の増大を抑止し、コスト低減、実装面積の増大を抑止することができる。

本発明によれば、ダンプサージ及び逆起電圧による出力ＭＯＳトランジスタの破壊を防止し、チップ面積の増大を抑止できる半導体集積回路を提供することができる。

発明の実施の形態１．
まず、図１乃至図５を用いて、本発明の実施の形態１にかかるパワーＩＣ（半導体集積回路）について説明する。本実施形態にかかるパワーＩＣは、クランプ制御回路が参照する信号を遅延させる遅延回路を有することを特徴としている。

ここで、図１を用いて、本発明の実施の形態１にかかるパワーＩＣを有するシステムの構成について説明する。このシステムは、Ｌ負荷に流れる電流を制御するシステムであり、図に示すように、パワーＩＣ１、マイコン２及びＬ負荷３を備えている。パワーＩＣ１とマイコン２は、例えば、それぞれワンチップの半導体集積回路であるが、任意の数のチップとしてもよい。

マイコン２は、パワーＩＣと接続されており、パワーＩＣ１との間で信号を入出力する。マイコン２は、Ｌ負荷３の電流制御するための制御信号をパワーＩＣ１へ出力し、パワーＩＣ１等の状態を示す診断信号をパワーＩＣ１から入力される。マイコン２は、例えば、５Ｖ系で駆動するマイコンであり、パワーＩＣ１と入出力する信号も５Ｖ系の信号である。

パワーＩＣ１は、マイコン２及びＬ負荷３と接続されている。パワーＩＣ１は、マイコン２から入力される制御信号に応じてＬ負荷３へ流れる電流を制御する。また、パワーＩＣ１は、パワーＩＣ１及びＬ負荷３の状態を診断し、診断信号をマイコン２へ出力する。パワーＩＣ１は、例えば、１２Ｖ系で駆動する。

Ｌ負荷３は、一端がパワーＩＣ１と接続され、他端が接地される。Ｌ負荷３は、アクチュエータ等であり、パワーＩＣ１から電流を供給され、この電流を機械動作へ変換する。また、Ｌ負荷３は、図に示すように、インダクタンス成分と抵抗成分の等価回路で表される。

尚、このシステムは、例えば、自動車や家電製品、ロボット等で利用することができ、特に、ターンオフ時に逆起電圧が発生し、ターンオフ時以外にダンプサージ等の過電圧が発生する構成であることが好ましい。

次に、図２を用いて、本実施形態にかかるパワーＩＣの構成について説明する。このパワーＩＣ１は、ハイサイドスイッチであり、図に示すように、出力ＭＯＳトランジスタＭ０、逆起電圧保護回路１１、チャージポンプ回路１２、電流制限回路１３、電流検出回路１４、過熱検出回路１５、ラッチ回路１６及び自己診断回路１７を備えている。尚、出力ＭＯＳトランジスタＭ０以外の回路を制御回路という。また、パワーＩＣ１は、この例に限らず、その他の構成としてもよく、特に、図３に後述する回路以外の部分については、任意の構成でよい。

ＩＮ端子（入力端子）を介してマイコン２から制御信号が入力され、ＤＩＡＧ端子（診断端子）を介して診断信号をマイコン２へ出力する。また、Ｖｂｂ端子（電源端子）を介してバッテリ等から電源電圧が供給され、ＯＵＴ端子（出力端子）を介してＬ負荷３へ電流を出力する。尚、図にはＧＮＤ（グランド）端子が設けられているが、本実施形態は、後述するようにＧＮＤ間の電位差ではなく、出力ＭＯＳトランジスタＭ０のゲート−ソース間の電位差をモニタし動作することを特徴とするため、ＧＮＤ端子を設けなくてもよい。

出力ＭＯＳトランジスタＭ０は、Ｌ負荷３への電流を制御するスイッチであり、高電力の動作が可能なＭＯＳトランジスタである。一般にＭＯＳトランジスタには、構造上の違いにより、電流が基板面に対し平行な方向に流れる横型素子と、垂直な方向に流れる縦型素子とがある。縦型素子は、主電極の一方が半導体素子の底面側にあり、横型素子に比べて単位面積当たりの通電能力に優れるため、主に高電力を取り扱う素子として利用されている。例えば、この出力ＭＯＳトランジスタＭ０には、縦型ＭＯＳトランジスタが用いられる。

出力ＭＯＳトランジスタＭ０は、Ｎチャネル型でもＰチャネル型でもよい。ハイサイドスイッチの場合、Ｐチャネル型の方が回路を単純化できるが、同じ性能であればＮチャネル型の方がチップサイズを半分にできるため、Ｎチャネル型であることが好ましい。ハイサイドスイッチにＮチャネル型ＭＯＳトランジスタを用いると、ソースフォロワの構成となり、ソース電位がゲート電位に追随する特性を示す。

また、Ｌ負荷３へ電流を流す際、出力ＭＯＳトランジスタＭ０での電力消費を抑えるため、出力ＭＯＳトランジスタＭ０を適切な抵抗成分（オン抵抗）とする必要がある。本来のＭＯＳトランジスタのオン抵抗を利用するためには、ゲート−ソース間の電位差を十分高く（例えば１０Ｖ）設定しなければならない。このため、チャージポンプ回路１２により昇圧された電位をゲートに供給する。

逆起電圧保護回路１１は、ターンオフ時に発生する逆起電圧から出力ＭＯＳトランジスタＭ０を保護する回路である。逆起電圧保護回路１１は、後述するように、ダイナミッククランプ回路３１とクランプ制御回路３２と遅延回路３５を有しており、ターンオフ時にクランプ動作し、オフ時にダンプサージが発生してもクランプ動作を行わない。

チャージポンプ回路１２は、供給された電源から、その電源電圧以上の電圧を出力する回路である。チャージポンプ回路１２は、マイコン２から入力される制御信号に応じて昇圧した電圧を出力する。上述の通り、本来のＭＯＳトランジスタのオン抵抗を利用するために、例えば、バッテリの電圧が１２Ｖの場合、１０Ｖ昇圧した２２Ｖを出力ＭＯＳトランジスタＭ０のゲートへ供給する。チャージポンプ回路１２は、例えば、コンデンサ、ダイオード及び発振器により構成されている。

電流制限回路１３は、Ｌ負荷３がＧＮＤへショートした場合に、Ｌ負荷３へ流れる電流を制限する回路である。電流検出回路１４は、所定以上の電流がＬ負荷３へ流れた場合、これを検出し、自己診断回路１７へ出力する。過熱検出回路１５は、パワーＩＣ１の温度が所定以上の温度になった場合、これを検出し、ラッチ回路１６を介して、自己診断回路１７へ出力する。ラッチ回路１６は、過熱検出回路１５等から入力された信号をラッチし、自己診断回路１７等へ出力する。自己診断回路１７は、電流検出回路１４や過熱検出回路１５等から入力された信号に基づき、Ｌ負荷３及びパワーＩＣ１の状態を診断し、マイコン２へ診断信号を出力する。

次に、図３の回路図を用いて、本実施形態にかかるパワーＩＣの回路構成について説明する。図３は、図２で示したパワーＩＣ１の出力ＭＯＳトランジスタＭ０、逆起電圧保護回路１１及びチャージポンプ回路１２付近の回路を示している。

このパワーＩＣ１は、図１１の従来のパワーＩＣ９２の構成に加えて、遅延回路３５を備えている。すなわち、パワーＩＣ１は、出力ＭＯＳトランジスタＭ０、ダイナミッククランプ回路３１、遅延回路３５、クランプ制御回路３２、チャージポンプ回路１２、抵抗Ｒ３、ゲート放電用ＭＯＳトランジスタＮ１を備えている。ＣｄｇとＣｇｓのそれぞれは、出力ＭＯＳトランジスタＭ０のドレイン−ゲート間容量（寄生容量）とゲート−ソース間容量（寄生容量）である。例えば、ダイナミッククランプ回路３１、クランプ制御回路３２及び遅延回路３５が、図２の逆起電圧保護回路１１に含まれる。尚。抵抗Ｒ３やゲート放電用ＭＯＳトランジスタＮ１は、図２では省略されている。

以下、パワーＩＣ１の各構成要素について詳細に説明する。チャージポンプ回路１２は、抵抗Ｒ３を介して、出力ＭＯＳトランジスタＭ０のゲートに接続される。チャージポンプ回路１２は、マイコン２により入力される制御信号Ｓ１に応じて、昇圧電圧の出力をオン／オフする。

ゲート放電用ＭＯＳトランジスタＮ１は、ドレインがチャージポンプ回路１２と抵抗Ｒ３との間のノードに接続され、ゲートに制御信号Ｓ２が入力され、ソースがＯＵＴ端子に接続される。ゲート放電用ＭＯＳトランジスタＮ１は、マイコン２により入力される制御信号Ｓ２に応じてオン／オフする。ゲート放電用ＭＯＳトランジスタＮ１がオンの場合、チャージポンプ回路１２と抵抗Ｒ３の間のノードと、ＯＵＴ端子とが接続される。例えば、ゲート放電用ＭＯＳトランジスタＮ１は、Ｎチャネル型であり、かつ横型のＭＯＳトランジスタである。

遅延回路３５は、ゲート−ソース間電圧Ｖｇｓ（制御信号）のレベルを調整した参照信号を生成する参照信号生成回路の一例である。この参照信号は、ゲート−ソース間電圧Ｖｇｓの立ち上がりもしくは立ち下がりの傾斜を緩やかにした信号でもある。遅延回路３５は、ゲート−ソース間電圧Ｖｇｓを所定の時間遅延させることにより、所定の時間における信号のレベルを調整した参照信号Ｖａを生成する。

遅延回路３５は、この例では、直列に接続された抵抗Ｒ５と容量Ｃ１を有するＣＲ積分回路である。抵抗Ｒ５の一端は、抵抗Ｒ３と出力ＭＯＳトランジスタＭ０のゲートとの間のノードに接続され、抵抗Ｒ５の他端は、容量Ｃ１の一端に接続され、容量Ｃ１の他端は、ＯＵＴ端子に接続されている。遅延回路３５の両端にゲート−ソース間電圧Ｖｇｓが印加されると、抵抗Ｒ５を介して流れる電流が容量Ｃ１に充電され、容量Ｃ１の両端の電圧が、抵抗Ｒ５と容量Ｃ１の時定数で規定される時間だけ遅延した参照信号Ｖａとなる。

尚、遅延回路３５は、参照信号Ｖａを生成できる構成であれば、これに限らず、その他の構成であってもよい。例えば、抵抗Ｒ５をデプレッションＭＯＳ等の定電流源としてもよい。

クランプ制御回路３２は、ＭＯＳトランジスタＮ２、クランプスイッチ用ＭＯＳトランジスタＰ５及び抵抗Ｒ４を有している。クランプ制御回路３２は、参照信号Ｖａに応じてダイナミッククランプ回路３１の動作／非動作を制御する。

ＭＯＳトランジスタＮ２は、ドレインが抵抗Ｒ４を介してＶｂｂ端子と接続され、ソースがＯＵＴ端子と接続され、ゲートが抵抗Ｒ５と容量Ｃ１との間のノードに接続される。ＭＯＳトランジスタＮ２のゲートには、参照信号Ｖａが入力され、この参照信号Ｖａに応じて、ＭＯＳトランジスタＮ２がオン／オフする。ＭＯＳトランジスタＮ２がオンの場合、抵抗Ｒ４とＯＵＴ端子が接続される。例えば、ＭＯＳトランジスタＮ２は、Ｎチャネル型であり、かつ横型のＭＯＳトランジスタである。

クランプスイッチ用ＭＯＳトランジスタＰ５は、ソースがＶｂｂ端子に接続され、ゲートが抵抗Ｒ４とＭＯＳトランジスタＮ２のドレインの間のノードに接続され、ドレインがダイナミッククランプ回路３１に接続される。クランプスイッチ用ＭＯＳトランジスタＰ５は、抵抗Ｒ４に加わる電圧ＶＲに応じてオン／オフする。クランプスイッチ用ＭＯＳトランジスタＰ５がオンの場合、Ｖｂｂ端子とダイナミッククランプ回路３１を接続し、ダイナミッククランプ回路３１を動作状態とする。クランプスイッチ用ＭＯＳトランジスタＰ５がオフの場合、Ｖｂｂ端子とダイナミッククランプ回路３１を切り離し、ダイナミッククランプ回路３１を非動作状態とする。例えば、クランプスイッチ用ＭＯＳトランジスタＰ５は、Ｐチャネル型であり、かつ横型のＭＯＳトランジスタである。

ダイナミッククランプ回路３１は、耐圧用ダイオードＤ６と逆流防止用ダイオードＤ７を有している。耐圧用ダイオードＤ６は、ツェナーダイオードであり、ターンオフ時の逆起電圧をブレークダウン耐圧でクランプするためのダイオードである。逆流防止用ダイオードＤ７は、チャージポンプ回路１２による昇圧電圧がＶｂｂ端子の電源電圧よりも高いため、出力ＭＯＳトランジスタＭ０のゲートからソースへと電流が逆流するのを防止するためのダイオードである。

耐圧用ダイオードＤ６と逆流防止用ダイオードＤ７は、互いにアノードで直列接続されている。耐圧用ダイオードＤ６のカソードはクランプスイッチ用ＭＯＳトランジスタＰ５のドレインと接続され、逆流防止用ダイオードＤ７のカソードは、出力ＭＯＳトランジスタＭ０のゲートと接続されている。尚、ダイナミッククランプ回路３１は、この例に限らず、さらに任意の数のダイオードを直列に接続し構成してもよい。

出力ＭＯＳトランジスタＭ０は、上述の通り、ドレインがＶｂｂ端子と接続され、ゲートが抵抗Ｒ３を介してチャージポンプ回路１２と接続され、ソースがＯＵＴ端子に接続されている。

次に、図４のタイミングチャートを用いて、本実施形態にかかるパワーＩＣの動作について説明する。このタイミングチャートは、出力ＭＯＳトランジスタＭ０をオフからオンし、さらにオンからオフしたときの各信号を示している。図に示すように、制御信号Ｓ１は、オフのときローレベルであり、オンのときハイレベルである。また、制御信号Ｓ２は、制御信号Ｓ１と逆に、オフのときハイレベルであり、オンのときローレベルである。

図に示すように、参照信号Ｖａは、ゲート−ソース間電圧Ｖｇｓの傾斜を緩やかになまらせた信号であり、ゲート−ソース間電圧Ｖｇｓが立ち上がっている時は、ゲート−ソース間電圧Ｖｇｓよりも参照信号Ｖａの方が小さく、ゲート−ソース間電圧Ｖｇｓの立ち下がっている時は、ゲート−ソース間電圧Ｖｇｓよりも参照信号Ｖａの方が大きい。

出力ＭＯＳトランジスタＭ０をオンする場合、制御信号Ｓ１をハイレベルとすることにより、チャージポンプ回路１２から昇圧電圧の出力が開始される。さらに、制御信号Ｓ２をローレベルとすることにより、ゲート放電用ＭＯＳトランジスタＮ１がオフとなり、チャージポンプ回路１２の昇圧電圧が抵抗Ｒ３を介して出力ＭＯＳトランジスタＭ０のゲートに供給される。そうすると、出力ＭＯＳトランジスタＭ０のゲート−ソース間電圧Ｖｇｓが増加し、出力ＭＯＳトランジスタＭ０がオンとなる。これにより、Ｌ負荷３へ出力電流ＩＯＵＴが流れ、出力電圧ＶＯＵＴが印加される。

出力ＭＯＳトランジスタＭ０をオフする場合、制御信号Ｓ１をローレベルとすることにより、チャージポンプ回路１２から昇圧電圧の出力が停止する。さらに、制御信号Ｓ２をハイレベルとすることにより、ゲート放電用ＭＯＳトランジスタＮ１がオンとなり、出力ＭＯＳトランジスタＭ０のゲート電荷が抵抗Ｒ３とゲート放電用ＭＯＳトランジスタＮ１を介してＯＵＴ端子へと流れる。そうすると、ゲート−ソース間電圧Ｖｇｓが減少し、出力ＭＯＳトランジスタＭ０がオフとなる。これにより、出力電流ＩＯＵＴ及び出力電圧ＶＯＵＴの出力が停止する。

ここで、出力ＭＯＳトランジスタＭ０の各状態におけるクランプ動作について説明する。出力ＭＯＳトランジスタＭ０がオフの時は、Ｖａ＝Ｖｇｓ＝０ＶとなるためＭＯＳトランジスタＮ２はオフとなる。さらに、抵抗Ｒ４の電圧ＶＲにも電圧が生じないため、クランプスイッチ用ＭＯＳトランジスタＰ５はオフとなる。これにより、ダイナミッククランプ回路３１が非動作状態となり、クランプ機能は働かない。

出力ＭＯＳトランジスタＭ０がターンオンの時は、ゲート−ソース間電圧Ｖｇｓに電位が生じるため参照信号Ｖａにも電位が生じる。そうすると、ＭＯＳトランジスタＮ２が徐々にオンとなり、抵抗Ｒ４の電圧ＶＲが増加し、クランプスイッチ用ＭＯＳトランジスタＰ５がオンとなる。これにより、ダイナミッククランプ回路３１が動作状態となるが、この場合には、Ｌ負荷３による逆起電圧が発生しないため、クランプ機能は働かない。

出力ＭＯＳトランジスタＭ０がオンの時、参照信号ＶａによりＭＯＳトランジスタＮ２はオンするが、Ｖｂｂ端子の電位とＯＵＴ端子の電位がほぼ等しいため電圧ＶＲ≒０Ｖであり、クランプスイッチ用ＭＯＳトランジスタＰ５がオフとなりクランプ機能が働かない。

出力ＭＯＳトランジスタＭ０がターンオフの時、参照信号Ｖａに電位が生じるためＭＯＳトランジスタＮ２はオン状態であり、電圧ＶＲが増加し、クランプスイッチ用ＭＯＳトランジスタＰ５もオンとなる。これにより、ダイナミッククランプ回路３１が動作状態となる。このとき、Ｌ負荷３により逆起電圧Ｖｉｎｖが発生し、逆起電圧Ｖｉｎｖが耐圧用ダイオードＤ６のブレークダウン耐圧まで下がると、耐圧用ダイオードＤ６が降伏状態となり、アバランシェ電流が出力ＭＯＳトランジスタＭ０のゲートへ供給される。よって、逆起電圧Ｖｉｎｖが耐圧用ダイオードＤ６のブレークダウン耐圧でクランプされることとなる。このように、本実施形態では、逆起電圧が発生するターンオフ時のみダイナミッククランプ回路３１を動作させることを特徴とする。

次に、図５のタイミングチャートを用いて、本実施形態にかかるパワーＩＣのダンプサージ時の動作について説明する。このタイミングチャートは、出力ＭＯＳトランジスタＭ０がオフのときに、ダンプサージが発生した場合の各信号を示している。Ｖｂｂ端子の電位は、通常、電源電圧の１２Ｖであるが、ダンプサージにより、０．２〜０．４秒の間、６０Ｖ程度まで上昇する。上述の通り、出力ＭＯＳトランジスタＭ０がオフの場合、ダンプサージ発生直後、ゲート−ソース間電圧Ｖｇｓが上昇するため出力ＭＯＳトランジスタＭ０がオンする。

図に示すように、ゲート−ソース間電圧Ｖｇｓは、急激に上昇した後、すぐに急激に下降するため、ゲート−ソース間電圧Ｖｇｓを遅延させた参照信号Ｖａは、０Ｖ付近のままで、ほとんど上昇しない。したがって、ＭＯＳトランジスタＮ２はオフ状態を維持し、ダイナミッククランプ回路３１も非動作状態のままである。ゲート放電用ＭＯＳトランジスタＮ１から出力ＭＯＳトランジスタＭ０のゲート電荷が抜けるため、ゲート−ソース間電圧Ｖｇｓはすぐに０Ｖになるため、出力ＭＯＳトランジスタＭＯはすぐにオフする。

一方、出力ＭＯＳトランジスタＭ０がオンのときに、ダンプサージが発生した場合は、ダイナミッククランプ回路３１は働かず、ダンプサージのエネルギーを出力ＭＯＳトランジスタＭ０とＬ負荷３で消費する。

例えば、Ｌ負荷３の抵抗を１０Ω、出力ＭＯＳトランジスタＭ０のオン抵抗を１００ｍΩとして、ダンプサージ６０Ｖが印加されると、出力ＭＯＳトランジスタＭ０のドレイン−ソース間の電位差は、０．５９Ｖ（＝６０Ｖ×１００ｍΩ／１０．１Ω）となり、残りの５９．４１ＶがＬ負荷３に印加される。このように、出力ＭＯＳトランジスタＭ０のオン抵抗よりもＬ負荷３の抵抗が非常に高い（ここでは１００倍）ため、エネルギーのほとんどはＬ負荷３で消費されることとなり、出力ＭＯＳトランジスタＭ０が破壊することはない。

次に、表１に従来例と本実施形態のパワーＩＣのチップ面積の算出例を示す。ここでは、図１０で示した従来のパワーＩＣ９１と、図３に示したパワーＩＣ１を比較する。従来のパワーＩＣ９１では、耐圧用ダイオードＤ６のブレークダウン耐圧よりも出力ＭＯＳトランジスタＭ０の出力耐圧を大きくする必要があるため、耐圧用ダイオードＤ６のブレークダウン耐圧は、ダンプサージの６０Ｖに対して、１０Ｖの余裕をとり、７０Ｖとなる。従来のパワーＩＣ９１の出力ＭＯＳトランジスタＭ０の出力耐圧は、耐圧用ダイオードのばらつき（±１０Ｖ）と出力ＭＯＳトランジスタＭ１０の出力耐圧のばらつき（±１０Ｖ）を考慮し、９０Ｖとなる。また、ここでは、従来のパワーＩＣ９１における出力ＭＯＳトランジスタＭ０の素子の面積を９ｍｍ^２、出力ＭＯＳトランジスタＭ０以外の回路である制御回路の素子の面積を１ｍｍ^２とし、従来のパワーＩＣ９１のチップ面積を１０ｍｍ^２とする。

本実施形態のパワーＩＣ１では、ダンプサージについて、耐圧用ダイオードＤ６の耐圧を考慮せずに出力ＭＯＳトランジスタＭ０の出力耐圧のみ考慮すればよいため、出力ＭＯＳトランジスタＭ０の出力耐圧は、ダンプサージの６０Ｖに対して、１０Ｖの余裕をとって７０Ｖとなり、従来例よりも２０Ｖ低くなる。パワーＩＣ１における耐圧用ダイオードＤ６のブレークダウン耐圧は、耐圧用ダイオードＤ６のばらつき（±１０Ｖ）と出力ＭＯＳトランジスタＭ０の出力耐圧のばらつき（±１０Ｖ）を考慮して５０Ｖとなり、従来例よりも２０Ｖ低くなる。パワーＩＣ１における出力ＭＯＳトランジスタＭ０の素子の面積は、出力ＭＯＳトランジスタＭ０の耐圧が従来例よりも２０Ｖ低いことから、７ｍｍ^２となり、従来例よりも２ｍｍ^２小さくなる。パワーＩＣ１における制御回路の素子の面積は、クランプ制御回路３２と遅延回路３５の素子が追加になるため、抵抗Ｒ４を０．００３ｍｍ^２、ＭＯＳトランジスタＮ２を０．００３ｍｍ^２、クランプスイッチ用ＭＯＳトランジスタＰ５を０．００５ｍｍ^２、抵抗Ｒ５を０．０４ｍｍ^２、容量Ｃ１を０．０５ｍｍ^２として、従来例より０．１ｍｍ^２増加し、１．１ｍｍ^２となる。したがって、パワーＩＣ１のチップ面積は、８．１ｍｍ^２となり、従来例よりも１．９ｍｍ^２小さくなり、チップサイズを１９％縮小できる。

以上のような構成により、出力ＭＯＳトランジスタＭ０のゲート−ソース間電圧を遅延させ信号の傾斜を緩やかにした参照信号が所定のレベル以上変化する場合にダイナミッククランプ回路３１を動作させることにより、ターンオフ時のように逆起電圧が発生する場合のみダイナミッククランプ回路３１が動作するようになり、出力ＭＯＳトランジスタＭ０の破壊を防止できる。

また、出力ＭＯＳトランジスタＭ０のゲート−ソース間電圧を遅延させた参照信号に基づいてクランプ動作を制御することにより、オフ時にダンプサージが発生した場合でも、ダイナミッククランプ回路３１が動作することがない。さらに、オン時にダンプサージが発生した場合も、ダイナミッククランプ回路３１が動作せず、ダンプサージ等のエネルギーが出力ＭＯＳトランジスタＭ０とＬ負荷３とで消費される。したがって、ダイナミッククランプ回路３１の耐圧用ダイオードＤ６の耐圧等を考慮せずに、出力ＭＯＳトランジスタＭ０の出力耐圧を設定できるため、出力ＭＯＳトランジスタＭ０の出力耐圧を低い値に設定することができる。その結果、逆起電圧やダンプサージから出力ＭＯＳトランジスタＭ０の破壊を精度よく防止できるとともに、出力ＭＯＳトランジスタＭ０の回路面積を縮小でき、パワーＩＣのチップ面積の増加を抑え、コスト削減や、実装面積の増大も抑えることができる。

発明の実施の形態２．
次に、図６乃至図９を用いて、本発明の実施の形態２にかかるパワーＩＣ（半導体集積回路）について説明する。本実施形態にかかるパワーＩＣは、クランプ制御回路が参照する信号のレベルを調整するヒステリシス回路を有することを特徴としている。

ここで、図６の回路図を用いて、本実施形態にかかるパワーＩＣの回路構成について説明する。図６は、図３と同様に、図２で示したパワーＩＣ１の出力ＭＯＳトランジスタＭ０、逆起電圧保護回路１１及びチャージポンプ回路１２付近の回路を示している。尚、図６において、図３と同一の符号を付されたものは同様の要素であり、それらの説明を適宜省略する。

このパワーＩＣ１は、図３の構成の遅延回路３５がヒステリシス回路３６に置き換わっている。ヒステリシス回路３６は、遅延回路３５と同様に参照信号Ｖａを生成する参照信号生成回路の一例である。ヒステリシス回路３６は、ゲート−ソース間電圧Ｖｇｓの立ち上がり時と立ち下がり時のレベルを変換するとともに、信号の傾斜を緩やかにする。ヒステリシス回路３６は、この例では、並列かつ逆方向に接続されたダイオードＤ１１及びＤ１２を有している。ダイオードＤ１１のカソードとダイオードＤ１２のアノードは、抵抗Ｒ３と出力ＭＯＳトランジスタＭ０のゲートとの間のノードに接続され、ダイオードＤ１１のアノードとダイオードＤ１２のカソードは、ＭＯＳトランジスタＮ２のゲートに接続されている。ダイオードＤ１１は、ゲート−ソース間電圧Ｖｇｓの立ち下がり時のレベルを所定のレベル上昇させ、ダイオードＤ１２は、ゲート−ソース間電圧Ｖｇｓの立ち上がり時のレベルを所定のレベル下降させる。

ゲート−ソース間電圧Ｖｇｓの電位がダイオードＤ１２の閾値よりも大きく上昇すると、出力ＭＯＳトランジスタＭ０のゲートからダイオードＤ１２を介してＭＯＳトランジスタＮ２のゲートに電流が流れる。ゲート−ソース間電圧Ｖｇｓの電位がダイオードＤ１１の閾値よりも大きく下降すると、ＭＯＳトランジスタＮ２のゲートからダイオードＤ１１を介して出力ＭＯＳトランジスタＭ０のゲートに電流が流れる。

また、ヒステリシス回路３６は、図７に示すように、ダイオード接続されたＭＯＳトランジスタＮ３及びＭＯＳトランジスタＮ４から構成されていてもよい。ダイオードよりもＭＯＳトランジスタで形成した方が回路面積を小さくできる。

ＭＯＳトランジスタＮ３は、ダイオードＤ１１と同様に、ゲート−ソース間電圧Ｖｇｓの立ち下がり時のレベルを所定のレベル上昇させ、ＭＯＳトランジスタＮ４は、ダイオードＤ１２と同様に、ゲート−ソース間電圧Ｖｇｓの立ち上がり時のレベルを所定のレベル下降させる。

ＭＯＳトランジスタＮ３は、ゲートと第１の端子がＭＯＳトランジスタＮ２のゲートに接続され、第２の端子が出力ＭＯＳトランジスタＭ０のゲートに接続されている。一般にＭＯＳトランジスタがオンのとき電流が流れる際に、電圧が高い側の端子をドレインと呼び、電圧が低い側の端子をソースと呼ぶ。ＭＯＳトランジスタＮ３では、ゲート−ソース間電圧Ｖｇｓの電位がＭＯＳトランジスタＮ３の閾値よりも大きく下降すると、ＭＯＳトランジスタＮ２のゲートから出力ＭＯＳトランジスタＭ０のゲートへ向かって電流が流れるため、第１の端子がドレインとなり、第２の端子がソースとなる。

ＭＯＳトランジスタＮ４は、ゲートと第１の端子が出力ＭＯＳトランジスタＭ０のゲートに接続され、第２の端子がＭＯＳトランジスタＮ２のゲートに接続されている。ＭＯＳトランジスタＮ４では、ゲート−ソース間電圧Ｖｇｓの電位がＭＯＳトランジスタＮ４の閾値よりも大きく上昇すると、出力ＭＯＳトランジスタのゲートからＭＯＳトランジスタＮ２のゲートへ向かって電流が流れるため、第１の端子がドレインとなり、第２の端子がソースとなる。

図８は、本実施形態にかかるパワーＩＣの動作を示しており、図４と同様に、出力ＭＯＳトランジスタＭ０をオフからオンし、さらにオンからオフしたときのタイミングチャートである。

ＭＯＳトランジスタＮ２、ＭＯＳトランジスタＮ３およびＭＯＳトランジスタＮ４の閾値をそれぞれＶｔ２、Ｖｔ３、Ｖｔ４とすると、図に示すように、参照信号Ｖａは、ゲート−ソース間電圧Ｖｇｓが上昇するとき、Ｖａ＝Ｖｇｓ−Ｖｔ４となり、ゲート−ソース間電圧Ｖｇｓが下降するとき、Ｖａ＝Ｖｇｓ＋Ｖｔ３となる。

出力ＭＯＳトランジスタＭ０のターンオフ時、図４と同様に、ＭＯＳトランジスタＮ２はオンとなり、ダイナミッククランプ回路３１が動作状態となる。ターンオフ時以外も、図４と同様に、ダイナミッククランプ回路３１は動作しない。

図９は、本実施形態にかかるパワーＩＣの動作を示しており、図５と同様に、出力ＭＯＳトランジスタＭ０がオフの時にダンプサージが発生した場合のタイミングチャートである。

出力ＭＯＳトランジスタＭ０がオフの状態でダンプサージが発生した場合も、Ｖａ＝Ｖｇｓ−Ｖｔ４となる。したがって、ダンプサージ発生時にＶｔ２＞Ｖａが満たされるようなＶｔ２、Ｖｔ４を設定しておけば、図５と同様に、ＭＯＳトランジスタＮ２はオフのままとなり、ダイナミッククランプ回路３１が動作しない。

以上のように、実施の形態１の遅延回路をヒステリシス回路としても、実施の形態１と同様に、オフ時にダンプサージが発生した場合でもダイナミッククランプ回路３１が動作させないようにすることができ、逆起電圧やダンプサージから出力ＭＯＳトランジスタを保護し、回路面積を縮小することができる。

その他の発明の実施の形態．
尚、上述の遅延回路３５やヒステリシス回路３６をエッジ検出回路などダンプサージ発生時特有のゲート−ソース間電圧Ｖｇｓの変化を検出する回路に置き換えて、ダンプサージ発生時にダイナミッククランプ回路３１を非動作に制御してもよい。更に、上述の遅延回路３５やヒステリシス回路３６をターンオフ時特有のゲート−ソース間電圧Ｖｇｓの変化を検出する回路に置き換えて、ターンオフ時にダイナミッククランプ回路３１を動作する様に制御してもよい。

上述の例では、ＭＯＳトランジスタにより構成されたパワーＩＣとして説明したが、各ＭＯＳトランジスタを他のタイプのトランジスタとしてもよい。例えば、各ＭＯＳトランジスタの極性（Ｎチャネル、Ｐチャネル）を変更したり、ＭＯＳトランジスタの代わりにバイポーラトランジスタを用いてもよい。

上述の例におけるダイナミッククランプ回路、クランプ制御回路、遅延回路、ヒステリシス回路は単純な回路で構成されているが、同様な機能を実現できる他の回路構成で置き換えても良い。例えば、遅延回路を、タイマーのようなデジタル回路としてもよいし、ヒステリシス回路を、ラッチ回路のようなデジタル回路としてもよい。クランプ制御回路を、上記特願２００４−０２６６０３号に記載されているような他の構成のクランプ制御回路としてもよい。

このほか、本発明の要旨を逸脱しない範囲で種々の変形、実施が可能である。

本発明にかかるパワーＩＣを有するシステムの構成図である。 本発明にかかるパワーＩＣの構成図である。 本発明にかかるパワーＩＣの回路図である。 本発明にかかるパワーＩＣのタイミングチャートである。 本発明にかかるパワーＩＣのタイミングチャートである。 本発明にかかるパワーＩＣの回路図である。 本発明にかかるパワーＩＣの回路図である。 本発明にかかるパワーＩＣのタイミングチャートである。 本発明にかかるパワーＩＣのタイミングチャートである。 従来のパワーＩＣの回路図である。 従来のパワーＩＣの回路図である。 従来のパワーＩＣのタイミングチャートである。 従来のパワーＩＣの等価回路の回路図である。 従来のパワーＩＣの等価回路の回路図である。 従来のパワーＩＣのタイミングチャートである。

符号の説明

１ パワーＩＣ ２ マイコン ３ Ｌ負荷
１１ 逆起電圧保護回路 １２ チャージポンプ回路
１３ 電流制限回路 １４ 電流検出回路
１５ 過熱検出回路 １６ラッチ回路 １７ 自己診断回路
３１ ダイナミッククランプ回路 ３２ クランプ制御回路
３５ 遅延回路 ３６ ヒステリシス回路
Ｍ０ 出力ＭＯＳトランジスタ
Ｎ１ ゲート放電用ＭＯＳトランジスタ
Ｎ２，Ｎ３，Ｎ４ ＭＯＳトランジスタ
Ｒ３，Ｒ４，Ｒ５ 抵抗
ＲＮ１ ゲート放電用ＭＯＳトランジスタＮ１のオン抵抗
Ｃｄｇ 出力ＭＯＳトランジスタＭ０のドレイン−ゲート間容量
Ｃｇｓ 出力ＭＯＳトランジスタＭ０のゲート−ソース間容量
Ｃ１ 容量
Ｐ５ クランプスイッチ用ＭＯＳトランジスタ
Ｄ６ 耐圧用ダイオード
Ｄ７ 逆流防止用ダイオード
Ｄ１１，Ｄ１２ ダイオード

Claims (8)

1. 電源と誘導性負荷との間に接続される半導体集積回路であって、
   前記誘導性負荷に流れる電流を制御する出力トランジスタと、
   前記出力トランジスタに印加される過電圧をクランプするクランプ回路と、
   前記出力トランジスタの制御電極に入力される制御信号のレベルを調整した参照信号を生成する参照信号生成回路と、
   前記参照信号に基づき、前記誘導性負荷による逆起電圧が前記出力トランジスタに発生した場合に前記クランプ回路を動作状態とするクランプ制御回路と、
   を備える半導体集積回路。
2. 前記クランプ制御回路は、前記電源によるダンプサージが前記出力トランジスタに発生した場合に前記クランプ回路を非動作状態とする、
   請求項１に記載の半導体集積回路。
3. 前記参照信号生成回路は、前記制御信号を所定の時間遅延させることにより、所定の時間における信号のレベルを調整する、
   請求項１又は２に記載の半導体集積回路。
4. 前記参照信号生成回路は、抵抗素子と容量素子を有するＣＲ積分回路である、
   請求項３に記載の半導体集積回路。
5. 前記参照信号生成回路は、前記制御信号の立ち上がり時は前記制御信号を第１のレベル降下した信号とし、前記制御信号の立ち下がり時は前記制御信号を第２のレベル上昇した信号とする、
   請求項１又は２に記載の半導体集積回路。
6. 前記参照信号生成回路は、前記制御信号を前記第１のレベル降下させる第１のダイオード素子と、前記制御信号を前記第２のレベル上昇させる第２のダイオード素子とを有する、
   請求項５に記載の半導体集積回路。
7. 前記参照信号生成回路は、前記制御信号を前記第１のレベル降下させる第１のトランジスタと、前記制御信号を前記第２のレベル上昇させる第２のトランジスタとを有する、
   請求項５に記載の半導体集積回路。
8. 誘導性負荷を駆動するハイサイドスイッチング回路と、
   前記ハイサイドスイッチング回路の駆動を制御する制御信号を生成する制御信号生成回路と、
   前記ハイサイドスイッチング回路がオフ状態の場合に前記制御信号を前記誘導性負荷へ放電する放電回路と、
   前記制御信号の立ち上がりもしくは立ち下がりの傾斜を緩やかにした参照信号に基づき、前記ハイサイドスイッチング素子を逆起電圧から保護する逆起電圧保護回路と、
   を備える半導体集積回路。

Images