JP2002134628A - 保護回路 - Google Patents
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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Abstract
きる保護回路を提供する。 【解決手段】 電源電位Vccが供給される電源端子TV
と、接地電位GNDが供給される接地端子TGと、電源
端子TVにゲート、ソース、バックゲートが接続された
pチャネルMOSトランジスタP1と、pチャネルMO
SトランジスタP1のドレインにソースが接続され、電
源端子TVにバックゲートが接続され、接地端子TGに
ゲート、ドレインが接続されたpチャネルMOSトラン
ジスタP2と、接地端子TGにゲート、ソース、バック
ゲートが接続されたnチャネルMOSトランジスタN1
と、nチャネルMOSトランジスタN1のドレインにソ
ースが接続され、接地端子TGにバックゲートが接続さ
れ、電源端子TVにゲート、ドレインが接続されたpチ
ャネルMOSトランジスタP2とを有する。
Description
けられる保護回路に関し、特に半導体回路を静電気によ
る破壊から防ぐための保護回路に関するものである。
す)を静電気による破壊から未然に防ぐために、様々な
静電気対策用の保護回路をICの端子に付加するのが通
例である。最近では、入力端子あるいは出力端子に印加
された静電気が、電源電位Vccが供給される電源端子、
あるいは接地電位(もしくは基準電位)が供給される接
地端子(もしくは基準端子)に回り込み、内部素子を破
壊する場合が増えてきている。
んできた静電気による電荷を接地端子に逃がすための保
護回路を、MOS素子を用いて形成し、電源端子と接地
端子との間に配置している。
0(c)を用いて以下に説明する。
示す回路図である。図10(b)は前記保護回路の概略
的な断面図であり、図10(c)は前記保護回路の半導
体基板上のレイアウトである。
に、pチャネルMOSトランジスタ(以下、pトランジ
スタと記す)P11とnチャネルMOSトランジスタ
(以下、nトランジスタと記す)N11から構成されて
いる。
ト、バックゲートには、電源電位Vccが供給される電源
端子TVが接続されている。nトランジスタN11のド
レインには電源端子TVが接続されており、ソース、ゲ
ート、バックゲートには接地電位GNDが供給される接
地端子TGが接続されている。さらに、pトランジスタ
P11のドレインには、接地端子TGが接続されてい
る。
0(b)に示すようになっている。p型シリコン半導体
基板101内には、n型ウェル102が形成されてお
り、このn型ウェル102には素子分離絶縁膜103に
て分離された素子領域が形成されている。この素子領域
のn型ウェル102内には、ソース領域(p+型)10
4、ドレイン領域(p+型)105が形成されている。
ソース領域104とドレイン領域105との間のチャネ
ル上には、ゲート絶縁膜(図示せず)を介してゲート電
極107が配置されている。これらにより、前記pトラ
ンジスタP11が形成されている。
ソース領域(n+型)121、ドレイン領域(n+型)1
22が形成されている。ソース領域121とドレイン領
域122との間のチャネル上には、ゲート絶縁膜(図示
せず)を介してゲート電極124が配置されている。こ
れらにより、前記nトランジスタN11が形成されてい
る。
04、ゲート電極107、n型ウェル102には電源端
子TVが接続されている。nトランジスタN11のドレ
イン領域122には電源端子TVが接続されており、ソ
ース領域121、ゲート電極124、p型半導体基板1
01には接地端子TGが接続されている。さらに、pト
ランジスタP11のドレイン領域105には、接地端子
TGが接続されている。
は、図10(c)に示すようになっている。pトランジ
スタP11を構成するソース領域104とドレイン領域
105が離隔されて配置されている。ソース領域104
とドレイン領域105との間にはゲート電極107が配
置されている。ソース領域104内には、ソースコンタ
クト104Aが配置され、ドレイン領域105内にはド
レインコンタクト105Aが配置されている。なお、ド
レインコンタクト105Aとゲート電極107との間の
距離は、ソースコンタクト104Aとゲート電極107
との間の距離に比べて長くなっている。
るソース領域121とドレイン領域122が離隔されて
配置されている。ソース領域121とドレイン領域12
2との間にはゲート電極124が配置されている。ソー
ス領域121内には、ソースコンタクト121Aが配置
され、ドレイン領域122内にはドレインコンタクト1
22Aが配置されている。なお、ドレインコンタクト1
22Aとゲート電極124との間の距離は、ソースコン
タクト121Aとゲート電極124との間の距離に比べ
て長くなっている。
た保護回路を半導体回路の電源端子TVと接地端子TG
との間に付加した場合であっても、半導体回路内の内部
素子が破壊されるケースが頻繁に発生している。このた
め、従来の半導体回路においては、静電気破壊した箇所
を解析し、破壊箇所の静電気耐量を向上させるために、
製品毎に個別の修正を余儀なくされている。
れたものであり、半導体回路の静電気耐量を向上させる
ことができる保護回路を提供することを目的とする。
に、この発明に係る第1の保護回路は、電源電位が供給
される電源端子と、基準電位が供給される基準端子と、
前記電源端子にゲート、ソース、バックゲートが接続さ
れた第1のpチャネルMOSトランジスタと、前記第1
のpチャネルMOSトランジスタのドレインにソースが
接続され、前記電源端子にバックゲートが接続され、前
記基準端子にゲート、ドレインが接続された第2のpチ
ャネルMOSトランジスタと、前記基準端子にゲート、
ソース、バックゲートが接続された第1のnチャネルM
OSトランジスタと、前記第1のnチャネルMOSトラ
ンジスタのドレインにソースが接続され、前記基準端子
にバックゲートが接続され、前記電源端子にゲート、ド
レインが接続された第2のpチャネルMOSトランジス
タとを具備することを特徴とする。
電源電位が供給される電源端子と、信号が入出力される
入出力端子と、前記電源端子にゲート、ソース、バック
ゲートが接続された第1のpチャネルMOSトランジス
タと、前記第1のpチャネルMOSトランジスタのドレ
インにソースが接続され、前記電源端子にバックゲート
が接続され、前記入出力端子にゲート、ドレインが接続
された第2のpチャネルMOSトランジスタとを具備す
ることを特徴とする。
基準電位が供給される基準端子と、信号が入出力される
入出力端子と、前記基準端子にゲート、ソース、バック
ゲートが接続された第1のnチャネルMOSトランジス
タと、前記第1のnチャネルMOSトランジスタのドレ
インにソースが接続され、前記基準端子にバックゲート
が接続され、前記入出力端子にゲート、ドレインが接続
された第2のpチャネルMOSトランジスタとを具備す
ることを特徴とする。
電源電位が供給される電源端子と、基準電位が供給され
る基準端子と、信号が入出力される入出力端子と、前記
電源端子にゲート、ソース、バックゲートが接続された
第1のpチャネルMOSトランジスタと、前記第1のp
チャネルMOSトランジスタのドレインにソースが接続
され、前記電源端子にバックゲートが接続され、前記入
出力端子にゲート、ドレインが接続された第2のpチャ
ネルMOSトランジスタと、前記基準端子にゲート、ソ
ース、バックゲートが接続された第1のnチャネルMO
Sトランジスタと、前記第1のnチャネルMOSトラン
ジスタのドレインにソースが接続され、前記基準端子に
バックゲートが接続され、前記入出力端子にゲート、ド
レインが接続された第2のpチャネルMOSトランジス
タとを具備することを特徴とする。
電源電位が供給される電源端子と、基準電位が供給され
る基準端子と、信号が入出力される入出力端子と、前記
電源端子にゲート、ソース、バックゲートが接続された
第1のpチャネルMOSトランジスタと、前記第1のp
チャネルMOSトランジスタのドレインにソースが接続
され、前記電源端子にバックゲートが接続され、前記基
準端子にゲートが接続され、前記入出力端子にドレイン
が接続された第2のpチャネルMOSトランジスタとを
具備することを特徴とする。
基準電位が供給される基準端子と、電源電位が供給され
る電源端子と、信号が入出力される入出力端子と、前記
基準端子にゲート、ソース、バックゲートが接続された
第1のnチャネルMOSトランジスタと、前記第1のn
チャネルMOSトランジスタのドレインにソースが接続
され、前記基準端子にバックゲートが接続され、前記電
源端子にゲートが接続され、前記入出力端子にドレイン
が接続された第2のnチャネルMOSトランジスタとを
具備することを特徴とする。
電源電位が供給される電源端子と、基準電位が供給され
る基準端子と、信号が入出力される入出力端子と、前記
電源端子にゲート、ソース、バックゲートが接続された
第1のpチャネルMOSトランジスタと、前記第1のp
チャネルMOSトランジスタのドレインにソースが接続
され、前記電源端子にバックゲートが接続され、前記基
準端子にゲートが接続され、前記入出力端子にドレイン
が接続された第2のpチャネルMOSトランジスタと、
前記基準端子にゲート、ソース、バックゲートが接続さ
れた第1のnチャネルMOSトランジスタと、前記第1
のnチャネルMOSトランジスタのドレインにソースが
接続され、前記基準端子にバックゲートが接続され、前
記電源端子にゲートが接続され、前記入出力端子にドレ
インが接続された第2のnチャネルMOSトランジスタ
とを具備することを特徴とする。
実施の形態について説明する。
1の実施の形態の保護回路を構成するpチャネルMOS
トランジスタ(以下、pトランジスタと記す)とnチャ
ネルMOSトランジスタ(以下、nトランジスタと記
す)について説明する。
路を構成するpチャネルMOSトランジスタの概略的な
断面図である。図1(b)は、前記pチャネルMOSト
ランジスタの半導体基板上のレイアウトである。
導体基板11内には、n型ウェル12が形成されてお
り、このn型ウェル12には素子分離絶縁膜13にて分
離された素子領域が形成されている。この素子領域のn
型ウェル12内には、ソース領域(p+型)14、ドレ
イン領域(p+型)15が所定間隔を空けて形成されて
いる。ソース領域14とドレイン領域15との間には、
これらソース領域14及びドレイン領域15と離隔され
た浮遊状態の島領域(p+型)16が形成されている。
チャネル上には、ゲート絶縁膜(図示せず)を介してゲ
ート電極17が形成されている。島領域16とドレイン
領域15との間のチャネル上には、ゲート絶縁膜(図示
せず)を介してゲート電極18が形成されている。
れらソース領域14と島領域16間のチャネル、このチ
ャネル上のゲート電極17により、pトランジスタP1
が形成されている。また、島領域16、ドレイン領域1
5、これら島領域16とドレイン領域15間のチャネ
ル、このチャネル上のゲート電極18により、pトラン
ジスタP2が形成されている。
4、ゲート電極17、n型ウェル12には、電源電位V
ccが供給される電源端子TVが接続されている。pトラ
ンジスタP2のドレイン領域15、ゲート電極18に
は、接地電位GND(もしくは基準電位)が供給される
接地端子(もしくは基準端子)TGが接続されている。
P2の半導体基板上のレイアウトは、図1(b)に示す
ようになっている。pトランジスタP1、P2を構成す
るソース領域14、島領域16、及びドレイン領域15
が離隔されて配置されている。ソース領域14と島領域
16との間にはゲート電極17が配置され、島領域16
とドレイン領域15との間にはゲート電極18が配置さ
れている。
域14と配線層(図示せず)とを接続するソースコンタ
クト14Aが配置されている。ドレイン領域15内に
は、このドレイン領域15と配線層(図示せず)とを接
続するドレインコンタクト15Aが配置されている。な
お、ドレインコンタクト15Aとゲート電極18との間
の距離は、設計ルールに準じて配置されたソースコンタ
クト14Aとゲート電極17との間の距離に比べて長く
なっている。
P2では、従来の保護回路を構成するpチャネルMOS
トランジスタP11に対して、ソースとドレインとの間
(ゲート領域と定義する)のゲート絶縁膜上に接地端子
TGに接続された配線層(ゲート電極18)を付加した
構成になっている。したがって、pトランジスタP1、
P2のソース領域14、島領域16、ドレイン領域1
5、及びチャネルが占有する面積は、従来のpトランジ
スタP11のソース領域104、ドレイン領域105、
及びチャネルが占有する面積と同じであり、pトランジ
スタP1、P2を形成するために、従来のpトランジス
タP11に比べて大きな面積が必要になることはない。
ランジスタP1、P2では、電源端子TVを電源電位V
ccに接続し、接地端子TGをフローティング状態にした
条件において、入力端子もしくは出力端子に印加された
マイナス電位を持つ静電気が、フローティング状態のゲ
ート電極18に回り込んだ際、このゲート電極18がマ
イナス電位に励起されることにより、ソース領域14と
ドレイン領域15間のゲート領域の一部にチャネルが形
成され、従来の保護素子(pトランジスタP11)より
も見かけ上のトランジスタチャネル長が短くなる。これ
により、マイナス電位を持つ静電気の印加により、接地
端子TG側に回り込んできた電荷を電源端子TVを介し
て電源電位Vccに逃がしやすくでき、静電気による内部
素子の破壊を未然に防ぐことができる。
成について説明する。
路を構成するnチャネルMOSトランジスタの概略的な
断面図である。図2(b)は、前記nチャネルMOSト
ランジスタの半導体基板上のレイアウトである。
導体基板11内には、素子分離絶縁膜13にて分離され
た素子領域が形成されている。この素子領域のp型基板
11内には、ソース領域(n+型)21とドレイン領域
(n+型)22が所定間隔を空けて形成されている。ソ
ース領域21とドレイン領域22との間には、これらソ
ース領域21及びドレイン領域22と離隔された浮遊状
態の島領域(n+型)23が形成されている。
チャネル上には、ゲート絶縁膜(図示せず)を介してゲ
ート電極24が形成されている。島領域23とドレイン
領域22との間のチャネル上には、ゲート絶縁膜(図示
せず)を介してゲート電極25が形成されている。
れらソース領域21と島領域23間のチャネル、このチ
ャネル上のゲート電極24により、nトランジスタN1
が形成されている。また、島領域23、ドレイン領域2
2、これら島領域23とドレイン領域22間のチャネ
ル、このチャネル上のゲート電極25により、nトラン
ジスタN2が形成されている。
1、ゲート電極24、p型基板11には、接地電位GN
Dが供給される接地端子TGが接続されている。nトラ
ンジスタN2のドレイン領域22、ゲート電極25に
は、電源電位Vccが供給される電源端子TVが接続され
ている。
N2の半導体基板上のレイアウトは、図2(b)に示す
ようになっている。nトランジスタN1、N2を構成す
るソース領域21、島領域23、及びドレイン領域22
が離隔されて配置されている。ソース領域21と島領域
23との間にはゲート電極24が配置され、島領域23
とドレイン領域22との間にはゲート電極25が配置さ
れている。
域21と配線層(図示せず)とを接続するソースコンタ
クト21Aが配置されている。ドレイン領域22内に
は、このドレイン領域22と配線層(図示せず)とを接
続するドレインコンタクト22Aが配置されている。な
お、ドレインコンタクト22Aとゲート電極25との間
の距離は、設計ルールに準じて配置されたソースコンタ
クト21Aとゲート電極24との間の距離に比べて長く
なっている。
N2では、従来の保護回路を構成するnチャネルMOS
トランジスタN11に対して、ソースとドレインとの間
(ゲート領域と定義する)のゲート絶縁膜上に電源端子
TVに接続された配線層(ゲート電極25)を付加した
構成になっている。したがって、nトランジスタN1、
N2のソース領域21、島領域23、ドレイン領域2
2、及びチャネルが占有する面積は、従来のnトランジ
スタN11のソース領域121、ドレイン領域122、
及びチャネルが占有する面積と同じであり、nトランジ
スタN1、N2を形成するために、従来のnトランジス
タN11に比べて大きな面積が必要になることはない。
ランジスタN1、N2では、接地端子TGを接地電位G
NDに接続し、電源端子TVをフローティング状態にし
た条件において、入力端子もしくは出力端子に印加され
たプラス電位を持つ静電気が、フローティング状態のゲ
ート電極25に回り込んだ際、このゲート電極25がプ
ラス電位に励起されることにより、ソース領域21とド
レイン領域22間のゲート領域の一部にチャネルが形成
され、従来の保護素子(nトランジスタN11)よりも
見かけ上のトランジスタチャネル長が短くなる。これに
より、プラス電位を持つ静電気の印加により、電源端子
TV側に回り込んできた電荷を接地端子TGを介して接
地電位GNDに逃がしやすくでき、静電気による内部素
子の破壊を未然に防ぐことができる。
P1、P2、及びnチャネルMOSトランジスタN1、
N2で構成される第1の実施の形態の保護回路について
説明する。
路の構成を示す回路図である。図3(b)は前記保護回
路の概略的な断面図であり、図3(c)は前記保護回路
の半導体基板上のレイアウトである。
に、pチャネルMOSトランジスタP1、P2とnチャ
ネルMOSトランジスタN1、N2から構成されてい
る。
ト、バックゲートには、電源電位Vccが供給される電源
端子TVが接続されている。pトランジスタP1のドレ
インは、pトランジスタP2のソースに接続されてい
る。pトランジスタP2のバックゲートには電源端子T
Vが接続されており、ドレイン、ゲートには接地電位G
NDが供給される接地端子TGが接続されている。
ックゲートには接地端子TGが接続されている。nトラ
ンジスタN1のドレインは、nトランジスタN2のソー
スに接続されている。nトランジスタN2のドレイン、
ゲートには電源端子TVが接続されており、バックゲー
トには接地端子TGが接続されている。
(b)に示すように、図1(a)に示したpトランジス
タP1、P2と、図2(a)に示したnトランジスタN
1、N2とを隣接して配置した構造であり、電源端子T
Vと接地端子TGをそれぞれ共通にしたものである。
アウトは、図3(c)に示すように、図1(b)に示し
たpトランジスタP1、P2と、図2(b)に示したn
トランジスタN1、N2とを隣接して配置したものであ
り、電源端子TVと接地端子TGをそれぞれ共通にした
ものである。
体回路における電源電位Vccが供給される電源ライン
と、接地電位GNDが供給される接地ラインとの間に接
続されて用いられる。
したように、電源端子TVを電源電位Vccに接続し、接
地端子TGがフローティング状態となった場合におい
て、入力端子もしくは出力端子に印加されたマイナス電
位を持つ静電気が、フローティング状態のゲート電極1
8に回り込んだ際、このゲート電極18がマイナス電位
に励起されることにより、ソース領域14とドレイン領
域15間のゲート領域の一部にチャネルが形成され、従
来の保護素子(pトランジスタP11)よりも見かけ上
のトランジスタチャネル長が短くなる。これにより、マ
イナス電位を持つ静電気の印加により、接地端子TG側
に回り込んできた電荷を電源端子TVを介して電源電位
Vccに逃がしやすくでき、静電気による内部素子の破壊
を未然に防ぐことができる。
続し、電源端子TVがフローティング状態となった場合
において、入力端子もしくは出力端子に印加されたプラ
ス電位を持つ静電気が、フローティング状態のゲート電
極25に回り込んだ際には、このゲート電極25がプラ
ス電位に励起されることにより、ソース領域21とドレ
イン領域22間のゲート領域の一部にチャネルが形成さ
れ、従来の保護素子(nトランジスタN11)よりも見
かけ上のトランジスタチャネル長が短くなる。これによ
り、プラス電位を持つ静電気の印加により、電源端子T
V側に回り込んできた電荷を接地端子TGを介して接地
電位GNDに逃がしやすくでき、静電気による内部素子
の破壊を未然に防ぐことができる。
2の実施の形態の保護回路として、図1(a)、図1
(b)に示したpトランジスタP1、P2を電源端子T
Vと入出力端子I/Oとの間に接続した第1例、図2
(a)、図2(b)に示したnトランジスタN1、N2
を接地端子TGと入出力端子I/Oとの間に接続した第
2例、これら第1例と第2例とを合わせた第3例を説明
する。
1例)の構成を示す半導体基板上のレイアウトである。
トランジスタP1のソース領域14、ゲート電極17、
n型ウェルであるバックゲート(図示せず)には、電源
電位Vccが供給される電源端子TVが接続されている。
pトランジスタP2のドレイン領域15、ゲート電極1
8には、入力信号あるいは出力信号が入出力される入出
力端子I/Oが接続されている。その他の構成は、図1
(b)に示した構成と同様である。
端子TVを電源電位Vccに接続した場合において、入出
力端子I/Oに印加されたマイナス電位を持つ静電気
が、ゲート電極18に回り込んだ際、このゲート電極1
8がマイナス電位に励起されることにより、ソース領域
14とドレイン領域15間のゲート領域の一部にチャネ
ルが形成され、従来の保護素子(pトランジスタP1
1)よりも見かけ上のトランジスタチャネル長が短くな
る。これにより、マイナス電位を持つ静電気の印加によ
り、入出力端子I/Oに流れ込んできた電荷を電源端子
TVを介して電源電位Vccに逃がしやすくでき、静電気
による内部素子の破壊を未然に防ぐことができる。
り説明したが、信号の入力のみを行う入力端子、または
出力のみを行う出力端子とした場合も同様である。
路(第2例)の構成を示す半導体基板上のレイアウトで
ある。
トランジスタN1のソース領域21、ゲート電極24、
p型基板であるバックゲート(図示せず)には、接地電
位GNDが供給される接地端子TGが接続されている。
nトランジスタN2のドレイン領域22、ゲート電極2
5には、入力信号あるいは出力信号が入出力される入出
力端子I/Oが接続されている。その他の構成は、図2
(b)に示した構成と同様である。
端子TGを接地電位GNDに接続した場合において、入
出力端子I/Oに印加されたプラス電位を持つ静電気
が、ゲート電極25に回り込んだ際、このゲート電極2
5がプラス電位に励起されることにより、ソース領域2
1とドレイン領域22間のゲート領域の一部にチャネル
が形成され、従来の保護素子(nトランジスタN11)
よりも見かけ上のトランジスタチャネル長が短くなる。
これにより、プラス電位を持つ静電気の印加により、入
出力端子I/Oに流れ込んできた電荷を接地端子TGを
介して接地電位GNDに逃がしやすくでき、静電気によ
る内部素子の破壊を未然に防ぐことができる。
り説明したが、信号の入力のみを行う入力端子、または
出力のみを行う出力端子とした場合も同様である。
保護回路(第3例)の構成を示す回路図である。図6
(b)は前記保護回路の概略的な断面図であり、図6
(c)は前記保護回路の半導体基板上のレイアウトであ
る。
に、pチャネルMOSトランジスタP1、P2とnチャ
ネルMOSトランジスタN1、N2から構成されてい
る。
ト、バックゲートには、電源電位Vccが供給される電源
端子TVが接続されている。pトランジスタP1のドレ
インは、pトランジスタP2のソースに接続されてい
る。pトランジスタP2のバックゲートには電源端子T
Vが接続されており、ドレイン、ゲートには入力信号あ
るいは出力信号が入出力される入出力端子I/Oが接続
されている。
ックゲートには接地電位GNDが供給される接地端子T
Gが接続されている。nトランジスタN1のドレイン
は、nトランジスタN2のソースに接続されている。n
トランジスタN2のドレイン、ゲートには入出力端子I
/Oが接続されており、バックゲートには接地端子TG
が接続されている。
(b)に示すように、図1(a)に示したpトランジス
タP1、P2と、図2(a)に示したnトランジスタN
1、N2とを隣接して配置した構造であり、電源端子T
V、接地端子TG、入出力端子I/Oへの接続は以下の
ようになっている。
ート電極17、n型ウェル12には、電源電位Vccが供
給される電源端子TVが接続されている。pトランジス
タP2のドレイン領域15、ゲート電極18には、入力
信号あるいは出力信号が入出力される入出力端子I/O
が接続されている。
ート電極24、p型基板11には、接地電位GNDが供
給される接地端子TGが接続されている。nトランジス
タN2のドレイン領域22、ゲート電極25には、入出
力端子I/Oが接続されている。
アウトは、図6(c)に示すように、図1(b)に示し
たpトランジスタP1、P2と、図2(b)に示したn
トランジスタN1、N2とを隣接して配置したものであ
り、電源端子TV、接地端子TG、入出力端子I/Oへ
の接続は図6(b)に示した断面構造にて説明した通り
である。
端子TVを電源電位Vccに接続し、接地端子TGを接地
電位GNDに接続した場合において、入出力端子I/O
に印加されたマイナス電位を持つ静電気が、ゲート電極
18に回り込んだ際、このゲート電極18がマイナス電
位に励起されることにより、ソース領域14とドレイン
領域15間のゲート領域の一部にチャネルが形成され、
従来の保護素子(pトランジスタP11)よりも見かけ
上のトランジスタチャネル長が短くなる。これにより、
マイナス電位を持つ静電気の印加により、入出力端子I
/Oに流れ込んできた電荷を電源端子TVを介して電源
電位Vccに逃がしやすくでき、静電気による内部素子の
破壊を未然に防ぐことができる。
ス電位を持つ静電気が、ゲート電極25に回り込んだ際
には、このゲート電極25がプラス電位に励起されるこ
とにより、ソース領域21とドレイン領域22間のゲー
ト領域の一部にチャネルが形成され、従来の保護素子
(nトランジスタN11)よりも見かけ上のトランジス
タチャネル長が短くなる。これにより、プラス電位を持
つ静電気の印加により、入出力端子I/Oに流れ込んで
きた電荷を接地端子TGを介して接地電位GNDに逃が
しやすくでき、静電気による内部素子の破壊を未然に防
ぐことができる。
り説明したが、信号の入力のみを行う入力端子、または
出力のみを行う出力端子とした場合も同様である。
3の実施の形態の保護回路として、図1(a)、図1
(b)に示したpトランジスタP1、P2を入出力端子
I/O、接地端子TG、電源端子TVに接続した第1
例、図2(a)、図2(b)に示したnトランジスタN
1、N2を入出力端子I/O、接地端子TG、電源端子
TVに接続した第2例、これら第1例と第2例とを合わ
せた第3例を説明する。
1例)の構成を示す半導体基板上のレイアウトである。
トランジスタP1のソース領域14、ゲート電極17、
n型ウェルであるバックゲート(図示せず)には、電源
電位Vccが供給される電源端子TVが接続されている。
pトランジスタP2のゲート電極18には、接地電位G
NDが供給される接地端子TGが接続されている。pト
ランジスタP2のドレイン領域15には、入力信号ある
いは出力信号が入出力される入出力端子I/Oが接続さ
れている。その他の構成は、図1(b)に示した構成と
同様である。
端子TVを電源電位Vccに接続し、接地端子TGを接地
電位GNDに接続した場合において、ゲート電極18に
は接地電位GNDが印加されていることにより、ソース
領域14とドレイン領域15間のゲート領域の一部にチ
ャネルが形成され、従来の保護素子(pトランジスタP
11)よりも見かけ上のトランジスタチャネル長が短く
なる。これにより、マイナス電位を持つ静電気の印加に
より、入出力端子I/Oに流れ込んできた電荷を電源端
子TVを介して電源電位Vccに逃がしやすくでき、静電
気による内部素子の破壊を未然に防ぐことができる。
り説明したが、信号の入力のみを行う入力端子、または
出力のみを行う出力端子とした場合も同様である。
路(第2例)の構成を示す半導体基板上のレイアウトで
ある。
トランジスタN1のソース領域21、ゲート電極24、
p型基板であるバックゲート(図示せず)には、接地電
位GNDが供給される接地端子TGが接続されている。
nトランジスタN2のゲート電極25には、電源電位V
ccが供給される電源端子TVが接続されている。nトラ
ンジスタN2のドレイン領域22には、入力信号あるい
は出力信号が入出力される入出力端子I/Oが接続され
ている。その他の構成は、図2(b)に示した構成と同
様である。
端子TVを電源電位Vccに接続し、接地端子TGを接地
電位GNDに接続した場合において、ゲート電極25に
は電源電位Vccが印加されていることにより、ソース領
域21とドレイン領域22間のゲート領域の一部にチャ
ネルが形成され、従来の保護素子(nトランジスタN1
1)よりも見かけ上のトランジスタチャネル長が短くな
る。これにより、プラス電位を持つ静電気の印加によ
り、入出力端子I/Oに流れ込んできた電荷を接地端子
TGを介して接地電位GNDに逃がしやすくでき、静電
気による内部素子の破壊を未然に防ぐことができる。
り説明したが、信号の入力のみを行う入力端子、または
出力のみを行う出力端子とした場合も同様である。
保護回路(第3例)の構成を示す回路図である。図9
(b)は前記保護回路の概略的な断面図であり、図9
(c)は前記保護回路の半導体基板上のレイアウトであ
る。
に、pチャネルMOSトランジスタP1、P2とnチャ
ネルMOSトランジスタN1、N2から構成されてい
る。
ト、バックゲートには、電源電位Vccが供給される電源
端子TVが接続されている。pトランジスタP1のドレ
インは、pトランジスタP2のソースに接続されてい
る。pトランジスタP2のバックゲートには電源端子T
Vが接続されており、ゲートには接地電位GNDが供給
される接地端子TGが接続されている。
ックゲートには、接地端子TGが接続されている。nト
ランジスタN1のドレインは、nトランジスタN2のソ
ースに接続されている。nトランジスタN2のゲートに
は、電源端子TVが接続されており、バックゲートには
接地端子TGが接続されている。
及びnトランジスタN2のドレインには、入力信号ある
いは出力信号が入出力される入出力端子I/Oが接続さ
れている。
(b)に示すように、図1(a)に示したpトランジス
タP1、P2と、図2(a)に示したnトランジスタN
1、N2とを隣接して配置した構造であり、電源端子T
V、接地端子TG、入出力端子I/Oへの接続は以下の
ようになっている。
ート電極17、n型ウェル12、及びnトランジスタN
2のゲート電極25には、電源電位Vccが供給される電
源端子TVが接続されている。nトランジスタN1のソ
ース領域21、ゲート電極24、p型基板11、及びp
トランジスタP2のゲート電極18には、接地電位GN
Dが供給される接地端子TGが接続されている。pトラ
ンジスタP2のドレイン領域15、及びnトランジスタ
N2のドレイン領域22には、入力信号あるいは出力信
号が入出力される入出力端子I/Oが接続されている。
アウトは、図9(c)に示すように、図1(b)に示し
たpトランジスタP1、P2と、図2(b)に示したn
トランジスタN1、N2とを隣接して配置したものであ
り、電源端子TV、接地端子TG、入出力端子I/Oへ
の接続は図9(b)に示した断面構造にて説明した通り
である。
端子TVを電源電位Vccに接続し、接地端子TGを接地
電位GNDに接続した場合において、ゲート電極18に
は接地電位GNDが印加されていることにより、ソース
領域14とドレイン領域15間のゲート領域の一部にチ
ャネルが形成され、従来の保護素子(pトランジスタP
11)よりも見かけ上のトランジスタチャネル長が短く
なる。これにより、マイナス電位を持つ静電気の印加に
より、入出力端子I/Oに流れ込んできた電荷を電源端
子TVを介して電源電位Vccに逃がしやすくでき、静電
気による内部素子の破壊を未然に防ぐことができる。
印加されていることにより、ソース領域21とドレイン
領域22間のゲート領域の一部にチャネルが形成され、
従来の保護素子(nトランジスタN11)よりも見かけ
上のトランジスタチャネル長が短くなる。これにより、
プラス電位を持つ静電気の印加により、入出力端子I/
Oに流れ込んできた電荷を接地端子TGを介して接地電
位GNDに逃がしやすくでき、静電気による内部素子の
破壊を未然に防ぐことができる。
り説明したが、信号の入力のみを行う入力端子、または
出力のみを行う出力端子とした場合も同様である。
導体回路の静電気耐量を向上させることができる保護回
路を提供することが可能である。
路を構成するpチャネルMOSトランジスタの概略的な
断面図であり、(b)は前記pチャネルMOSトランジ
スタの半導体基板上のレイアウトである。
路を構成するnチャネルMOSトランジスタの概略的な
断面図であり、(b)は前記nチャネルMOSトランジ
スタの半導体基板上のレイアウトである。
路の構成を示す回路図であり、(b)は前記保護回路の
概略的な断面図であり、(c)は前記保護回路の半導体
基板上のレイアウトである。
例)の構成を示す半導体基板上のレイアウトである。
例)の構成を示す半導体基板上のレイアウトである。
路(第3例)の構成を示す回路図であり、(b)は前記
保護回路の概略的な断面図であり、(c)は前記保護回
路の半導体基板上のレイアウトである。
例)の構成を示す半導体基板上のレイアウトである。
例)の構成を示す半導体基板上のレイアウトである。
路(第3例)の構成を示す回路図であり、(b)は前記
保護回路の概略的な断面図であり、(c)は前記保護回
路の半導体基板上のレイアウトである。
であり、(b)は前記保護回路の概略的な断面図であ
り、(c)は前記保護回路の半導体基板上のレイアウト
である。
Claims (7)
- 【請求項1】 電源電位が供給される電源端子と、 基準電位が供給される基準端子と、 前記電源端子にゲート、ソース、バックゲートが接続さ
れた第1のpチャネルMOSトランジスタと、 前記第1のpチャネルMOSトランジスタのドレインに
ソースが接続され、前記電源端子にバックゲートが接続
され、前記基準端子にゲート、ドレインが接続された第
2のpチャネルMOSトランジスタと、 前記基準端子にゲート、ソース、バックゲートが接続さ
れた第1のnチャネルMOSトランジスタと、 前記第1のnチャネルMOSトランジスタのドレインに
ソースが接続され、前記基準端子にバックゲートが接続
され、前記電源端子にゲート、ドレインが接続された第
2のpチャネルMOSトランジスタと、 を具備することを特徴とする保護回路。 - 【請求項2】 電源電位が供給される電源端子と、 信号が入出力される入出力端子と、 前記電源端子にゲート、ソース、バックゲートが接続さ
れた第1のpチャネルMOSトランジスタと、 前記第1のpチャネルMOSトランジスタのドレインに
ソースが接続され、前記電源端子にバックゲートが接続
され、前記入出力端子にゲート、ドレインが接続された
第2のpチャネルMOSトランジスタと、 を具備することを特徴とする保護回路。 - 【請求項3】 基準電位が供給される基準端子と、 信号が入出力される入出力端子と、 前記基準端子にゲート、ソース、バックゲートが接続さ
れた第1のnチャネルMOSトランジスタと、 前記第1のnチャネルMOSトランジスタのドレインに
ソースが接続され、前記基準端子にバックゲートが接続
され、前記入出力端子にゲート、ドレインが接続された
第2のpチャネルMOSトランジスタと、 を具備することを特徴とする保護回路。 - 【請求項4】 電源電位が供給される電源端子と、 基準電位が供給される基準端子と、 信号が入出力される入出力端子と、 前記電源端子にゲート、ソース、バックゲートが接続さ
れた第1のpチャネルMOSトランジスタと、 前記第1のpチャネルMOSトランジスタのドレインに
ソースが接続され、前記電源端子にバックゲートが接続
され、前記入出力端子にゲート、ドレインが接続された
第2のpチャネルMOSトランジスタと、 前記基準端子にゲート、ソース、バックゲートが接続さ
れた第1のnチャネルMOSトランジスタと、 前記第1のnチャネルMOSトランジスタのドレインに
ソースが接続され、前記基準端子にバックゲートが接続
され、前記入出力端子にゲート、ドレインが接続された
第2のpチャネルMOSトランジスタと、 を具備することを特徴とする保護回路。 - 【請求項5】 電源電位が供給される電源端子と、 基準電位が供給される基準端子と、 信号が入出力される入出力端子と、 前記電源端子にゲート、ソース、バックゲートが接続さ
れた第1のpチャネルMOSトランジスタと、 前記第1のpチャネルMOSトランジスタのドレインに
ソースが接続され、前記電源端子にバックゲートが接続
され、前記基準端子にゲートが接続され、前記入出力端
子にドレインが接続された第2のpチャネルMOSトラ
ンジスタと、 を具備することを特徴とする保護回路。 - 【請求項6】 基準電位が供給される基準端子と、 電源電位が供給される電源端子と、 信号が入出力される入出力端子と、 前記基準端子にゲート、ソース、バックゲートが接続さ
れた第1のnチャネルMOSトランジスタと、 前記第1のnチャネルMOSトランジスタのドレインに
ソースが接続され、前記基準端子にバックゲートが接続
され、前記電源端子にゲートが接続され、前記入出力端
子にドレインが接続された第2のnチャネルMOSトラ
ンジスタと、 を具備することを特徴とする保護回路。 - 【請求項7】 電源電位が供給される電源端子と、 基準電位が供給される基準端子と、 信号が入出力される入出力端子と、 前記電源端子にゲート、ソース、バックゲートが接続さ
れた第1のpチャネルMOSトランジスタと、 前記第1のpチャネルMOSトランジスタのドレインに
ソースが接続され、前記電源端子にバックゲートが接続
され、前記基準端子にゲートが接続され、前記入出力端
子にドレインが接続された第2のpチャネルMOSトラ
ンジスタと、 前記基準端子にゲート、ソース、バックゲートが接続さ
れた第1のnチャネルMOSトランジスタと、 前記第1のnチャネルMOSトランジスタのドレインに
ソースが接続され、前記基準端子にバックゲートが接続
され、前記電源端子にゲートが接続され、前記入出力端
子にドレインが接続された第2のnチャネルMOSトラ
ンジスタと、 を具備することを特徴とする保護回路。
Priority Applications (6)
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