JP2002134628A - 保護回路 - Google Patents
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- 239000000758 substrate Substances 0.000 description 38
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- 238000010586 diagram Methods 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】半導体回路の静電気耐量を向上させることがで
きる保護回路を提供する。 【解決手段】 電源電位Ｖccが供給される電源端子ＴＶ
と、接地電位ＧＮＤが供給される接地端子ＴＧと、電源
端子ＴＶにゲート、ソース、バックゲートが接続された
ｐチャネルＭＯＳトランジスタＰ１と、ｐチャネルＭＯ
ＳトランジスタＰ１のドレインにソースが接続され、電
源端子ＴＶにバックゲートが接続され、接地端子ＴＧに
ゲート、ドレインが接続されたｐチャネルＭＯＳトラン
ジスタＰ２と、接地端子ＴＧにゲート、ソース、バック
ゲートが接続されたｎチャネルＭＯＳトランジスタＮ１
と、ｎチャネルＭＯＳトランジスタＮ１のドレインにソ
ースが接続され、接地端子ＴＧにバックゲートが接続さ
れ、電源端子ＴＶにゲート、ドレインが接続されたｐチ
ャネルＭＯＳトランジスタＰ２とを有する。
きる保護回路を提供する。 【解決手段】 電源電位Ｖccが供給される電源端子ＴＶ
と、接地電位ＧＮＤが供給される接地端子ＴＧと、電源
端子ＴＶにゲート、ソース、バックゲートが接続された
ｐチャネルＭＯＳトランジスタＰ１と、ｐチャネルＭＯ
ＳトランジスタＰ１のドレインにソースが接続され、電
源端子ＴＶにバックゲートが接続され、接地端子ＴＧに
ゲート、ドレインが接続されたｐチャネルＭＯＳトラン
ジスタＰ２と、接地端子ＴＧにゲート、ソース、バック
ゲートが接続されたｎチャネルＭＯＳトランジスタＮ１
と、ｎチャネルＭＯＳトランジスタＮ１のドレインにソ
ースが接続され、接地端子ＴＧにバックゲートが接続さ
れ、電源端子ＴＶにゲート、ドレインが接続されたｐチ
ャネルＭＯＳトランジスタＰ２とを有する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体回路に設
けられる保護回路に関し、特に半導体回路を静電気によ
る破壊から防ぐための保護回路に関するものである。
けられる保護回路に関し、特に半導体回路を静電気によ
る破壊から防ぐための保護回路に関するものである。
【０００２】
【従来の技術】従来より、半導体回路（以下、ＩＣと記
す）を静電気による破壊から未然に防ぐために、様々な
静電気対策用の保護回路をＩＣの端子に付加するのが通
例である。最近では、入力端子あるいは出力端子に印加
された静電気が、電源電位Ｖccが供給される電源端子、
あるいは接地電位（もしくは基準電位）が供給される接
地端子（もしくは基準端子）に回り込み、内部素子を破
壊する場合が増えてきている。
す）を静電気による破壊から未然に防ぐために、様々な
静電気対策用の保護回路をＩＣの端子に付加するのが通
例である。最近では、入力端子あるいは出力端子に印加
された静電気が、電源電位Ｖccが供給される電源端子、
あるいは接地電位（もしくは基準電位）が供給される接
地端子（もしくは基準端子）に回り込み、内部素子を破
壊する場合が増えてきている。
【０００３】例えば、従来においては電源端子に回り込
んできた静電気による電荷を接地端子に逃がすための保
護回路を、ＭＯＳ素子を用いて形成し、電源端子と接地
端子との間に配置している。
んできた静電気による電荷を接地端子に逃がすための保
護回路を、ＭＯＳ素子を用いて形成し、電源端子と接地
端子との間に配置している。
【０００４】従来の前記保護回路を図１０（ａ）〜図１
０（ｃ）を用いて以下に説明する。
０（ｃ）を用いて以下に説明する。
【０００５】図１０（ａ）は、従来の保護回路の構成を
示す回路図である。図１０（ｂ）は前記保護回路の概略
的な断面図であり、図１０（ｃ）は前記保護回路の半導
体基板上のレイアウトである。
示す回路図である。図１０（ｂ）は前記保護回路の概略
的な断面図であり、図１０（ｃ）は前記保護回路の半導
体基板上のレイアウトである。
【０００６】この保護回路は、図１０（ａ）に示すよう
に、ｐチャネルＭＯＳトランジスタ（以下、ｐトランジ
スタと記す）Ｐ１１とｎチャネルＭＯＳトランジスタ
（以下、ｎトランジスタと記す）Ｎ１１から構成されて
いる。
に、ｐチャネルＭＯＳトランジスタ（以下、ｐトランジ
スタと記す）Ｐ１１とｎチャネルＭＯＳトランジスタ
（以下、ｎトランジスタと記す）Ｎ１１から構成されて
いる。
【０００７】前記ｐトランジスタＰ１１のソース、ゲー
ト、バックゲートには、電源電位Ｖccが供給される電源
端子ＴＶが接続されている。ｎトランジスタＮ１１のド
レインには電源端子ＴＶが接続されており、ソース、ゲ
ート、バックゲートには接地電位ＧＮＤが供給される接
地端子ＴＧが接続されている。さらに、ｐトランジスタ
Ｐ１１のドレインには、接地端子ＴＧが接続されてい
る。
ト、バックゲートには、電源電位Ｖccが供給される電源
端子ＴＶが接続されている。ｎトランジスタＮ１１のド
レインには電源端子ＴＶが接続されており、ソース、ゲ
ート、バックゲートには接地電位ＧＮＤが供給される接
地端子ＴＧが接続されている。さらに、ｐトランジスタ
Ｐ１１のドレインには、接地端子ＴＧが接続されてい
る。
【０００８】前記保護回路の概略的な断面構造は、図１
０（ｂ）に示すようになっている。ｐ型シリコン半導体
基板１０１内には、ｎ型ウェル１０２が形成されてお
り、このｎ型ウェル１０２には素子分離絶縁膜１０３に
て分離された素子領域が形成されている。この素子領域
のｎ型ウェル１０２内には、ソース領域（ｐ+型）１０
４、ドレイン領域（ｐ+型）１０５が形成されている。
ソース領域１０４とドレイン領域１０５との間のチャネ
ル上には、ゲート絶縁膜（図示せず）を介してゲート電
極１０７が配置されている。これらにより、前記ｐトラ
ンジスタＰ１１が形成されている。
０（ｂ）に示すようになっている。ｐ型シリコン半導体
基板１０１内には、ｎ型ウェル１０２が形成されてお
り、このｎ型ウェル１０２には素子分離絶縁膜１０３に
て分離された素子領域が形成されている。この素子領域
のｎ型ウェル１０２内には、ソース領域（ｐ+型）１０
４、ドレイン領域（ｐ+型）１０５が形成されている。
ソース領域１０４とドレイン領域１０５との間のチャネ
ル上には、ゲート絶縁膜（図示せず）を介してゲート電
極１０７が配置されている。これらにより、前記ｐトラ
ンジスタＰ１１が形成されている。
【０００９】また、前記ｐ型半導体基板１０１内には、
ソース領域（ｎ+型）１２１、ドレイン領域（ｎ+型）１
２２が形成されている。ソース領域１２１とドレイン領
域１２２との間のチャネル上には、ゲート絶縁膜（図示
せず）を介してゲート電極１２４が配置されている。こ
れらにより、前記ｎトランジスタＮ１１が形成されてい
る。
ソース領域（ｎ+型）１２１、ドレイン領域（ｎ+型）１
２２が形成されている。ソース領域１２１とドレイン領
域１２２との間のチャネル上には、ゲート絶縁膜（図示
せず）を介してゲート電極１２４が配置されている。こ
れらにより、前記ｎトランジスタＮ１１が形成されてい
る。
【００１０】前記ｐトランジスタＰ１１のソース領域１
０４、ゲート電極１０７、ｎ型ウェル１０２には電源端
子ＴＶが接続されている。ｎトランジスタＮ１１のドレ
イン領域１２２には電源端子ＴＶが接続されており、ソ
ース領域１２１、ゲート電極１２４、ｐ型半導体基板１
０１には接地端子ＴＧが接続されている。さらに、ｐト
ランジスタＰ１１のドレイン領域１０５には、接地端子
ＴＧが接続されている。
０４、ゲート電極１０７、ｎ型ウェル１０２には電源端
子ＴＶが接続されている。ｎトランジスタＮ１１のドレ
イン領域１２２には電源端子ＴＶが接続されており、ソ
ース領域１２１、ゲート電極１２４、ｐ型半導体基板１
０１には接地端子ＴＧが接続されている。さらに、ｐト
ランジスタＰ１１のドレイン領域１０５には、接地端子
ＴＧが接続されている。
【００１１】前記保護回路の半導体基板上のレイアウト
は、図１０（ｃ）に示すようになっている。ｐトランジ
スタＰ１１を構成するソース領域１０４とドレイン領域
１０５が離隔されて配置されている。ソース領域１０４
とドレイン領域１０５との間にはゲート電極１０７が配
置されている。ソース領域１０４内には、ソースコンタ
クト１０４Ａが配置され、ドレイン領域１０５内にはド
レインコンタクト１０５Ａが配置されている。なお、ド
レインコンタクト１０５Ａとゲート電極１０７との間の
距離は、ソースコンタクト１０４Ａとゲート電極１０７
との間の距離に比べて長くなっている。
は、図１０（ｃ）に示すようになっている。ｐトランジ
スタＰ１１を構成するソース領域１０４とドレイン領域
１０５が離隔されて配置されている。ソース領域１０４
とドレイン領域１０５との間にはゲート電極１０７が配
置されている。ソース領域１０４内には、ソースコンタ
クト１０４Ａが配置され、ドレイン領域１０５内にはド
レインコンタクト１０５Ａが配置されている。なお、ド
レインコンタクト１０５Ａとゲート電極１０７との間の
距離は、ソースコンタクト１０４Ａとゲート電極１０７
との間の距離に比べて長くなっている。
【００１２】また、前記ｎトランジスタＮ１１を構成す
るソース領域１２１とドレイン領域１２２が離隔されて
配置されている。ソース領域１２１とドレイン領域１２
２との間にはゲート電極１２４が配置されている。ソー
ス領域１２１内には、ソースコンタクト１２１Ａが配置
され、ドレイン領域１２２内にはドレインコンタクト１
２２Ａが配置されている。なお、ドレインコンタクト１
２２Ａとゲート電極１２４との間の距離は、ソースコン
タクト１２１Ａとゲート電極１２４との間の距離に比べ
て長くなっている。
るソース領域１２１とドレイン領域１２２が離隔されて
配置されている。ソース領域１２１とドレイン領域１２
２との間にはゲート電極１２４が配置されている。ソー
ス領域１２１内には、ソースコンタクト１２１Ａが配置
され、ドレイン領域１２２内にはドレインコンタクト１
２２Ａが配置されている。なお、ドレインコンタクト１
２２Ａとゲート電極１２４との間の距離は、ソースコン
タクト１２１Ａとゲート電極１２４との間の距離に比べ
て長くなっている。
【００１３】
【発明が解決しようとする課題】しかしながら、前述し
た保護回路を半導体回路の電源端子ＴＶと接地端子ＴＧ
との間に付加した場合であっても、半導体回路内の内部
素子が破壊されるケースが頻繁に発生している。このた
め、従来の半導体回路においては、静電気破壊した箇所
を解析し、破壊箇所の静電気耐量を向上させるために、
製品毎に個別の修正を余儀なくされている。
た保護回路を半導体回路の電源端子ＴＶと接地端子ＴＧ
との間に付加した場合であっても、半導体回路内の内部
素子が破壊されるケースが頻繁に発生している。このた
め、従来の半導体回路においては、静電気破壊した箇所
を解析し、破壊箇所の静電気耐量を向上させるために、
製品毎に個別の修正を余儀なくされている。
【００１４】そこでこの発明は、前記課題に鑑みてなさ
れたものであり、半導体回路の静電気耐量を向上させる
ことができる保護回路を提供することを目的とする。
れたものであり、半導体回路の静電気耐量を向上させる
ことができる保護回路を提供することを目的とする。
【００１５】
【課題を解決するための手段】前記目的を達成するため
に、この発明に係る第１の保護回路は、電源電位が供給
される電源端子と、基準電位が供給される基準端子と、
前記電源端子にゲート、ソース、バックゲートが接続さ
れた第１のｐチャネルＭＯＳトランジスタと、前記第１
のｐチャネルＭＯＳトランジスタのドレインにソースが
接続され、前記電源端子にバックゲートが接続され、前
記基準端子にゲート、ドレインが接続された第２のｐチ
ャネルＭＯＳトランジスタと、前記基準端子にゲート、
ソース、バックゲートが接続された第１のｎチャネルＭ
ＯＳトランジスタと、前記第１のｎチャネルＭＯＳトラ
ンジスタのドレインにソースが接続され、前記基準端子
にバックゲートが接続され、前記電源端子にゲート、ド
レインが接続された第２のｐチャネルＭＯＳトランジス
タとを具備することを特徴とする。
に、この発明に係る第１の保護回路は、電源電位が供給
される電源端子と、基準電位が供給される基準端子と、
前記電源端子にゲート、ソース、バックゲートが接続さ
れた第１のｐチャネルＭＯＳトランジスタと、前記第１
のｐチャネルＭＯＳトランジスタのドレインにソースが
接続され、前記電源端子にバックゲートが接続され、前
記基準端子にゲート、ドレインが接続された第２のｐチ
ャネルＭＯＳトランジスタと、前記基準端子にゲート、
ソース、バックゲートが接続された第１のｎチャネルＭ
ＯＳトランジスタと、前記第１のｎチャネルＭＯＳトラ
ンジスタのドレインにソースが接続され、前記基準端子
にバックゲートが接続され、前記電源端子にゲート、ド
レインが接続された第２のｐチャネルＭＯＳトランジス
タとを具備することを特徴とする。
【００１６】また、この発明に係る第２の保護回路は、
電源電位が供給される電源端子と、信号が入出力される
入出力端子と、前記電源端子にゲート、ソース、バック
ゲートが接続された第１のｐチャネルＭＯＳトランジス
タと、前記第１のｐチャネルＭＯＳトランジスタのドレ
インにソースが接続され、前記電源端子にバックゲート
が接続され、前記入出力端子にゲート、ドレインが接続
された第２のｐチャネルＭＯＳトランジスタとを具備す
ることを特徴とする。
電源電位が供給される電源端子と、信号が入出力される
入出力端子と、前記電源端子にゲート、ソース、バック
ゲートが接続された第１のｐチャネルＭＯＳトランジス
タと、前記第１のｐチャネルＭＯＳトランジスタのドレ
インにソースが接続され、前記電源端子にバックゲート
が接続され、前記入出力端子にゲート、ドレインが接続
された第２のｐチャネルＭＯＳトランジスタとを具備す
ることを特徴とする。
【００１７】また、この発明に係る第３の保護回路は、
基準電位が供給される基準端子と、信号が入出力される
入出力端子と、前記基準端子にゲート、ソース、バック
ゲートが接続された第１のｎチャネルＭＯＳトランジス
タと、前記第１のｎチャネルＭＯＳトランジスタのドレ
インにソースが接続され、前記基準端子にバックゲート
が接続され、前記入出力端子にゲート、ドレインが接続
された第２のｐチャネルＭＯＳトランジスタとを具備す
ることを特徴とする。
基準電位が供給される基準端子と、信号が入出力される
入出力端子と、前記基準端子にゲート、ソース、バック
ゲートが接続された第１のｎチャネルＭＯＳトランジス
タと、前記第１のｎチャネルＭＯＳトランジスタのドレ
インにソースが接続され、前記基準端子にバックゲート
が接続され、前記入出力端子にゲート、ドレインが接続
された第２のｐチャネルＭＯＳトランジスタとを具備す
ることを特徴とする。
【００１８】また、この発明に係る第４の保護回路は、
電源電位が供給される電源端子と、基準電位が供給され
る基準端子と、信号が入出力される入出力端子と、前記
電源端子にゲート、ソース、バックゲートが接続された
第１のｐチャネルＭＯＳトランジスタと、前記第１のｐ
チャネルＭＯＳトランジスタのドレインにソースが接続
され、前記電源端子にバックゲートが接続され、前記入
出力端子にゲート、ドレインが接続された第２のｐチャ
ネルＭＯＳトランジスタと、前記基準端子にゲート、ソ
ース、バックゲートが接続された第１のｎチャネルＭＯ
Ｓトランジスタと、前記第１のｎチャネルＭＯＳトラン
ジスタのドレインにソースが接続され、前記基準端子に
バックゲートが接続され、前記入出力端子にゲート、ド
レインが接続された第２のｐチャネルＭＯＳトランジス
タとを具備することを特徴とする。
電源電位が供給される電源端子と、基準電位が供給され
る基準端子と、信号が入出力される入出力端子と、前記
電源端子にゲート、ソース、バックゲートが接続された
第１のｐチャネルＭＯＳトランジスタと、前記第１のｐ
チャネルＭＯＳトランジスタのドレインにソースが接続
され、前記電源端子にバックゲートが接続され、前記入
出力端子にゲート、ドレインが接続された第２のｐチャ
ネルＭＯＳトランジスタと、前記基準端子にゲート、ソ
ース、バックゲートが接続された第１のｎチャネルＭＯ
Ｓトランジスタと、前記第１のｎチャネルＭＯＳトラン
ジスタのドレインにソースが接続され、前記基準端子に
バックゲートが接続され、前記入出力端子にゲート、ド
レインが接続された第２のｐチャネルＭＯＳトランジス
タとを具備することを特徴とする。
【００１９】また、この発明に係る第５の保護回路は、
電源電位が供給される電源端子と、基準電位が供給され
る基準端子と、信号が入出力される入出力端子と、前記
電源端子にゲート、ソース、バックゲートが接続された
第１のｐチャネルＭＯＳトランジスタと、前記第１のｐ
チャネルＭＯＳトランジスタのドレインにソースが接続
され、前記電源端子にバックゲートが接続され、前記基
準端子にゲートが接続され、前記入出力端子にドレイン
が接続された第２のｐチャネルＭＯＳトランジスタとを
具備することを特徴とする。
電源電位が供給される電源端子と、基準電位が供給され
る基準端子と、信号が入出力される入出力端子と、前記
電源端子にゲート、ソース、バックゲートが接続された
第１のｐチャネルＭＯＳトランジスタと、前記第１のｐ
チャネルＭＯＳトランジスタのドレインにソースが接続
され、前記電源端子にバックゲートが接続され、前記基
準端子にゲートが接続され、前記入出力端子にドレイン
が接続された第２のｐチャネルＭＯＳトランジスタとを
具備することを特徴とする。
【００２０】また、この発明に係る第６の保護回路は、
基準電位が供給される基準端子と、電源電位が供給され
る電源端子と、信号が入出力される入出力端子と、前記
基準端子にゲート、ソース、バックゲートが接続された
第１のｎチャネルＭＯＳトランジスタと、前記第１のｎ
チャネルＭＯＳトランジスタのドレインにソースが接続
され、前記基準端子にバックゲートが接続され、前記電
源端子にゲートが接続され、前記入出力端子にドレイン
が接続された第２のｎチャネルＭＯＳトランジスタとを
具備することを特徴とする。
基準電位が供給される基準端子と、電源電位が供給され
る電源端子と、信号が入出力される入出力端子と、前記
基準端子にゲート、ソース、バックゲートが接続された
第１のｎチャネルＭＯＳトランジスタと、前記第１のｎ
チャネルＭＯＳトランジスタのドレインにソースが接続
され、前記基準端子にバックゲートが接続され、前記電
源端子にゲートが接続され、前記入出力端子にドレイン
が接続された第２のｎチャネルＭＯＳトランジスタとを
具備することを特徴とする。
【００２１】また、この発明に係る第７の保護回路は、
電源電位が供給される電源端子と、基準電位が供給され
る基準端子と、信号が入出力される入出力端子と、前記
電源端子にゲート、ソース、バックゲートが接続された
第１のｐチャネルＭＯＳトランジスタと、前記第１のｐ
チャネルＭＯＳトランジスタのドレインにソースが接続
され、前記電源端子にバックゲートが接続され、前記基
準端子にゲートが接続され、前記入出力端子にドレイン
が接続された第２のｐチャネルＭＯＳトランジスタと、
前記基準端子にゲート、ソース、バックゲートが接続さ
れた第１のｎチャネルＭＯＳトランジスタと、前記第１
のｎチャネルＭＯＳトランジスタのドレインにソースが
接続され、前記基準端子にバックゲートが接続され、前
記電源端子にゲートが接続され、前記入出力端子にドレ
インが接続された第２のｎチャネルＭＯＳトランジスタ
とを具備することを特徴とする。
電源電位が供給される電源端子と、基準電位が供給され
る基準端子と、信号が入出力される入出力端子と、前記
電源端子にゲート、ソース、バックゲートが接続された
第１のｐチャネルＭＯＳトランジスタと、前記第１のｐ
チャネルＭＯＳトランジスタのドレインにソースが接続
され、前記電源端子にバックゲートが接続され、前記基
準端子にゲートが接続され、前記入出力端子にドレイン
が接続された第２のｐチャネルＭＯＳトランジスタと、
前記基準端子にゲート、ソース、バックゲートが接続さ
れた第１のｎチャネルＭＯＳトランジスタと、前記第１
のｎチャネルＭＯＳトランジスタのドレインにソースが
接続され、前記基準端子にバックゲートが接続され、前
記電源端子にゲートが接続され、前記入出力端子にドレ
インが接続された第２のｎチャネルＭＯＳトランジスタ
とを具備することを特徴とする。
【００２２】
【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態について説明する。
実施の形態について説明する。
【００２３】［第１の実施の形態］まず、この発明の第
１の実施の形態の保護回路を構成するｐチャネルＭＯＳ
トランジスタ（以下、ｐトランジスタと記す）とｎチャ
ネルＭＯＳトランジスタ（以下、ｎトランジスタと記
す）について説明する。
１の実施の形態の保護回路を構成するｐチャネルＭＯＳ
トランジスタ（以下、ｐトランジスタと記す）とｎチャ
ネルＭＯＳトランジスタ（以下、ｎトランジスタと記
す）について説明する。
【００２４】図１（ａ）は、第１の実施の形態の保護回
路を構成するｐチャネルＭＯＳトランジスタの概略的な
断面図である。図１（ｂ）は、前記ｐチャネルＭＯＳト
ランジスタの半導体基板上のレイアウトである。
路を構成するｐチャネルＭＯＳトランジスタの概略的な
断面図である。図１（ｂ）は、前記ｐチャネルＭＯＳト
ランジスタの半導体基板上のレイアウトである。
【００２５】図１（ａ）に示すように、ｐ型シリコン半
導体基板１１内には、ｎ型ウェル１２が形成されてお
り、このｎ型ウェル１２には素子分離絶縁膜１３にて分
離された素子領域が形成されている。この素子領域のｎ
型ウェル１２内には、ソース領域（ｐ+型）１４、ドレ
イン領域（ｐ+型）１５が所定間隔を空けて形成されて
いる。ソース領域１４とドレイン領域１５との間には、
これらソース領域１４及びドレイン領域１５と離隔され
た浮遊状態の島領域（ｐ+型）１６が形成されている。
導体基板１１内には、ｎ型ウェル１２が形成されてお
り、このｎ型ウェル１２には素子分離絶縁膜１３にて分
離された素子領域が形成されている。この素子領域のｎ
型ウェル１２内には、ソース領域（ｐ+型）１４、ドレ
イン領域（ｐ+型）１５が所定間隔を空けて形成されて
いる。ソース領域１４とドレイン領域１５との間には、
これらソース領域１４及びドレイン領域１５と離隔され
た浮遊状態の島領域（ｐ+型）１６が形成されている。
【００２６】前記ソース領域１４と島領域１６との間の
チャネル上には、ゲート絶縁膜（図示せず）を介してゲ
ート電極１７が形成されている。島領域１６とドレイン
領域１５との間のチャネル上には、ゲート絶縁膜（図示
せず）を介してゲート電極１８が形成されている。
チャネル上には、ゲート絶縁膜（図示せず）を介してゲ
ート電極１７が形成されている。島領域１６とドレイン
領域１５との間のチャネル上には、ゲート絶縁膜（図示
せず）を介してゲート電極１８が形成されている。
【００２７】前述したソース領域１４、島領域１６、こ
れらソース領域１４と島領域１６間のチャネル、このチ
ャネル上のゲート電極１７により、ｐトランジスタＰ１
が形成されている。また、島領域１６、ドレイン領域１
５、これら島領域１６とドレイン領域１５間のチャネ
ル、このチャネル上のゲート電極１８により、ｐトラン
ジスタＰ２が形成されている。
れらソース領域１４と島領域１６間のチャネル、このチ
ャネル上のゲート電極１７により、ｐトランジスタＰ１
が形成されている。また、島領域１６、ドレイン領域１
５、これら島領域１６とドレイン領域１５間のチャネ
ル、このチャネル上のゲート電極１８により、ｐトラン
ジスタＰ２が形成されている。
【００２８】前記ｐトランジスタＰ１のソース領域１
４、ゲート電極１７、ｎ型ウェル１２には、電源電位Ｖ
ccが供給される電源端子ＴＶが接続されている。ｐトラ
ンジスタＰ２のドレイン領域１５、ゲート電極１８に
は、接地電位ＧＮＤ（もしくは基準電位）が供給される
接地端子（もしくは基準端子）ＴＧが接続されている。
４、ゲート電極１７、ｎ型ウェル１２には、電源電位Ｖ
ccが供給される電源端子ＴＶが接続されている。ｐトラ
ンジスタＰ２のドレイン領域１５、ゲート電極１８に
は、接地電位ＧＮＤ（もしくは基準電位）が供給される
接地端子（もしくは基準端子）ＴＧが接続されている。
【００２９】前記ｐチャネルＭＯＳトランジスタＰ１、
Ｐ２の半導体基板上のレイアウトは、図１（ｂ）に示す
ようになっている。ｐトランジスタＰ１、Ｐ２を構成す
るソース領域１４、島領域１６、及びドレイン領域１５
が離隔されて配置されている。ソース領域１４と島領域
１６との間にはゲート電極１７が配置され、島領域１６
とドレイン領域１５との間にはゲート電極１８が配置さ
れている。
Ｐ２の半導体基板上のレイアウトは、図１（ｂ）に示す
ようになっている。ｐトランジスタＰ１、Ｐ２を構成す
るソース領域１４、島領域１６、及びドレイン領域１５
が離隔されて配置されている。ソース領域１４と島領域
１６との間にはゲート電極１７が配置され、島領域１６
とドレイン領域１５との間にはゲート電極１８が配置さ
れている。
【００３０】前記ソース領域１４内には、このソース領
域１４と配線層（図示せず）とを接続するソースコンタ
クト１４Ａが配置されている。ドレイン領域１５内に
は、このドレイン領域１５と配線層（図示せず）とを接
続するドレインコンタクト１５Ａが配置されている。な
お、ドレインコンタクト１５Ａとゲート電極１８との間
の距離は、設計ルールに準じて配置されたソースコンタ
クト１４Ａとゲート電極１７との間の距離に比べて長く
なっている。
域１４と配線層（図示せず）とを接続するソースコンタ
クト１４Ａが配置されている。ドレイン領域１５内に
は、このドレイン領域１５と配線層（図示せず）とを接
続するドレインコンタクト１５Ａが配置されている。な
お、ドレインコンタクト１５Ａとゲート電極１８との間
の距離は、設計ルールに準じて配置されたソースコンタ
クト１４Ａとゲート電極１７との間の距離に比べて長く
なっている。
【００３１】前記ｐチャネルＭＯＳトランジスタＰ１、
Ｐ２では、従来の保護回路を構成するｐチャネルＭＯＳ
トランジスタＰ１１に対して、ソースとドレインとの間
（ゲート領域と定義する）のゲート絶縁膜上に接地端子
ＴＧに接続された配線層（ゲート電極１８）を付加した
構成になっている。したがって、ｐトランジスタＰ１、
Ｐ２のソース領域１４、島領域１６、ドレイン領域１
５、及びチャネルが占有する面積は、従来のｐトランジ
スタＰ１１のソース領域１０４、ドレイン領域１０５、
及びチャネルが占有する面積と同じであり、ｐトランジ
スタＰ１、Ｐ２を形成するために、従来のｐトランジス
タＰ１１に比べて大きな面積が必要になることはない。
Ｐ２では、従来の保護回路を構成するｐチャネルＭＯＳ
トランジスタＰ１１に対して、ソースとドレインとの間
（ゲート領域と定義する）のゲート絶縁膜上に接地端子
ＴＧに接続された配線層（ゲート電極１８）を付加した
構成になっている。したがって、ｐトランジスタＰ１、
Ｐ２のソース領域１４、島領域１６、ドレイン領域１
５、及びチャネルが占有する面積は、従来のｐトランジ
スタＰ１１のソース領域１０４、ドレイン領域１０５、
及びチャネルが占有する面積と同じであり、ｐトランジ
スタＰ１、Ｐ２を形成するために、従来のｐトランジス
タＰ１１に比べて大きな面積が必要になることはない。
【００３２】このように構成されたｐチャネルＭＯＳト
ランジスタＰ１、Ｐ２では、電源端子ＴＶを電源電位Ｖ
ccに接続し、接地端子ＴＧをフローティング状態にした
条件において、入力端子もしくは出力端子に印加された
マイナス電位を持つ静電気が、フローティング状態のゲ
ート電極１８に回り込んだ際、このゲート電極１８がマ
イナス電位に励起されることにより、ソース領域１４と
ドレイン領域１５間のゲート領域の一部にチャネルが形
成され、従来の保護素子（ｐトランジスタＰ１１）より
も見かけ上のトランジスタチャネル長が短くなる。これ
により、マイナス電位を持つ静電気の印加により、接地
端子ＴＧ側に回り込んできた電荷を電源端子ＴＶを介し
て電源電位Ｖccに逃がしやすくでき、静電気による内部
素子の破壊を未然に防ぐことができる。
ランジスタＰ１、Ｐ２では、電源端子ＴＶを電源電位Ｖ
ccに接続し、接地端子ＴＧをフローティング状態にした
条件において、入力端子もしくは出力端子に印加された
マイナス電位を持つ静電気が、フローティング状態のゲ
ート電極１８に回り込んだ際、このゲート電極１８がマ
イナス電位に励起されることにより、ソース領域１４と
ドレイン領域１５間のゲート領域の一部にチャネルが形
成され、従来の保護素子（ｐトランジスタＰ１１）より
も見かけ上のトランジスタチャネル長が短くなる。これ
により、マイナス電位を持つ静電気の印加により、接地
端子ＴＧ側に回り込んできた電荷を電源端子ＴＶを介し
て電源電位Ｖccに逃がしやすくでき、静電気による内部
素子の破壊を未然に防ぐことができる。
【００３３】次に、ｎチャネルＭＯＳトランジスタの構
成について説明する。
成について説明する。
【００３４】図２（ａ）は、第１の実施の形態の保護回
路を構成するｎチャネルＭＯＳトランジスタの概略的な
断面図である。図２（ｂ）は、前記ｎチャネルＭＯＳト
ランジスタの半導体基板上のレイアウトである。
路を構成するｎチャネルＭＯＳトランジスタの概略的な
断面図である。図２（ｂ）は、前記ｎチャネルＭＯＳト
ランジスタの半導体基板上のレイアウトである。
【００３５】図２（ａ）に示すように、ｐ型シリコン半
導体基板１１内には、素子分離絶縁膜１３にて分離され
た素子領域が形成されている。この素子領域のｐ型基板
１１内には、ソース領域（ｎ+型）２１とドレイン領域
（ｎ+型）２２が所定間隔を空けて形成されている。ソ
ース領域２１とドレイン領域２２との間には、これらソ
ース領域２１及びドレイン領域２２と離隔された浮遊状
態の島領域（ｎ+型）２３が形成されている。
導体基板１１内には、素子分離絶縁膜１３にて分離され
た素子領域が形成されている。この素子領域のｐ型基板
１１内には、ソース領域（ｎ+型）２１とドレイン領域
（ｎ+型）２２が所定間隔を空けて形成されている。ソ
ース領域２１とドレイン領域２２との間には、これらソ
ース領域２１及びドレイン領域２２と離隔された浮遊状
態の島領域（ｎ+型）２３が形成されている。
【００３６】前記ソース領域２１と島領域２３との間の
チャネル上には、ゲート絶縁膜（図示せず）を介してゲ
ート電極２４が形成されている。島領域２３とドレイン
領域２２との間のチャネル上には、ゲート絶縁膜（図示
せず）を介してゲート電極２５が形成されている。
チャネル上には、ゲート絶縁膜（図示せず）を介してゲ
ート電極２４が形成されている。島領域２３とドレイン
領域２２との間のチャネル上には、ゲート絶縁膜（図示
せず）を介してゲート電極２５が形成されている。
【００３７】前述したソース領域２１、島領域２３、こ
れらソース領域２１と島領域２３間のチャネル、このチ
ャネル上のゲート電極２４により、ｎトランジスタＮ１
が形成されている。また、島領域２３、ドレイン領域２
２、これら島領域２３とドレイン領域２２間のチャネ
ル、このチャネル上のゲート電極２５により、ｎトラン
ジスタＮ２が形成されている。
れらソース領域２１と島領域２３間のチャネル、このチ
ャネル上のゲート電極２４により、ｎトランジスタＮ１
が形成されている。また、島領域２３、ドレイン領域２
２、これら島領域２３とドレイン領域２２間のチャネ
ル、このチャネル上のゲート電極２５により、ｎトラン
ジスタＮ２が形成されている。
【００３８】前記ｎトランジスタＮ１のソース領域２
１、ゲート電極２４、ｐ型基板１１には、接地電位ＧＮ
Ｄが供給される接地端子ＴＧが接続されている。ｎトラ
ンジスタＮ２のドレイン領域２２、ゲート電極２５に
は、電源電位Ｖccが供給される電源端子ＴＶが接続され
ている。
１、ゲート電極２４、ｐ型基板１１には、接地電位ＧＮ
Ｄが供給される接地端子ＴＧが接続されている。ｎトラ
ンジスタＮ２のドレイン領域２２、ゲート電極２５に
は、電源電位Ｖccが供給される電源端子ＴＶが接続され
ている。
【００３９】前記ｎチャネルＭＯＳトランジスタＮ１、
Ｎ２の半導体基板上のレイアウトは、図２（ｂ）に示す
ようになっている。ｎトランジスタＮ１、Ｎ２を構成す
るソース領域２１、島領域２３、及びドレイン領域２２
が離隔されて配置されている。ソース領域２１と島領域
２３との間にはゲート電極２４が配置され、島領域２３
とドレイン領域２２との間にはゲート電極２５が配置さ
れている。
Ｎ２の半導体基板上のレイアウトは、図２（ｂ）に示す
ようになっている。ｎトランジスタＮ１、Ｎ２を構成す
るソース領域２１、島領域２３、及びドレイン領域２２
が離隔されて配置されている。ソース領域２１と島領域
２３との間にはゲート電極２４が配置され、島領域２３
とドレイン領域２２との間にはゲート電極２５が配置さ
れている。
【００４０】前記ソース領域２１内には、このソース領
域２１と配線層（図示せず）とを接続するソースコンタ
クト２１Ａが配置されている。ドレイン領域２２内に
は、このドレイン領域２２と配線層（図示せず）とを接
続するドレインコンタクト２２Ａが配置されている。な
お、ドレインコンタクト２２Ａとゲート電極２５との間
の距離は、設計ルールに準じて配置されたソースコンタ
クト２１Ａとゲート電極２４との間の距離に比べて長く
なっている。
域２１と配線層（図示せず）とを接続するソースコンタ
クト２１Ａが配置されている。ドレイン領域２２内に
は、このドレイン領域２２と配線層（図示せず）とを接
続するドレインコンタクト２２Ａが配置されている。な
お、ドレインコンタクト２２Ａとゲート電極２５との間
の距離は、設計ルールに準じて配置されたソースコンタ
クト２１Ａとゲート電極２４との間の距離に比べて長く
なっている。
【００４１】前記ｎチャネルＭＯＳトランジスタＮ１、
Ｎ２では、従来の保護回路を構成するｎチャネルＭＯＳ
トランジスタＮ１１に対して、ソースとドレインとの間
（ゲート領域と定義する）のゲート絶縁膜上に電源端子
ＴＶに接続された配線層（ゲート電極２５）を付加した
構成になっている。したがって、ｎトランジスタＮ１、
Ｎ２のソース領域２１、島領域２３、ドレイン領域２
２、及びチャネルが占有する面積は、従来のｎトランジ
スタＮ１１のソース領域１２１、ドレイン領域１２２、
及びチャネルが占有する面積と同じであり、ｎトランジ
スタＮ１、Ｎ２を形成するために、従来のｎトランジス
タＮ１１に比べて大きな面積が必要になることはない。
Ｎ２では、従来の保護回路を構成するｎチャネルＭＯＳ
トランジスタＮ１１に対して、ソースとドレインとの間
（ゲート領域と定義する）のゲート絶縁膜上に電源端子
ＴＶに接続された配線層（ゲート電極２５）を付加した
構成になっている。したがって、ｎトランジスタＮ１、
Ｎ２のソース領域２１、島領域２３、ドレイン領域２
２、及びチャネルが占有する面積は、従来のｎトランジ
スタＮ１１のソース領域１２１、ドレイン領域１２２、
及びチャネルが占有する面積と同じであり、ｎトランジ
スタＮ１、Ｎ２を形成するために、従来のｎトランジス
タＮ１１に比べて大きな面積が必要になることはない。
【００４２】このように構成されたｎチャネルＭＯＳト
ランジスタＮ１、Ｎ２では、接地端子ＴＧを接地電位Ｇ
ＮＤに接続し、電源端子ＴＶをフローティング状態にし
た条件において、入力端子もしくは出力端子に印加され
たプラス電位を持つ静電気が、フローティング状態のゲ
ート電極２５に回り込んだ際、このゲート電極２５がプ
ラス電位に励起されることにより、ソース領域２１とド
レイン領域２２間のゲート領域の一部にチャネルが形成
され、従来の保護素子（ｎトランジスタＮ１１）よりも
見かけ上のトランジスタチャネル長が短くなる。これに
より、プラス電位を持つ静電気の印加により、電源端子
ＴＶ側に回り込んできた電荷を接地端子ＴＧを介して接
地電位ＧＮＤに逃がしやすくでき、静電気による内部素
子の破壊を未然に防ぐことができる。
ランジスタＮ１、Ｎ２では、接地端子ＴＧを接地電位Ｇ
ＮＤに接続し、電源端子ＴＶをフローティング状態にし
た条件において、入力端子もしくは出力端子に印加され
たプラス電位を持つ静電気が、フローティング状態のゲ
ート電極２５に回り込んだ際、このゲート電極２５がプ
ラス電位に励起されることにより、ソース領域２１とド
レイン領域２２間のゲート領域の一部にチャネルが形成
され、従来の保護素子（ｎトランジスタＮ１１）よりも
見かけ上のトランジスタチャネル長が短くなる。これに
より、プラス電位を持つ静電気の印加により、電源端子
ＴＶ側に回り込んできた電荷を接地端子ＴＧを介して接
地電位ＧＮＤに逃がしやすくでき、静電気による内部素
子の破壊を未然に防ぐことができる。
【００４３】次に、前記ｐチャネルＭＯＳトランジスタ
Ｐ１、Ｐ２、及びｎチャネルＭＯＳトランジスタＮ１、
Ｎ２で構成される第１の実施の形態の保護回路について
説明する。
Ｐ１、Ｐ２、及びｎチャネルＭＯＳトランジスタＮ１、
Ｎ２で構成される第１の実施の形態の保護回路について
説明する。
【００４４】図３（ａ）は、第１の実施の形態の保護回
路の構成を示す回路図である。図３（ｂ）は前記保護回
路の概略的な断面図であり、図３（ｃ）は前記保護回路
の半導体基板上のレイアウトである。
路の構成を示す回路図である。図３（ｂ）は前記保護回
路の概略的な断面図であり、図３（ｃ）は前記保護回路
の半導体基板上のレイアウトである。
【００４５】この保護回路は、図３（ａ）に示すよう
に、ｐチャネルＭＯＳトランジスタＰ１、Ｐ２とｎチャ
ネルＭＯＳトランジスタＮ１、Ｎ２から構成されてい
る。
に、ｐチャネルＭＯＳトランジスタＰ１、Ｐ２とｎチャ
ネルＭＯＳトランジスタＮ１、Ｎ２から構成されてい
る。
【００４６】前記ｐトランジスタＰ１のソース、ゲー
ト、バックゲートには、電源電位Ｖccが供給される電源
端子ＴＶが接続されている。ｐトランジスタＰ１のドレ
インは、ｐトランジスタＰ２のソースに接続されてい
る。ｐトランジスタＰ２のバックゲートには電源端子Ｔ
Ｖが接続されており、ドレイン、ゲートには接地電位Ｇ
ＮＤが供給される接地端子ＴＧが接続されている。
ト、バックゲートには、電源電位Ｖccが供給される電源
端子ＴＶが接続されている。ｐトランジスタＰ１のドレ
インは、ｐトランジスタＰ２のソースに接続されてい
る。ｐトランジスタＰ２のバックゲートには電源端子Ｔ
Ｖが接続されており、ドレイン、ゲートには接地電位Ｇ
ＮＤが供給される接地端子ＴＧが接続されている。
【００４７】ｎトランジスタＮ１のソース、ゲート、バ
ックゲートには接地端子ＴＧが接続されている。ｎトラ
ンジスタＮ１のドレインは、ｎトランジスタＮ２のソー
スに接続されている。ｎトランジスタＮ２のドレイン、
ゲートには電源端子ＴＶが接続されており、バックゲー
トには接地端子ＴＧが接続されている。
ックゲートには接地端子ＴＧが接続されている。ｎトラ
ンジスタＮ１のドレインは、ｎトランジスタＮ２のソー
スに接続されている。ｎトランジスタＮ２のドレイン、
ゲートには電源端子ＴＶが接続されており、バックゲー
トには接地端子ＴＧが接続されている。
【００４８】前記保護回路の概略的な断面構造は、図３
（ｂ）に示すように、図１（ａ）に示したｐトランジス
タＰ１、Ｐ２と、図２（ａ）に示したｎトランジスタＮ
１、Ｎ２とを隣接して配置した構造であり、電源端子Ｔ
Ｖと接地端子ＴＧをそれぞれ共通にしたものである。
（ｂ）に示すように、図１（ａ）に示したｐトランジス
タＰ１、Ｐ２と、図２（ａ）に示したｎトランジスタＮ
１、Ｎ２とを隣接して配置した構造であり、電源端子Ｔ
Ｖと接地端子ＴＧをそれぞれ共通にしたものである。
【００４９】また、前記保護回路の半導体基板上のレイ
アウトは、図３（ｃ）に示すように、図１（ｂ）に示し
たｐトランジスタＰ１、Ｐ２と、図２（ｂ）に示したｎ
トランジスタＮ１、Ｎ２とを隣接して配置したものであ
り、電源端子ＴＶと接地端子ＴＧをそれぞれ共通にした
ものである。
アウトは、図３（ｃ）に示すように、図１（ｂ）に示し
たｐトランジスタＰ１、Ｐ２と、図２（ｂ）に示したｎ
トランジスタＮ１、Ｎ２とを隣接して配置したものであ
り、電源端子ＴＶと接地端子ＴＧをそれぞれ共通にした
ものである。
【００５０】この第１の実施の形態の保護回路は、半導
体回路における電源電位Ｖccが供給される電源ライン
と、接地電位ＧＮＤが供給される接地ラインとの間に接
続されて用いられる。
体回路における電源電位Ｖccが供給される電源ライン
と、接地電位ＧＮＤが供給される接地ラインとの間に接
続されて用いられる。
【００５１】このように構成された保護回路では、前述
したように、電源端子ＴＶを電源電位Ｖccに接続し、接
地端子ＴＧがフローティング状態となった場合におい
て、入力端子もしくは出力端子に印加されたマイナス電
位を持つ静電気が、フローティング状態のゲート電極１
８に回り込んだ際、このゲート電極１８がマイナス電位
に励起されることにより、ソース領域１４とドレイン領
域１５間のゲート領域の一部にチャネルが形成され、従
来の保護素子（ｐトランジスタＰ１１）よりも見かけ上
のトランジスタチャネル長が短くなる。これにより、マ
イナス電位を持つ静電気の印加により、接地端子ＴＧ側
に回り込んできた電荷を電源端子ＴＶを介して電源電位
Ｖccに逃がしやすくでき、静電気による内部素子の破壊
を未然に防ぐことができる。
したように、電源端子ＴＶを電源電位Ｖccに接続し、接
地端子ＴＧがフローティング状態となった場合におい
て、入力端子もしくは出力端子に印加されたマイナス電
位を持つ静電気が、フローティング状態のゲート電極１
８に回り込んだ際、このゲート電極１８がマイナス電位
に励起されることにより、ソース領域１４とドレイン領
域１５間のゲート領域の一部にチャネルが形成され、従
来の保護素子（ｐトランジスタＰ１１）よりも見かけ上
のトランジスタチャネル長が短くなる。これにより、マ
イナス電位を持つ静電気の印加により、接地端子ＴＧ側
に回り込んできた電荷を電源端子ＴＶを介して電源電位
Ｖccに逃がしやすくでき、静電気による内部素子の破壊
を未然に防ぐことができる。
【００５２】また、接地端子ＴＧを接地電位ＧＮＤに接
続し、電源端子ＴＶがフローティング状態となった場合
において、入力端子もしくは出力端子に印加されたプラ
ス電位を持つ静電気が、フローティング状態のゲート電
極２５に回り込んだ際には、このゲート電極２５がプラ
ス電位に励起されることにより、ソース領域２１とドレ
イン領域２２間のゲート領域の一部にチャネルが形成さ
れ、従来の保護素子（ｎトランジスタＮ１１）よりも見
かけ上のトランジスタチャネル長が短くなる。これによ
り、プラス電位を持つ静電気の印加により、電源端子Ｔ
Ｖ側に回り込んできた電荷を接地端子ＴＧを介して接地
電位ＧＮＤに逃がしやすくでき、静電気による内部素子
の破壊を未然に防ぐことができる。
続し、電源端子ＴＶがフローティング状態となった場合
において、入力端子もしくは出力端子に印加されたプラ
ス電位を持つ静電気が、フローティング状態のゲート電
極２５に回り込んだ際には、このゲート電極２５がプラ
ス電位に励起されることにより、ソース領域２１とドレ
イン領域２２間のゲート領域の一部にチャネルが形成さ
れ、従来の保護素子（ｎトランジスタＮ１１）よりも見
かけ上のトランジスタチャネル長が短くなる。これによ
り、プラス電位を持つ静電気の印加により、電源端子Ｔ
Ｖ側に回り込んできた電荷を接地端子ＴＧを介して接地
電位ＧＮＤに逃がしやすくでき、静電気による内部素子
の破壊を未然に防ぐことができる。
【００５３】［第２の実施の形態］次に、この発明の第
２の実施の形態の保護回路として、図１（ａ）、図１
（ｂ）に示したｐトランジスタＰ１、Ｐ２を電源端子Ｔ
Ｖと入出力端子Ｉ／Ｏとの間に接続した第１例、図２
（ａ）、図２（ｂ）に示したｎトランジスタＮ１、Ｎ２
を接地端子ＴＧと入出力端子Ｉ／Ｏとの間に接続した第
２例、これら第１例と第２例とを合わせた第３例を説明
する。
２の実施の形態の保護回路として、図１（ａ）、図１
（ｂ）に示したｐトランジスタＰ１、Ｐ２を電源端子Ｔ
Ｖと入出力端子Ｉ／Ｏとの間に接続した第１例、図２
（ａ）、図２（ｂ）に示したｎトランジスタＮ１、Ｎ２
を接地端子ＴＧと入出力端子Ｉ／Ｏとの間に接続した第
２例、これら第１例と第２例とを合わせた第３例を説明
する。
【００５４】図４は、第２の実施の形態の保護回路（第
１例）の構成を示す半導体基板上のレイアウトである。
１例）の構成を示す半導体基板上のレイアウトである。
【００５５】この保護回路では、図４に示すように、ｐ
トランジスタＰ１のソース領域１４、ゲート電極１７、
ｎ型ウェルであるバックゲート（図示せず）には、電源
電位Ｖccが供給される電源端子ＴＶが接続されている。
ｐトランジスタＰ２のドレイン領域１５、ゲート電極１
８には、入力信号あるいは出力信号が入出力される入出
力端子Ｉ／Ｏが接続されている。その他の構成は、図１
（ｂ）に示した構成と同様である。
トランジスタＰ１のソース領域１４、ゲート電極１７、
ｎ型ウェルであるバックゲート（図示せず）には、電源
電位Ｖccが供給される電源端子ＴＶが接続されている。
ｐトランジスタＰ２のドレイン領域１５、ゲート電極１
８には、入力信号あるいは出力信号が入出力される入出
力端子Ｉ／Ｏが接続されている。その他の構成は、図１
（ｂ）に示した構成と同様である。
【００５６】このように構成された保護回路では、電源
端子ＴＶを電源電位Ｖccに接続した場合において、入出
力端子Ｉ／Ｏに印加されたマイナス電位を持つ静電気
が、ゲート電極１８に回り込んだ際、このゲート電極１
８がマイナス電位に励起されることにより、ソース領域
１４とドレイン領域１５間のゲート領域の一部にチャネ
ルが形成され、従来の保護素子（ｐトランジスタＰ１
１）よりも見かけ上のトランジスタチャネル長が短くな
る。これにより、マイナス電位を持つ静電気の印加によ
り、入出力端子Ｉ／Ｏに流れ込んできた電荷を電源端子
ＴＶを介して電源電位Ｖccに逃がしやすくでき、静電気
による内部素子の破壊を未然に防ぐことができる。
端子ＴＶを電源電位Ｖccに接続した場合において、入出
力端子Ｉ／Ｏに印加されたマイナス電位を持つ静電気
が、ゲート電極１８に回り込んだ際、このゲート電極１
８がマイナス電位に励起されることにより、ソース領域
１４とドレイン領域１５間のゲート領域の一部にチャネ
ルが形成され、従来の保護素子（ｐトランジスタＰ１
１）よりも見かけ上のトランジスタチャネル長が短くな
る。これにより、マイナス電位を持つ静電気の印加によ
り、入出力端子Ｉ／Ｏに流れ込んできた電荷を電源端子
ＴＶを介して電源電位Ｖccに逃がしやすくでき、静電気
による内部素子の破壊を未然に防ぐことができる。
【００５７】なおここでは、入出力端子Ｉ／Ｏを例に取
り説明したが、信号の入力のみを行う入力端子、または
出力のみを行う出力端子とした場合も同様である。
り説明したが、信号の入力のみを行う入力端子、または
出力のみを行う出力端子とした場合も同様である。
【００５８】また、図５は、第２の実施の形態の保護回
路（第２例）の構成を示す半導体基板上のレイアウトで
ある。
路（第２例）の構成を示す半導体基板上のレイアウトで
ある。
【００５９】この保護回路では、図５に示すように、ｎ
トランジスタＮ１のソース領域２１、ゲート電極２４、
ｐ型基板であるバックゲート（図示せず）には、接地電
位ＧＮＤが供給される接地端子ＴＧが接続されている。
ｎトランジスタＮ２のドレイン領域２２、ゲート電極２
５には、入力信号あるいは出力信号が入出力される入出
力端子Ｉ／Ｏが接続されている。その他の構成は、図２
（ｂ）に示した構成と同様である。
トランジスタＮ１のソース領域２１、ゲート電極２４、
ｐ型基板であるバックゲート（図示せず）には、接地電
位ＧＮＤが供給される接地端子ＴＧが接続されている。
ｎトランジスタＮ２のドレイン領域２２、ゲート電極２
５には、入力信号あるいは出力信号が入出力される入出
力端子Ｉ／Ｏが接続されている。その他の構成は、図２
（ｂ）に示した構成と同様である。
【００６０】このように構成された保護回路では、接地
端子ＴＧを接地電位ＧＮＤに接続した場合において、入
出力端子Ｉ／Ｏに印加されたプラス電位を持つ静電気
が、ゲート電極２５に回り込んだ際、このゲート電極２
５がプラス電位に励起されることにより、ソース領域２
１とドレイン領域２２間のゲート領域の一部にチャネル
が形成され、従来の保護素子（ｎトランジスタＮ１１）
よりも見かけ上のトランジスタチャネル長が短くなる。
これにより、プラス電位を持つ静電気の印加により、入
出力端子Ｉ／Ｏに流れ込んできた電荷を接地端子ＴＧを
介して接地電位ＧＮＤに逃がしやすくでき、静電気によ
る内部素子の破壊を未然に防ぐことができる。
端子ＴＧを接地電位ＧＮＤに接続した場合において、入
出力端子Ｉ／Ｏに印加されたプラス電位を持つ静電気
が、ゲート電極２５に回り込んだ際、このゲート電極２
５がプラス電位に励起されることにより、ソース領域２
１とドレイン領域２２間のゲート領域の一部にチャネル
が形成され、従来の保護素子（ｎトランジスタＮ１１）
よりも見かけ上のトランジスタチャネル長が短くなる。
これにより、プラス電位を持つ静電気の印加により、入
出力端子Ｉ／Ｏに流れ込んできた電荷を接地端子ＴＧを
介して接地電位ＧＮＤに逃がしやすくでき、静電気によ
る内部素子の破壊を未然に防ぐことができる。
【００６１】なおここでは、入出力端子Ｉ／Ｏを例に取
り説明したが、信号の入力のみを行う入力端子、または
出力のみを行う出力端子とした場合も同様である。
り説明したが、信号の入力のみを行う入力端子、または
出力のみを行う出力端子とした場合も同様である。
【００６２】また、図６（ａ）は、第２の実施の形態の
保護回路（第３例）の構成を示す回路図である。図６
（ｂ）は前記保護回路の概略的な断面図であり、図６
（ｃ）は前記保護回路の半導体基板上のレイアウトであ
る。
保護回路（第３例）の構成を示す回路図である。図６
（ｂ）は前記保護回路の概略的な断面図であり、図６
（ｃ）は前記保護回路の半導体基板上のレイアウトであ
る。
【００６３】この保護回路は、図６（ａ）に示すよう
に、ｐチャネルＭＯＳトランジスタＰ１、Ｐ２とｎチャ
ネルＭＯＳトランジスタＮ１、Ｎ２から構成されてい
る。
に、ｐチャネルＭＯＳトランジスタＰ１、Ｐ２とｎチャ
ネルＭＯＳトランジスタＮ１、Ｎ２から構成されてい
る。
【００６４】前記ｐトランジスタＰ１のソース、ゲー
ト、バックゲートには、電源電位Ｖccが供給される電源
端子ＴＶが接続されている。ｐトランジスタＰ１のドレ
インは、ｐトランジスタＰ２のソースに接続されてい
る。ｐトランジスタＰ２のバックゲートには電源端子Ｔ
Ｖが接続されており、ドレイン、ゲートには入力信号あ
るいは出力信号が入出力される入出力端子Ｉ／Ｏが接続
されている。
ト、バックゲートには、電源電位Ｖccが供給される電源
端子ＴＶが接続されている。ｐトランジスタＰ１のドレ
インは、ｐトランジスタＰ２のソースに接続されてい
る。ｐトランジスタＰ２のバックゲートには電源端子Ｔ
Ｖが接続されており、ドレイン、ゲートには入力信号あ
るいは出力信号が入出力される入出力端子Ｉ／Ｏが接続
されている。
【００６５】ｎトランジスタＮ１のソース、ゲート、バ
ックゲートには接地電位ＧＮＤが供給される接地端子Ｔ
Ｇが接続されている。ｎトランジスタＮ１のドレイン
は、ｎトランジスタＮ２のソースに接続されている。ｎ
トランジスタＮ２のドレイン、ゲートには入出力端子Ｉ
／Ｏが接続されており、バックゲートには接地端子ＴＧ
が接続されている。
ックゲートには接地電位ＧＮＤが供給される接地端子Ｔ
Ｇが接続されている。ｎトランジスタＮ１のドレイン
は、ｎトランジスタＮ２のソースに接続されている。ｎ
トランジスタＮ２のドレイン、ゲートには入出力端子Ｉ
／Ｏが接続されており、バックゲートには接地端子ＴＧ
が接続されている。
【００６６】前記保護回路の概略的な断面構造は、図６
（ｂ）に示すように、図１（ａ）に示したｐトランジス
タＰ１、Ｐ２と、図２（ａ）に示したｎトランジスタＮ
１、Ｎ２とを隣接して配置した構造であり、電源端子Ｔ
Ｖ、接地端子ＴＧ、入出力端子Ｉ／Ｏへの接続は以下の
ようになっている。
（ｂ）に示すように、図１（ａ）に示したｐトランジス
タＰ１、Ｐ２と、図２（ａ）に示したｎトランジスタＮ
１、Ｎ２とを隣接して配置した構造であり、電源端子Ｔ
Ｖ、接地端子ＴＧ、入出力端子Ｉ／Ｏへの接続は以下の
ようになっている。
【００６７】ｐトランジスタＰ１のソース領域１４、ゲ
ート電極１７、ｎ型ウェル１２には、電源電位Ｖccが供
給される電源端子ＴＶが接続されている。ｐトランジス
タＰ２のドレイン領域１５、ゲート電極１８には、入力
信号あるいは出力信号が入出力される入出力端子Ｉ／Ｏ
が接続されている。
ート電極１７、ｎ型ウェル１２には、電源電位Ｖccが供
給される電源端子ＴＶが接続されている。ｐトランジス
タＰ２のドレイン領域１５、ゲート電極１８には、入力
信号あるいは出力信号が入出力される入出力端子Ｉ／Ｏ
が接続されている。
【００６８】ｎトランジスタＮ１のソース領域２１、ゲ
ート電極２４、ｐ型基板１１には、接地電位ＧＮＤが供
給される接地端子ＴＧが接続されている。ｎトランジス
タＮ２のドレイン領域２２、ゲート電極２５には、入出
力端子Ｉ／Ｏが接続されている。
ート電極２４、ｐ型基板１１には、接地電位ＧＮＤが供
給される接地端子ＴＧが接続されている。ｎトランジス
タＮ２のドレイン領域２２、ゲート電極２５には、入出
力端子Ｉ／Ｏが接続されている。
【００６９】また、前記保護回路の半導体基板上のレイ
アウトは、図６（ｃ）に示すように、図１（ｂ）に示し
たｐトランジスタＰ１、Ｐ２と、図２（ｂ）に示したｎ
トランジスタＮ１、Ｎ２とを隣接して配置したものであ
り、電源端子ＴＶ、接地端子ＴＧ、入出力端子Ｉ／Ｏへ
の接続は図６（ｂ）に示した断面構造にて説明した通り
である。
アウトは、図６（ｃ）に示すように、図１（ｂ）に示し
たｐトランジスタＰ１、Ｐ２と、図２（ｂ）に示したｎ
トランジスタＮ１、Ｎ２とを隣接して配置したものであ
り、電源端子ＴＶ、接地端子ＴＧ、入出力端子Ｉ／Ｏへ
の接続は図６（ｂ）に示した断面構造にて説明した通り
である。
【００７０】このように構成された保護回路では、電源
端子ＴＶを電源電位Ｖccに接続し、接地端子ＴＧを接地
電位ＧＮＤに接続した場合において、入出力端子Ｉ／Ｏ
に印加されたマイナス電位を持つ静電気が、ゲート電極
１８に回り込んだ際、このゲート電極１８がマイナス電
位に励起されることにより、ソース領域１４とドレイン
領域１５間のゲート領域の一部にチャネルが形成され、
従来の保護素子（ｐトランジスタＰ１１）よりも見かけ
上のトランジスタチャネル長が短くなる。これにより、
マイナス電位を持つ静電気の印加により、入出力端子Ｉ
／Ｏに流れ込んできた電荷を電源端子ＴＶを介して電源
電位Ｖccに逃がしやすくでき、静電気による内部素子の
破壊を未然に防ぐことができる。
端子ＴＶを電源電位Ｖccに接続し、接地端子ＴＧを接地
電位ＧＮＤに接続した場合において、入出力端子Ｉ／Ｏ
に印加されたマイナス電位を持つ静電気が、ゲート電極
１８に回り込んだ際、このゲート電極１８がマイナス電
位に励起されることにより、ソース領域１４とドレイン
領域１５間のゲート領域の一部にチャネルが形成され、
従来の保護素子（ｐトランジスタＰ１１）よりも見かけ
上のトランジスタチャネル長が短くなる。これにより、
マイナス電位を持つ静電気の印加により、入出力端子Ｉ
／Ｏに流れ込んできた電荷を電源端子ＴＶを介して電源
電位Ｖccに逃がしやすくでき、静電気による内部素子の
破壊を未然に防ぐことができる。
【００７１】また、入出力端子Ｉ／Ｏに印加されたプラ
ス電位を持つ静電気が、ゲート電極２５に回り込んだ際
には、このゲート電極２５がプラス電位に励起されるこ
とにより、ソース領域２１とドレイン領域２２間のゲー
ト領域の一部にチャネルが形成され、従来の保護素子
（ｎトランジスタＮ１１）よりも見かけ上のトランジス
タチャネル長が短くなる。これにより、プラス電位を持
つ静電気の印加により、入出力端子Ｉ／Ｏに流れ込んで
きた電荷を接地端子ＴＧを介して接地電位ＧＮＤに逃が
しやすくでき、静電気による内部素子の破壊を未然に防
ぐことができる。
ス電位を持つ静電気が、ゲート電極２５に回り込んだ際
には、このゲート電極２５がプラス電位に励起されるこ
とにより、ソース領域２１とドレイン領域２２間のゲー
ト領域の一部にチャネルが形成され、従来の保護素子
（ｎトランジスタＮ１１）よりも見かけ上のトランジス
タチャネル長が短くなる。これにより、プラス電位を持
つ静電気の印加により、入出力端子Ｉ／Ｏに流れ込んで
きた電荷を接地端子ＴＧを介して接地電位ＧＮＤに逃が
しやすくでき、静電気による内部素子の破壊を未然に防
ぐことができる。
【００７２】なおここでは、入出力端子Ｉ／Ｏを例に取
り説明したが、信号の入力のみを行う入力端子、または
出力のみを行う出力端子とした場合も同様である。
り説明したが、信号の入力のみを行う入力端子、または
出力のみを行う出力端子とした場合も同様である。
【００７３】［第３の実施の形態］次に、この発明の第
３の実施の形態の保護回路として、図１（ａ）、図１
（ｂ）に示したｐトランジスタＰ１、Ｐ２を入出力端子
Ｉ／Ｏ、接地端子ＴＧ、電源端子ＴＶに接続した第１
例、図２（ａ）、図２（ｂ）に示したｎトランジスタＮ
１、Ｎ２を入出力端子Ｉ／Ｏ、接地端子ＴＧ、電源端子
ＴＶに接続した第２例、これら第１例と第２例とを合わ
せた第３例を説明する。
３の実施の形態の保護回路として、図１（ａ）、図１
（ｂ）に示したｐトランジスタＰ１、Ｐ２を入出力端子
Ｉ／Ｏ、接地端子ＴＧ、電源端子ＴＶに接続した第１
例、図２（ａ）、図２（ｂ）に示したｎトランジスタＮ
１、Ｎ２を入出力端子Ｉ／Ｏ、接地端子ＴＧ、電源端子
ＴＶに接続した第２例、これら第１例と第２例とを合わ
せた第３例を説明する。
【００７４】図７は、第３の実施の形態の保護回路（第
１例）の構成を示す半導体基板上のレイアウトである。
１例）の構成を示す半導体基板上のレイアウトである。
【００７５】この保護回路では、図７に示すように、ｐ
トランジスタＰ１のソース領域１４、ゲート電極１７、
ｎ型ウェルであるバックゲート（図示せず）には、電源
電位Ｖccが供給される電源端子ＴＶが接続されている。
ｐトランジスタＰ２のゲート電極１８には、接地電位Ｇ
ＮＤが供給される接地端子ＴＧが接続されている。ｐト
ランジスタＰ２のドレイン領域１５には、入力信号ある
いは出力信号が入出力される入出力端子Ｉ／Ｏが接続さ
れている。その他の構成は、図１（ｂ）に示した構成と
同様である。
トランジスタＰ１のソース領域１４、ゲート電極１７、
ｎ型ウェルであるバックゲート（図示せず）には、電源
電位Ｖccが供給される電源端子ＴＶが接続されている。
ｐトランジスタＰ２のゲート電極１８には、接地電位Ｇ
ＮＤが供給される接地端子ＴＧが接続されている。ｐト
ランジスタＰ２のドレイン領域１５には、入力信号ある
いは出力信号が入出力される入出力端子Ｉ／Ｏが接続さ
れている。その他の構成は、図１（ｂ）に示した構成と
同様である。
【００７６】このように構成された保護回路では、電源
端子ＴＶを電源電位Ｖccに接続し、接地端子ＴＧを接地
電位ＧＮＤに接続した場合において、ゲート電極１８に
は接地電位ＧＮＤが印加されていることにより、ソース
領域１４とドレイン領域１５間のゲート領域の一部にチ
ャネルが形成され、従来の保護素子（ｐトランジスタＰ
１１）よりも見かけ上のトランジスタチャネル長が短く
なる。これにより、マイナス電位を持つ静電気の印加に
より、入出力端子Ｉ／Ｏに流れ込んできた電荷を電源端
子ＴＶを介して電源電位Ｖccに逃がしやすくでき、静電
気による内部素子の破壊を未然に防ぐことができる。
端子ＴＶを電源電位Ｖccに接続し、接地端子ＴＧを接地
電位ＧＮＤに接続した場合において、ゲート電極１８に
は接地電位ＧＮＤが印加されていることにより、ソース
領域１４とドレイン領域１５間のゲート領域の一部にチ
ャネルが形成され、従来の保護素子（ｐトランジスタＰ
１１）よりも見かけ上のトランジスタチャネル長が短く
なる。これにより、マイナス電位を持つ静電気の印加に
より、入出力端子Ｉ／Ｏに流れ込んできた電荷を電源端
子ＴＶを介して電源電位Ｖccに逃がしやすくでき、静電
気による内部素子の破壊を未然に防ぐことができる。
【００７７】なおここでは、入出力端子Ｉ／Ｏを例に取
り説明したが、信号の入力のみを行う入力端子、または
出力のみを行う出力端子とした場合も同様である。
り説明したが、信号の入力のみを行う入力端子、または
出力のみを行う出力端子とした場合も同様である。
【００７８】また、図８は、第３の実施の形態の保護回
路（第２例）の構成を示す半導体基板上のレイアウトで
ある。
路（第２例）の構成を示す半導体基板上のレイアウトで
ある。
【００７９】この保護回路では、図８に示すように、ｎ
トランジスタＮ１のソース領域２１、ゲート電極２４、
ｐ型基板であるバックゲート（図示せず）には、接地電
位ＧＮＤが供給される接地端子ＴＧが接続されている。
ｎトランジスタＮ２のゲート電極２５には、電源電位Ｖ
ccが供給される電源端子ＴＶが接続されている。ｎトラ
ンジスタＮ２のドレイン領域２２には、入力信号あるい
は出力信号が入出力される入出力端子Ｉ／Ｏが接続され
ている。その他の構成は、図２（ｂ）に示した構成と同
様である。
トランジスタＮ１のソース領域２１、ゲート電極２４、
ｐ型基板であるバックゲート（図示せず）には、接地電
位ＧＮＤが供給される接地端子ＴＧが接続されている。
ｎトランジスタＮ２のゲート電極２５には、電源電位Ｖ
ccが供給される電源端子ＴＶが接続されている。ｎトラ
ンジスタＮ２のドレイン領域２２には、入力信号あるい
は出力信号が入出力される入出力端子Ｉ／Ｏが接続され
ている。その他の構成は、図２（ｂ）に示した構成と同
様である。
【００８０】このように構成された保護回路では、電源
端子ＴＶを電源電位Ｖccに接続し、接地端子ＴＧを接地
電位ＧＮＤに接続した場合において、ゲート電極２５に
は電源電位Ｖccが印加されていることにより、ソース領
域２１とドレイン領域２２間のゲート領域の一部にチャ
ネルが形成され、従来の保護素子（ｎトランジスタＮ１
１）よりも見かけ上のトランジスタチャネル長が短くな
る。これにより、プラス電位を持つ静電気の印加によ
り、入出力端子Ｉ／Ｏに流れ込んできた電荷を接地端子
ＴＧを介して接地電位ＧＮＤに逃がしやすくでき、静電
気による内部素子の破壊を未然に防ぐことができる。
端子ＴＶを電源電位Ｖccに接続し、接地端子ＴＧを接地
電位ＧＮＤに接続した場合において、ゲート電極２５に
は電源電位Ｖccが印加されていることにより、ソース領
域２１とドレイン領域２２間のゲート領域の一部にチャ
ネルが形成され、従来の保護素子（ｎトランジスタＮ１
１）よりも見かけ上のトランジスタチャネル長が短くな
る。これにより、プラス電位を持つ静電気の印加によ
り、入出力端子Ｉ／Ｏに流れ込んできた電荷を接地端子
ＴＧを介して接地電位ＧＮＤに逃がしやすくでき、静電
気による内部素子の破壊を未然に防ぐことができる。
【００８１】なおここでは、入出力端子Ｉ／Ｏを例に取
り説明したが、信号の入力のみを行う入力端子、または
出力のみを行う出力端子とした場合も同様である。
り説明したが、信号の入力のみを行う入力端子、または
出力のみを行う出力端子とした場合も同様である。
【００８２】また、図９（ａ）は、第３の実施の形態の
保護回路（第３例）の構成を示す回路図である。図９
（ｂ）は前記保護回路の概略的な断面図であり、図９
（ｃ）は前記保護回路の半導体基板上のレイアウトであ
る。
保護回路（第３例）の構成を示す回路図である。図９
（ｂ）は前記保護回路の概略的な断面図であり、図９
（ｃ）は前記保護回路の半導体基板上のレイアウトであ
る。
【００８３】この保護回路は、図９（ａ）に示すよう
に、ｐチャネルＭＯＳトランジスタＰ１、Ｐ２とｎチャ
ネルＭＯＳトランジスタＮ１、Ｎ２から構成されてい
る。
に、ｐチャネルＭＯＳトランジスタＰ１、Ｐ２とｎチャ
ネルＭＯＳトランジスタＮ１、Ｎ２から構成されてい
る。
【００８４】前記ｐトランジスタＰ１のソース、ゲー
ト、バックゲートには、電源電位Ｖccが供給される電源
端子ＴＶが接続されている。ｐトランジスタＰ１のドレ
インは、ｐトランジスタＰ２のソースに接続されてい
る。ｐトランジスタＰ２のバックゲートには電源端子Ｔ
Ｖが接続されており、ゲートには接地電位ＧＮＤが供給
される接地端子ＴＧが接続されている。
ト、バックゲートには、電源電位Ｖccが供給される電源
端子ＴＶが接続されている。ｐトランジスタＰ１のドレ
インは、ｐトランジスタＰ２のソースに接続されてい
る。ｐトランジスタＰ２のバックゲートには電源端子Ｔ
Ｖが接続されており、ゲートには接地電位ＧＮＤが供給
される接地端子ＴＧが接続されている。
【００８５】ｎトランジスタＮ１のソース、ゲート、バ
ックゲートには、接地端子ＴＧが接続されている。ｎト
ランジスタＮ１のドレインは、ｎトランジスタＮ２のソ
ースに接続されている。ｎトランジスタＮ２のゲートに
は、電源端子ＴＶが接続されており、バックゲートには
接地端子ＴＧが接続されている。
ックゲートには、接地端子ＴＧが接続されている。ｎト
ランジスタＮ１のドレインは、ｎトランジスタＮ２のソ
ースに接続されている。ｎトランジスタＮ２のゲートに
は、電源端子ＴＶが接続されており、バックゲートには
接地端子ＴＧが接続されている。
【００８６】さらに、ｐトランジスタＰ２のドレイン、
及びｎトランジスタＮ２のドレインには、入力信号ある
いは出力信号が入出力される入出力端子Ｉ／Ｏが接続さ
れている。
及びｎトランジスタＮ２のドレインには、入力信号ある
いは出力信号が入出力される入出力端子Ｉ／Ｏが接続さ
れている。
【００８７】前記保護回路の概略的な断面構造は、図９
（ｂ）に示すように、図１（ａ）に示したｐトランジス
タＰ１、Ｐ２と、図２（ａ）に示したｎトランジスタＮ
１、Ｎ２とを隣接して配置した構造であり、電源端子Ｔ
Ｖ、接地端子ＴＧ、入出力端子Ｉ／Ｏへの接続は以下の
ようになっている。
（ｂ）に示すように、図１（ａ）に示したｐトランジス
タＰ１、Ｐ２と、図２（ａ）に示したｎトランジスタＮ
１、Ｎ２とを隣接して配置した構造であり、電源端子Ｔ
Ｖ、接地端子ＴＧ、入出力端子Ｉ／Ｏへの接続は以下の
ようになっている。
【００８８】ｐトランジスタＰ１のソース領域１４、ゲ
ート電極１７、ｎ型ウェル１２、及びｎトランジスタＮ
２のゲート電極２５には、電源電位Ｖccが供給される電
源端子ＴＶが接続されている。ｎトランジスタＮ１のソ
ース領域２１、ゲート電極２４、ｐ型基板１１、及びｐ
トランジスタＰ２のゲート電極１８には、接地電位ＧＮ
Ｄが供給される接地端子ＴＧが接続されている。ｐトラ
ンジスタＰ２のドレイン領域１５、及びｎトランジスタ
Ｎ２のドレイン領域２２には、入力信号あるいは出力信
号が入出力される入出力端子Ｉ／Ｏが接続されている。
ート電極１７、ｎ型ウェル１２、及びｎトランジスタＮ
２のゲート電極２５には、電源電位Ｖccが供給される電
源端子ＴＶが接続されている。ｎトランジスタＮ１のソ
ース領域２１、ゲート電極２４、ｐ型基板１１、及びｐ
トランジスタＰ２のゲート電極１８には、接地電位ＧＮ
Ｄが供給される接地端子ＴＧが接続されている。ｐトラ
ンジスタＰ２のドレイン領域１５、及びｎトランジスタ
Ｎ２のドレイン領域２２には、入力信号あるいは出力信
号が入出力される入出力端子Ｉ／Ｏが接続されている。
【００８９】また、前記保護回路の半導体基板上のレイ
アウトは、図９（ｃ）に示すように、図１（ｂ）に示し
たｐトランジスタＰ１、Ｐ２と、図２（ｂ）に示したｎ
トランジスタＮ１、Ｎ２とを隣接して配置したものであ
り、電源端子ＴＶ、接地端子ＴＧ、入出力端子Ｉ／Ｏへ
の接続は図９（ｂ）に示した断面構造にて説明した通り
である。
アウトは、図９（ｃ）に示すように、図１（ｂ）に示し
たｐトランジスタＰ１、Ｐ２と、図２（ｂ）に示したｎ
トランジスタＮ１、Ｎ２とを隣接して配置したものであ
り、電源端子ＴＶ、接地端子ＴＧ、入出力端子Ｉ／Ｏへ
の接続は図９（ｂ）に示した断面構造にて説明した通り
である。
【００９０】このように構成された保護回路では、電源
端子ＴＶを電源電位Ｖccに接続し、接地端子ＴＧを接地
電位ＧＮＤに接続した場合において、ゲート電極１８に
は接地電位ＧＮＤが印加されていることにより、ソース
領域１４とドレイン領域１５間のゲート領域の一部にチ
ャネルが形成され、従来の保護素子（ｐトランジスタＰ
１１）よりも見かけ上のトランジスタチャネル長が短く
なる。これにより、マイナス電位を持つ静電気の印加に
より、入出力端子Ｉ／Ｏに流れ込んできた電荷を電源端
子ＴＶを介して電源電位Ｖccに逃がしやすくでき、静電
気による内部素子の破壊を未然に防ぐことができる。
端子ＴＶを電源電位Ｖccに接続し、接地端子ＴＧを接地
電位ＧＮＤに接続した場合において、ゲート電極１８に
は接地電位ＧＮＤが印加されていることにより、ソース
領域１４とドレイン領域１５間のゲート領域の一部にチ
ャネルが形成され、従来の保護素子（ｐトランジスタＰ
１１）よりも見かけ上のトランジスタチャネル長が短く
なる。これにより、マイナス電位を持つ静電気の印加に
より、入出力端子Ｉ／Ｏに流れ込んできた電荷を電源端
子ＴＶを介して電源電位Ｖccに逃がしやすくでき、静電
気による内部素子の破壊を未然に防ぐことができる。
【００９１】また、ゲート電極２５には電源電位Ｖccが
印加されていることにより、ソース領域２１とドレイン
領域２２間のゲート領域の一部にチャネルが形成され、
従来の保護素子（ｎトランジスタＮ１１）よりも見かけ
上のトランジスタチャネル長が短くなる。これにより、
プラス電位を持つ静電気の印加により、入出力端子Ｉ／
Ｏに流れ込んできた電荷を接地端子ＴＧを介して接地電
位ＧＮＤに逃がしやすくでき、静電気による内部素子の
破壊を未然に防ぐことができる。
印加されていることにより、ソース領域２１とドレイン
領域２２間のゲート領域の一部にチャネルが形成され、
従来の保護素子（ｎトランジスタＮ１１）よりも見かけ
上のトランジスタチャネル長が短くなる。これにより、
プラス電位を持つ静電気の印加により、入出力端子Ｉ／
Ｏに流れ込んできた電荷を接地端子ＴＧを介して接地電
位ＧＮＤに逃がしやすくでき、静電気による内部素子の
破壊を未然に防ぐことができる。
【００９２】なおここでは、入出力端子Ｉ／Ｏを例に取
り説明したが、信号の入力のみを行う入力端子、または
出力のみを行う出力端子とした場合も同様である。
り説明したが、信号の入力のみを行う入力端子、または
出力のみを行う出力端子とした場合も同様である。
【００９３】
【発明の効果】以上述べたようにこの発明によれば、半
導体回路の静電気耐量を向上させることができる保護回
路を提供することが可能である。
導体回路の静電気耐量を向上させることができる保護回
路を提供することが可能である。
【図１】（ａ）はこの発明の第１の実施の形態の保護回
路を構成するｐチャネルＭＯＳトランジスタの概略的な
断面図であり、（ｂ）は前記ｐチャネルＭＯＳトランジ
スタの半導体基板上のレイアウトである。
路を構成するｐチャネルＭＯＳトランジスタの概略的な
断面図であり、（ｂ）は前記ｐチャネルＭＯＳトランジ
スタの半導体基板上のレイアウトである。
【図２】（ａ）はこの発明の第１の実施の形態の保護回
路を構成するｎチャネルＭＯＳトランジスタの概略的な
断面図であり、（ｂ）は前記ｎチャネルＭＯＳトランジ
スタの半導体基板上のレイアウトである。
路を構成するｎチャネルＭＯＳトランジスタの概略的な
断面図であり、（ｂ）は前記ｎチャネルＭＯＳトランジ
スタの半導体基板上のレイアウトである。
【図３】（ａ）はこの発明の第１の実施の形態の保護回
路の構成を示す回路図であり、（ｂ）は前記保護回路の
概略的な断面図であり、（ｃ）は前記保護回路の半導体
基板上のレイアウトである。
路の構成を示す回路図であり、（ｂ）は前記保護回路の
概略的な断面図であり、（ｃ）は前記保護回路の半導体
基板上のレイアウトである。
【図４】この発明の第２の実施の形態の保護回路（第１
例）の構成を示す半導体基板上のレイアウトである。
例）の構成を示す半導体基板上のレイアウトである。
【図５】この発明の第２の実施の形態の保護回路（第２
例）の構成を示す半導体基板上のレイアウトである。
例）の構成を示す半導体基板上のレイアウトである。
【図６】（ａ）はこの発明の第２の実施の形態の保護回
路（第３例）の構成を示す回路図であり、（ｂ）は前記
保護回路の概略的な断面図であり、（ｃ）は前記保護回
路の半導体基板上のレイアウトである。
路（第３例）の構成を示す回路図であり、（ｂ）は前記
保護回路の概略的な断面図であり、（ｃ）は前記保護回
路の半導体基板上のレイアウトである。
【図７】この発明の第３の実施の形態の保護回路（第１
例）の構成を示す半導体基板上のレイアウトである。
例）の構成を示す半導体基板上のレイアウトである。
【図８】この発明の第３の実施の形態の保護回路（第２
例）の構成を示す半導体基板上のレイアウトである。
例）の構成を示す半導体基板上のレイアウトである。
【図９】（ａ）はこの発明の第３の実施の形態の保護回
路（第３例）の構成を示す回路図であり、（ｂ）は前記
保護回路の概略的な断面図であり、（ｃ）は前記保護回
路の半導体基板上のレイアウトである。
路（第３例）の構成を示す回路図であり、（ｂ）は前記
保護回路の概略的な断面図であり、（ｃ）は前記保護回
路の半導体基板上のレイアウトである。
【図１０】（ａ）は従来の保護回路の構成を示す回路図
であり、（ｂ）は前記保護回路の概略的な断面図であ
り、（ｃ）は前記保護回路の半導体基板上のレイアウト
である。
であり、（ｂ）は前記保護回路の概略的な断面図であ
り、（ｃ）は前記保護回路の半導体基板上のレイアウト
である。
１１…ｐ型シリコン半導体基板 １２…ｎ型ウェル １３…素子分離絶縁膜 １４…ソース領域（ｐ+型） １５…ドレイン領域（ｐ+型） １６…島領域（ｐ+型） １７…ゲート電極 １８…ゲート電極 ２１…ソース領域（ｎ+型） ２２…ドレイン領域（ｎ+型） ２３…島領域（ｎ+型） ２４…ゲート電極 ２５…ゲート電極 Ｎ１…ｎチャネルＭＯＳトランジスタ Ｎ２…ｎチャネルＭＯＳトランジスタ Ｐ１…ｐチャネルＭＯＳトランジスタ Ｐ２…ｐチャネルＭＯＳトランジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 伊藤 佳充 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 水田 勝 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 Ｆターム(参考） 5F038 BH07 BH13 CD02 CD04 DF01 EZ20 5F048 AA02 AC01 AC03 BA01 CC08 CC09 CC13 CC19
Claims (7)
- 【請求項１】 電源電位が供給される電源端子と、 基準電位が供給される基準端子と、 前記電源端子にゲート、ソース、バックゲートが接続さ
れた第１のｐチャネルＭＯＳトランジスタと、 前記第１のｐチャネルＭＯＳトランジスタのドレインに
ソースが接続され、前記電源端子にバックゲートが接続
され、前記基準端子にゲート、ドレインが接続された第
２のｐチャネルＭＯＳトランジスタと、 前記基準端子にゲート、ソース、バックゲートが接続さ
れた第１のｎチャネルＭＯＳトランジスタと、 前記第１のｎチャネルＭＯＳトランジスタのドレインに
ソースが接続され、前記基準端子にバックゲートが接続
され、前記電源端子にゲート、ドレインが接続された第
２のｐチャネルＭＯＳトランジスタと、 を具備することを特徴とする保護回路。 - 【請求項２】 電源電位が供給される電源端子と、 信号が入出力される入出力端子と、 前記電源端子にゲート、ソース、バックゲートが接続さ
れた第１のｐチャネルＭＯＳトランジスタと、 前記第１のｐチャネルＭＯＳトランジスタのドレインに
ソースが接続され、前記電源端子にバックゲートが接続
され、前記入出力端子にゲート、ドレインが接続された
第２のｐチャネルＭＯＳトランジスタと、 を具備することを特徴とする保護回路。 - 【請求項３】 基準電位が供給される基準端子と、 信号が入出力される入出力端子と、 前記基準端子にゲート、ソース、バックゲートが接続さ
れた第１のｎチャネルＭＯＳトランジスタと、 前記第１のｎチャネルＭＯＳトランジスタのドレインに
ソースが接続され、前記基準端子にバックゲートが接続
され、前記入出力端子にゲート、ドレインが接続された
第２のｐチャネルＭＯＳトランジスタと、 を具備することを特徴とする保護回路。 - 【請求項４】 電源電位が供給される電源端子と、 基準電位が供給される基準端子と、 信号が入出力される入出力端子と、 前記電源端子にゲート、ソース、バックゲートが接続さ
れた第１のｐチャネルＭＯＳトランジスタと、 前記第１のｐチャネルＭＯＳトランジスタのドレインに
ソースが接続され、前記電源端子にバックゲートが接続
され、前記入出力端子にゲート、ドレインが接続された
第２のｐチャネルＭＯＳトランジスタと、 前記基準端子にゲート、ソース、バックゲートが接続さ
れた第１のｎチャネルＭＯＳトランジスタと、 前記第１のｎチャネルＭＯＳトランジスタのドレインに
ソースが接続され、前記基準端子にバックゲートが接続
され、前記入出力端子にゲート、ドレインが接続された
第２のｐチャネルＭＯＳトランジスタと、 を具備することを特徴とする保護回路。 - 【請求項５】 電源電位が供給される電源端子と、 基準電位が供給される基準端子と、 信号が入出力される入出力端子と、 前記電源端子にゲート、ソース、バックゲートが接続さ
れた第１のｐチャネルＭＯＳトランジスタと、 前記第１のｐチャネルＭＯＳトランジスタのドレインに
ソースが接続され、前記電源端子にバックゲートが接続
され、前記基準端子にゲートが接続され、前記入出力端
子にドレインが接続された第２のｐチャネルＭＯＳトラ
ンジスタと、 を具備することを特徴とする保護回路。 - 【請求項６】 基準電位が供給される基準端子と、 電源電位が供給される電源端子と、 信号が入出力される入出力端子と、 前記基準端子にゲート、ソース、バックゲートが接続さ
れた第１のｎチャネルＭＯＳトランジスタと、 前記第１のｎチャネルＭＯＳトランジスタのドレインに
ソースが接続され、前記基準端子にバックゲートが接続
され、前記電源端子にゲートが接続され、前記入出力端
子にドレインが接続された第２のｎチャネルＭＯＳトラ
ンジスタと、 を具備することを特徴とする保護回路。 - 【請求項７】 電源電位が供給される電源端子と、 基準電位が供給される基準端子と、 信号が入出力される入出力端子と、 前記電源端子にゲート、ソース、バックゲートが接続さ
れた第１のｐチャネルＭＯＳトランジスタと、 前記第１のｐチャネルＭＯＳトランジスタのドレインに
ソースが接続され、前記電源端子にバックゲートが接続
され、前記基準端子にゲートが接続され、前記入出力端
子にドレインが接続された第２のｐチャネルＭＯＳトラ
ンジスタと、 前記基準端子にゲート、ソース、バックゲートが接続さ
れた第１のｎチャネルＭＯＳトランジスタと、 前記第１のｎチャネルＭＯＳトランジスタのドレインに
ソースが接続され、前記基準端子にバックゲートが接続
され、前記電源端子にゲートが接続され、前記入出力端
子にドレインが接続された第２のｎチャネルＭＯＳトラ
ンジスタと、 を具備することを特徴とする保護回路。
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