CN1350331A - 设置在半导体电路中的保护电路 - Google Patents

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Abstract

半导体装置具备供给电源电位的电源端子和供给基准电位的基准端子、第1、第2p沟和第1、第2n沟MOS晶体管。第1p沟MOS晶体管的栅极、源极和背面栅极连接电源端子。第2p沟MOS晶体管的源极连接第1p沟MOS晶体管的漏极,背面栅极连接电源端子,栅极和漏极连接基准端子。第1n沟MOS晶体管的栅极、源极和背面栅极连接基准端子。第2n沟MOS晶体管的源极连接第1n沟MOS晶体管的漏极,背面栅极连接基准端子,栅极和漏极连接电源端子。

Description

设置在半导体电路中的保护电路
技术领域
本发明涉及在半导体电路中设置的保护电路，特别是涉及用来防止半导体电路被静电破坏的保护电路。
背景技术
以往，为了防止半导体电路(以下记作IC)被静电破坏于未然，通例是给IC的端子加上各种各样的静电对策用的保护电路。最近，加在输入端子或输出端子上的静电进入供给电源电位的电源端子或供给接地电位(或者基准电位)的接地端子(或基准端子)，破坏内部元器件的情况不断地增加起来。
例如，在以往，把用MOS器件形成用来使进入到电源端子中来的静电产生的电荷向接点端子逃逸的保护电路，配置在电源端子和接地端子之间。
以下，用图1A到图1C说明现有的上述保护电路。
图1A的电路图示出了现有的保护电路的构成。图1B是上述保护电路的概略性的剖面图，图1C是上述保护电路在半导体衬底上边的布局。
该保护电路，如图1A所示，由p沟MOS晶体管(以下，叫做pMOS晶体管)P11和n沟MOS晶体管(以下，叫做nMOS晶体管)N11构成。
供给电源电位的电源端子TV连接在上述pMOS晶体管P11的源极、栅极和背面栅极上。供给接地电位GND的接地端子TG连接在nMOS晶体管N11的源极、栅极和背面栅极上。此外，把接地端子TG连接在pMOS晶体管P11的漏极上。
上述保护电路的概略性的剖面构造，变成为如图1B所示。在p型半导体衬底101内，形成n型阱102，在该n型阱102内形成用器件隔离绝缘膜103隔离开来的器件区域。在该器件区域102内，形成源极区域(p+型)104、漏极区域(p+型)105。在源极区域104和漏极区域105之间的沟道上边，通过栅极绝缘膜(未画出来)配置栅极电极107。这样形成上述pMOS晶体管P11。
此外，在上述p型半导体衬底101内，形成源极区域(n+型)121、漏极区域(n+型)122。在源极区域121和漏极区域122之间的沟道上边，通过栅极绝缘膜(未画出来)配置栅极电极124。用这些，形成上述nMOS晶体管N11。
电源端子TV连接在上述pMOS晶体管P11的源极区域104、栅极电极107、n型阱102上。电源端子TV连接到nMOS晶体管N11的漏极区域122上，接地端子TG则连接到源极区域121、栅极电极124、p型半导体衬底101上。此外，接地端子TG还连接到pMOS晶体管P11的漏极区域105上。
上述保护电路在半导体衬底上边的布局，变成为如图1C所示。构成pMOS晶体管P11的源极区域104和漏极区域105被配置为互相隔离。在源极区域104和漏极区域105之间配置栅极电极107。在源极区域104内，配置源极接触104A，在漏极区域105内，配置漏极接触105A。另外，漏极接触105A和栅极电极107之间的距离，变得比源极接触104A与栅极电极107之间的距离长。
此外，构成上述nMOS晶体管N11的源极区域121和漏极区域122被配置为彼此隔离。在源极区域121和漏极区域122之间配置栅极电极124。在源极区域121内，配置源极接触121A，在漏极区域122内，配置漏极接触122A。另外，漏极接触122A和栅极电极124之间的距离，变得比源极接触121A与栅极电极124之间的距离长。
但是，即便是把上边所说的保护电路附加在半导体电路的电源端子TV与接地端子TG之间的情况下，也频繁地发生半导体电路内的内部元器件被破坏的情况。为此，在现有的半导体电路中，为了解析被静电破坏的部位，提高破坏部位的抗静电能力，毫无例外地要对每一个产品进行个别修正。
发明内容
从某一侧面看的本发明的半导体装置，具备：供给电源电位的电源端子；供给基准电位的基准端子；具有栅极、源极、漏极和背面栅极的第1p沟MOS晶体管，上述栅极、源极、漏极和背面栅极被连接到上述电源端子上；具有栅极、源极、漏极和背面栅极的第2p沟MOS晶体管，上述源极，被连接到上述第1p沟MOS晶体管的漏极上，上述背面栅极被连接到上述电源端子上，上述栅极、漏极被连接到上述基准端子上；具有栅极、源极、漏极和背面栅极的第1n沟MOS晶体管，上述栅极、源极、背面栅极，被连接到上述基准端子上；具有栅极、源极、漏极和背面栅极的第2n沟MOS晶体管，上述源极被连接到上述第1n沟MOS晶体管的漏极上，上述背面栅极被连接到上述基准端子上，上述栅极、漏极被连接到上述电源端子上。
附图说明
图1A的电路图示出了现有的保护电路的构成。
图1B是现有的上述保护电路的概略性的剖面图。
图1C是现有的保护电路在半导体衬底上边的布局。
图2A是构成本发明的实施例1的保护电路的p沟MOS晶体管的概略性的剖面图。
图2B是构成上述实施例1的保护电路的上述p沟MOS晶体管在半导体衬底上边的布局。
图3A是构成本发明的实施例1的保护电路的n沟MOS晶体管的概略性的剖面图。
图3B是构成上述实施例1的保护电路的上述n沟MOS晶体管在半导体衬底上边的布局。
图4A的电路图示出了构成本发明的实施例1的保护电路的构成。
图4B是上述实施例1的上述保护电路的概略性的剖面图。
图4C是上述实施例1的上述保护电路在半导体衬底上边的布局。
图5的半导体衬底上边的布局示出了本发明的实施例2的保护电路(第1例)的构成。
图6的半导体衬底上边的布局示出了本发明的实施例2的保护电路(第2例)的构成。
图7A的电路图示出了本发明的实施例2的保护电路(第3例)的构成。
图7B是上述实施例2的上述保护电路的概略性的剖面图。
图7C是上述实施例2的上述保护电路在半导体衬底上边的布局。
图8的半导体衬底上边的布局示出了本发明的实施例3的保护电路(第1例)的构成。
图9的半导体衬底上边的布局示出了本发明的实施例3的保护电路(第2例)的构成。
图10A的电路图示出了本发明的实施例3的保护电路(第3例)的构成。
图10B是上述实施例3的上述保护电路的概略性的剖面图。
图10C是上述实施例3的上述保护电路在半导体衬底上边的布局。
具体实施方式
以下，参看附图对本发明的实施例进行说明。
[实施例1]
首先，对构成本发明的实施例1的保护电路的p沟MOS晶体管(以下，叫做pMOS晶体管)和n沟MOS晶体管(以下，叫做nMOS晶体管)进行说明。
图2A是构成实施例1的保护电路的p沟MOS晶体管的概略性的剖面图。图2B是上述p沟MOS晶体管在半导体衬底上边的布局。
如图2A所示，在p型硅半导体衬底11内，形成n型阱12，在该n型阱12内形成用器件隔离绝缘膜13进行隔离的器件区域。在该器件区域的n型阱12内，以规定的间隔形成源极区域(p+型)14、漏极区域(p+型)15。在源极区域14和漏极区域15之间，形成与这些源极区域14和漏极区域15隔离的浮置状态的岛区域(p+型)16。
在上述源极区域14与岛区域16之间的沟道上边，通过栅极绝缘膜(未画出来)形成栅极电极17。在岛区域16与漏极区域15之间的沟道上边，通过栅极绝缘膜(未画出来)形成栅极电极18。
用上边所说的源极区域14、岛区域16、这些源极区域14和岛区域16之间的沟道、和在该沟道上边的栅极电极17，形成pMOS晶体管P1。此外，用岛区域16、漏极区域15、这些岛区域16与漏极区域15之间的沟道、和在该沟道上边的栅极电极18，形成pMOS晶体管P2。
把供给电源电位Vcc的电源端子TV连接到上述pMOS晶体管P1的源极区域14、栅极电极17、n型阱12上。把供给接地电位GND(或基准电位)的接地端子(或基准端子)TG连接到pMOS晶体管P2的漏极区域15、栅极电极18上。
上述pMOS晶体管P1、P2在半导体衬底上边的布局，变成为图2B所示的那样。把构成pMOS晶体管P1、P2的源极区域14、岛区域16和漏极区域15配置为彼此隔离。在源极区域14和岛区域16之间配置栅极电极17，在岛区域16与漏极区域15之间配置栅极电极18。
在上述源极区域14内配置把该源极区域14和布线层(未画出来)连接起来的源极接触14A。在漏极区域15内，配置把该漏极区域15和布线层(未画出来)连接起来的漏极接触15A。另外，漏极接触15A和栅极电极18之间的距离，变得比根据设计规则配置的源极接触14A和栅极电极17之间的距离长。
在上述p沟MOS晶体管P1、P2中，对于构成现有的保护电路的p沟MOS晶体管P1来说，变成为已附加上在源极与漏极之间(定义为栅极区域)的栅极绝缘膜上边连接到接地端子TG上的布线层(栅极电极18)的构成。因此，pMOS晶体管P1、P2的源极区域14、岛区域16、漏极区域15和沟道所占有的面积，由于与现有的pMOS晶体管P11的源极区域104、漏极区域105和沟道所占有的面积相同，因此，要形成pMOS晶体管P1、P2，与现有的pMOS晶体管P11比较，不需要大的面积。
在这样构成的p沟MOS晶体管P1、P2中，在使电源端子TV连接到电源电位Vcc上，使接地端子TG变成为浮置状态的条件下，采用在加在输入端子或输出端子上的具有负电位的静电进入到浮置状态的栅极电极18中去时，该栅极18电极被激励为负电位的办法，在源极区域14和漏极区域15之间的栅极区域的一部分上形成沟道，使晶体管的视在沟道长度比现有的保护元件(pMOS晶体管P11)还短。借助于此，归因于具有负电位的静电的施加，就可以使进入到接地端子TG一侧来的电荷易于通过电源端子TV向电源电位Vcc逃逸，就可以防止由静电引起的内部器件的破坏于未然。
其次，对n沟MOS晶体管的构成进行说明。
图3A是构成本发明的实施例1的保护电路的n沟MOS晶体管的概略性的剖面图。图3B是上述n沟MOS晶体管在半导体衬底上边的布局。
如图3A所示，在p型硅半导体衬底11内，形成用器件隔离绝缘膜13隔离的器件区域。在该器件区域的p型衬底11内，以规定的间隔地形成源极区域(n+型)21和漏极区域(n+型)22。在源极区域21和漏极区域22之间，形成与这些源极区域21和漏极区域22隔离开来的浮置状态的岛区域(n+型)23。
在上述源极区域21与岛区域23之间的沟道上边，通过栅极绝缘膜(未画出来)形成栅极电极24。在岛区域23与漏极区域22之间的沟道上边，通过栅极绝缘膜(未画出来)形成栅极电极25。
用上边所说的源极区域21、岛区域23、这些源极区域21和岛区域23之间的沟道、和在该沟道上边的栅极电极24，形成nMOS晶体管N1。此外，用岛区域23、漏极区域22、这些岛区域23与漏极区域22之间的沟道、和在该沟道上边的栅极电极25，形成nMOS晶体管N2。
把供给接地电位GND的接地端子连接到上述nMOS晶体管N1的源极区域21、栅极电极24、p型衬底21上。把供给电源电位Vcc的电源端子TV连接到nMOS晶体管N2的漏极区域22、栅极电极25上。
上述n沟MOS晶体管N1、N2在半导体衬底上边的布局，变成为图3B所示的那样。把构成nMOS晶体管N1、N2的源极区域21、岛区域23和漏极区域22配置为彼此隔离。在源极区域21和岛区域23之间配置栅极电极24，在岛区域23与漏极区域22之间配置栅极电极25。
在上述源极区域21内，配置把该源极区域21和布线层(未画出来)连接起来的源极接触21A。在漏极区域22内，配置把该漏极区域22和布线层(未画出来)连接起来的漏极接触22A。另外，漏极接触22A和栅极电极25之间的距离，变得比根据设计规则配置的源极接触21A和栅极电极24之间的距离长。
在上述n沟MOS晶体管N1、N2中，对于构成现有的保护电路的n沟MOS晶体管N11来说，变成为已附加上在源极与漏极之间(定义为栅极区域)的栅极绝缘膜上边连接到接地端子TG上的布线层(栅极电极25)的构成。因此，nMOS晶体管N1、N2的源极区域21、岛区域23、漏极区域22和沟道所占有的面积，由于与现有的nMOS晶体管N11的源极区域121、漏极区域122和沟道所占有的面积相同，因此，要形成nMOS晶体管N1、N2，与现有的nMOS晶体管N11比较，不需要大的面积。
在这样构成的n沟MOS晶体管N1、N2中，在使接地端子TG连接到接地电位GND上，使电源端子TV变成为浮置状态的条件下，采用在加在输入端子或输出端子上的具有正电位的静电进入到浮置状态的栅极电极25中去时，该栅极电极25被激励为正电位的办法，在源极区域21和漏极区域22之间的栅极区域的一部分上形成沟道，使晶体管的视在沟道长度比现有的保护电路(nMOS晶体管N11)还短。借助于此，归因于具有正电位的静电的施加，就可以使进入到电源端子TV一侧来的电荷通过接地端子TG向接地电位GND逃逸，就可以防止由静电引起的内部器件的破坏于未然。
其次，对用上述p沟MOS晶体管P1、P2和n沟MOS晶体管N1、N2构成的实施例1的保护电路进行说明。
图4A的电路图示出了构成本发明的实施例1的保护电路的构成。图4B是上述保护电路的概略性的剖面图。图4C是上述保护电路在半导体衬底上边的布局。
该保护电路，如图4A所示，由p沟MOS晶体管P1、P2和n沟MOS晶体管N1、N2构成。
把供给电源电位Vcc的电源端子TV连接到上述pMOS晶体管P1的源极、栅极、背面栅极上。PMOS晶体管P1的漏极被连接到pMOS晶体管P2的源极上。把电源端子TV连接到pMOS晶体管P2的背面栅极上，把供给接地电位GND的接地端子TG连接到漏极、栅极上。
把接地端子TG连接到nMOS晶体管N1的源极、栅极、背面栅极上。nMOS晶体管N1的漏极，被连接到nMOS晶体管N2的源极上。把电源端子TV连接到nMOS晶体管N2的漏极、栅极上，把接地端子TG连接到背面栅极上。
上述保护电路的概略性的剖面构造，如图4B所示，是把在图2A中所示的pMOS晶体管P1、P2和在图3A中所示的nMOS晶体管N1、N2相邻地配置起来的构造，是使电源端子TV和接地端子TG分别作成为公用的构造。
此外，上述保护电路在半导体衬底上边的布局，如图4C所示，是把在图2B中所示的pMOS晶体管P1、P2和在图3B中所示的nMOS晶体管N1、N2相邻地配置起来的构造，是使电源端子TV和接地端子TG分别作成为公用的构造。
本实施例1的保护电路，可以连接在半导体电路中的供给电源电位Vcc的电源线和供给接地电位GND的接地线之间使用。
在这样构成的保护电路中，如上所述，在使电源端子TV连接到电源电位Vcc上，使接地端子TG变成为浮置状态的情况下，采用在加在输入端子或输出端子上的具有负电位的静电进入到浮置状态的栅极电极18中去时，该栅极电极18被激励为负电位的办法，在源极区域14和漏极区域15之间的栅极区域的一部分上形成沟道，使晶体管的视在沟道长度比现有的保护电路(pMOS晶体管P11)还短。借助于此，归因于具有负电位的静电的施加，就可以使进入到接地端子TG一侧来的电荷易于通过电源端子TV向电源电位Vcc逃逸，就可以防止由静电引起的内部器件的破坏于未然。
在使接地端子TG连接到接地电位GND上，使电源端子TV变成为浮置状态的情况下，采用在加在输入端子或输出端子上的具有正电位的静电进入到浮置状态的栅极电极25中去时，该栅极电极25被激励为正电位的办法，在源极区域21和漏极区域22之间的栅极区域的一部分上形成沟道，使晶体管的视在沟道长度比现有的保护电路(nMOS晶体管N11)还短。借助于此，归因于具有正电位的静电的施加，就可以使进入到电源端子TV一侧来的电荷易于通过接地端子TG向接地电位GND逃逸，就可以防止由静电引起的内部器件的破坏于未然。
[实施例2]
其次，作为本发明的实施例2的保护电路，说明把图2A、图2B所示的pMOS晶体管P1、P2连接到电源端子TV和输入输出端子I/O之间的第1例，把图3A、图3B所示的nMOS晶体管N1、N2连接到接地端子TG和输出端子I/O之间的第2例，和把这些第1例和第2例组合起来的第3例。
图5的半导体衬底上边的布局示出了实施例2的保护电路(第1例)的构成。
在该保护电路中，如图5所示，供给电源电位Vcc的电源端子TV被连接到pMOS晶体管P1的源极区域14、栅极电极17、本身为n型阱的背面栅极(未画出来)上。输入输出输入信号或输出信号的输入输出端子I/O被连接到pMOS晶体管P2的漏极区域15、栅极电极18上。其它的构成与图2B所示的构成是同样的。
在这样地构成的保护电路中，在把电源端子TV连接到电源电位Vcc上的情况下，采用在加在输入输出端子I/O上的具有负电位的静电进入到栅极电极18中去时，该栅极电极18被激励为负电位的办法，在源极区域14和漏极区域15之间的栅极区域的一部分上形成沟道，使晶体管的视在沟道长度比现有的保护电路(pMOS晶体管P11)还短。借助于此，归因于具有负电位的静电的施加，就可以使流入到输入输出端子I/O中来的电荷易于通过电源端子TV向电源电位Vcc逃逸，就可以防止由静电引起的内部器件的破坏于未然。
另外在这里，虽然是以输入输出端子I/O为例进行的说明，但是，在变成为仅仅进行信号的输入的输入端子或仅仅进行信号的输出的输出端子的情况下也是一样的。
此外，图6的半导体衬底上边的布局示出了实施例2的保护电路(第2例)的构成。
在该保护电路中，如图6所示，供给接地电位GND的接地端子TG被连接到nMOS晶体管N1的源极区域21、栅极电极24、本身为p衬底的背面栅极(未画出来)上。输入输出输入信号或输出信号的输入输出端子I/O被连接到nMOS晶体管N2的漏极区域22、栅极电极25上。其它的构成与图3B所示的构成是同样的。
在这样地构成的保护电路中，在把接地端子TG连接到接地电位GND上的情况下，采用在加在输入输出端子I/O上的具有正电位的静电进入到栅极电极25中去时，该栅极电极25被激励为正电位的办法，在源极区域21和漏极区域22之间的栅极区域的一部分上形成沟道，使晶体管的视在沟道长度比现有的保护电路(nMOS晶体管N11)还短。借助于此，归因于具有正电位的静电的施加，就可以使流入到输入输出端子I/O中来的电荷易于通过电源端子TV向电源电位Vcc逃逸，就可以防止由静电引起的内部器件的破坏于未然。
另外在这里，虽然是以输入输出端子I/O为例进行的说明，但是，在变成为仅仅进行信号的输入的输入端子或仅仅进行信号的输出的输出端子的情况下也是一样的。
图7A的电路图示出了本发明的实施例2的保护电路(第3例)的构成。图7B是上述保护电路的概略性的剖面图。图7C是上述保护电路在半导体衬底上边的布局。
该保护电路，如图7A所示，由p沟MOS晶体管P1、P2和n沟MOS晶体管N1、N2构成。
把供给电源电位Vcc的电源端子TV连接到上述pMOS晶体管P1的源极、栅极、背面栅极上。pMOS晶体管P1的漏极被连接到pMOS晶体管P2的源极上。把电源端子TV连接到pMOS晶体管P2的背面栅极上，把输入输出输入信号或输出信号的输入输出端子I/O连接到漏极、栅极上。
把供给接地电位GND的接地端子TG连接到上述nMOS晶体管N1的源极、栅极、背面栅极上。nMOS晶体管N1的漏极被连接到nMOS晶体管N2的源极上。把输入输出端子I/O连接到nMOS晶体管N2的漏极、栅极上，把接地端子TG连接到背面栅极上。
上述保护电路的概略性的剖面构造，如图7B所示，是把在图2A中所示的pMOS晶体管P1、P2和在图3A中所示的nMOS晶体管N1、N2相邻地配置起来的构造，向电源端子TV、接地端子TG和输入输出端子I/O的连接如下所述。
供给电源电位Vcc的电源端子TV被连接到pMOS晶体管P1的源极区域14、栅极电极17、n型阱12上。输入输出输入信号或输出信号的输入输出端子I/O被连接到pMOS晶体管P2的漏极区域15、栅极电极18上。
供给接地电位GND的接地端子TG被连接到nMOS晶体管N1的源极区域21、栅极电极24、p型衬底11上。输入输出端子I/O被连接到nMOS晶体管N2的漏极区域22、栅极电极25上。
此外，上述保护电路在半导体衬底上边的布局，如图7C所示，是把在图2B中所示的pMOS晶体管P1、P2和在图3B中所示的nMOS晶体管N1、N2相邻地配置起来的构造，向电源端子TV、接地端子TG、输入输出端子I/O的连接，与用图7B的剖面构造说明的是一样的。
在这样地构成的保护电路中，在把电源端子TV连接到电源电位Vcc上，把接地端子TG连接到接地电位GND上的情况下，采用在加在输入输出端子I/O上的具有负电位的静电进入到栅极电极18中去时，该栅极电极18被激励为负电位的办法，在源极区域14和漏极区域15之间的栅极区域的一部分上形成沟道，使晶体管的视在沟道长度比现有的保护电路(pMOS晶体管P11)还短。借助于此，归因于具有负电位的静电的施加，就可以使流入到输入输出端子I/O中来的电荷易于通过电源端子TV向电源电位Vcc逃逸，就可以防止由静电引起的内部器件的破坏于未然。
此外，采用在加在输入输出端子I/O上的具有正电位的静电进入到栅极电极25中去时，该栅极电极25被激励为正电位的办法，在源极区域21和漏极区域22之间的栅极区域的一部分上形成沟道，使晶体管的视在沟道长度比现有的保护电路(nMOS晶体管N11)还短。借助于此，归因于具有正电位的静电的施加，就可以使进入到电源端子TV一侧来的电荷易于通过接地端子TG向接地电位GND逃逸，就可以防止由静电引起的内部器件的破坏于未然。
另外在这里，虽然是以输入输出端子I/O为例进行的说明，但是，在变成为仅仅进行信号的输入的输入端子或仅仅进行信号的输出的输出端子的情况下也是一样的。
[实施例3]
其次，作为本发明的实施例3的保护电路，说明把图2A、图2B所示的pMOS晶体管P1、P2连接到输入端子I/O、接地端子TG、电源端子TV上的第1例，把图3A、图3B所示的nMOS晶体管N1、N2连接到输出端子I/O、接地端子TG、电源端子TV上的第2例，和把这些第1例和第2例组合起来的第3例。
图8的半导体衬底上边的布局示出了实施例3的保护电路(第1例)的构成。
在该保护电路中，如图8所示，供给电源电位Vcc的电源端子TV被连接到pMOS晶体管P1的源极区域14、栅极电极17、本身为n型阱的背面栅极(未画出来)上。供给接地电位GND的接地端子TG被连接到pMOS晶体管P2的栅极电极18上。输入输出输入信号或输出信号的输入输出端子I/O被连接到pMOS晶体管P2的漏极区域15上。其它的构成与图2B所示的构成是同样的。
在这样地构成的pMOS晶体管P1、P2中，在使电源端子TV连接到电源电位Vcc上，使TG变成为浮置状态的条件下，采用在加在输入端子或输出端子上的具有负电位的静电进入到栅极电极18中去时，该栅极电极18被激励为负电位的办法，在源极区域14和漏极区域15之间的栅极区域的一部分上形成沟道，使晶体管的视在沟道长度比现有的保护电路(pMOS晶体管P11)还短。借助于此，归因于具有负电位的静电的施加，就可以使进入到接地端子TG一侧中来的电荷易于通过电源端子TV向电源电位Vcc逃逸，就可以防止由静电引起的内部器件的破坏于未然。
另外在这里，虽然是以输入输出端子I/O为例进行的说明，但是，在变成为仅仅进行信号的输入的输入端子或仅仅进行信号的输出的输出端子的情况下也是一样的。
此外，图9的半导体衬底上边的布局示出了实施例3的保护电路(第2例)的构成。
在该保护电路中，如图9所示，供给接地电位GND的接地端子TG被连接到nMOS晶体管N1的源极区域21、栅极电极24、本身为p衬底的背面栅极(未画出来)上。供给电源电位Vcc的电源端子TV被连接到nMOS晶体管N2的栅极电极25上。输入输出输入信号或输出信号的输入输出端子I/O被连接到nMOS晶体管N2的漏极区域22上。其它的构成与图3B所示的构成是同样的。
在这样地构成的n沟MOS晶体管N1、N2中，在使接地端子TG连接到接地电位GND上，使电源端子TV变成为浮置的条件下，采用在加在输入输出端子I/O上的具有正电位的静电进入到栅极电极25中去时，该栅极电极25被激励为正电位的办法，在源极区域21和漏极区域22之间的栅极区域的一部分上形成沟道，使晶体管的视在沟道长度比现有的保护电路(nMOS晶体管N11)还短。借助于此，归因于具有正电位的静电的施加，就可以使进入到电源端子TV一侧中来的电荷易于通过接地端子TG向接地电位GND逃逸，就可以防止由静电引起的内部器件的破坏于未然。
另外在这里，虽然是以输入输出端子I/O为例进行的说明，但是，在变成为仅仅进行信号的输入的输入端子或仅仅进行信号的输出的输出端子的情况下也是一样的。
此外，图10A的电路图示出了实施例3的保护电路(第3例)的构成。图10B是上述保护电路的概略性的剖面图。图10C是上述保护电路在半导体衬底上边的布局。
该保护电路，如图10A所示，由p沟MOS晶体管P1、P2和n沟MOS晶体管N1、N2构成。
把供给电源电位Vcc的电源端子TV连接到上述pMOS晶体管P1的源极、栅极、背面栅极上。pMOS晶体管P1的漏极被连接到pMOS晶体管P2的源极上。把电源端子TV连接到pMOS晶体管P2的背面栅极上，把供给接地电位GND的接地端子TG连接到栅极上。
接地端子TG被连接到nMOS晶体管N1的源极、栅极、背面栅极上。nMOS晶体管N1的漏极被连接到nMOS晶体管N2的源极上。把电源端子TV连接到nMOS晶体管N2的栅极上，把接地端子TG连接到背面栅极上。
另外，输入输出输入信号或输出信号的输入输出端子I/O被连接到pMOS晶体管P2的漏极和nMOS晶体管N2的漏极上。
上述保护电路的概略性的剖面构造，如图10B所示，是把在图2A中所示的pMOS晶体管P1、P2和在图3A中所示的nMOS晶体管N1、N2相邻地配置起来的构造，向电源端子TV、接地端子TG和输入输出端子I/O的连接如下所述。
供给电源电位Vcc的电源端子TV被连接到pMOS晶体管P1的源极区域14、栅极电极17、n型阱12和nMOS晶体管N2的栅极电极25上。供给接地电位GND的接地端子TG被连接到nMOS晶体管N1的源极区域21、栅极电极24、p型衬底11和pMOS晶体管P2的栅极电极18上。输入输出输入信号或输出信号的输入输出端子I/O被连接到pMOS晶体管P2的漏极区域15和nMOS晶体管N2的漏极区域22上。
此外，上述保护电路在半导体衬底上边的布局，如图10C所示，是把在图2B中所示的pMOS晶体管P1、P2和在图3B中所示的nMOS晶体管N1、N2相邻地配置起来的构造，向电源端子TV、接地端子TG、输入输出端子I/O的连接，与用图7B的剖面构造说明的是一样的。
在这样地构成的p沟MOS晶体管P1、P2中，在把电源端子TV连接到电源电位Vcc上，把接地端子TG连接到接地电位GND上的条件下，采用在加在输入输出端子I/O上的具有负电位的静电进入到栅极电极18中去时，该栅极电极18被激励为负电位的办法，在源极区域14和漏极区域15之间的栅极区域的一部分上形成沟道，使晶体管的视在沟道长度比现有的保护电路(pMOS晶体管P11)还短。借助于此，归因于具有负电位的静电的施加，就可以使进入到接地端子TG中来的电荷易于通过电源端子TV向电源电位Vcc逃逸，就可以防止由静电引起的内部器件的破坏于未然。
在如上所述那样地构成的n沟MOS晶体管N1、N2中，在使接地端子TG连接到接地电位GND上，使电源端子TV浮置起来的条件下，采用在加在输入输出端子I/O上的具有正电位的静电进入到浮置状态的栅极电极25中去时，该栅极电极25被激励为正电位的办法，在源极区域21和漏极区域22之间的栅极区域的一部分上形成沟道，使晶体管的视在沟道长度比现有的保护电路(nMOS晶体管N11)还短。借助于此，归因于具有正电位的静电的施加，就可以使进入到电源端子TV一侧中来的电荷易于通过接地端子TG向接地电位GND逃逸，就可以防止由静电引起的内部器件的破坏于未然。
另外在这里，虽然是以输入输出端子I/O为例进行的说明，但是，在变成为仅仅进行信号的输入的输入端子或仅仅进行信号的输出的输出端子的情况下也是一样的。
如上所述，倘采用本发明的实施例，则可以提供能够提高半导体电路的抗静电能力的保护电路。
对那些熟练的本专业的技术人员来说，还可以实现其它的优点和变形。因此，本发明在其更为宽阔的范围内不会受限于在本说明书中所提供和讲解的那些特定细节和典型的实施例。因此，在不偏离由所附权利要求及其等效要求所限定的总的发明概念的精神和范围内还可以有种种的变形。

Claims (12)

1.一种保护电路，具备：
供给电源电位的电源端子；
供给基准电位的基准端子；
具有栅极、源极、漏极和背面栅极的第1p沟MOS晶体管，上述栅极、源极和背面栅极被连接到上述电源端子上；
具有栅极、源极、漏极和背面栅极的第2p沟MOS晶体管，上述源极被连接到上述第1p沟MOS晶体管的漏极上，上述背面栅极被连接到上述电源端子上，上述栅极、漏极被连接到上述基准端子上；
具有栅极、源极、漏极和背面栅极的第1n沟MOS晶体管，上述栅极、源极、背面栅极被连接到上述基准端子上；和
具有栅极、源极、漏极和背面栅极的第2n沟MOS晶体管，上述源极被连接到上述第1n沟MOS晶体管的漏极上，上述背面栅极被连接到上述基准端子上，上述栅极、漏极被连接到上述电源端子上。
2.权利要求1所述的保护电路，上述保护电路设置在半导体衬底上边形成的半导体电路内，上述电源端子连接在上述半导体电路内的供给电源电位的电源线上，上述基准端子连接在上述半导体电路内的供给接地电位的接地线上。
3.一种保护电路，具备：
供给电源电位的电源端子；
输入输出信号的输入输出端子；
具有栅极、源极、漏极和背面栅极的第1p沟MOS晶体管，上述栅极、源极和背面栅极被连接到上述电源端子上；和
具有栅极、源极、漏极和背面栅极的第2p沟MOS晶体管，上述源极被连接到上述第1p沟MOS晶体管的漏极上，上述背面栅极被连接到上述电源端子上，上述栅极、漏极被连接到上述输入输出端子上。
4.权利要求3所述的保护电路，还具备：
供给基准电位的基准端子；
具有栅极、源极、漏极和背面栅极的第1n沟MOS晶体管，上述栅极、源极和背面栅极被连接到上述基准端子上；
具有栅极、源极、漏极和背面栅极的第2n沟MOS晶体管，上述源极被连接到上述第1n沟MOS晶体管的漏极上，上述背面栅极被连接到上述基准端子上，上述栅极、漏极被连接到上述输入输出端子上。
5.权利要求3所述的保护电路，在具有负电位的静电加到上述输入输出端子上时，向上述第2p沟MOS晶体管的上述栅极供给上述负电位，在上述第2p沟MOS晶体管的上述源极与漏极间形成沟道。
6.一种保护电路，具备：
供给基准电位的基准端子；
输入输出信号的输入输出端子；
具有栅极、源极、漏极和背面栅极的第1n沟MOS晶体管，上述栅极、源极和背面栅极被连接到上述基准端子上；和
具有栅极、源极、漏极和背面栅极的第2n沟MOS晶体管，上述源极被连接到上述第1n沟MOS晶体管的漏极上，上述背面栅极被连接到上述基准端子上，上述栅极、漏极被连接到上述输入输出端子上。
7.权利要求6所述的保护电路，在具有正电位的静电加到上述输入输出端子上时，向上述第2n沟MOS晶体管的上述栅极供给上述正电位，在上述第2n沟MOS晶体管的上述源极与漏极间形成沟道。
8.一种保护电路，具备：
供给电源电位的电源端子；
供给基准电位的基准端子；
输入输出信号的输入输出端子；
具有栅极、源极、漏极和背面栅极的第1p沟MOS晶体管，上述栅极、源极和背面栅极被连接到上述电源端子上；和
具有栅极、源极、漏极和背面栅极的第2p沟MOS晶体管，上述源极被连接到上述第1p沟MOS晶体管的漏极上，上述背面栅极被连接到上述电源端子上，上述栅极被连接到上述基准端子上，上述漏极被连接到上述输入输出端子上。
9.权利要求8所述的保护电路，还具备：
具有栅极、源极、漏极和背面栅极的第1n沟MOS晶体管，上述栅极、源极和背面栅极被连接到上述基准端子上；
具有栅极、源极、漏极和背面栅极的第2n沟MOS晶体管，上述源极被连接到上述第1n沟MOS晶体管的漏极上，上述背面栅极被连接到上述基准端子上，上述栅极被连接到上述电源端子上，上述漏极被连接到上述输入输出端子上。
10.权利要求8所述的保护电路，在向上述基准端子供给接地电位时，向上述第2p沟MOS晶体管的上述栅极供给上述接地电位，在上述第2p沟MOS晶体管的上述源极和漏极之间形成沟道。
11.一种保护电路，具备：
供给基准电位的基准端子；
供给电源电位的电源端子；
输入输出信号的输入输出端子；
具有栅极、源极、漏极和背面栅极的第1n沟MOS晶体管，上述栅极、源极和背面栅极被连接到上述基准端子上；和
具有栅极、源极、漏极和背面栅极的第2n沟MOS晶体管，上述源极被连接到上述第1n沟MOS晶体管的漏极上，上述背面栅极被连接到上述基准端子上，上述栅极被连接到上述电源端子上，上述漏极被连接到上述输入输出端子上。
12.权利要求11所述的保护电路，向上述第2n沟MOS晶体管的上述栅极供给上述电源电位，在上述第2n沟MOS晶体管的上述源极和漏极之间形成沟道。
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