CN1705121A - 静电放电保护电路及其控制方法 - Google Patents
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Abstract
一种静电放电保护电路及其控制方法，适用于一集成电路的接触垫，包括一静电放电触发模组，具有一第一晶体管以及一第二晶体管，该第一晶体管与该第二晶体管串联于该接触垫及一第一节点之间；至少一静电放电保护模组，具有一第三晶体管以及一第四晶体管，该第三晶体管与该第四晶体管串联于该接触垫及一第二节点之间；以及一限流电阻，耦接于该第一节点与该第二节点之间；当一静电放电事件发生于该接触垫时，该静电放电触发模组会比该静电放电保护模组还要早被导通。本发明在没有金属硅化物分隔制程步骤时，仍具有高静电放电耐受力特性。此外，亦可容许高电压应力，使得本发明的静电放电保护模组可应用于具有高电压的输入/输出接触垫。
Description
技术领域
本发明涉及集成电路(Integrated Circuit)设计，特别涉及一种静电放电保护电路及其控制方法，用于在静电放电发生时，保护集成电路的核心电路。
背景技术
在集成电路(Integrated Circuit；以下简称IC)中的金属氧化半导体(MOS)晶体管的栅极氧化层很容易受到损害。栅极氧化层可能因为接触到某一电压而被破坏，而该电压仅比供应电压大一点。一般标准的供应电压可为5V、3.3V、3.1V、或是更低。来自周围环境的静电电压很容易到达几千或是几万伏特。虽然电荷及任何其它影响所产生的电流都很小，但如此的电压是具有破坏性的。因此，在静电电荷增大并累积到一危险电压之前，将静电电荷排除是相当重要、十分的关键。
当IC未被组合成一大型的电路，例如，印刷电路板(printedcircuit board；PCB)，以及在印刷电路板耦接一操作电压之前，静电放电(electrostatic discharge；以下简称ESD)对IC而言，已具有利害关系了。而产生ESD的时期包括，制程、贮藏、运输、操作、以及安装。在提供IC电源后，电源的供应以及结构易吸收或是消除静电电荷。
一般ESD保护模组是增设于IC的接触垫。这些接触垫可耦接至IC或是耦接至IC的外部电路，用以提供电源、电性接地、及电子信号。在增加ESD保护模组后，仍需让IC能够正常运作。当ESD保护模组启动时，电流会经过ESD保护模组而导通到地、或是任何其它电路、接触垫(pad)。因此，当IC的核心电路在正常运作时，ESD保护模组需被有效地被隔离。当IC在正常操作时，将供应电源耦接IC的VCC接触垫，将电性接地耦接至VSS接触垫，将来自外部的电子信号耦接至对应的接触垫，以及将IC的核心电路所产生的电子信号耦接至其它接触垫，方能将该电子信号传递至外部电路及装置。当IC未耦接正常供应电源时，IC的所有接触垫均为浮接(floating)状态，或是耦接至内部的电压，例如接地或是零电压。
ESD可能发生在任何接触垫，例如，当某人接触到IC的部分接触垫，其所产生的静电电荷与人们在干燥的日子里走过地毯，然后接触接地的金属物时，其所产生的静电电荷是相同的。当IC未耦接正常的供应电源时，ESD可短暂地提供电源于一个或多个接触垫，而其它的接触垫维持浮接状态或是接地状态。由于其它的接触垫为接地，因此，当ESD提供电源于任意的接触垫时，则保护模组的作用与该IC在正常操作时的作用并不相同。当ESD事件发生时，保护模组必须在有害的电压增加前，快速地排除电流，使得静电电荷被传导至地。
ESD保护模组具有两种状态，当IC在正常操作时，ESD保护模组在IC中是没有作用的，用以避免电流流过ESD保护模组，如此，便不会影响IC的运作。而在IC没有耦接供应电源时，则ESD保护模组的目的是，当有害的电压增加前，快速地排除电流，使得静电电荷被传导至地，用以保护IC。
自行对准金属硅化物(Self-aligned Silicide)已广泛地运用于深次微米CMOS技术中，使得集电极电阻(poly resistor)以及源极或漏极区域具有较低的片电阻(sheet resistance)。在一般的ESD保护模组的设计中，接触垫(pad)可耦接至一NMOS晶体管，该晶体管可能与一寄生的双载子晶体管(bipolar junctiontransistor；以下简称BJT)装置并联。每一个这样的电路被称为指部(finger)，这些指部均并联在一起，用以排除ESD电流。然而，自对准金属硅化物的CMOS制程并没有使用金属硅化物堵塞(salicide blocked)制程，其包括在NMOS晶体管的漏极区和源极区的金属硅化物分隔(salicide blocking)及移除(salicideremoving)步骤。不均匀的导通作用在ESD保护模组或是指部以及细线之间，以及当NMOS晶体管的MOS沟道在高温下时，均会降低ESD的保护效应。由于在接触垫及NMOS晶体管的漏极间加入镇流电阻(ballast resistor)时，便可使得BJT在不同的指部下均匀地被导通，因此，移除NMOS晶体管的漏极上的自行对准金属硅化物后，便可得到镇流电阻，使得BJT在不同的指部下均匀地被导通。
上述所提到的方法称为多指部导通(multi finger turn on)技术，其可插入金属硅化物集电极电阻于NMOS晶体管的源极区及地(ground)之间，使得所有指部均可在ESD事件发生时而被触发。然而，插入电阻可能会造成其它的问题，例如，金属硅化物集电极电阻的片电阻可能会在ESD事件发生后而产生。
发展此种技术时，具有高电压耐受力的ESD设计是经常被使用在不同的高电压耐受力(high voltage tolerant；HVT)的应用中，因此，愈来愈需要改善ESD保护模组。
发明内容
本发明提供一种静电放电保护电路及其控制方法。该静电放电保护电路可设置于集成电路的每一接触垫，其包括，一第一触发模组，以及一第一保护模组。该第一触发模组及第一保护模组均耦接一第一接触垫。该第一触发模组具有第一寄生双载子晶体管。该第一保护模组具有第二寄生双载子晶体管。当ESD事件发生时，第一寄生双载子晶体管穿透，因而导通第二寄生双载子晶体管。
本发明另提供一种静电放电保护电路，适用于集成电路的每一接触垫，包括一触发模组以及多个ESD保护模组，其均耦接第一接触垫。该触发模组同时触发所有ESD保护模组，使得ESD电荷经由ESD保护模组而被释放。
本发明一种静电放电保护电路，适用于一集成电路的接触垫，包括：
一静电放电触发模组，具有一第一晶体管以及一第二晶体管，该第一晶体管与该第二晶体管串联于该接触垫及一第一节点之间；
至少一静电放电保护模组，具有一第三晶体管以及一第四晶体管，该第三晶体管与该第四晶体管串联于该接触垫及第二节点之间；以及一限流电阻，耦接于该第一节点与该第二节点之间；
其中，由于该第一晶体管与该第二晶体管的沟道长度短于该第三晶体管与该第四晶体管，因此，当一静电放电事件发生于该接触垫时，该静电放电触发模组会比该静电放电保护模组还要早被导通。
本发明所述的静电放电保护电路，还包括：
一第一寄生双载子晶体管，并联该第一晶体管与该第二晶体管；
一第一阻抗，耦接于该第一寄生双载子晶体管的基极与该第二节点之间；
一第二寄生双载子晶体管，并联该第三晶体管与该第四晶体管；以及
一第二阻抗，耦接于该第二寄生双载子晶体管的基极与该第二节点之间；
其中，该第一阻抗大于该第二阻抗。
本发明所述的静电放电保护电路，该第一寄生双载子晶体管的基极宽度短于该第二寄生双载子晶体管，使得该第一寄生双载子晶体管的热崩溃电压小于该第二寄生双载子晶体管。
本发明所述的静电放电保护电路，该静电放电触发模组包括：一第一电阻，耦接于该第一节点与该第二晶体管的栅极之间；以及一第一二极管，其阳极耦接该第二晶体管的栅极，其阴极耦接该第一晶体管的栅极；
该静电放电保护模组包括：一第二电阻，耦接于该第二节点与该第四晶体管的栅极之间；以及一第二二极管，其阳极耦接该第四晶体管的栅极，其阴极耦接该第三晶体管的栅极。
本发明所述的静电放电保护电路，该第一节点耦接该第四晶体管的栅极。
本发明所述的静电放电保护电路，该限流电阻大于该第二电阻。
本发明一种静电放电保护电路，适用于一集成电路的接触垫，所述静电放电保护电路包括：
一静电放电触发模组，包括：一第一晶体管以及一第二晶体管，该第一晶体管与该第二晶体管串联于该接触垫及一第一节点之间；一第一电阻，耦接于该第一节点与该第二晶体管的栅极之间；
至少一静电放电保护模组，每一静电放电保护模组，包括；一第三晶体管以及一第四晶体管，该第三晶体管与该第四晶体管串联于该接触垫及第二节点之间，该第三晶体管的漏极耦接该接触垫，该第四晶体管的栅极耦接该第一节点；一第二电阻，耦接于该第四晶体管的栅极与该第二节点之间；
一限流电阻，耦接于该第一节点与一第二节点之间；
其中，由于该第一晶体管与该第二晶体管的沟道长度短于该第三晶体管与该第四晶体管，因此，当一静电放电事件发生于该接触垫时，该静电放电触发模组会比该静电放电保护模组还要早被导通。
本发明所述的静电放电保护电路，还包括：
一第一寄生双载子晶体管，并联该第一晶体管与该第二晶体管；
一第一阻抗，耦接于该第一寄生双载子晶体管的基极与该第二节点之间；
一第二寄生双载子晶体管，并联该第三晶体管与该第四晶体管；以及
一第二阻抗，耦接于该第二寄生双载子晶体管的基极与该第二节点之间；
其中，该第一阻抗大于该第二阻抗。
本发明所述的静电放电保护电路，该第一寄生双载子晶体管的热崩溃电压小于该第二寄生双载子晶体管的热崩溃电压。
本发明所述的静电放电保护电路，该静电放电触发模组还包括一第一二极管，其阳极耦接该第二晶体管的栅极，其阴极耦接该第一晶体管的栅极。
本发明所述的静电放电保护电路，每一静电放电保护模组还包括一第二二极管，其阳极耦接该第四晶体管的栅极，其阴极耦接该第三晶体管的栅极。
本发明所述的静电放电保护电路，该限流电阻大于该第二电阻，使得当静电放电保护模组被导通时，该第二晶体管不会受到过度的应力。
本发明所述的静电放电保护电路，还包括一驱动模组，耦接该第一节点，使得该静电放电保护模组为一驱动电路。
本发明所述的静电放电保护电路，该静电放电触发模组还包括一二极管，其阳极耦接该第一节点，该阴极耦接该第四晶体管的栅极。
本发明所述的静电放电保护电路，该第二节点耦接至地。
本发明一种静电放电保护电路的控制方法，用于释放一集成电路的接触垫上的静电电荷，包括下列步骤：
当接触垫具有静电电荷时，导通一静电放电触发模组，该静电放电触发模组具有一第一晶体管、一第二晶体管、一第一电阻、以及一限流电阻；该第一晶体管与该第二晶体管串联于该接触垫及一第一节点之间，该第一晶体管的漏极耦接该接触垫；该第一电阻，耦接于该第一节点与该第二晶体管的栅极之间；以及
同时导通至少一静电放电保护模组，使得一电流由该第一节点流入一第四晶体管的栅极，该静电放电保护模组具有一第三晶体管、一第四晶体管、以及一第二电阻；该第三晶体管与该第四晶体管串联于该接触垫及第二节点之间，该第三晶体管的漏极耦接该接触垫；该第二电阻耦接于该第四晶体管的栅极与该第二节点之间；该限流电阻，耦接于该第一节点与一第二节点之间；
其中，由于该第一晶体管与该第二晶体管的沟道长度短于该第三晶体管与该第四晶体管，因此，当一静电放电事件发生于该接触垫，然后同时导通该静电放电保护模组时，该静电放电触发模组会比该静电放电保护模组还要早被导通。
本发明所述的静电放电保护电路的控制方法，还包括下列步骤：
提供一第一寄生双载子晶体管，并联该第一晶体管与该第二晶体管；
提供一第一阻抗，耦接于该第一寄生双载子晶体管的基极与该第二节点之间；
提供一第二寄生双载子晶体管，并联该第三晶体管与该第四晶体管；以及
提供一第二阻抗，耦接于该第二寄生双载子晶体管的基极与该第二节点之间；
其中，该第一阻抗大于该第二阻抗。
本发明所述的静电放电保护电路的控制方法，该第一寄生双载子晶体管的热崩溃电压小于该第二寄生双载子晶体管的热崩溃电压。
本发明所述的静电放电保护电路的控制方法，导通该静电放电保护模组的步骤，还包括：
导通该第二晶体管；
传输一电流，该电流流经一第一二极管，用于导通该第一晶体管。
本发明所述的静电放电保护电路的控制方法，导通该静电放电保护模组的步骤，还包括：
导通该第四晶体管；
传输一电流，该电流流经一第二二极管，用于导通该第三晶体管。
本发明所述的静电放电保护电路的控制方法，还包括下列步骤：
连接一预设控制信号至该第一节点，使得该静电放电保护模组作为一驱动电路，该静电放电保护模组是根据一二极管而变化，该二极管的阳极耦接该第一节点，其阴极耦接该第四晶体管的栅极。
本发明提供一种改善的ESD保护电路及其控制方法，当没有金属硅化物分隔制程步骤时，仍具有高ESD耐受力特性。此外，亦可容许高电压应力，使得本发明的ESD保护模组可应用于具有高电压的输入/输出接触垫。本发明是利用具有短沟道长度的串联晶体管集合(称为ESD触发装置)去触发具有长沟道长度的串联晶体管集合。
附图说明
图1显示本发明保护电路的第一实施例。
图2显示本发明第一实施例的放电电路路径示意图。
图3显示本发明第一实施例的电流-电压曲线图。
图4显示本发明保护电路的第二实施例。
图5显示本发明第二实施例的电流-电压曲线图。
图6显示本发明保护电路的第三实施例。
具体实施方式
为让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下：
图1显示本发明保护电路的第一实施例。如图所示，ESD保护装置100具有一ESD触发模组102以及ESD保护模组104。虽然图1仅显示一个ESD保护模组104，但是多个指部仍可耦接多个相同的ESD保护模组104于任何接触垫。黏着接触垫(bondpad)或是接触垫(pad)106可用以提供电源、提供外部电子输入信号、或是提供内部电子输出信号。接触垫106耦接寄生的BJT 108的发射极、NMOSFET 110的漏极、BJT 112的发射极、以及NMOS FET 114的漏极。VSS电源线耦接电阻120、124、126、128、BJT 108的集电极、以及NMOS FET 122的源极。电阻120亦耦接BJT 108的基极。电阻124耦接NMOSFET 122的栅极、二极管116的阳极、BJT 112的集电极、电阻128、NMOSFET 130的源极、以及电阻132；其中，电阻124小于电阻128。电阻126耦接BJT 112的基极。另外，电阻132耦接NMOSFET 130的栅极、以及二极管118的阳极。NMOSFET 122的漏极耦接NMOSFET110的源极。二极管116的阴极耦接NMOSFET 110的栅极。二极管118的阴极耦接NMOS FET 114的栅极。NMOSFET 130的漏极耦接NMOSFET 114的源极。ESD触发模组102相似于ESD保护模组104，不同的地方在于晶体管114、130的沟道长度短于晶体管110、122。寄生的BJT与电阻120、126是存在于NMOS FET的基底中。举例而言，BJT 112的基极宽度大于BJT 108，因此，BJT 112的热崩溃电压小于BJT 108。
当I C在正常操作下，ESD触发模组102及ESD保护模组104必须保持截止的状态，并不能对核心电路的操作造成任何影响。接触垫的电压一般是在电压位准VDD和VSS之间变化。因此，穿透(punch through)便不会发生，并且，ESD触发模组102亦不会导通，也不会触发导通ESD保护模组104。故NMOSFET 130、122保持截止状态，并且没有电流经过NMOSFET 130、122而在接触垫及VSS之间流动。
当IC在被组合成大电路集合之前，例如印刷电路板以及在该印刷电路板尚未连接操作电压之前，是容易受ESD所影响。而产生ESD的时期包括，制程、贮藏、运输、操作、以及安装。ESD保护电路是耦接于每一接触垫。当IC为隔离状态时，IC的所有接触垫均耦接至VSS或为浮接状态。当一正的ESD发生在任一接触垫，如接触垫106，则ESD会提供正电源于该接触垫106。
由于NMOSFET 114、130的沟道长度比NMOSFET 110、122短，故必须提供比ESD保护模组104的穿透电压还低的穿透电压于ESD触发模组102。当正的ESD事件发生时，ESD触发模组102的BJT 112将会被穿透，而ESD保护模组104的BJT 108可能不会被穿透。当这种现象发生时，空穴电流(hole current)会流入基底及P型井区，也就是寄生BJT 112的基极，故ESD触发模组102的BJT 112将会比ESD保护模组104的BJT 108还要快被导通。
当BJT 112导通时，电流会流过电阻128，并产生电压Vtrig，其大于NMOSFET 130的源极以及NMOSFET 122源极的电压VSS。电阻128限制流经NMOSFET 130、114的电流，用以保护NMOSFET 130、114。因此，在保护模组尚未被导通之前，晶体管不会受到过度的ESD应力。BJT 112的基极电流流经电阻126，故在P型井区产生一不同的电压。在任何双极性效应发生时，在NMOSFET 122的栅极电压会上升，使得NMOSFET 122导通。电阻126为BJT 112的P型井区箝制阻抗，而电阻120为BJT 108的箝制阻抗。当NMOSFET 114因穿透而崩溃时，空穴电流将会被注入到NMOSFET 114的P型井区，使得BJT 112导通。
由于电阻126的阻抗高于电阻120，故BJT 112比BJT 108还要快被导通。BJT 112、108的P型井区电压分别等于空穴电流流过电阻126、120所产生的电压。
ESD触发模组102同时导通所有ESD指部，由于MOS的限制较弱，故仅传导一被限制的电流总和，该电流总和由电阻128所限制。由于倍数的ESD指部同时的导通，因此，ESD保护模组104稍后将会被导通，用以释放巨大的ESD电流。由于ESD指部同时被限制，故不需要利用金属硅化物分隔的制程来平衡ESD指部的电流。
图2显示本发明第一实施例的放电电路路径示意图。如图所示，ESD路径202、204流经保护装置100。当接触垫106具有正的ESD电荷时，少部分的ESD电流会透过ESD路径202，由ESD触发模组102而流入VSS。而主要的ESD电流会透过ESD路径204，由ESD保护模组104而流入VSS。
图3显示本发明第一实施例的电流-电压曲线图。曲线图300显示保护装置100的特性。曲线302代表ESD触发模组102的电流/电压关系，曲线304代表ESD保护模组104的电流/电压关系。由于ESD触发模组102的NMOSFET的沟道短于ESD保护模组104，因此，ESD触发模组102的崩溃电压小于ESD保护模组104的崩溃电压，其中，306表示ESD触发模组102的崩溃电压，而308表示ESD保护模组104的崩溃电压。
图4显示本发明保护电路的第二实施例。ESD保护装置400具有ESD触发模组102、接触垫106、以及包含多个ESD保护模组104的ESD保护指部模组402。而ESD保护模组104的的数量可任意设计并且取决于阻抗。
ESD触发模组102以及ESD保护指部模组402的每个ESD保护模组104耦接于接触垫106及VSS之间。如图所示，ESD触发模组102可利用并联的连接线404传送电压Vtrig，用以同时触发多个ESD保护模组104或是ESD保护指部模组402的指部。如此的网状效应可使得ESD保护装置400导通时，其阻抗变得很小。因此，便可快速地释放ESD电荷。
图5显示本发明第二实施例的电流-电压曲线图。电曲线图500显示保护装置400的特性。曲线502表示保护装置400的电流-电压关系。在节点504时，ESD触发模组102中的NMOSFET 114、130会被导通，并且在节点506时，所有的ESD保护模组104的NMOSFET 122被导通的情况下，ESD电荷便开始被释放。508代表当所有ESD保护模组的NMOSFET均被导通的情况下，则阻抗会变得很小，用以快速地释放ESD电荷。
图6显示本发明保护电路的第三实施例。如图所示，双效保护装置600可作为ESD释放装置以及负载控制装置或是驱动器。控制信号CONSIG驱动反相器602，其输出用以提供电压Vtrig，并耦接NMOSFET 122的栅极或是ESD触发模组102的输出端。举例而言，假设，控制信号CONSIG为低位准时，则电压Vtrig为高位准，因此，导通NMOSFET 110、122。透过电源供应与负载装置是串联于接触垫106，反相器602及NMOSFET 110、122可视为开关，其为导通或截止状态是根据控制信号CONSIG的状态所决定。当负载装置传输高电流时，则该开关为理想状态。熟习此技艺人士可轻易地利用其它电路元件取代反相器602，以达到该负载控制装置的目的，并且，这些电路元件可被设置在IC的外部，或是在IC的内部。二极管604的阴极耦接反相器的输出端以及NMOSFET 122的栅极，用以避免控制信号CONSIG影响ESD触发模组102。
当ESD发生时，BJT 112会被穿透，故导通NMOSFET 110、122，用以将ESD电荷释放至VSS。由于二极管604是用于避免信号进入ESD触发模组102，而不会阻碍信号由ESD触发模组102进入ESD保护模组104，因此，二极管604的存在并不会影响ESD保护功能。在本实施例中，熟习此技艺人士可轻易推论出多个ESD保护模组104并联的情形，其中，透过MOS的限制，可使得所有的ESD保护模组104同时被触发，用以在驱动电路中，导通巨大的电流。
以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。
附图中符号的简单说明如下：
100、400：ESD保护装置
102：ESD触发模组
104：ESD保护模组
106：接触垫
108、112：BJT
110、114、122、130：NMOSFET
120、124、126、128、132：电阻
116、118、604：二极管
202、204：ESD路径
402：ESD保护指部模组
404：连接线
600：双效保护装置
602：反相器
Claims (21)
1.一种静电放电保护电路，适用于一集成电路的接触垫，其特征在于所述静电放电保护电路包括：
一静电放电触发模组，具有一第一晶体管以及一第二晶体管，该第一晶体管与该第二晶体管串联于该接触垫及一第一节点之间；
至少一静电放电保护模组，具有一第三晶体管以及一第四晶体管，该第三晶体管与该第四晶体管串联于该接触垫及第二节点之间；以及一限流电阻，耦接于该第一节点与该第二节点之间；
其中，由于该第一晶体管与该第二晶体管的通道长度短于该第三晶体管与该第四晶体管，因此，当一静电放电事件发生于该接触垫时，该静电放电触发模组会比该静电放电保护模组还要早被导通。
2.如权利要求1所述的静电放电保护电路，其特征在于还包括：
一第一寄生双载子晶体管，并联该第一晶体管与该第二晶体管；
一第一阻抗，耦接于该第一寄生双载子晶体管的基极与该第二节点之间；
一第二寄生双载子晶体管，并联该第三晶体管与该第四晶体管；以及
一第二阻抗，耦接于该第二寄生双载子晶体管的基极与该第二节点之间；
其中，该第一阻抗大于该第二阻抗。
3.如权利要求2所述的静电放电保护电路，其特征在于：
该第一寄生双载子晶体管的基极宽度短于该第二寄生双载子晶体管，使得该第一寄生双载子晶体管的热崩溃电压小于该第二寄生双载子晶体管。
4.如权利要求2所述的静电放电保护电路，其特征在于：
该静电放电触发模组包括：一第一电阻，耦接于该第一节点与该第二晶体管的栅极之间；以及一第一二极管，其阳极耦接该第二晶体管的栅极，其阴极耦接该第一晶体管的栅极；
该静电放电保护模组包括：一第二电阻，耦接于该第二节点与该第四晶体管的栅极之间；以及一第二二极管，其阳极耦接该第四晶体管的栅极，其阴极耦接该第三晶体管的栅极。
5.如权利要求4所述的静电放电保护电路，其特征在于：
该第一节点耦接该第四晶体管的栅极。
6.如权利要求4所述的静电放电保护电路，其特征在于：
该限流电阻大于该第二电阻。
7.一种静电放电保护电路，适用于一集成电路的接触垫，其特征在于所述静电放电保护电路包括：
一静电放电触发模组，包括：一第一晶体管以及一第二晶体管，该第一晶体管与该第二晶体管串联于该接触垫及一第一节点之间；一第一电阻，耦接于该第一节点与该第二晶体管的栅极之间；
至少一静电放电保护模组，每一静电放电保护模组，包括；一第三晶体管以及一第四晶体管，该第三晶体管与该第四晶体管串联于该接触垫及第二节点之间，该第三晶体管的漏极耦接该接触垫，该第四晶体管的栅极耦接该第一节点；一第二电阻，耦接于该第四晶体管的栅极与该第二节点之间；
一限流电阻，耦接于该第一节点与一第二节点之间；
其中，由于该第一晶体管与该第二晶体管的通道长度短于该第三晶体管与该第四晶体管，因此，当一静电放电事件发生于该接触垫时，该静电放电触发模组会比该静电放电保护模组还要早被导通。
8.如权利要求7所述的静电放电保护电路，其特征在于还包括：
一第一寄生双载子晶体管，并联该第一晶体管与该第二晶体管；
一第一阻抗，耦接于该第一寄生双载子晶体管的基极与该第二节点之间；
一第二寄生双载子晶体管，并联该第三晶体管与该第四晶体管；以及
一第二阻抗，耦接于该第二寄生双载子晶体管的基极与该第二节点之间；
其中，该第一阻抗大于该第二阻抗。
9.如权利要求8所述的静电放电保护电路，其特征在于：
该第一寄生双载子晶体管的热崩溃电压小于该第二寄生双载子晶体管的热崩溃电压。
10.如权利要求7所述的静电放电保护电路，其特征在于：
该静电放电触发模组还包括一第一二极管，其阳极耦接该第二晶体管的栅极，其阴极耦接该第一晶体管的栅极。
11.如权利要求10所述的静电放电保护电路，其特征在于：
每一静电放电保护模组还包括一第二二极管，其阳极耦接该第四晶体管的栅极，其阴极耦接该第三晶体管的栅极。
12.如权利要求7所述的静电放电保护电路，其特征在于：
该限流电阻大于该第二电阻，使得当静电放电保护模组被导通时，该第二晶体管不会受到过度的应力。
13.如权利要求7所述的静电放电保护电路，其特征在于还包括一驱动模组，耦接该第一节点，使得该静电放电保护模组为一驱动电路。
14.如权利要求13所述的静电放电保护电路，其特征在于：
该静电放电触发模组还包括一二极管，其阳极耦接该第一节点，该阴极耦接该第四晶体管的栅极。
15.如权利要求7所述的静电放电保护电路，其特征在于：
该第二节点耦接至地。
16.一种静电放电保护电路的控制方法，用于释放一集成电路的接触垫上的静电电荷，其特征在于包括下列步骤：
当接触垫具有静电电荷时，导通一静电放电触发模组，该静电放电触发模组具有一第一晶体管、一第二晶体管、一第一电阻、以及一限流电阻；该第一晶体管与该第二晶体管串联于该接触垫及一第一节点之间，该第一晶体管的漏极耦接该接触垫；该第一电阻，耦接于该第一节点与该第二晶体管的栅极之间；以及
同时导通至少一静电放电保护模组，使得一电流由该第一节点流入一第四晶体管的栅极，该静电放电保护模组具有一第三晶体管、一第四晶体管、以及一第二电阻；该第三晶体管与该第四晶体管串联于该接触垫及第二节点之间，该第三晶体管的漏极耦接该接触垫；该第二电阻耦接于该第四晶体管的栅极与该第二节点之间；该限流电阻，耦接于该第一节点与一第二节点之间；
其中，由于该第一晶体管与该第二晶体管的通道长度短于该第三晶体管与该第四晶体管，因此，当一静电放电事件发生于该接触垫，然后同时导通该静电放电保护模组时，该静电放电触发模组会比该静电放电保护模组还要早被导通。
17.如权利要求16所述的静电放电保护电路的控制方法，其特征在于还包括下列步骤：
提供一第一寄生双载子晶体管，并联该第一晶体管与该第二晶体管；
提供一第一阻抗，耦接于该第一寄生双载子晶体管的基极与该第二节点之间；
提供一第二寄生双载子晶体管，并联该第三晶体管与该第四晶体管；以及
提供一第二阻抗，耦接于该第二寄生双载子晶体管的基极与该第二节点之间；
其中，该第一阻抗大于该第二阻抗。
18.如权利要求16所述的静电放电保护电路的控制方法，其特征在于：
该第一寄生双载子晶体管的热崩溃电压小于该第二寄生双载子晶体管的热崩溃电压。
19.如权利要求16所述的静电放电保护电路的控制方法，其特征在于：
导通该静电放电保护模组的步骤，还包括：
导通该第二晶体管；
传输一电流，该电流流经一第一二极管，用于导通该第一晶体管。
20.如权利要求16所述的静电放电保护电路的控制方法，其特征在于：
导通该静电放电保护模组的步骤，还包括：
导通该第四晶体管；
传输一电流，该电流流经一第二二极管，用于导通该第三晶体管。
21.如权利要求16所述的静电放电保护电路的控制方法，其特征在于还包括下列步骤：
连接一预设控制信号至该第一节点，使得该静电放电保护模组作为一驱动电路，该静电放电保护模组是根据一二极管而变化，该二极管的阳极耦接该第一节点，其阴极耦接该第四晶体管的栅极。
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