CN1808716A - 具低电压触发双极性晶体管的静电放电防护单元 - Google Patents

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Abstract

一种具低电压触发双极性晶体管(LVTBJT)的静电放电(ESD)防护单元，以有效防护集成电路的内部回路免于静电电压的冲击。该静电放电防护单元利用一检测电路，在该电源之高电压端、接地端或针脚输入/输出(I/O)端之间，有效率地触发该低电压触发双极性晶体管(LVTBJT)的触发端如一高掺杂区。当该检测电路的一触发信号触发前述低电压触发双极性晶体管(LVTBJT)的触发端时，即可降低该低电压触发双极性晶体管(LVTBJT)的阈值电压，使该低电压触发双极性晶体管的触发速度加快，以迅速释放该静电电流。

Description

具低电压触发双极性晶体管的静电放电防护单元
【技术领域】
本发明涉及一种静电放电(Electrostatic Discharge，ESD)防护单元，特别是一种可以提高低电压触发双极性晶体管(LVTBJT)的静电放电触发速度，进而提升其静电放电(ESD)效能的静电放电防护单元。
【背景技术】
众所周知，全方位的静电放电(ESD)防护设计经常是被视为集成电路(IC)的可靠度衡量方法之一，因为即使是很小量的静电放电ESD亦能对集成电路造成重大损害。例如，在集成电路的运输过程中，集成电路容易受到各种外部静电放电的意外攻击，像是人体模式(HBM)或机器模式(MM)的静电放电电流。一般集成电路的每一输入/输出针脚(I/O Pin)必须要能承受超过±2000V的HBM静电放电电压及超过200V的MM静电放电电压。因此，必须在该集成电路的每输出入脚垫(I/O Pad)周围设置一种静电放电防护电路。目前的半导体电路如互补式氧化金属半导体(CMOS)都在其芯片内部配置有静电放电防护电路，但需使用大量的二极管或金属氧化层场效晶体管(MOSFET)，占用了大量的空间；其次，为了克服二极管的反向击穿偏压和MOSFET的高保持电压(holdingvoltage)，反而会导致静电放电防护功能的失效。
图1至图3即介绍三种现有静电放电(ESD)防护电路。
请参阅图1，其显示了第一种现有静电放电(ESD)防护装置1，其包括两个二极管61、62，分别连接在一输出/入端103和一高电压源端VDD之间，以及该输出/入端103和一低电压源端VSS之间。当有一正向的静电放电发生于该高电压源端VDD和输入/输出端103之间时，该二极管61被触发，从而使该正向的静电放电电流流至该高电压源端VDD而不会流向该内部电路104。同样地当一负向的静电放电发生于该低电压源端VSS和输出/入端103之间时，该二极管62会被触发，从而使该负向静电放电电流流向该低电压源端VSS，而不会流向该内部电路104。
请参阅图2，其显示了第二种现有静电放电(ESD)防护装置2，其包括一个P型MOSFET(金属氧化层场效晶体管)63和一个N型MOSFET 64，其工作原理类似于前述ESD防护装置1，即当有正向或负向的静电放电电流产生时，该P型或N型MOSFET 63、64会被导通，以防护其内部电路104不受静电放电的损害。
通常来说，集成电路的输入信号的最高和最低电压的层级是介于该高电压源(VDD)和低电压源(VSS)之间，但是随着CMOS制程技术的进步，以不同制程制作的集成电路已能在不同的电压下工作。例如：以0.5μmCMOS制程制造的集成电路，其高电压源端(VDD)的电压约为5V，但以0.18μm CMOS制程制造的集成电路，其高电压源端(VDD)的电压却为1.8V。而在一块电路板上，可能同时存在数种各具不同用途的集成电路，且每个集成电路的输入输出信号端互相电性连接，又该每一集成电路可能分别接收到的在不同的最高及最低电压之间工作的输出入(I/O)信号。例如一个高电压源端VDD为1.8V或3.3V的集成电路可能接收到另外一个集成电路的5V的输出电压，这会导致输入信号的电压高于此高电压源端VDD的电压。同样地，某些情况下，会造成输入信号小于该集成电路的低电压源端VSS的电压；其次，在一些用于通讯网路的集成电路中，可能会有输入信号的电压大于VDD或小于VSS的情况发生。前述现有ESD防护装置无法适用于一种集成电路的输入信号是大于VDD或小于VSS的情况，因为会导致漏电流发生。
请参阅图3，其显示了第三种现有静电放电(ESD)防护装置，该防护装置适用于一种其输入信号小于低电压源端VSS的集成电路中。该装置包括PNP双极结型晶体管(BJT)67、可控硅整流器66和PMOS晶体管65。虽然该装置可以为集成电路提供输入电压小于低电压源端VSS时的ESD防护，但因其N阱区(NW)661是被浮接，用以阻止P基底662与N阱区661之间连接所构成的寄生二极管的正向偏压，该正向偏压会使可控硅整流器66被不经意地触发，但此种设计会引起电路的闭锁。
美国专利申请第10/383,643号(公开号2004/0085691)即揭示了一种低电压触发双极性晶体管(LVTBJT)，其利用一浮接区如“N+”，仅对其内部电路提供静电放电防护，以防止输入电压高于高电压源VDD或低于低电压源VSS，但该“N+”浮接区上并未施以任何外加触发信号。该第10/383,643号专利所揭露的内容部份亦为本发明所引用。因该低电压触发双极性晶体管(LVTBJT)的阈值电压(Threshold Voltage)较高，易导致该低电压触发双极性晶体管(LVTBJT)的导通速度过慢，此时如果ESD电流不能及时从该低电压触发双极性晶体管(LVTBJT)释放到接地端，该内部电路依然会被ESD电压损害。另外，该低电压触发双极性晶体管(IVTBJT)的高导通电压亦可能使其自身温度升高而烧坏，从而丧失静电放电(ESD)防护功能。
此外，现有静电放电防护电路都放置在输入/输出端(I/O Pad)和低(接地)电压源端VSS之间，以及该输入/输出端(I/O Pad)和高电压源端VDD之间。然而，VSS端和VDD端之间亦需要一电源箝制电路以持续防护其内部电路，避免遭受ESD攻击。
目前已有各种电源箝制电路被广泛应用于各类IC中，这些电源箝制电路包括一承载电流的主要组件和控制电路，当静电放电发生时，该控制电路使该主要组件导通，但正常情况下该主要组件不导通。在CMOS IC中，最先采用前述主要导通组件的是NMOS晶体管、PMOS晶体管、以及可控硅整流器(SCR)。如美国专利第5,287,241号揭示了一种采用PMOS箝制电路的ESD线路以及美国专利第6,011,681号揭示了一种SC R箝制电路以上各主要导通组件均有其优缺点，像是NMOS晶体管比起PMOS晶体管具有较高的传导率，但其本身容易被ESD损坏；PMOS晶体管的性能虽然比NMOS晶体管稳定，但其每单位传导面积的传导率少于NMOS晶体管的一半。该可控硅整流器(SCR)具有较高的传导率且稳定，但很难被精确地控制。美国专利第5,530,612号揭示一种用途如箝制电路的二极管，其构成一寄生PNP晶体管，以分隔各电源总线(Isolated power buses)。前述箝制电路需要的是一种相对简单、使用空间小、且稳定可靠的控制电路，并且只有在静电放电出现时才会触发该主要组件的导通，但大部份的静电放电控制电路是在静电放电产生的瞬间，即触发该主要组件。当VDD端到VSS端之间的电压迅速增加超过一特定比率且该增加值超过一特定值时，该控制电路会切换该主要组件进入导通状态。在一些案例中，当VDD端到VSS端之间的电压超出一特定值时，其箝制电路就会变得很轻易被导通。美国专利第5,311,391揭示了一种改良的控制电路，虽可减少ESD在正常情况下被触发的可能性，但却同时占用了更大的空间，反而使控制电路变得复杂。
【发明内容】
本发明之主要目的在于提供一种静电放电(ESD)防护单元，其利用一RC检测电路降低一低电压触发双极性晶体管(LVTBJT)的阈值电压，促使集成电路中属于输入/输出(I/O)电路的该LVTBJT晶体管在静电放电发生时能更有效率地被触发，以增强静电放电的防护效能并减少占用的空间。
为达到上述发明目的，依据本发明的静电放电(ESD)防护单元包括一RC检测电路，运用在一I/O垫(Pad)到一高电压源端(VDD)和一低电压源端(VSS)的静电放电(ESD)路径上。该RC检测电路包括：一第一静电放电检测电路分别连接至该I/O垫和一N触发型低电压触发双极性晶体管(N-trigger LVTBJT)，该N触发型低电压触发双极性晶体管(N-triggerLVTBJT)包括：连接到VDD垫的射极、连接到该I/O垫的集极、以及连接到该第一静电放电检测电路的输出端的N触发端；以及一第二静电放电检测电路分别连接至该I/O垫和一P触发型低电压触发双极性晶体管(P-trigger LVTBJT)，且该P触发型低电压触发双极性晶体管(P-triggerLVTBJT)包括：连接到该I/O垫的射极、连接到该VSS端的集极、以及连接到该第二静电放电检测电路的输出端的P触发端(P-trigger node)。其中该N触发型低电压触发双极性晶体管(N-trigger LVTBJT)在正常状态下是关闭的，而当在该I/O垫与VDD端之间具有一静电时，一具高电压输出信号从该第一静电放电检测电路输入到该N触发型低电压触发双极性晶体管(N-trigger LVTBJT)的N触发端(N-trigger node)，使该N触发型LVTBJT被触发并导通。该P触发型低电压触发双极性晶体管(P-trigger LVTBJT)在正常状态下是关闭的，而当在该I/O垫与VSS端之间具有一静电时，一低电压输出信号从该第二静电放电检测电路输入到该P触发型低电压触发双极性晶体管(P-trigger LVTBJT)的P触发端(P-trigger node)，使该P触发型低电压触发双极性晶体管(P-trigger LVTBJT)被触发并导通。
前述静电放电防护单元于I/O垫和N触发型低电压触发双极性晶体管(N-trigger LVTBJT)的集极之间进一步设有隔离组件，该隔离组件为复数个二极管，其正极连接到该N触发型低电压触发双极性晶体管(N-triggerLVTBJT)的集极，负极连接到I/O垫。
所述静电放电防护单元的第一及第二静电放电检测电路分别包括一RC延时电路和由该RC延时电路控制的NMOS/PMOS晶体管。
【附图说明】
图1至图3分别为三种现有静电放电防护电路的电路示意图。
图4A及图4B为应用于本发明的静电放电防护单元中的一N触发型LVTBJT的示意图。
图5为依据本发明第一较佳实施例的一静电放电防护单元的电路示意图，其具有一RC检测电路。
图6为依据本发明第二较佳实施例的一静电放电防护单元的电路示意图，其具有一RC检测电路。
图7为依据本发明第三较佳实施例的一静电放电防护单元的的电路示意图，其具有一电源检测电路。
图8为依据本发明第四较佳实施例的一静电放电防护单元的电路示意图，其具有一电源检测电路。
图9为依据本发明第五较佳实施例的一静电放电防护单元的电路示意图，其具有一电源检测电路。
图10为依据本发明第六较佳实施例的一静电放电防护单元的电路示意图，其具有一电源检测电路。
图11为依据本发明第七较佳实施例的一静电放电防护单元的电路示意图，其具有一电源检测电路。
图12为依据本发明第八较佳实施例的一静电放电防护单元的电路示意图，其具有一电源检测电路。
图13为依据本发明第九较佳实施例的一静电放电防护单元的电路示意图，其具有一电源检测电路。
图14为依据本发明第十较佳实施例的一静电放电防护单元的电路示意图，其具有一电源检测电路。
【具体实施方式】
请参阅图4A及图4B，其显示一种N触发型低电压触发双极性晶体管(N-trigger LVTBJT)，该晶体管应用于本发明的静电放电防护单元的较佳实施例中。其中路径“S”代表：当一外部触发信号施加于一“N+”触发端(即一N型高掺杂区域)时，静电放电(ESD)电流会从该低电压触发双极性晶体管的射极流至集极的放电方向，用以加快该N触发型低电压触发双极性晶体管(N-trigger LVTBJT)的NP间的接口区域“A”的击穿速度。有关非外部信号触发的低电压触发双极性晶体管(LVTBJT)的静电放电防护电路的设计可以参阅美国专利公开第2004/0085691号。
图4A及图4B显示的该N触发型低电压触发双极性晶体管(N-triggerLVTBJT)7包括：P型基底(P-substrate)71、N阱区(N well)72位于该P型基底71中、P型高掺杂区域731和732位于该P型基底71中、P型高掺杂区域74位于N阱区72中、邻近N阱区72的N型高掺杂区域751和752、以及各隔离层76。各隔离层76将上述掺杂区域731、732、74、751和752之间彼此分隔，如同形成一种具较低击穿电压(breakdown voltage)的PNP双极结型晶体管(BJT)。当其PN或NP接合面击穿时，会在其射极与集极之间形成一放电通道，其中该射极由该P型高掺杂区域74形成，其基极由该N阱区72及该N型高掺杂区域751、752构成，集极由该P型基底71和该P型高掺杂区域731、732构成，以及该N型高掺杂区域751、752形成一N触发端(N-trigger node)。
可了解的是，该P型高掺杂区域731、732作为一电性连接P型基底71到其它组件或接收输入电压的接触区域。相反的，该P型高掺杂区域74将P型高掺杂区域731、732与其它组件电性隔绝。因此，当没有静电放电(ESD)脉冲时，只有其PN或NP接合面被施以正向偏压，以消除泄漏电流(Leakage Current)。其次，因为该区域74具有P型高掺杂，故其PN接合面“C”具有较低的击穿电压；而该N阱区72和该P型基底是低掺杂，所以NP接合面“A”具有相对较高的击穿电压。虽然该接合面“A”不利于形成一静电放电路径，但该N型高掺杂区域751、752弥补了上述缺点。由于该高掺杂区域751、752的存在，使得该接合面“B”具有较低的击穿电压，因此当有静电放电脉冲施加于I/O垫时，该接合面“B”将比接合面“A”更早击穿。当有一触发信号(如一具较高能阶的电流)施于该高掺杂区域751、752时，会使该高掺杂区域751、752的电压瞬间高于该P型高掺杂区域731、732的电压，从而增加此接合面“A”的击穿速度。
有关P触发型或其它类型的低电压触发双极性晶体管(LVTBJT)结构则与前述N触发型低电压触发双极性晶体管(N-trigger LVTBJT)7的结构相类似，如美国专利公开第2004/0085691号揭示的非外部触发型的低电压触发双极性晶体管(LVTBJT)，但因缺少外部触发信号的作用，所以其接合面比起本发明的N触发型低电压触发双极性晶体管(N-trigger LVTBJT)7具有更高的阈值电压，较难及时击穿。
请参阅图5，为依据本发明第一较佳实施例的一静电放电防护单元5，其具有两个静电放电检测电路，每一检测电路分别包括一RC延时电路2及3，以及一栅极耦合电路41及42。该RC延时电路2及3用于辨别正常工作状态以及静电放电的状态。该栅极耦合电路41及42正如PMOS和NMOS晶体管，分别由该RC延时电路2及3控制，并在静电放电状态中时，产生对应的触发信号至两个不同的低电压触发双极性晶体管(LVTBJT)装置11及12，以加速该低电压触发双极性晶体管(LVTBJT)装置11及12的导通。
如图5所示，在该静电放电防护单元5的上半部电路中，该NMOS晶体管41的漏极412连接到该低电压触发双极性晶体管(LVTBJT)11的N触发端111，而该NMOS晶体管41的栅极411经由该RC延时电路3连接到该高电压源端VDD 101和该接地端VSS 102，且该NMOS晶体管41的源极413连接到一I/O垫103，该I/O垫103提供电子信号至一内部电路104。前述该RC延时电路3包括一电容32和一电阻31，且该电容32可采用各类型电容中的一种，如PMOS型电容、NMOS型电容、金属绝缘体金属电容(Metal-Insulator-Metal，MIM)或变容二极管(Varator)或其组合的其中一种等。
该低电压触发双极性晶体管(LVTBJT)11的一射极113连接到该高电压源端(VDD)101，而其集极112经由一个二极管114连接到该I/O垫103。因该集极(P型基底)112连接到该接地端(VSS)102且向低电压偏压，以致该二极管114的作用如同将该集极112和该I/O垫103加以隔絶。在正常情况下，该二极管114可确保该N触发型该低电压触发双极性晶体管(N-trigger LVTBJT)11关闭且不会有泄漏电流(Leakage Current)产生。
图5所示的静电放电防护单元5的下半部电路与其上半部电路相类似，显示一PMOS晶体管42的漏极423连接到一低电压触发双极性晶体管(LVTBJT)12的P触发端121。该PMOS晶体管42的栅极421经由一电阻21连接到高电压源端(VDD)101且经过一电容22连接到该接地端(VSS)102。该PMOS晶体管42的源极422直接连接到该I/O垫103。此外，该低电压触发双极性晶体管(LVTBJT)12的射极123连接到该I/O垫103，其集极122连接到该接地端(VSS)102。
在具有高电压源端(VDD)101和接地端(VSS)102的正常操作下，该NMOS晶体管41的输入栅极411向低电压VSS偏压，所以无论该I/O垫103的输入电压是在高电压VDD或低电压VSS，该NMOS晶体管41的输出漏极412均向该高电压VDD偏压。由于该NMOS晶体管41的漏极412输出高电压VDD，所以该低电压触发双极性晶体管(LVTBJT)11的N触发端111的电压会保持在高电压VDD，这样可确保该N触发型低电压触发双极性晶体管(N-trigger LVTBJT)11在正常状态下必处于关闭状态。而该PMOS晶体管42的输入栅极421向高电压VDD偏压，所以该PMOS晶体管42的输出漏极423向低电压VSS偏压，以致该低电压触发双极性晶体管(LVTBJT)12的P触发端121会保持在低电压VSS，确保该P触发型低电压触发双极性晶体管(P-trigger LVTBJT)12在正常状态下必处于关闭状态。
施加于该I/O垫103的静电放电能量可能包括相对于高电压源(VDD)101和接地端(VSS)102的正或负电压，所以发生在每一CMOS集成电路的I/O垫处的静电放电(ESD)电压可分为下列四种模式：PS模式(一相对于接地端VSS102的正电压脉冲施加到I/O垫103)、NS模式(一相对于接地端VSS 102的负电压脉冲施加到I/O垫103)、PD模式(一相对于高电压端VDD 101的正电压脉冲施加到I/O垫103)、ND模式(相对于高电压端VDD 101的负电压脉冲施加到I/O垫103)。
当一具PS模式的静电放电施加到该I/O垫103时，由于该PMOS晶体管42的输入栅极421最初与RC延时电路2浮接于零电压，使得该PMOS晶体管42的漏极423输出会受到I/O垫103的正静电放电电压作用下而导通，以致该PMOS晶体管42的输出受到该静电放电能量充电下产生一个触发信号(高能阶输出)予该低电压触发双极性晶体管(LVTBJT)12的P触发端121。因为该P触发端121的瞬间电压高于该集极122，因此会触发该低电压触发双极性晶体管(LVTBJT)12，使该静电放电(ESD)电流从该I/O垫103，经过该P触发型低电压触发双极性晶体管(P-trigger LVTBJT)13释放到该接地端(VSS)102。该RC延时电路2，3的延迟时间被设计成当静电放电发生时可确保该栅极421的输入处于低电压。
当一具ND模式的静电放电施加于该I/O垫103时，由于该NMOS晶体管41的输入栅极411最初与该RC延时电路2浮接于一高电压，从而使该NMOS晶体管41受到该I/O垫103的负静电放电电压作用下导通，使该NMOS晶体管41的漏极412输出被下拉至低电压，以产生一触发信号(低能阶输出)到该低电压触发双极性晶体管(LVTBJT)11的该N触发端111。因该N触发端111的瞬间电压会低于集极112，故该N触发型低电压触发双极性晶体管(N-trigger LVTBJT)11会被触发，且该负静电放电电流会从该高电压源(VDD)101，经过该N触发型低电压触发双极性晶体管(N-trigger LVTBJT)11和二极管114，释放到该I/O垫103。
当一具NS模式的静电放电电压施加到该电路时，一静电放电电流会从该接地端VSS 102，经由该低电压触发双极性晶体管(LVTBJT)12释放到该I/O垫103。当一具PD模式的静电放电电压施加到该电路时，该静电放电电流从该I/O垫103，经由该低电压触发双极性晶体管(LVTBJT)11，释放到该接地端VDD 101。
请参阅图6，为依据本发明第二较佳实施例的一静电放电防护单元与图5相似，所不同的是图6的电路包括复数个I/O垫IO1～ION103，且每个I/O垫IO1～ION103都有一N触发型低电压触发双极性晶体管(N-triggerLVTBJT)11～1n连接到一高电压源端(VDD)101，以及一P触发型低电压触发双极性晶体管(P-trigger LVTBJT)12～1m连接到一接地端(VSS)102。每一N触发型低电压触发双极性晶体管(N-trigger LVTBJT)1n的N触发端1n1连接到复数个NMOS晶体管4n的漏极4n2。每一P触发型低电压触发双极性晶体管(P-trigger LVTBJT)1m的P触发端1m1连接到PMOS晶体管4m的漏极4m3，所有NMOS晶体管共享一个RC延时电路2且所有PMOS晶体管共享一个RC延时电路3，使该静电放电防护电路能达到最小的占用空间。
请参阅图7，为依据本发明第三较佳实施例的静电放电防护单元，其具有一触发电路和一P触发型低电压触发双极性晶体管(P-trigger LVTBJT)13。该触发电路像是一电源检测电路，包括一RC延时电路20及一反向器40，其中一高电压源端(VDD)101经由一RC延时电路20连接至一接地端(VSS)102。该RC延时电路20更包括连接到高电压源端(VDD)101的一电阻23和连接到接地端(VSS)102的一电容24。该RC延时电路20的输出信号输入到一反向器40中，该反向器40以CMOS制程制作，如包括一PMOS晶体管43和一NMOS晶体管44。该P触发型低电压触发双极性晶体管(P-trigger LVTBJT)13具有一P触发端131连接到该反向器40的输出端45，且该P触发型低电压触发双极性晶体管(P-trigger LVTBJT)13的一射极133连接到该高电压源端(VDD)101，其集极132则连接到接地端(VSS)102。在正常情况下，该RC延时电路20的输出端25向高电压VDD偏压，该反向器40的输出端45则向低电压VSS偏压，以确保该P触发型低电压触发双极性晶体管(P-trigger LVTBJT)13必处于关闭状态。当有一正静电放电电压施加予该高电压源端(VDD)101时，该RC延时电路20的输出端25会向低电压偏压，从而使该反向器40的输出端45向高电压偏压，并使该P触发型低电压触发双极性晶体管(P-trigger LVTBJT)13被触发，使得一静电放电电流会从该高电压源端(VDD)101，经由该P触发型低电压触发双极性晶体管(P-trigger LVTBJT)13，释放到该接地端(VSS)102，但不会输入到内部电路(未图标)中。
请参阅图8，依据本发明第四实施例的静电放电防护单元与图7所示的电路相似，采用了与图7相同的组件标号。所不同的是，在第四实施例中，该静电放电防护单元采用了复数个二极管50连接在该P触发型低电压触发双极性晶体管(P-trigger LVTBJT)13的一集极132和该接地端(VSS)102之间，这样该二极管50能用于增加检测电路的保持电压(Holdingvoltage)，而其数量根据实际需要而设置。
图9为依据本发明第五实施例的一静电放电防护单元，为清楚起见，采用了与图7相同的组件标号。所不同的是，该第五实施例的静电放电防护单元采用了复数个二极管51连接在该低电压触发双极性晶体管(LVTBJT)13的射极133和该高电压源端(VDD)101之间，这样该二极管51用于增加检测电路的保持电压。
图10为依据本发明第六实施例的一静电放电防护单元，为清楚起见，采用了与图7相同的组件标号。所不同的是，第六实施例的静电放电防护单元采用了复数个二极管53连接在该低电压触发双极性晶体管(LVTBJT)13的集极132和该接地端(VSS)102之间，且复数个二极管52连接在该低电压触发双极性晶体管(LVTBJT)13的该射极133和该高电压源端(VDD)101之间，这样该二极管52和53可以增加该电源检测电路的保持电压。
图11为依据本发明第七实施例的一静电放电防护单元，为清楚起见，采用与图7相同的组件标号。所不同的是，该第七实施例中使用一N触发型低电压触发双极性晶体管(N-trigger LVTBJT)13，且一RC延时电路20和一N触发端135之间有两个串联的反向器40、46。在正常情况下，该RC延时电路20的输出端25向高电压VDD偏压，该第一反向器40的输出端45向低电压VSS偏压，该第二个反向器46的输出端向高电压VDD偏压，以此确保该N触发型低电压触发双极性晶体管(N-trigger LVTBJT)13在正常情况下会处于关闭状态。当有一正静电放电电压施加至该高电压源端(VDD)101时，该RC延时电路20的输出端25向低电压VSS偏压，从而使该第一反向器40的输出端45向高电压VDD偏压，且该第二反向器46的输出端47向低电压VSS偏压，以此触发该低电压触发双极性晶体管(LVTBJT)13，使一静电放电电流从该高电压源端(VDD)101，经由该N触发型低电压触发双极性晶体管(N-trigger LVTBJT)13，释放到该接地端(VSS)102。
图12为依据本发明第八实施例的静电放电防护单元，为清楚起见，采用了与图11相同的组件标号。所不同的是，第八实施例的静电放电防护单元具有复数个二极管55连接在该低电压触发双极性晶体管(LVTBJT)13的集极132和该接地端(VSS)102之间，藉此该二极管55可用于增加该检测电路的保持电压。
图13依据本发明第九实施例的一静电放电防护单元，为清楚起见，采用了与图11相同的组件标号。所不同的是，第九实施例的静电放电防护单元具有复数个二极管56连接在低电压触发双极性晶体管(LVTBJT)13的射极133和该高电压源端(VDD)101之间，这样该二极管56能用于增加该电源检测电路的保持电压。
图14为依据本发明第十实施例的一静电放电防护单元，为清楚起见，采用了与图11相同的组件标号。所不同的是，此第十实施例的静电放电防护单元具有复数个二极管58连接在低电压触发双极性晶体管(LVTBJT)13的一集极132和该接地端(VSS)102之间，且该复数个二极管57连接在该低电压触发双极性晶体管(LVTBJT)13的射极133和该高电压源端(VDD)101之间，这样该二极管57和58可用于增加该电源检测电路的保持电压。
依据本发明的静电放电防护电路采用了一种低电压触发双极性晶体管(LVTBJT)装置设置于该I/O垫、该高电压源端(VDD)及该接地端(VSS)之间，其中每一低电压触发双极性晶体管(LVTBJT)装置接收由该静电放电(ESD)检测电路或电源检测电路发出的一触发信号以触发该低电压触发双极性晶体管(LVTBJT)的触发端，用以减少LVTBJT的阈值电压，加快LVTBJT在静电放电发生时的触发速度。

Claims (18)

1.一种静电放电防护单元，提供从一I/O垫到一高电压端VDD或一低电压端VSS的静电放电路径，其特征在于：该静电放电防护单元包括连接该I/O垫的第一、第二静电放电检测电路，一N触发型低电压触发双极性晶体管装置，以及一P触发型低电压触发双极性晶体管装置；其中该N触发型低电压触发双极性晶体管装置包括连接该高电压端VDD的一射极、连接到该I/O垫的一集极、以及一N触发端连接到该第一静电放电检测电路的一输出端，且该N触发型低电压触发双极性晶体管在该I/O垫与该高电压端VDD间具有一静电时，该第一静电放电检测电路输出一高能阶输出信号至该N触发型低电压触发双极性晶体管的该N触发端，以触发并导通该N触发型低电压触发双极性晶体管；该P触发型低电压触发双极性晶体管装置包括一连接该I/O垫的一射极、一连接到该低电压端VSS的一集极、以及一P触发端连接到该第二静电放电检测电路的一输出端，且该P触发型低电压触发双极性晶体管在该I/O垫与该低电压端VSS间具有静电时，该第二静电放电检测电路输出一低能阶触发信号至该P触发型低电压触发双极性晶体管的该P触发端，以触发并导通该P触发型低电压触发双极性晶体管。
2.如权利要求1所述的静电放电防护单元，其特征在于：上述的I/O垫和该N触发型低电压触发双极性晶体管的该集极之间更设布一隔离组件。
3.如权利要求1所述的静电放电防护单元，其特征在于：上述的第一静电放电检测电路包括一第一RC延时电路和一NMOS晶体管。
4.如权利要求3所述的静电放电防护单元，其特征在于：上述的第一RC延时电路包括连接该高电压端VDD的一第一电容，以及连接该低电压端VSS的一第一电阻。
5.如权利要求4所述的静电放电防护单元，其特征在于：该NMOS晶体管的一栅极通过该第一电容连接到该高电压端VDD，并经由该第一电阻连接到该低电压端VSS，以及该NMOS晶体管的一源极连接到该I/O垫，其一漏极连接到该低电压触发双极性晶体管的该N触发端。
6.如权利要求4所述的静电放电防护单元，其特征在于：该第一电容可以为PMOS、NMOS、MIM及Varator或其组合的其中一种，
7.如权利要求1所述的静电放电防护单元，其特征在于：该第二静电放电检测电路包括一第二RC延时电路和一PMOS晶体管。
8.如权利要求7所述的静电放电防护单元，其特征在于：该第二RC延时电路包括连接到该低电压端VSS的一第二电容和连接到该高电压端VDD的一第二电阻。
9.如权利要求8所述的静电放电防护单元，其特征在于：该PMOS晶体管的一栅极经由该第二电容连接到该低电压端VSS，并经由该第二电阻连接到该高电压端VDD，且该PMOS晶体管的一源极连接到该I/O垫，其一漏极连接到该P触发型低电压触发双极性晶体管的该P触发端。
10.一种静电放电防护单元，提供从复数个I/O垫到一高电压端VDD或一低电压端VSS的静电放电路径，其特征在于：该静电放电防护单元包括连接到该复数个I/O垫的第一、第二静电放电检测电路，复数个N触发型低电压触发双极性晶体管装置，及复数个P触发型低电压触发双极性晶体管装置；
其中该第一静电放电检测电路具有一第一RC延时电路，连接于该高电压端VDD和该低电压端VSS之间，以及复数个NMOS晶体管，每一NMOS晶体管的一栅极连接到该第一RC延时电路，其一源极连接到其中一对应的I/O垫；
该复数个N触发型低电压触发双极性晶体管装置中，每一N触发型低电压触发双极性晶体管包括连接到该高电压端VDD的一射极、连接到该I/O垫的一集极、以及一N触发端连接该NMOS晶体管的一漏极，其中该N触发型低电压触发双极性晶体管在该I/O垫与该高电压端VDD之间具有一静电时，该第一静电放电检测电路输出一高能阶触发信号予该N触发型低电压触发双极性晶体管的该N触发端，以触发并导通该N触发型低电压触发双极性晶体管；
该第二静电放电检测电路包括一第二RC延时电路连接于该高电压端VDD和该低电压端VSS之间，以及复数个PMOS晶体管其中每一PMOS晶体管的一栅极连接到该第二RC延时电路，其一源极连接到其中一对应的I/O垫；以及
该复数个P触发型低电压触发双极性晶体管装置中，每一P触发型低电压触发双极性晶体管装置包括连接到该I/O垫的一射极、连接到该低电压端VSS的一集极、以及一P触发端连接到该PMOS晶体管的一漏极，其中该P触发型低电压触发双极性晶体管在该I/O垫与该低电压端VSS之间具有一静电时，该第二静电放电检测电路输出一低能阶触发信号予该P触发型低电压触发双极性晶体管的该P触发端，以触发并导通该P触发型低电压触发双极性晶体管。
11.一种适用于集成电路的静电放电防护单元，其中至少部分电路包括一高电压端VDD及一接地端VSS，其特征在于：该适用于集成电路的静电放电防护单元包括一触发电路及一低电压触发双极性晶体管；其中该触发电路连接到该高电压端VDD和该接地端VSS之间以侦测一电源电压，其具有一输出端，在该高电压端VDD与该接地端VSS之间具有一静电时，相对输出一触发信号；以及
该低电压触发双极性晶体管连接于该高电压端VDD和该接地端VSS之间，其具有一触发端连接到前述触发电路的该输出端，以根据该触发信号，将一静电放电电流从该高电压端VDD释放到该接地端VSS。
12.如权利要求11所述的静电放电防护单元，其特征在.于：该低电压触发双极性晶体管包括的一射极，连接到该高电压端VDD，以及一集极，连接到该接地端VSS。
13.如权利要求12所述的静电放电防护单元，其特征在于：具有至少一个二极管连接于该低电压触发双极性晶体管的该集极与该接地端VSS之间。
14.如权利要求12所述的静电放电防护单元，其特征在于：具有至少一个二极管连接于该低电压触发双极性晶体管的该射极与高电压端VDD之间。
15.如权利要求12所述的静电放电防护单元，其特征在于：具有至少一个二极管连接于该低电压触发双极性晶体管的该射极与该高电压端VDD之间，以及具有至少一个二极管连接于该低电压触发双极性晶体管的一P型基底与该接地端VSS之间。
16.如权利要求11所述的静电放电防护单元，其特征在于：该触发电路为一电源检测电路。
17.如权利要求11所述的静电放电防护单元，其特征在于：该触发电路包括一RC延时电路和一反向器，其中该RC延时电路具有连接到该高电压端VDD的一电阻和连接到该接地端VSS的一电容，以及该反向器接收该RC延时电路的一输出信号，并相对输出一触发信号予该低电压触发双极性晶体管，且该低电压触发双极性晶体管为P触发型。
18.如权利要求11所述的静电放电防护单元，其特征在于：该触发电路包括一RC延时电路和一对串联的反向器，其中该RC延时电路具有连接到该高电压端VDD的一电阻和连接到该接地端VSS的一电容，以及该对反向器接收该RC延时电路的一输出信号，并相对输出一触发信号予该低电压触发双极性晶体管，且此该低电压触发双极性晶体管为N触发型。
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